JP2007019185A - インターフェース回路を内蔵した集積回路装置及び電子機器 - Google Patents

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Abstract

【課題】 単層印刷パターンの基板上に搭載される場合であっても、差動信号線対を外部ノイズから保護し、あるいは複数の差動信号線対間でのクロストークを防止すること。
【解決手段】 集積回路装置２０は、入力パッド領域３０と、入力パッド領域３０から入力される少なくとも一対の差動信号ＤＰ，ＤＭを受信する少なくとも一つの受信回路６２を備えたインターフェース回路５０とを有する。入力パッド領域３０は、少なくとも一対の差動信号ＤＰ，ＤＭが入力される差動信号入力領域７０と第１及び第２の電源入力領域７２，７４とを含む。インターフェース回路５０の一辺に沿ったＸ方向にて、差動信号入力領域７０を挟んで第１及び第２の電源入力領域７２，７４が配置されている。各領域７０〜７４に設けられた一端子につき２つのバンプ８０，８２が設けられている。
【選択図】 図４

Description

本発明は、 本発明は、インターフェース回路を内蔵した集積回路装置及び電子機器に関する。
インターフェース回路、例えば高速シリアルインターフェース回路を搭載したドライバＩＣは存在していない。ドライバＩＣに高速シリアルインターフェース回路が搭載された場合、信号振幅が小さく、特にシリアル転送によって高速化されると、差動対信号への外部ノイズの問題が深刻となる。
特許文献１は多層配線が可能な基板上でのシールド対策を開示し、特許文献２はアナログ信号線とデジタル信号線との間のシールドを開示している。
特開２００２−４９０５２号公報 特開２００１−１４４０９１号公報
そこで、本発明の目的は、単層印刷パターンの基板上に搭載される場合であっても、差動信号線対を外部ノイズから保護し、あるいは複数の差動信号線対間でのクロストークを防止することができる構造を備えたインターフェース回路を内蔵した集積回路装置を提供することにある。
本発明の他の目的は、単層印刷パターンの基板上にインターフェース回路を内蔵した集積回路装置を搭載しながらも、基板上にて差動信号線対を外部ノイズから保護し、あるいは複数の差動信号線対間でのクロストークを防止することができる構造を備えた電子機器を提供することにある。
本発明に係る集積回路装置は、入力パッド領域と、前記入力パッド領域から入力される少なくとも一対の差動信号を受信する少なくとも一つの受信回路を備えたインターフェース回路と、を有し、前記入力パッド領域は、前記少なくとも一対の差動信号が入力される差動信号入力領域と第１及び第２の電源入力領域とを含み、前記インターフェース回路の一辺に沿った方向にて、前記差動信号入力領域を挟んで前記第１及び第２の電源入力領域が配置されていることを特徴とする。
本発明では、差動信号領域の両側には、一定の電源電圧となる第１及び第２の電源入力領域が配置されているので、差動信号領域は外部からのノイズ（ＥＭＩノイズ、電界に起因した電圧性ノイズ、磁界に起因した電流性ノイズ等）の影響を受け難くなり、信号振幅が小さく高速化された差動信号を誤動作なく伝送できる。
本発明では、前記第１及び第２の電源入力領域の各々に、第１電源電圧が入力される第１電源電圧入力パッドと、前記第１電源電圧よりも高い第２電源電圧が入力される第２電源電圧入力パッドとを設けることができる。もちろん、第１電源電圧入力パッド及び第２電源電圧入力パッドの一方を第１の電源入力領域に、その他方を第２の電源入力領域に配置してもよい。前者の場合には、前記第１及び第２の電源入力領域の各々では、前記第１電源電圧入力パッドを前記第２電源電圧入力パッドよりも前記差動信号入力領域に近づけて配置することができる。通常は、第１電圧はＶＳＳ電圧であるので、少なくとも一対の差動信号の保護効果が高められる。
本発明では、前記差動信号入力領域には、前記少なくとも一対の差動信号の一方が入力される第１差動信号入力パッドと、前記少なくとも一対の差動信号の他方が入力される第２差動信号入力パッドと、を含むことができる。
あるいは、前記入力パッド領域には、一対の差動信号が入力される第１及び第２差動信号入力パッドをそれぞれ備えた複数の差動信号領域が設けられ、前記インターフェース回路の一辺に沿った方向にて、前記複数の差動信号領域の各一つを挟んで、前記第１の電源入力領域及び前記第２の電源入力領域が配置され、前記インターフェース回路の一辺に沿った方向の両端部に位置する前記第１または第２の電源入力領域には、第１電源電圧が入力される第１電源入力パッドと、前記第１電源電圧よりも高い第２電源電圧が入力される第２電源入力パッドとが設けられ、２つの前記差動信号領域間に位置する前記第１または第２の電源入力領域には、少なくとも前記第１電源入力パッドを設けることができる。
こうすると、一対の差動信号の両側に必ず第１，第２の電源入力領域が存在するので、複数の一対の差動信号間でのクロストークを防止できる。加えて、この集積回路装置が搭載される基板上にて、少なくとも一対の差動信号に対する特性インピーダンスの調整を、第１の電源電圧のための配線を利用して行なうこともできる。
前記第１差動信号入力パッド、前記第２差動信号入力パッド、前記第１電源電圧入力パッド及び前記第２電源電圧入力パッドの各々は、２本のプローブ針の各１本が接触される互いに導通された第１パッド及び第２パッドを有することができる。
こうすると、各２つの第１，第２のパッドを、２つの電流供給端子と２つの電圧測定端子とに使用して、四端子法により終端抵抗を精度高く測定できる。
本発明では、前記インターフェース回路は、前記前記第１差動信号入力パッド及び前記第２差動信号入力パッドに接続される終端抵抗を有することができる。
この終端抵抗は絶対精度が求められることがある。この場合、終端抵抗は、互いに並列接続された第１〜第Ｎ（Ｎは２以上の整数）の抵抗素子と、各々が、前記第１〜第Ｎの抵抗素子のうちのｎ（１≦ｎ＜Ｎ）個の各々とそれぞれ直列接続された第１〜第ｎの切断素子と、含むことができる。
こうすると、ｎ個の切断素子の各々を切断するかしないかによって、並列接続される抵抗素子の数を変更し、それにより終端抵抗の抵抗値を精度よく調整できる。また、インターフェース内に終端抵抗を作りこんでいるので、このインターフェース回路が搭載される集積回路装置の製造時の温度・プロセスのばらつきを含めて、終端抵抗の抵抗特性を調整により保証できる。
前記インターフェース回路は、終端抵抗に代えて、前記前記第１差動信号入力パッド及び前記第２差動信号入力パッドの一方に接続されるプルダウン抵抗またはプルアップ抵抗を有することができる。
集積回路装置が面実装型の場合、前記第１パッド及び前記第２パッドの各々には、バンプを形成してもよい。
本発明に係る電子機器では、上述の集積回路装置と、前記集積回路装置が搭載される基板とを有し、前記基板は、前記集積回路装置の前記入力パッド領域に配置された前記第１差動信号入力パッド、前記第２差動信号入力パッド、前記第１電源電圧入力パッド及び前記第２電源電圧入力パッドの配置順序と順番で配列された単層の信号パターンを有することを特徴とする。
こうすると、基板上には単層の信号パターンしか形成できない場合であっても、信号線の並びによって差動信号対は保護されているので安心である。
集積回路装置はバンプを介して基板と面実装されてもよい。基板が、例えばガラス基板である時には、集積回路装置のバンプにより面実装することが好ましい。ガラス基板の場合、ホスト側との信号伝送のため、基板にはフレキシブル回路基板を接続することができる。
以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。なお、以下の図において同符号のものは同様の意味を表す。
１．表示ドライバ
図１（Ａ）は、表示ドライバ２０（広義には集積回路装置）が実装された表示パネル１０を示す。本実施形態では、表示ドライバ２０や、表示ドライバ２０が実装された表示パネル１０を小型電子機器（図示せず）に搭載することができる。小型電子機器には例えば携帯電話、ＰＤＡ、表示パネルを有するデジタル音楽プレーヤー等がある。表示パネル１０は例えばガラス基板１０Ａ上に複数の表示画素が形成される。その表示画素に対応して、Ｙ方向に伸びる複数のデータ線（図示せず）及びＸ方向に伸びる走査線（図示せず）が表示パネル１０に形成される。本実施形態の表示パネル１０に形成される表示画素は液晶素子であるが、これに限定されず、ＥＬ（Electro-Luminescence）素子等の発光素子であってもよい。また、表示画素はトランジスタ等を伴うアクティブ型であっても、トランジスタ等を伴わないパッシブ型であっても良い。例えば、表示領域１２にアクティブ型が適用された場合、液晶画素はアモルファスＴＦＴであっても良いし、低温ポリシリコンＴＦＴであっても良い。
表示ドライバ２０のサイズは、Ｘ方向の長さＣＸ、Ｙ方向の長さＣＹに設定される。そして、長さＣＸである表示ドライバ２０の長辺ＩＬは、表示領域１２の表示ドライバ２０側の一辺ＰＬ１と平行である。即ち、表示ドライバ２０は、その長辺ＩＬが表示領域１２の一辺ＰＬ１と平行になるように表示パネル１０に実装される。
図１（Ｂ）は表示ドライバ２０サイズを示す図である。長さＣＹである表示ドライバ２０の短辺ＩＳと表示ドライバ２０の長辺ＩＬの比は、例えば１：９〜１：１１と、その長辺ＩＬに対して、その短辺ＩＳが非常に短く設定される。このように細長い形状に形成することで、表示ドライバ２０のＹ方向のチップサイズを極限まで小さくすることができる。
また、図１（Ａ）によると、表示領域１２のＸ方向の長さＬＸは表示ドライバ２０のＸ方向の長さＣＸと等しい。特に図１（Ａ）に限定はされないが、このように長さＬＸ及び長さＣＸが等しく設定されるのが好ましい。その理由として、図２（Ａ）を示す。
図２（Ａ）に示す表示ドライバ２２は方向Ｘの長さがＣＸ２に設定されている。この長さＣＸ２は、表示領域１２の一辺ＰＬ１の長さＬＸよりも短いため、図２（Ａ）に示すように、表示ドライバ２２と表示領域１２とを接続する複数の配線を方向Ｙに平行に設けることができない。このため、表示領域１２と表示ドライバ２２との距離ＤＹ２を余分に設ける必要がある。これは表示パネル１０のガラス基板１０Ａのサイズを無駄に要するため、コスト削減を妨げる。そして、より小型の電子機器に表示パネル１０を搭載する場合、表示領域１２以外の部分が大きくなり、電子機器の小型化の妨げにもなる。
これに対して、図２（Ｂ）に示すように本実施形態の表示ドライバ２０は、その長辺ＩＬの長さＣＸが表示領域１２の一辺ＰＬ１の長さＬＸに一致するように形成されているため、表示ドライバ２０と表示領域１２との間の複数の配線を方向Ｙに平行に設けることができる。これにより、表示ドライバ２０と表示領域１２との距離ＤＹを図２（Ａ）の場合に比べて短くすることができる。さらに、表示ドライバ２０のＹ方向の長さＩＳが短いので、表示パネル１０のガラス基板１０ＡのＹ方向のサイズが小さくなり、電子機器の小型化に寄与できる。
なお、本実施形態では、表示ドライバ２０の長辺ＩＬの長さＣＸが、表示領域１２の一辺ＰＬ１の長さＬＸに一致するように形成されるが、これに限定されない。例えば、表示ドライバ２０の長辺ＩＬは、表示領域１２の一辺ＰＬ１の長さＬＸより長く設定されても同様の効果を奏する。
図３に示すように、表示ドライバ２０の２つの長辺ＩＬに沿って入力パッド領域３０及び出力パッド領域４０が設けられている。さらに、表示ドライバ２０は、長辺ＩＬに沿ったＸ方向の中央領域であって、入力パッド領域３０の内側領域に高速シリアルインターフェース回路（広義にはインターフェース回路）５０を有する。このような配置とした理由は、高速シリアルインターフェース回路５０に入力されるデータ信号が重要であるからである。高速シリアルインターフェース回路５０が長辺ＩＬの中央領域にあれば、それに接続されるパッドも長辺ＩＬの中央領域に配置される。本実施形態では、パッドにはバンプが形成され、ガラス基板上のパターンに導電性接着剤を介して接続される。表示ドライバ２０の長辺ＩＬの中央領域はバンプの接触性は両端領域よりも良好であり、接触不良に伴いデータ信号が欠損することがない。
２．高速シリアルインターフェース回路
図４は、高速シリアルインターフェース５０及びそれに対応する入力パッド領域３０の拡大平面図である。高速シリアルインターフェース回路５０には、表示ドライバ２０の長辺ＩＬの中央領域にバイアス回路６０が設けられ、例えばバイアス回路６０の両側に２つずつ、計４つの第１〜第４の受信回路６２，６４，６６，６８が設けられている。第１〜第４の受信回路６２〜６８には、バイアス回路６０より定電圧が供給される。
入力パッド領域３０は、長辺ＩＬの中央領域が差動信号入力領域７０であり、その両側が第１及び第２の電源入力領域７２，７４である。
入力パッド領域３０には、第１〜第４の受信回路６２〜６８の各々に対応して４つずつ、例えば第１の受信回路６２に対応して４つのバンプ８０，８２，８４，８６が設けられ、計１６個のバンプが設けられている。本実施形態では、第１〜第４の受信回路６２〜６８は差動信号対（ＤＰ，ＤＭ）の受信回路である。第１の受信回路６２にはバンプ８０〜８６を介して第１の差動信号対（ＤＰ１，ＤＭ１）が入力され、第２の受信回路６４には第２の差動信号対（ＤＰ２，ＤＭ２）が入力され、第３の受信回路６６には第３の差動信号対（ＤＰ３，ＤＭ３）が入力され、第４の受信回路６８には第４の差動信号対（ＤＰ４，ＤＭ４）が入力される。なお、第２の差動信号対（ＤＰ２，ＤＭ２）はクロック用差動信号対（ＣＫＰ，ＣＫＭ）である。
隣合う一対のバンプ、例えばバンプ８０，８２は、図５に示すように、パッシベーション膜１１０に設けられた開口１１２，１１４にて露出する、最上層の金属層（本実施形態では第５層金属）１２０に設けられ２つのパッド１２２，１２４（広義には第１及び第２パッドまたは差動信号入力パッド）上に例えばＡｕ等にて形成されている。この一対のバンプ８０，８２は金属層１２０で導通されたダブルバンプであり、本実施形態では第１の差動信号対（ＤＰ１，ＤＭ１）の一方の差動信号ＤＭ１が共通入力される。
他の各一対のバンプも同様に導通されたダブルバンプを構成し、それぞれに共通信号が入力される。
これらの差動信号対のためのバンプの両側に、アナログ用ＶＳＳ電源（ＡＶＳＳ：広義には第１電源電圧）のための各一対のバンプが設けられている。この一対のバンプは、図示しない第１電源電圧入力パッドに接続されている。さらにそれらの外側にアナログ用ＶＤＤ電源（ＡＤＶＶ：広義には第２電源電圧）のための各一対のバンプが設けられている。この一対のバンプも、図示しない第２電源電圧入力パッドに接続されている。電源入力領域７２では、アナログ用ＶＤＤ電源のための各一対のバンプの外側にはテスト信号ＴＥのためのバンプが設けられている。電源入力領域７２，７４の両端部側には、ロジック用ＶＤＤ電源（ＤＶＤＤ：広義には第２電源電圧）のための各一対のバンプが設けられ、この一対のバンプも、図示しない第２電源電圧入力パッドに接続されている。さらにその外側にロジック用ＶＳＳ電源（ＤＶＳＳ：広義には第１電源電圧）のための各一対のバンプが設けられている。この一対のバンプは、図示しない第１電源電圧入力パッドに接続されている。
このように、差動信号のためのバンプをダブルバンプとすることで、差動信号ライン途中の接触抵抗を下げて低インピーダンスとすることができ、差動信号の遅延、信号なまりを防止できる。加えて、ダブルバンプとすることで、後述する通り電流供給端子と電圧測定端子とでバンプを使い分けた四端子法を用いて、終端抵抗を高精度で測定することができる。
図６は、表示パネル１０が形成されるガラス基板（広義には基板）１０Ａに表示ドライバ２０を搭載し、表示ドライバ２０とホスト（図示せず）とをフレキシブル印刷回路基板ＦＰＣにて接続した状態を模式的に図示している。なお、図４ではダブルバンプを採用したが、図６では説明の便宜上シングルバンプを採用した時のパターンを示しており、かつ、図６ではＶＤＤ，ＶＳＳについてアナログ用、ロジック用で分けずにアナログ用ＶＤＤ，ＶＳＳのみ図示した。
図６に示すように、図４のようなバンプ配列を採用した結果、ガラス基板１０Ａ及びフレキシブル印刷回路基板ＦＰＣ上の各配線パターンでは、４組の差動信号対の信号線は、一定電位の電源線、図６では２本のＶＳＳ電源線に挟まれて配置されることになる。ここで、ガラス基板１０Ａ上に形成される配線パターンは、単一層しか実現できないので、異なるパターンは交差できず、表示ドライバ２０のパッド配列に従ったパターン配列とせざるを得ない。しかも、ガラス基板１０Ａ上ではマイクロストリップのように多層配線は不可能である。
本実施形態の高速シリアルインターフェース回路５０に入力される差動信号の信号振幅は小さく、シリアル転送による高速化により外部ノイズの影響を受けやすい。しかし、図６に示すように、４組の差動信号線対の両側にＶＳＳ電源線（ダブルパッドの場合は両側に各２本のＶＳＳ電源線）を配置することにより、差動信号線対をその両側のＶＳＳ電源線によりシールドすることができる。この結果、外部ノイズとしてＥＭＩノイズ対策ができる他、電界の遮蔽効果による電圧性ノイズ対策と、磁界の遮蔽効果による電流性ノイズ対策とを実現することかできる。
３．終端抵抗
図４に示す第１〜第４の受信回路６２〜６８の各々は、図７に示すように、ＤＰ信号線１３４とＤＭ信号線１３６が接続された差動コンパレータ１３０を有し、ＤＭ信号線１３４及びＤＰ信号線１３６間には終端抵抗１３２を有する。この終端抵抗１３２は、例えば規格上１００Ωの絶対値精度が求められる。終端抵抗とは、配線の終端に取り付けられる抵抗であって、終端での信号の反射（不要反射）を防止して、信号波形の乱れを防止するものである。つまり、終端抵抗は、信号源インピーダンスと負荷インピーダンスとのマッチングを行うものである。
図８に、例えば１００Ωの絶対値精度が求められる終端抵抗１３２の回路構成例を示す。図８に示すように、終端抵抗１３２は、ヒューズ領域１３２Ａ、終端抵抗領域１３２Ｂ及び非ヒューズ領域１３２Ｃを有する。終端抵抗領域１３２Ｂには、ＤＰ信号線１３４とＤＰ信号線１３６との間に並列接続された第１〜第Ｎの抵抗素子１４０−１〜１４０−Ｎを有する。このうち、第１〜第ｎ（１≦ｎ＜Ｎ）抵抗素子１４０−１〜１４０−ｎの各々には第１〜第ｎのヒューズ素子（広義には切断素子）１４２−１〜１４２−ｎが接続されている。
ここで、終端抵抗１３２の設計上の抵抗値をＭΩとし、第１〜第Ｎの抵抗素子の各抵抗値の設計値をＬΩとしたとき、Ｌ／Ｎ＜Ｍ＜Ｌ／（Ｎ−ｎ）が成立する。
例えば、終端抵抗１３２の設計上の抵抗値Ｍ＝１００Ωとし、第１〜第Ｎの抵抗素子１４０−１〜１４０−Ｎの設計上の各抵抗値Ｌ＝２０００Ωとしたとき、Ｎ＝２５、ｎ＝１０とされる。この場合、Ｌ／Ｎ＝８０＜Ｍ＝１００＜Ｌ／（Ｎ−ｎ）＝１３３．３となり、上記不等式が成立する。
ここで、第１〜第ｎのヒューズ素子１４２−１〜１４２−ｎは、終端抵抗調整時にレーザトリミングが実施できるように、最上層の金属層（本実施形態では第５層金属）に形成されるが、後述する図１０の通り第１〜第ｎのヒューズ素子１４２−１〜１４２−ｎの周囲には、平面視にて環状の第１層〜第５層金属層を重ねてなる環状金属配線１６０（図８では図示せず）が配置される。従って、この環状金属配線１６０を避けてその内側のヒューズ素子１４２−１〜１４２−ｎから外側に配線を引き出すために、冗長な配線が不可欠と成る。この冗長な配線とは、図９に示すように、第１〜第ｎのヒューズ素子１４２−１〜１４２−ｎの各々の一端が、第１〜第４のビア１４８−１〜１４８−４を介して、ポリシリコン層（広義には非金属配線層）１４４に接続されることを意味する。このポリシリコン層１４４は抵抗層として機能することになる。
このような理由により、第１〜第ｎのヒューズ素子１４２−１〜１４２−ｎの各々の両端には、図８に示すように、ポリシリコン抵抗素子（広義には第１の非金属抵抗素子）１４４Ａ及びポリシリコン抵抗素子（広義には第２の非金属抵抗素子）１４４Ｂが存在する。従って、並列ラインの各々には、２０００Ω＋ポリシリコン抵抗値が存在することになる。加えて、各並列ライン間では、第１〜第Ｎの抵抗素子１４０−１〜１４０−Ｎ及びポリシリコン抵抗１４４Ａ，１１４Ｂの各抵抗値に、製造上のばらつきがあるし、各並列ラインは寄生抵抗も有する。
以上の理由により、並列接続された第１〜第Ｎの抵抗素子１４０−１〜１４０−Ｎの各抵抗値の設計値Ｌ＝２０００Ωとした時、何本かのヒューズ素子を切断して、計２０本の抵抗素子１４０−１〜１４０−２０を用いたとしても、常に終端抵抗１３２の抵抗値Ｍ＝１００Ωとなるとは限らない。このため、本実施形態では例えばＮ＝２５個の並列接続された第１〜第Ｎの抵抗素子１４０−１〜１４０−Ｎのうち、例えばｎ＝１０個の抵抗素子にヒューズ素子を一つずつ直列接続し、終端抵抗１３２の抵抗値を測定しながら、ｎ個のうちのいずれかのヒューズ素子を切断して、終端抵抗１３２の抵抗値を調整できるようにした。
第１〜第Ｎの抵抗素子１４０−１〜１４０−Ｎの抵抗値の設計値の下限は、第１〜第ｎのヒューズ素子１４２−１〜１４２−ｎの各々の両端側のトータルのポリシリコン抵抗値（本実施形態では十数Ω）をほとんど無視できる大きさに設定されることが望ましい。第１〜第Ｎの抵抗素子１４０−１〜１４０−Ｎの抵抗値の設計値の上限は、並列接続数Ｎとの関係で設定され、数Ｎが大きいと第１〜第Ｎの抵抗素子１４０−１〜１４０−Ｎの配置領域も広がる。本実施形態ではその両者を考慮し、第１〜第ｎのヒューズ素子１４２−１〜１４２−ｎの各々の一端のポリシリコン抵抗値（例えば１６．５Ω）の桁数（１０の桁）よりも、第１〜第Ｎの抵抗素子１４０−１〜１４０−Ｎの抵抗値の設計値を２桁大きい１０００の桁の抵抗値として、例えば２０００Ωとしている。もちろん、第１〜第Ｎの抵抗素子１４０−１〜１４０−Ｎの配置領域を確保できるのであれば、第１〜第Ｎの抵抗素子１４０−１〜１４０−Ｎの抵抗値の設計値を１６．５Ωよりも２桁以上の値とすることもできる。
図１０は、終端抵抗１３２のパターンレイアウトの一例を示し、図１１はその等価回路を示している。各図において、ＤＭ信号線１３４及びＤＰ信号線１３６間のＮ本の並列ラインの各々には、抵抗ＲＡ，ＲＢ，ＲＣが直列接続されている。抵抗ＲＡ，ＲＢは、図８の第１〜第Ｎの抵抗素子１４０−１〜１４０−Ｎの各々を構成する。つまり、ＲＡ＋ＲＢ＝１０００Ω＋１０００Ω＝２０００Ωの設計値となっている。一方、抵抗ＲＣ（例えば、抵抗値＝１６．５Ω）は図８のポリシリコン抵抗１４４Ａを構成する。本実施形態では、抵抗ＲＤがｎ本のヒューズ素子１４２−１〜１４２−ｎの一端に共通して接続されている。この抵抗ＲＤの抵抗値はわずかであるので（例えば０．３Ω）、第１〜第ｎのヒューズ素子１４２−１〜１４２−ｎが接続されない（Ｎ−ｎ）本の並列ラインには抵抗ＲＤが設けられていない。なお、Ｎ本の並列ラインは、ｎ本のヒューズ素子１４２−１〜１４２−ｎを除いて、全てのラインで同一の抵抗値をもつようにレイアウトされ、同一の工程により製造されている。
図１０及び図１１では、図８には示されていないｋ（ｋは自然数で例えばｋ＝５）本のスペアライン１５０が設けられ、このｋ本のスペアライン１５０の一端は、図１１に示すようにＤＰ配線１３２には接続されていない。なお、このｋ本のスペアライン１５０の各々は、ＤＰ配線１３２に接続されない点を除いて、ヒューズ素子を有するｎ本の並列ラインの各々と全く同一の構成を有する。
図１０において、多数の抵抗ＲＡ，ＲＢがそれぞれ、Ｘ方向に沿って等ピッチで配列されている。抵抗ＲＡの数は、ｋ本のスペアライン１５０を含めた並列ライン数（Ｎ＋ｋ）よりも多い。この理由は以下の通りである。（ｎ＋ｋ）個のヒューズ素子１４２−１〜１４２−ｎの配列ピッチＰ１は、ヒューズ素子のない並列ラインの配列ピッチＰ２よりも大きい。よって、並列ライン数（Ｎ＋ｋ）個と対応する数の抵抗ＲＡ，ＲＢを設けると、（ｎ＋ｋ）個のヒューズ素子１４２−１〜１４２−ｎに接続される抵抗ＲＡ，ＲＢの配設領域では配列ピッチが疎となり、それ以外の（Ｎ−ｎ）本の並列ラインに接続される抵抗ＲＡ，ＲＢの配設領域では、配列ピッチが密となる。このようにすると、抵抗ＲＡ，ＲＢのパターニング精度が悪化し、並列ライン間での抵抗値のばらつきが大きくなる。このため、本実施形態ではピッチＰ１はピッチＰ２の整数倍、例えばＰ１＝２×Ｐ２とし、等間隔で配列される抵抗ＲＡ，ＲＢの一部を、配線されないダミー抵抗素子１４６とした。これにより、抵抗ＲＡ，ＲＢをそれぞれ１０００Ωの設計値に比較的精度高く設定した。
ここで、Ｙ方向に延びるＤＰ配線１３２と接続されてＸ方向に延びるＤＰ配線１３２Ａと抵抗ＲＡとはビアにて接続されるが、ダミー抵抗素子１４６とＤＰ配線１３２との間にビアを設けなければ、図１１の等価回路図の通りｋ本のスペアライン１５０を実現できる。必要に応じて、製造工程にてｋ本のスペアライン１５０のいずれかとＤＰ配線１３２Ａとの間にビアを設ければ、並列ラインの数を変更することが可能となる。この並列ラインの数の変更は、サンプル段階、あるいは量産工程の前のパイロット工程などの量産に先行して行なわれる工程にて行なうことができる。
（ｎ＋ｋ）本のヒューズ素子１４２−１〜１４２（ｎ＋ｋ）の周囲には、第１層〜第５層の金属層で形成される環状金属配１６０が設けられ、ヒューズ領域の吸湿性の改善によりヒューズ素子を切断し易くしている。このため、（ｎ＋ｋ）本のヒューズ素子１４２−１〜１４２（ｎ＋ｋ）の各一端には、環状金属配線１６０の下層のポリシリコン層１６２（広義には非金属配線層）により抵抗素子（広義には第１の非金属抵抗素子）ＲＣが形成されている。（ｎ＋ｋ）本のヒューズ素子１４２−１〜１４２（ｎ＋ｋ）の各他端には、環状金属配線１６０の下層の広面積のポリシリコン層（広義には非金属配線層）１６４により抵抗素子（広義には第２の非金属抵抗素子）ＲＤが形成されている。ポリシリコン層１６４は、Ｘ方向に延びるＤＭ配線１３６に接続されてＹ方向に延びるＤＭ配線１３６Ａと、ビアを介して接続されている。
図１０に示す終端抵抗領域１３２Ｂには同様に環状配線１７０が、非ヒューズ領域１３２Ｃには環状配線１７２が設けられる。非ヒューズ領域１３２Ｃにおいては、ヒューズ領域１３２Ａと同じくポリシリコン層（広義には非金属配線層）で形成される抵抗素子（広義には第３の非金属抵抗素子）ＲＣが設けられ、その一端はビアを介してＤＭ配線１３６Ａに接続されている。
４．終端抵抗の調整方法
図７を用いて、四端子法による例えば第１の受信回路６０の終端抵抗１３２の測定方法について説明する。第１の受信回路６０のための４つのバンプ８０〜８６に第１〜第４のプローブ針２００〜２０３の各１本をそれぞれを接触させる。第１，第４のプローブ針２００，２０３には電流源２１０が接続される。電流源２１０からの電流Ａは、第４のプローブ針２０３→パッド８６→パッド８４→ＤＰ配線１３４→終端抵抗１３２→ＤＭ配線１３６→バンプ８２→バンプ８０→第１のプローブ針２００へと流れる。このとき、終端抵抗１３２での降下電圧Ｖが、パッド８２，８４及び第２，第３のプローブ針２０１，２０２介して電圧計２２０にて計測される。よって、終端抵抗１３２の抵抗値Ｒ＝Ｖ／Ａにより求められる。特に、電流Ａを実動作時と同じ３ｍＡ程度に設定して、終端抵抗１３２の抵抗値を精度よく測定できる。
これに対して、図１２に示す二端子法では、一つの端子が電流供給端子と電圧測定端子とに兼用される。この二端子法では、電圧計２２０を含む測定系に電流が流れるので、電圧計２２０での電圧測定に測定系の抵抗を考慮する必要がある。さらに、二端子法では、実動作時にデバイスで流す電流１．５〜３ｍＡ等のミリオーダの電流を流せず、実動作時の電流での電圧測定ができなかった。仮に、図１２のように２つのバンプの各一つに無理矢理２本のプローブ針を当てようとしても、その２本のプローブ針同士が接触して四端子法での測定は実現不可能であった。
終端抵抗１３２の調整として、例えば、第１〜第ｎのヒューズ素子１４２−１〜１４２−ｎの何れも切断しない状態で、終端抵抗１３２の抵抗値を測定する。この場合、終端抵抗１３２の測定値は明らかに調整値である１００Ω以上となる。そこで、調整値と測定値との差に基づいて、第１〜第ｎのヒューズ素子１４２−１〜１４２−ｎのいずれかを１本または複数本をレーザトリミングにより切断する。本実施形態ではＮ＝２５本の並列ラインの各抵抗値はほぼ２０００オームであるため、１本の並列ラインあたりの調整幅は４％であり、これを基準として何本のヒューズ素子を切断すればよいか判断できる。
つまり、図１０に示す終端抵抗領域１３２Ｂの各ラインの抵抗素子は同一の工程により製造されるので、バラツキが少なく、ロット間でバラツキがあったとしてもロット内では安定する。従って、終端抵抗を測定した結果に基づいて、ヒューズ素子の有無別に１ライン当たりの抵抗値を算出でき、目標とする終端抵抗値を得るためにはヒューズ素子を何本切断すべきかを容易に計算できる。
なお、終端抵抗の調整をヒューズ等の切断素子に代えて金属配線用マスクにより行なうこともできる。サンプル段階、あるいは量産工程の前のパイロット工程などの量産に先行して行なわれる工程にて、製品の終端抵抗を測定し、その測定値に基づいて、ヒューズに置き換えた箇所の金属配線を、金属配線用マスクにて接続または切断することで、終端抵抗を調整しても良い。回路規模は大きくなるものの、ヒューズ切断工程を伴わずに金属配線用マスク１枚で調整できる。また、金属配線用マスクで終端抵抗を調整することで、スループットが向上し、工程変動への対応もし易い。ただし、サンプルあるいは量産に先行するロットの抵抗値に基づく調整であるので、ヒューズカットによる調整と比較すると、抵抗調整の精度は劣る。
５．変形例
上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。
本発明に係るインターフェース回路は、上述した液晶ドライバＩＣ内のインターフェース回路に限定されない。また、本発明のインターフェース回路は、ＵＳＢやＩＥＥＥ１３９４、あるいはＯＴＧに適用することもできる。
ここで、図１３に図６のバンク配列の変形例を示す。入力パッド領域３０には、一対の差動信号が入力される第１及び第２差動信号（ＤＰ，ＤＭ）のバンクをそれぞれ備えた複数例えば２つの差動信号領域３００，３０２が設けられている。この２つの差動信号領域３００，３０２の間にある第１の電源入力領域３１０には、ＶＳＳ電源電圧（広義には第１電源電圧）のためのバンプのみが設けられている。インターフェース回路５０の一辺に沿った方向の両端部に位置する２つの第２の電源入力領域３１２，３１４には、ＶＳＳ電源電圧が入力されるバンプ（広義には第１電源入力バンプ）と、ＶＤＤ電源電圧（広義には第２電源電圧）が入力されるバンプ（広義には第２電源入力バンプ）とが設けられている。
こうすると、例えば一対の差動信号（ＤＰ１，ＤＭ１）の両側に必ず第１，第２の電源入力領域３１０，３１２が存在するので、複数の一対の差動信号（ＤＰ１，ＤＭ１とＤＰ２，ＤＭ２）間でのクロストークを防止できる。加えて、この表示ドライバ２０が搭載されるガラス基板１０Ａ上にて、少なくとも一対の差動信号（ＤＰ，ＤＭ）に対する特性インピーダンスの調整を、ＶＳＳ電源電圧のためのＶＳＳ配線を利用して行なうこともできる。つまり、一対の差動信号（ＤＰ，ＤＭ）に対する特性インピーダンスは、差動信号線とＶＳＳ配線との間のスペース、差動信号線と隣接するＶＳＳ配線の厚さや幅によって調整することができる。
図１４は、図７とは異なるタイプの受信回路のプルダウン抵抗３２０の測定の一例を示している。この場合は、電流源２１０からの電流Ａはプローブ針２０３→バンク３３０→プルダウン抵抗３２０→接地端と流れる。この際、電流源２１０が接地端子を内蔵していれば、プローブ針２００のコンタクトは必ずしも必要ではないが、ＶＳＳ電源用のバンク３３６にコンタクトしておくと、接地インピーダンス合わせとなり、測定精度は高まる。この電流Ａによる降下電圧Ｖの測定は、電圧計２２０をプローブ針２０１，２０２を介してプルダウン抵抗３２０に接続することで行なわれる。
全く同様にして、プルアップ抵抗を測定することも可能である。
図１（Ａ）及び図１（Ｂ）は、本実施形態に係る集積回路装置を示す図である。 図２（Ａ）は本実施形態に係る比較例の一部を示す図であり、図２（Ｂ）は本実施形態に係る集積回路装置の一部を示す図である。 本実施形態に係る集積回路装置の一部の平面レイアウトを示す図である。 図３に示す高速シリアルインターフェース回路及びそれに対応する入力パッド領域の拡大平面図である。 図４に示すダブルバンプの断面図である。 表示ドライバが搭載されるガラス基板とフレキシブル印刷回路基板との配線パターンを示す図である。 終端抵抗を備えた受信回路と、その終端抵抗を測定する四端子法を示す図である。 図７に示す終端抵抗の回路構成例を示す図である。 図８に示すヒューズの一端を示す断面図である。 図８に示す終端抵抗の平面レイアウト図である。 図１０に示す終端抵抗の回路図である。 終端抵抗を測定する二端子法の概略説明図である。 図６のバンプ配列の変形例を示す図である。 図７の変形例としてプルダウン抵抗の測定を説明するための図である。
符号の説明
１０ 集積回路装置、２０ 表示ドライバ、３０ 入力パッド領域、５０ 高速シリアルインターフェース、６２〜６８ 第１〜第４の受信回路、７０ 差動信号入力領域、７２ 第１の電源入力領域、７４ 第２の電源入力領域、８０，８２ ２つの第１バンプ、８４，８６ ２つの第２バンプ、１２２，１２４ ２つの第１のパッド、１３０ 差動コンパレータ、１３２ 終端抵抗、１４０−１〜１４０−Ｎ 第１〜第Ｎの抵抗素子、１４２−１〜１４２−ｎ 第１〜第Ｎの切断素子、２００〜２０３ プローブ針、２１０ 電流源、２２０電圧計、３２０ プルダウン抵抗

Claims (15)

  1. 入力パッド領域と、
    前記入力パッド領域から入力される少なくとも一対の差動信号を受信する少なくとも一つの受信回路を備えたインターフェース回路と、
    を有し、
    前記入力パッド領域は、前記少なくとも一対の差動信号が入力される差動信号入力領域と第１及び第２の電源入力領域とを含み、
    前記インターフェース回路の一辺に沿った方向にて、前記差動信号入力領域を挟んで前記第１及び第２の電源入力領域が配置されていることを特徴とする集積回路装置。
  2. 請求項１において、
    前記第１及び第２の電源入力領域の各々に、第１電源電圧が入力される第１電源電圧入力パッドと、前記第１電源電圧よりも高い第２電源電圧が入力される第２電源電圧入力パッドとが設けられていることを特徴とする集積回路装置。
  3. 請求項２において、
    前記第１及び第２の電源入力領域の各々では、前記第１電源電圧入力パッドが前記第２電源電圧入力パッドよりも前記差動信号入力領域に近づけて配置されていることを特徴とする集積回路装置。
  4. 請求項２または３において、
    前記差動信号入力領域には、前記少なくとも一対の差動信号の一方が入力される第１差動信号入力パッドと、前記少なくとも一対の差動信号の他方が入力される第２差動信号入力パッドと、を含むことを特徴とする集積回路装置。
  5. 請求項１において、
    前記入力パッド領域には、一対の差動信号が入力される第１及び第２差動信号入力パッドをそれぞれ備えた複数の差動信号領域が設けられ、
    前記インターフェース回路の一辺に沿った方向にて、前記複数の差動信号領域の各一つを挟んで、前記第１の電源入力領域及び前記第２の電源入力領域が配置され、
    前記インターフェース回路の一辺に沿った方向の両端部に位置する前記第１または第２の電源入力領域には、第１電源電圧が入力される第１電源入力パッドと、前記第１電源電圧よりも高い第２電源電圧が入力される第２電源入力パッドとが設けられ、２つの前記差動信号領域間に位置する前記第１または第２の電源入力領域には、少なくとも前記第１電源入力パッドが設けられていることを特徴とする集積回路装置。
  6. 請求項４または５において、
    前記第１差動信号入力パッド、前記第２差動信号入力パッド、前記第１電源電圧入力パッド及び前記第２電源電圧入力パッドの各々は、２本のプローブ針の各１本が接触される互いに導通された第１パッド及び第２パッドを有することを特徴とする集積回路装置。
  7. 請求項６において、
    前記インターフェース回路は、前記前記第１差動信号入力パッド及び前記第２差動信号入力パッドに接続される終端抵抗を有することを特徴とする集積回路装置。
  8. 請求項７において、
    前記終端抵抗は、
    互いに並列接続された第１〜第Ｎ（Ｎは２以上の整数）の抵抗素子と、
    各々が、前記第１〜第Ｎの抵抗素子のうちのｎ（１≦ｎ＜Ｎ）個の各々とそれぞれ直列接続された第１〜第ｎの切断素子と、
    を含むことを特徴とする集積回路回路。
  9. 請求項７において、
    前記インターフェース回路は、前記前記第１差動信号入力パッド及び前記第２差動信号入力パッドの一方に接続されるプルダウン抵抗を有することを特徴とする集積回路装置。
  10. 請求項７において、
    前記インターフェース回路は、前記前記第１差動信号入力パッド及び前記第２差動信号入力パッドの一方に接続されるプルアップ抵抗を有することを特徴とする集積回路装置。
  11. 請求項６乃至１０のいずれかにおいて、
    前記第１パッド及び前記第２パッドの各々には、バンプが形成されていることを特徴とする集積回路装置。
  12. 請求項４乃至１０のいずれかに記載の集積回路装置と、
    前記集積回路装置が搭載される基板と、
    を有し、
    前記基板は、前記集積回路装置の前記入力パッド領域に配置された前記第１差動信号入力パッド、前記第２差動信号入力パッド、前記第１電源電圧入力パッド及び前記第２電源電圧入力パッドの配置順序と順番で配列された単層の信号パターンを有することを特徴とする電子機器。
  13. 請求項１１に記載の集積回路装置と、
    前記集積回路装置が前記バンプを介して面実装される基板と、
    を有し、
    前記基板は、前記集積回路装置の前記入力パッド領域に配置された前記第１差動信号入力パッド、前記第２差動信号入力パッド、前記第１電源電圧入力パッド及び前記第２電源電圧入力パッドの配置順序と順番で配列された単層の信号パターンを有することを特徴とする電子機器。
  14. 請求項１２または１３において、
    前記基板は、前記単層の信号パターンを有するガラス基板であることを特徴とする電子機器。
  15. 請求項１２乃至１４のいずれかにおいて、
    前記基板は、前記単層の信号パターンに接続されるフレキシブル回路基板をさらに有することを特徴とする電子機器。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009225405A (ja) * 2008-03-19 2009-10-01 Seiko Epson Corp 集積回路装置、電気光学装置及び電子機器
JP2009225406A (ja) * 2008-03-19 2009-10-01 Seiko Epson Corp 集積回路装置、電気光学装置及び電子機器
JP2009237083A (ja) * 2008-03-26 2009-10-15 Seiko Epson Corp 集積回路装置、電気光学装置及び電子機器
JP2009238892A (ja) * 2008-03-26 2009-10-15 Seiko Epson Corp 集積回路装置、電気光学装置及び電子機器
JPWO2015111534A1 (ja) * 2014-01-22 2017-03-23 アルプス電気株式会社 センサモジュール、並びに、これに用いるセンサチップ及び処理回路チップ

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7741871B2 (en) * 2008-03-19 2010-06-22 Seiko Epson Corporation Integrated circuit device, electro-optical device, and electronic instrument
KR101728550B1 (ko) * 2010-11-26 2017-04-19 엘지이노텍 주식회사 전자기간섭 노이즈 저감회로
TWI724059B (zh) * 2016-07-08 2021-04-11 日商半導體能源研究所股份有限公司 顯示裝置、顯示模組及電子機器
CN112425071A (zh) 2018-07-20 2021-02-26 株式会社半导体能源研究所 接收电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04118946A (ja) * 1990-09-10 1992-04-20 Toshiba Corp 半導体集積回路装置
JP2001094053A (ja) * 1999-09-22 2001-04-06 Hitachi Ltd 半導体集積回路および液晶表示装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6002268A (en) * 1993-01-08 1999-12-14 Dynachip Corporation FPGA with conductors segmented by active repeaters
US6625795B1 (en) * 1998-06-29 2003-09-23 Xilinx, Inc. Method and apparatus for placement of input-output design objects into a programmable gate array
JP2001144091A (ja) 1999-11-11 2001-05-25 Sanyo Electric Co Ltd 半導体集積回路
JP3858572B2 (ja) 2000-08-03 2006-12-13 セイコーエプソン株式会社 電気光学装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04118946A (ja) * 1990-09-10 1992-04-20 Toshiba Corp 半導体集積回路装置
JP2001094053A (ja) * 1999-09-22 2001-04-06 Hitachi Ltd 半導体集積回路および液晶表示装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009225405A (ja) * 2008-03-19 2009-10-01 Seiko Epson Corp 集積回路装置、電気光学装置及び電子機器
JP2009225406A (ja) * 2008-03-19 2009-10-01 Seiko Epson Corp 集積回路装置、電気光学装置及び電子機器
JP2009237083A (ja) * 2008-03-26 2009-10-15 Seiko Epson Corp 集積回路装置、電気光学装置及び電子機器
JP2009238892A (ja) * 2008-03-26 2009-10-15 Seiko Epson Corp 集積回路装置、電気光学装置及び電子機器
JP4544326B2 (ja) * 2008-03-26 2010-09-15 セイコーエプソン株式会社 集積回路装置、電気光学装置及び電子機器
JPWO2015111534A1 (ja) * 2014-01-22 2017-03-23 アルプス電気株式会社 センサモジュール、並びに、これに用いるセンサチップ及び処理回路チップ

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