JP4544326B2 - 集積回路装置、電気光学装置及び電子機器 - Google Patents

Description

本発明は、集積回路装置、電気光学装置及び電子機器等に関する。

近年、ＬＳＩ間の通信手段としてＬＶＤＳ（Low Voltage Differential Signaling）などの高速シリアルインターフェースが注目されている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。

一般的なプロジェクタ（投写型表示装置）は、表示する画像の処理等を行う基板部分と、液晶パネル（電気光学パネル）、光源、レンズ等が設けられる光学系部分により構成される。そして、基板部分からはホストプロセッサによって画像データが送信され、光学系部分において表示ドライバ（ドライバ）がその画像データ受信して液晶パネルを駆動する。このようなデータ転送において高速シリアルインターフェースを用いれば、高精細な画像表示に対応した高速な通信を行うことができる。

ここで、これまでの表示ドライバでは、ホストプロセッサとの間のインターフェースとして、ＭＰＵ（Micro Processor Unit）用のパラレルインターフェースであるＭＰＵインターフェースが広く用いられている。そのため、表示ドライバに両方のインターフェースを集積しておく場合がある。このときインターフェース回路の端子を共通化できればコスト削減につながるが、インターフェースが異なれば端子の機能も異なるため端子の共通化が実現できないという課題があった。

本発明の幾つかの態様によれば、インターフェース回路の端子を共通化できる集積回路装置、電気光学装置及び電子機器を提供できる。

本発明は、シリアルバスを介して差動信号を受信するレシーバ回路を有する高速シリアルインターフェース回路と、前記差動信号を構成する第１の信号が入力される第１の端子と、前記差動信号を構成する第２の信号が入力される第２の端子と、前記レシーバ回路用の高電圧側の電源電圧が供給されるレシーバ回路用電源端子と、前記第１の端子と第１のノードとの間に設けられた第１の終端抵抗と、前記第２の端子と第２のノードとの間に設けられた第２の終端抵抗と、前記第１、第２のノードの間に設けられたスイッチ素子とを含み、前記スイッチ素子は、前記レシーバ回路用電源端子からの前記電源電圧を用いて、高速シリアルインターフェースモードにおいてオンし、パラレルインターフェースモードにおいてオフすることを特徴とする集積回路装置に関係する。

本発明によれば、差動信号を終端する終端抵抗に直列にスイッチ素子を設け、パラレルインターフェースモードにおいてスイッチ素子をオフできる。そのため、終端抵抗が、パラレルインターフェースモードの信号の負荷とならないようにできる。これにより、高速シリアルインターフェースとパラレルインターフェースで端子の共有を実現できる。また、スイッチ素子のオン、オフにレシーバ回路用の電源電圧を用いたことにより、新たに信号や端子を設けることなくインターフェース切り替えを実現できる。

また本発明では、前記スイッチ素子は、第１導電型ウェル上に形成される第２導電型トランジスタを有し、前記第１導電型ウェルの電位がフローティング状態に設定されてもよい。

これにより、終端抵抗のスイッチ素子を実現できる。そして、パラレルインターフェースモードにおいて、終端抵抗が設けられた端子にパラレルインターフェースモードの信号を入力することができる。

また本発明では、前記スイッチ素子は、第１導電型ウェル上に形成される第２導電型トランジスタを有し、前記第１導電型ウェルの電位は、ロジック回路用の高電圧側の電源電圧に固定されてもよい。

同様に、終端抵抗のスイッチ素子を実現できる。そして、パラレルインターフェースモードにおいて、終端抵抗が設けられた端子にパラレルインターフェースモードの信号を入力することができる。

また本発明では、ロジック回路用の高電圧側の電源電圧で動作し、前記レシーバ回路用電源端子からの電圧が入力されるインバータを含み、前記第２導電型トランジスタが前記インバータの出力に基づいて、高速シリアルインターフェースモードにおいてオンし、パラレルインターフェースモードにおいてオフしてもよい。

これにより、レシーバ回路用の電源電圧によるスイッチ素子のオン、オフを実現できる。

また本発明では、前記インバータの第２導電型トランジスタが前記第１導電型ウェル上に形成されてもよい。

これにより、インバータを実現できる。そして、レシーバ回路用の電源電圧に基づいて、スイッチ素子を構成する第２導電型トランジスタのオン、オフを実現できる。

また本発明では、前記第１導電型ウェルがＮ型ウェルであり、前記スイッチ素子の第２導電型トランジスタ及び前記インバータの第２導電型トランジスタがＰ型トランジスタであってもよい。

これにより、スイッチ素子をＣＭＯＳトランジスタで構成できる。そして、Ｎ型ウェルをフローティング状態又はロジック回路用の電源電圧に固定することで、第１、第２の端子にパラレルインターフェースの信号を入力できる。

また本発明では、前記シリアルバスにおいて輻射防止用に用いられる第１、第２のガード用端子と、前記第１のガード用端子を介してパラレルインターフェース信号を入出力する第１のＩ／Ｏバッファと、前記第２のガード用端子を介してパラレルインターフェース信号を入出力する第２のＩ／Ｏバッファとを含み、高速シリアルインターフェースモードにおいて、前記第１、第２のＩ／Ｏバッファの出力が前記レシーバ回路用電源端子からの電圧に基づいて低電圧側レベル又はハイインピーダンス状態に設定されてもよい。

本発明によれば、高速シリアルインターフェースとパラレルインターフェースでＩ／Ｏバッファの出力を切り替えられるため、端子の共有を実現できる。また、本発明では電源端子ＶＤＤＡに供給される電圧を用いてインターフェース切り替えを行っている。これにより、端子や信号を追加することなくインターフェースの選択を実現できる。

また本発明では、前記第１、第２のＩ／Ｏバッファは、入力バッファと、出力バッファと、論理回路とを有し、前記論理回路は、前記出力バッファの前段に設けられ、高速シリアルインターフェースモード時に前記レシーバ回路用電源端子からの電圧に基づいて固定レベルの信号を出力し、前記出力バッファは、前記論理回路の前記固定レベルの信号が入力されたときに、前記低電位側レベルを出力してもよい。

これにより、インターフェース切り替え可能なＩ／Ｏバッファを実現できる。

また本発明では、前記第１、第２のＩ／Ｏバッファは、入力バッファと、出力バッファと、論理回路とを有し、前記論理回路は、高速シリアルインターフェースモード時に前記レシーバ回路用電源端子からの電圧に基づいて固定レベルの信号を出力し、前記出力バッファの出力は、前記論理回路の前記固定レベルの信号に基づいて、前記ハイインピーダンス状態に設定されてもよい。

このようにしても、インターフェース切り替え可能なＩ／Ｏバッファを実現できる。

また本発明では、前記第１の端子を介してパラレルインターフェース信号が入力される第１の入力バッファと、前記第１の端子を介してパラレルインターフェース信号が入力される第２の入力バッファとを含み、高速シリアルインターフェースモードにおいて、前記第１、第２の入力バッファの出力が前記レシーバ回路用電源端子からの電圧に基づいて固定レベルの信号を出力してもよい。

本発明によれば、高速シリアルインターフェースモードにおいて、そのモードで使用されないパラレルインターフェース回路の後段のロジック回路に信号が入力されることがない。これにより、消費電流を削減できる。また、レシーバ回路用の電源電圧を用いることで、新たな制御用端子を設けることなく入力バッファを制御できる。

また本発明では、前記レシーバ回路用の高電圧側の電源電圧と異なるロジック回路用の電源電圧で動作するインバータを含み、前記インバータには、前記レシーバ回路用電源端子に供給される前記レシーバ回路用の高電圧側の電源電圧が入力され、前記第１、第２の入力バッファは、前記インバータの出力により制御されてもよい。

これにより、レシーバ回路用の電源電圧を用いて入力バッファを制御できる。

また本発明では、パラレルインターフェースモード時に、前記レシーバ回路用電源端子に低電圧側の電源電圧が供給されてもよい。

これにより、レシーバ回路用の電源電圧を用いてインターフェース切り替えを実現できる。

また本発明は、上記のいずれかに記載の集積回路装置を含む電気光学装置に関係する。

また本発明は、上記に記載の電気光学装置を含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．電気光学装置
図１に本実施形態の電気光学装置の構成例を示す。図１の構成例には、本実施形態の集積回路装置を適用することができる。例えば、この構成例はプロジェクタの表示部に使用されるものであり、コネクタＣＮでプロジェクタ内部の電子基板に接続される。ただし、本実施形態の集積回路装置は、他の電子機器、例えば携帯電話などの表示部にも適用することができる。

図１に示す本実施形態の電気光学装置は、電気光学パネル４００（表示パネル）、配線基板２００、ドライバ１００（集積回路装置）を含む。電気光学パネル４００は、例えばＴＦＴなどのアクティブマトリックス方式の液晶パネルで構成できる。また、アクティブマトリックス方式ではない液晶パネルや有機ＥＬ（Electro Luminescence）パネルでも構成することができる。配線基板２００は、フレキシブル基板などのプリント基板を用いて構成することができ、電気光学パネル４００やドライバ１００の電源線や信号線などの配線が形成されている。ドライバ１００は、配線基板２００に実装されており、配線基板２００に形成された配線を介して信号を受信し、電気光学パネル４００を駆動する。

具体的には、配線基板２００には、ドライバ１００に電源を供給する配線としてグランド配線ＶＳＦ１（第２の電源配線）が配線され、ドライバ１００の高速シリアルインターフェースに電源を供給する配線として電源配線ＶＤＦ（第１の電源配線）が配線されている。グランド配線は複数設けることができ、図１の構成例ではＶＳＦ１とＶＳＦ２の２本が配線されている。また配線基板２００には、ドライバ１００に信号を伝送するための配線として第１の配線ＤＰＦ、第２の配線ＤＭＦ、第１のガード用配線ＧＦ１、第２のガード用配線ＧＦ２が配線されている。この配線ＤＰＦと配線ＤＭＦは、ガード用配線ＧＦ１とガード用配線ＧＦ２との間に配線される。

ドライバ１００は、例えば後述する図１４の表示情報処理回路７２０と高速シリアルインターフェースを用いて通信を行う。このとき、ドライバ１００は配線ＤＰＦとＤＭＦを介して差動信号を受信し、ガード用配線ＧＦ１とＧＦ２にはコネクタＣＮを介してプロジェクタの電子基板からグランド電圧（広義には固定電圧）が与えられる。

またドライバ１００は、パラレルインターフェースを用いて通信することもできる。このとき、ドライバ１００のインターフェース回路は、Ｉ／Ｏバッファを含むことができ、配線ＧＦ１、ＤＰＦ、ＤＭＦ、ＧＦ２を介してＣＭＯＳレベルの信号を送受信することができる。

ところで、ドライバ１００をこれらの高速シリアルインターフェースとパラレルインターフェースの両方に対応させることで、必要な通信速度などに応じてインターフェースを選択可能にすることもできる。この場合、シリアルバス用の端子とＣＭＯＳレベル信号用の端子を共通して利用できれば、端子数や面積を削減することも可能となる。

ここで、高速シリアルインターフェースの差動信号はレシーバ回路で受信される。このレシーバ回路は終端抵抗を含み、差動信号は終端抵抗で終端される。このとき、パラレルインターフェースと端子を共有すると、パラレルインターフェースモードにおいてＣＭＯＳレベルの信号が入力されたときに、終端抵抗が負荷となるという課題があった。

また、端子を共有すると、シリアルバスのガード線を接続する端子には、パラレルインターフェースモードにおいてＣＭＯＳレベルの信号が入力されることになる。そのためパラレルインターフェースのＩ／Ｏバッファを高速シリアルインターフェースモードにおいてガード線に対応させる必要があるという課題もあった。

２．高速シリアル・パラレルインターフェース切り替え回路
図２に、これらの課題を解決することができる本実施形態の集積回路装置の構成例を示す。本実施形態の集積回路装置は、第１のガード用端子Ｇ１、第２のガード用端子Ｇ２、第１の端子ＤＰ、第２の端子ＤＭを含む。そして、端子ＤＰ、ＤＭはガード用端子Ｇ１とＧ２の間に配置される。

具体的には、高速シリアルインターフェースモードにおいて、ガード用端子Ｇ１、Ｇ２は輻射防止用の端子であり、端子ＤＰには差動信号を構成する第１の信号が入力され、端子ＤＭには差動信号を構成する第２の信号が入力される。すなわち、端子ＤＰ、ＤＭには図１の配線ＤＰＦ、ＤＭＦを介して差動信号が入力され、ガード用端子Ｇ１、Ｇ２には図１のガード用配線ＧＦ１、ＧＦ２が接続されグランド電圧に固定される。一方、パラレルインターフェースモードにおいては、端子ＤＰ、ＤＭ、Ｇ１、Ｇ２には図１の配線ＤＰＦ、ＤＭＦ、ＧＦ１、ＧＦ２を介してＣＭＯＳレベルの信号が入力される。

また、図２に示す本実施形態はパラレルインターフェース回路６０を含む。このパラレルインターフェース回路６０は、Ｉ／Ｏバッファ６２−１、６２−２、６４−１、６４−２を含む。そして、パラレルインターフェースモードにおいて、Ｉ／Ｏバッファ６２−１、６２−２は端子Ｇ１、Ｇ２を介してＣＭＯＳレベルの信号を入出力し、Ｉ／Ｏバッファ６４−１、６４−２は端子ＤＰ、ＤＭを介してＣＭＯＳレベルの信号を入出力する。一方高速シリアルインターフェースモードにおいては、Ｉ／Ｏバッファ６２−１、６２−２の出力はグランド電圧（低電圧側レベル）又はハイインピーダンス状態に設定される。

さらに、本実施形態の集積回路装置は、高速シリアルインターフェース回路４０、レシーバ回路用電源端子ＶＤＤＡ、低電圧側電源端子ＶＳＳを含む。この高速シリアルインターフェース回路４０は、シリアルバスを介して差動信号を受信するレシーバ回路４２を含む。また、電源端子ＶＤＤＡはレシーバ回路４２用の電源電圧（高電圧側の電源電圧）が供給される端子であり、図１の電源配線ＶＤＦが接続される。グランド端子ＶＳＳ（低電圧側の電源端子）はグランド電圧（低電圧側の電源電圧）が供給される端子でありグランド配線ＶＳＦ１が接続される。なお端子ＶＳＳとは別に、グランド配線ＶＳＦ２に接続されるグランド端子を設けることもできる。

例えば、レシーバ回路４２は図２に示すように終端抵抗Ｒと差動アンプ４４によって構成することができる。終端抵抗Ｒは端子ＤＰからの配線ＤＰＬと端子ＤＭからの配線ＤＭＬとの間に設けられ、端子ＤＰとＤＭに入力された差動信号によって終端抵抗Ｒの両端に生じる電圧が差動アンプ４４に入力される。

図３（Ａ）、図３（Ｂ）にレシーバ回路４２の詳細な構成例を示す。この構成例は、パラレルインターフェースモードにおいて終端抵抗Ｒがオープン状態に設定されるようになっている。具体的には、レシーバ回路４２は、第１の終端抵抗Ｒ１、第２の終端抵抗Ｒ２、スイッチ素子、インバータＩＮＶを含む。終端抵抗Ｒ１、Ｒ２、スイッチ素子が図２の終端抵抗Ｒに対応する。この終端抵抗Ｒ１は端子ＤＰと第１のノードＮ１との間に設けられ、終端抵抗Ｒ２は端子ＤＭと第２のノードＮ２との間に設けられる。そして、ノードＮ１とノードＮ２との間にはスイッチ素子が設けられる。このスイッチ素子は、レシーバ回路用電源端子ＶＤＤＡからの電源電圧を用いてオン、オフする。ここで、スイッチ素子は、レシーバ回路４２用の電源電圧そのものでオン、オフすることもできるし、レシーバ回路４２用の電源電圧から生成された電圧に基づいてオン、オフすることもできる。

具体的には、スイッチ素子は、例えばＣＭＯＳトランジスタのトランスファーゲートで構成することができる。トランスファーゲートはＮ型トランジスタＴＮ（第１導電型トランジスタ）、Ｐ型トランジスタＴＰ（第２導電型トランジスタ）で構成することができる。ここで、インバータＩＮＶにはレシーバ回路用電源端子ＶＤＤＡからの電圧が入力され、そのインバータの出力がトランジスタＴＰのゲートに入力される。一方トランジスタＴＮのゲートにはレシーバ回路用電源端子ＶＤＤＡからの電圧が入力される。

そして、図３（Ａ）に示すように、高速シリアルインターフェースモードにおいては端子ＶＤＤＡにレシーバ回路４２用の電源電圧が供給され、トランジスタＴＰ、ＴＮはオンする。一方、図３（Ｂ）に示すように、パラレルインターフェースモードにおいては、レシーバ回路４２は使用されないため端子ＶＤＤＡにグランド電圧が供給される。そのため、トランジスタＴＰ、ＴＮはオフする。

ところで、高速シリアルインターフェースとパラレルインターフェースで端子を共用した場合、パラレルインターフェース回路のＩ／Ｏバッファをシリアルバスのガード線に対応させる必要があるという課題があった。

この点、本実施形態によれば、高速シリアルインターフェースモードにおいてＩ／Ｏバッファ６２−１、６２−２の出力をグランド電圧またはハイインピーダンス状態に設定できる。これにより端子の共有とインターフェース切り替えを実現できる。

また、パラレルインターフェースモードにおいて、終端抵抗がＣＭＯＳレベルの信号の負荷になるという課題があった。

この点、本実施形態ではパラレルインターフェースモードにおいてスイッチ素子を用いて終端抵抗をオープンにしている。これにより、パラレルインターフェースモードにおいて終端抵抗が負荷とならないようにできる。また、レシーバ回路４２用の電源電圧を用いてスイッチ素子のオン、オフを行っているため、インターフェース切り替えのために新たに信号や端子を設けることなく切り替えを実現できる。

ここで、例えば半導体基板がＰ型（第２導電型）である場合、スイッチ素子を構成するＰ型トランジスタＴＰはＮ型ウェル（第１導電型ウェル）上に形成される。このとき、パラレルインターフェースモードにおいてレシーバ回路用電源端子ＶＤＤＡはグランド電圧に設定されるため、Ｎ型ウェルの電位を端子ＶＤＤＡの電圧に設定できないという課題があった。

３．終端抵抗のＮ型ウェル
図４（Ａ）、図４（Ｂ）を用いて上記Ｎ型ウェルの課題について説明する。なお、図４（Ａ）ではスイッチ素子を構成するトランジスタＴＰのみ図示し、トランジスタＴＮを省略する。後述する図５（Ａ）、図６（Ａ）についても同様にトランジスタＴＮを省略する。

図４（Ａ）は、Ｎ型ウェルを端子ＶＤＤＡからの電圧に固定した場合について、パラレルインターフェースモードにおける接続例を示している。具体的には、端子ＶＤＤＡにはグランド電圧が供給されるため、Ｐ型トランジスタＴＰはオフし、Ｎ型ウェルＮＷの電位は端子ＶＤＤＡからのグランド電圧に設定される。図４（Ｂ）に、この図４（Ａ）におけるトランジスタＴＰの縦構造を示す。図４（Ｂ）に示すように、トランジスタＴＰのソースとＮ型ウェルＮＷの間及び、ドレインとＮ型ウェルの間には、寄生ダイオードＤ１、Ｄ２が存在する。そのため、この接続例のようにＮ型ウェルＮＷがグランド電圧に設定される場合、トランジスタＴＰのソース、ドレインの電圧がダイオードＤ１、Ｄ２の閾値以上になれば、ダイオードＤ１、Ｄ２がオンしてしまう。すなわち、パラレルインターフェースモードにおいて端子ＤＰ、ＤＭにＣＭＯＳレベルの信号が入力された場合、ダイオードＤ１、Ｄ２がオンするため、端子ＤＰ、ＤＭがダイオードＤ１、Ｄ２を介してグランドに接続されてしまう。そのため、パラレルインターフェース回路６０に端子ＤＰ、ＤＭを介してＣＭＯＳレベルの信号を入力できない。

図５（Ａ）にこの課題を解決できる本実施形態の第１の構成例を示す。図５（Ａ）は、第１の構成例について、パラレルインターフェースモードにおける接続例を示している。この第１の構成例は、スイッチ素子としてＮ型ウェルＮＷ（第１導電型ウェル）上に形成されるＰ型トランジスタＴＰ（第２導電型トランジスタ）を含む。そして、Ｎ型ウェルＮＷは、高速シリアルインターフェースモードにおいてもパラレルインターフェースモードにおいても、フローティング状態に設定されている。

図５（Ｂ）に、図５（Ａ）におけるトランジスタＴＰの縦構造を示す。図５（Ｂ）のトランジスタＴＰにおいても、図４（Ｂ）で説明したのと同様にトランジスタＴＰのソース、ドレインとＮ型ウェルＮＷとの間に寄生ダイオードＤ１、Ｄ２が存在する。しかし、Ｎ型ウェルＮＷをフローティング状態に設定しているため、図４（Ｂ）の場合と異なり、ＣＭＯＳレベルの信号が入力されても端子ＤＰ、ＤＭがダイオードＤ１、Ｄ２を介してグランドに接続されることがない。例えば、端子ＤＰ、ＤＭにＣＭＯＳレベルの信号が入力される前の初期状態において、Ｎ型ウェルＮＷがグランド電圧であるとする。そのとき、端子ＤＰ、ＤＭにＣＭＯＳレベルの信号が入力されると、端子ＤＰにアクティブレベルが入力される度にダイオードＤ１がオンし、同様に端子ＤＭにアクティブレベルが入力される度にダイオードＤ２がオンして、Ｎ型ウェルＮＷの電位が徐々に上昇する。その後、Ｎ型ウェルＮＷの電位がアクティブレベルと同等になると、その電位がウェルと基板の間等の寄生容量によって保持され、Ｎ型ウェルＮＷの電位がＣＭＯＳレベルの信号のアクティブレベルに保たれる。そのため、寄生ダイオードＤ１、Ｄ２がオンしなくなり、パラレルインターフェースモードにおいて端子ＤＰ、ＤＭにＣＭＯＳレベルの信号を入力することができる。

図６（Ａ）に本実施形態の第２の構成例を示す。図６（Ａ）は、第２の構成例について、パラレルインターフェースモードにおける接続例を示している。この第２の構成例は、スイッチ素子としてＮ型ウェルＮＷ（第１導電型ウェル）上に形成されるＰ型トランジスタＴＰ（第２導電型トランジスタ）を含む。そして、Ｎ型ウェルＮＷは、高速シリアルインターフェースモードにおいてもパラレルインターフェースモードにおいても、ロジック回路用の電源電圧（ロジック回路用の高電圧側の電源電圧）に固定されている。このロジック回路用の電源電圧は、ロジック回路用電源端子ＶＤＤに供給され、例えばパラレルインターフェース回路６０はや高速シリアルインターフェース回路４０のロジック部に用いられる電源電圧である。そして、高速シリアルインターフェースモードにおいてもパラレルインターフェースモードにおいてもロジック回路用電源端子ＶＤＤにロジック回路用の電源電圧が供給される。

図６（Ｂ）に、図６（Ａ）におけるトランジスタＴＰの縦構造を示す。第２の構成例では、Ｎ型ウェルＮＷがロジック回路用の電源電圧に設定されており、端子ＤＰ、ＤＭに入力されるＣＭＯＳレベルの信号がロジック回路用の電源電圧以下のレベルの信号であるため、ダイオードＤ１、Ｄ２はオンすることがない。そのため、パラレルインターフェースモードにおいて端子ＤＰ、ＤＭにＣＭＯＳレベルの信号を入力することができる。

ところで、パラレルインターフェースモードにおいてレシーバ回路用電源端子ＶＤＤＡはグランドに設定されるため、終端抵抗に設けられたトランジスタにおいて、端子ＤＰ、ＤＭとグランドの間に順方向の寄生ダイオードが存在する。そのため、端子ＤＰ、ＤＭにＣＭＯＳレベルの信号を入力できないという課題があった。

この点、本実施形態ではトランジスタＴＰのＮ型ウェルＮＷの電位をフローティング状態又はロジック回路用の電源電圧に設定している。そのため、端子ＤＰ、ＤＭにＣＭＯＳレベルの信号が入力されても寄生ダイオードがオンせず、ＣＭＯＳレベルの信号を入力することができる。これにより、終端抵抗にスイッチ素子を設けることができ、パラレルインターフェースモードにおいて、終端抵抗が負荷とならないようにすることができる。

ここで、上記第１、第２の構成例において、トランジスタＴＰはインバータＩＮＶの出力に基づいてオン、オフが制御される。このインバータＩＮＶは、ロジック回路用の電源電圧で動作する。そのため、パラレルインターフェースモードにおいてもインバータＩＮＶには電源電圧が供給され、トランジスタＴＰをオフすることができる。そして、インバータＩＮＶを構成するＰ型トランジスタ（第２導電型トランジスタ）をトランジスタＴＰとともにＮ型ウェルＮＷ上に形成してもよい。

４．パラレルインターフェース回路
４．１．第１の構成例
図２にパラレルインターフェース回路６０の第１の構成例を示す。第１の構成例は、Ｉ／Ｏバッファ６２−１（第１のＩ／Ｏバッファ）、６２−２（第２のＩ／Ｏバッファ）、６４−１、６４−２を含み、それぞれ端子Ｇ１、Ｇ２、ＤＰ、ＤＭに接続される。そして、高速シリアルインターフェースモードにおいて、Ｉ／Ｏバッファ６２−１、６２−２の出力がレシーバ回路４２用電源端子ＶＤＤＡからの電圧に基づいてグランド（低電位側レベル、固定レベル）又はハイインピーダンス状態に設定される。一方、パラレルインターフェースモードにおいては、Ｉ／Ｏバッファ６２−１、６２−２は端子Ｇ１、Ｇ２を介してＣＭＯＳレベルの信号を入出力する。このように、ガード用端子に対応したインターフェース切り替えと端子の共有を実現している。

以下に、Ｉ／Ｏバッファ６２−１、６２−２の構成例について説明する。なお、Ｉ／Ｏバッファ６２−１と６２−２は同様であるためＩ／Ｏバッファ６２−１のみ説明する。また、Ｉ／Ｏバッファ６４−１、６４−２については説明していないが、例えば図８で説明する第２の構成例で実現できる。

図７（Ａ）、図７（Ｂ）にＩ／Ｏバッファ６２−１の第１の構成例を示す。図７（Ａ）、図７（Ｂ）に示すＩ／Ｏバッファ６２−１は、入力バッファＢＩ、出力バッファＢＱ、論理回路を含む。この論理回路は出力バッファＢＱの前段に設けられ、例えばＡＮＤ回路ＡＮＡ（論理積回路）、インバータＩＮＡで構成できる。

そして図７（Ａ）に示すように、高速シリアルインターフェースモードにおいて、論理回路は電源端子ＶＤＤＡに供給されるレシーバ回路４２用の電源電圧に基づいて低電位側レベル（広義には、固定レベル）を出力する。具体的には、インバータＩＮＡにレシーバ回路４２用の電源電圧が入力される。すなわち、インバータＩＮＡには高電位側レベル（Ｈ）に相当する電圧が入力されるため、インバータＩＮＡは低電位側レベル（Ｌ）を出力する。そして、ＡＮＤ回路ＡＮＡにはインバータＩＮＡの出力と出力信号ＤＱが入力され、ＡＮＤ回路ＡＮＡは出力信号ＤＱに関わらず低電位側レベル（Ｌ）を出力する。出力バッファＢＱは、ＡＮＤ回路ＡＮＡの出力を受けて低電位側レベル（Ｌ）を出力する。

一方図７（Ｂ）に示すように、パラレルインターフェースモードにおいては電源端子ＶＤＤＡにグランド電圧が供給される。パラレルインターフェースモードではレシーバ回路４２用の電源電圧が不要のためである。この場合、インバータＩＮＡには低電位側レベル（Ｌ）に相当する電圧が入力されるため、インバータＩＮＡは高電位側の論理レベル（Ｈ）を出力する。そのためＡＮＤ回路ＡＮＡは出力信号ＤＱを出力し、出力バッファＢＱは端子Ｇ１を介して配線ＧＦ１に出力信号ＤＱを出力する。

なお、Ｉ／Ｏバッファ６２−１は、出力イネーブル信号ＤＥによって入出力をコントロールできる。例えば、出力イネーブル信号ＤＥがアクティブの時には出力バッファＢＱは出力信号ＤＱをバッファして出力する。一方、出力イネーブル信号ＤＥが非アクティブの時には、出力バッファＢＱがハイインピーダンス状態に設定され、端子Ｇ１を介して入力バッファＢＩにＣＭＯＳレベルの信号が入力される。このような出力バッファＢＱは、例えば図９に示すようにクロックドインバーターで構成することができる。

図８にＩ／Ｏバッファ６２−１の第２の構成例を示す。この構成例は、入力バッファＢＩ、出力バッファＢＱ、インバータＩＮＢ、ＡＮＤ回路ＡＮＢを含む。ＡＮＤ回路ＡＮＢにはインバータＩＮＢの出力と出力イネーブル信号ＤＥが入力される。出力バッファＢＱには出力信号ＤＱが入力される。

具体的には、高速シリアルインターフェースモードにおいてインバータＩＮＢは低電位側レベルを出力する。これを受けてＡＮＤ回路ＡＮＢは、出力イネーブル信号ＤＥに関わらず低電位側レベル（広義には、固定レベル）を出力する。そして、出力バッファＢＱの出力は、このＡＮＤ回路ＡＮＢの出力に基づいてハイインピーダンス状態に設定される。

一方、パラレルインターフェースモードにおいてインバータＩＮＢは高電位側レベルを出力する。これを受けてＡＮＤ回路ＡＮＢは、出力イネーブル信号ＤＥを出力する。そして出力バッファＢＱは、ＡＮＤ回路ＡＮＢの出力に基づいて、出力がハイインピーダンス状態に設定されるか、または出力信号ＤＱを出力する。例えば、出力イネーブル信号ＤＥがアクティブの時には出力バッファＢＱは出力信号ＤＱを出力する。一方、出力イネーブル信号ＤＥが非アクティブの時には、出力バッファＢＱの出力はハイインピーダンス状態に設定され、入力バッファＢＩに端子Ｇ１を介してＣＭＯＳレベルの信号が入力される。

ところで、高速シリアルインターフェースモードとパラレルインターフェースモードで端子を共有した場合、Ｉ／Ｏバッファの出力を切り替える必要があるという課題があった。

この点、図７（Ａ）、図７（Ｂ）、図８の構成例によれば端子の共有を実現できる。そのため、端子を追加することなく高速シリアルインターフェース回路とパラレルインターフェース回路を集積することが可能である。これにより、コストの増加を抑えつつインターフェースの選択を実現できる集積回路装置を提供できる。

また、本実施形態では電源端子ＶＤＤＡに供給される電圧を用いてインターフェース切り替えを行っている。これにより、Ｉ／Ｏバッファを制御するための端子や信号を追加することなくインターフェースの選択を実現できる。

４．２．第２の構成例
図１０（Ａ）、図１０（Ｂ）にパラレルインターフェース回路６０の第２の構成例を示す。この構成例は、第１、第２の入力バッファＢＦＰ、ＢＦＭを含む。入力バッファＢＦＰ、ＢＦＭにはそれぞれ端子ＤＰ、ＤＭからの信号が入力される。また第２の構成例は、端子ＶＤＤＡからの電圧が入力されるインバータＩＮＤと、端子Ｇ１、Ｇ２からの信号が入力される入力バッファＢＦ１、ＢＦ２を含むことができる。さらに第２の構成例は、ロジック回路用の電源電圧が供給される端子ＶＤＤを含むことができる。そして、入力バッファＢＦＰ、ＢＦＭ、ＢＦ１、ＢＦ２、インバータＩＮＤは、端子ＶＤＤから供給されるロジック回路用の電源電圧で動作する。

具体的には、入力バッファＢＦＰ、ＢＦＭはＡＮＤ回路（論理積回路）で構成することができる。そして、この入力バッファＢＦＰ、ＢＦＭの出力は、インバータＩＮＤの出力によって制御され、端子ＶＤＤＡからの電圧に基づいて決まるようになっている。

より具体的には、図１０（Ａ）に示すように、高速シリアルインターフェースモードにおいては、端子ＶＤＤＡにはレシーバ回路４２用の電源電圧が供給され、インバータＩＮＤは低電圧側の論理レベル（Ｌ）を出力する。そのため入力バッファＢＦＰ、ＢＦＭは低電圧側の論理レベル（Ｌ。広義には、固定レベル）の信号を出力する。なお端子Ｇ１、Ｇ２はガード用配線によってグランド電圧に固定されているため、入力バッファＢＦ１、ＢＦ２の出力も低電圧側の論理レベルに固定されている。

一方図１０（Ｂ）に示すように、パラレルインターフェースモードにおいては、レシーバ回路４２用の電源が不要のため端子ＶＤＤＡにはグランド電圧が供給される。この場合、インバータＩＮＤは高電圧側の論理レベル（Ｈ）を出力するため、入力バッファＢＦＰ、ＢＦＭは、それぞれ端子ＤＰ、ＤＭを介して入力されるＣＭＯＳレベルの信号をバッファして出力する。パラレルインターフェースモードでは、端子Ｇ１、Ｇ２にもＣＭＯＳレベルの信号（第１、第２のインターフェース信号）が入力されているため、入力バッファＢＦ１、ＢＦ２もそれぞれ端子Ｇ１、Ｇ２を介して入力されるＣＭＯＳレベルの信号をバッファして出力する。

なお、図１０（Ａ）、図１０（Ｂ）に示す入力バッファＢＦＰ、ＢＦＭを図２等に示すＩ／Ｏバッファ６４−１、６４−２の入力バッファに適用してもよい。

ところで、本実施形態は、高速シリアルインターフェースとパラレルインターフェースで端子を共有している。この場合、高速シリアルインターフェースモードにおいて、パラレルインターフェース回路の入力バッファが高速シリアル信号をバッファしてしまい、消費電流が増加するという課題がある。

この点、本実施形態では端子ＶＤＤＡに供給される電圧に基づいて、高速シリアルインターフェースモードにおいて入力バッファが固定電圧を出力するため、消費電流の増加を防止できる。すなわち、バッファされた高周波数の信号がパラレルインターフェース回路の後段のロジック回路に入力され、高速シリアルインターフェースモードにおいて本来使用されないはずのロジック回路で電流が消費されてしまうことを防止できる。さらに、この制御にレシーバ回路４２用の電源電圧を利用したことにより、新たな制御用端子や制御信号を設けることなくインターフェース切り替えを実現している。

５．高速シリアルインターフェース回路
図１１に高速シリアルインターフェース回路４０の詳細な構成例を示す。この高速シリアルインターフェース回路４０は、物理層回路５０、ロジック回路７０を含む。

物理層回路５０（レシーバ）は、差動信号（差動データ信号、差動クロック信号）を用いてデータ（パケット）やクロックを受信するための回路である。具体的には電流駆動又は電圧駆動されたシリアルバスの差動信号線からデータ等の受信を行う。この物理層回路５０は、データ用レシーバ回路５２や、クロック用レシーバ回路５４などを含むことができる。データ用レシーバ回路５２、クロック用レシーバ回路５４は、本実施形態のレシーバ回路４２に対応する。なお物理層回路５０はトランスミッタ回路を含むこともでき、その場合はデータやクロックの送信を行うこともできる。

ロジック回路７０は、高速シリアルインターフェース回路４０とドライバの内部回路との間のインターフェース処理を行う。具体的にはロジック回路７０はサンプリング回路７２、シリアルパラレル変換回路７４を含むことができる。サンプリング回路７２は、データ用レシーバ回路５２からのデータ信号をクロック用レシーバ回路５４からのクロックでサンプリングしシリアルデータを生成する。シリアルパラレル変換回路７４は、そのシリアルデータをパラレルデータに変換し、ドライバの内部回路に出力する。なお、ロジック回路７０は、物理層の上層であるリンク層の処理を行うためのリンクコントローラを含むこともできる。

６．電気光学装置の詳細な構成例
図１２に本実施形態の電気光学装置の詳細な構成例を示す。図１２では本実施形態を液晶表示装置に適用した場合について説明する。ただし、本実施形態はＥＬ素子等の発光素子を用いた表示装置に適用することもできる。

図１２に示す本実施形態の液晶表示装置（電気光学装置、表示装置）は、液晶パネル４００（電気光学パネル、表示パネル）、データドライバ２０（データ線駆動回路）、走査ドライバ３０（走査線駆動回路、ゲートドライバ）、電源回路８０、表示コントローラ１５０を含む。ここで、本実施形態の高速シリアルインターフェース回路４０とパラレルインターフェース回路６０はインターフェース回路９０に含まれる。なお、本実施形態にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。

液晶パネル４００は、例えばアクティブマトリクス基板（例えばガラス基板）上に形成された液晶パネルである。アクティブマトリクス基板には、ゲート線Ｇ_Ｋ（１≦Ｋ≦Ｍ、ＫとＭは自然数）とデータ線ＳＲ_Ｌ、ＳＧ_Ｌ、ＳＢ_Ｌ（１≦Ｌ≦Ｎ、ＬとＮは自然数）との交差点に対応する位置に、薄膜トランジスタＴＦＴ_ＫＬ−Ｒ、ＴＦＴ_ＫＬ−Ｇ、ＴＦＴ_ＫＬ−Ｂが設けられている。

例えばＴＦＴ_ＫＬ−Ｒのゲートはゲート線Ｇ_Ｋに接続され、ＴＦＴ_ＫＬ−Ｒのソース、ドレインはデータ線ＳＲ_Ｌ、画素電極ＰＥ_ＫＬ−Ｒに接続されている。この画素電極ＰＥ_ＫＬ−Ｒと対向電極ＣＥ（コモン電極）との間には、液晶（電気光学物質）が挟まれ、液晶容量ＣＬ_ＫＬ−Ｒ及び補助容量ＣＳ_ＫＬ−Ｒが形成されている。

また、アクティブマトリクス基板にはデータ電圧供給線Ｓ_１〜Ｓ_Ｎが設けられ、Ｓ_１〜Ｓ_Ｎに対応してデマルチプレクサが設けられている。デマルチプレクサＤＭＵＸ_Ｌは、ソース電圧供給線ＳＬに時分割で供給された階調電圧を、データドライバ２０からのマルチプレクス制御信号に基づいてデータ線ＳＲ_Ｌ、ＳＧ_Ｌ、ＳＢ_Ｌに分割して供給する。

なお、対向電極ＣＥに与えられる対向電極電圧ＶＣＯＭの電圧レベルは、電源回路８０に含まれる対向電極電圧生成回路により生成される。例えば、対向電極ＣＥは、対向基板上に一面に形成される。

データドライバ２０は、階調データに基づいて液晶パネル４００のデータ電圧供給線Ｓ_１〜Ｓ_Ｎを駆動する。上述のようにデマルチプレクサにより分離制御されるため、データドライバ２０は、データ線ＳＲ_１〜ＳＲ_Ｎ、ＳＧ_１〜ＳＧ_Ｎ、ＳＢ_１〜ＳＢ_Ｎを駆動できる。一方、走査ドライバ３０は、液晶パネル４００の走査線Ｇ_１〜Ｇ_Ｍを走査（順次駆動）する。

表示コントローラ１５０は、図示しない中央演算処理装置（Central Processing Unit：ＣＰＵ）等のホストにより設定された内容に従って、データドライバ２０、走査ドライバ３０及び電源回路８０への制御信号をインターフェース回路９０に出力する。

インターフェース回路９０は、表示コントローラ１５０から入力される制御信号をデータドライバ２０、走査ドライバ３０、電源回路８０にインターフェースする。

電源回路８０は、外部から供給される基準電圧に基づいて、液晶パネル４００の駆動に必要な各種の電圧レベル（階調電圧）や、対向電極ＣＥの対向電極電圧ＶＣＯＭの電圧レベルを生成する。

なお、図１２では、液晶表示装置が表示コントローラ１５０を含む構成になっているが、表示コントローラ１５０を液晶表示装置の外部に設けてもよい。また、データドライバ２０、走査ドライバ３０、電源回路８０、表示コントローラ１５０の一部又は全部を液晶パネル４００上に形成してもよい。

６．１．データドライバ
図１３に、図１３のデータドライバ２０の構成例を示す。データドライバ２０は、シフトレジスタ２２、ラインラッチ２４、２６、多重化回路２８、基準電圧発生回路３８、ＤＡＣ３２（データ電圧生成回路）、データ線駆動回路３４、マルチプレクス駆動制御部３６を含む。

シフトレジスタ２２は、クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯを順次シフトする。

ラインラッチ２４には、表示コントローラ１５０から例えば１８ビット（６ビット（階調データ）×３（ＲＧＢ各色））単位で階調データＤＩＯが入力される。ラインラッチ２４は、この階調データＤＩＯを、シフトレジスタ２２で順次シフトされたＥＩＯに同期してラッチする。

ラインラッチ２６は、表示コントローラ１５０から供給される水平同期信号ＬＰに同期して、ラインラッチ２４でラッチされた１水平走査単位の階調データをラッチする。

多重化回路２８は、ラインラッチ２６において各データ線に対応してラッチされた３本のデータ線分の階調データを時分割多重する。

マルチプレクス駆動制御部３６は、データ電圧供給線の時分割タイミングを規定するマルチプレクス制御信号を生成し、１水平走査期間内に、マルチプレクス制御信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬを順番にアクティブにする。多重化回路２８は、マルチプレクス制御信号に基づいて、階調電圧を時分割でデータ電圧供給線に供給するように多重化を行う。なお、マルチプレクス制御信号は、液晶パネル４００のデマルチプレクサにも供給される。

基準電圧発生回路３８は、例えば６４種類の基準電圧を生成する。基準電圧発生回路３８によって生成された６４種類の基準電圧は、ＤＡＣ３２に供給される。

ＤＡＣ３２は、多重化回路２８からのデジタルの階調データに基づいて、基準電圧発生回路３８からの基準電圧のいずれかを選択し、デジタルの階調データに対応するアナログのデータ電圧を各データ線に出力する。

データ線駆動回路３４は、各データ線毎に設けられたボルテージフォロワ接続の演算増幅器ＯＰＣが、ＤＡＣ３２からのデータ電圧をバッファリングしてデータ線に出力し、データ線を駆動する。

なお、図１３では、デジタルの階調データをデジタル・アナログ変換して、データ線駆動回路３４を介してデータ線に出力する構成を採用しているが、アナログの映像信号をサンプル・ホールドして、データ線駆動回路３４を介してデータ線に出力する構成を採用することもできる。

７．電子機器
上述の液晶表示装置を用いて構成される電子機器として、例えばプロジェクタ（投写型表示装置）がある。図１４に、本実施形態における液晶表示装置が適用されたプロジェクタの構成例のブロック図を示す。

図１４のプロジェクタは、表示情報出力源７１０、表示情報処理回路７２０、ドライバ１００（集積回路装置）、液晶パネル４００（電気光学パネル）、クロック発生回路７５０及び電源回路７６０を含んで構成される。表示情報出力源７１０は、ＲＯＭ（Read Only Memory）及びＲＡＭ（Random Access Memory）、光ディスク装置等のメモリ、画像信号を同調して出力する同調回路等を含み、クロック発生回路７５０からのクロック信号に基づいて、所定フォーマットの画像信号等の表示情報を表示情報処理回路７２０に出力する。表示情報処理回路７２０は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、或いはクランプ回路等を含むことができる。ドライバ１００は、走査ドライバ及びデータドライバを含み、液晶パネル４００を駆動する。電源回路７６０は、上述の各回路に電力を供給する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（電気光学装置、集積回路装置、電気光学パネル、低電位側の電源電圧等）と共に記載された用語（液晶表示装置、ドライバ、液晶パネル、グランド等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また高速シリアルインターフェース回路、パラレルインターフェース回路、データドライバ、走査ドライバ、電源回路、ドライバ、電気光学装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

本実施形態の電気光学装置の構成例 本実施形態の集積回路装置の構成例 図３（Ａ）、図３（Ｂ）は、レシーバ回路の構成例 図４（Ａ）、図４（Ｂ）は、終端抵抗の課題説明図 図５（Ａ）は、終端抵抗の第１の構成例であり、図５（Ｂ）は、トランジスタの縦構造 図６（Ａ）は、終端抵抗の第２の構成例であり、図６（Ｂ）は、トランジスタの縦構造 図７（Ａ）、図７（Ｂ）は、Ｉ／Ｏバッファの第１の構成例 Ｉ／Ｏバッファの第２の構成例 Ｉ／Ｏバッファの出力バッファの構成例 図１０（Ａ）、図１０（Ｂ）は、パラレルインターフェース回路の第２の構成例 高速シリアルインターフェース回路の構成例 本実施形態の電気光学装置の詳細な構成例 データドライバの構成例 本実施形態の電子機器の構成例

符号の説明

４０ 高速シリアルインターフェース回路、 ４２ レシーバ回路、
４４ 差動アンプ、 ６０ パラレルインターフェース回路、
６２−１，６２−２，６４−１，６４−２ Ｉ／Ｏバッファ、
１００ 集積回路装置、 ２００ 配線基板、 ４００ 電気光学パネル、
Ｒ１，Ｒ２ 第１，第２の終端抵抗、 ＴＮ 第１導電型トランジスタ、
ＴＰ 第２導電型トランジスタ、 ＮＷ 第１導電型ウェル、
ＤＰＦ，ＤＭＦ 第１，第２の配線、 ＧＦ１，ＧＦ２ 第１，第２のガード用配線、
ＶＤＦ 第１の電源配線、 ＶＳＦ１ 第２の電源配線、
ＤＰ，ＤＭ 第１，第２の端子、 Ｇ１，Ｇ２ 第１，第２のガード用端子、
ＶＤＤＡ レシーバ回路用電源端子、ＶＳＳ 低電圧側電源端子、
ＶＤＤ ロジック回路用電源端子、 ＩＮＶ インバータ、
ＢＦＰ，ＢＦＭ 第１，第２の入力バッファ、 ＩＮＡ，ＡＮＡ 論理回路

Claims (14)

1. シリアルバスを介して差動信号を受信するレシーバ回路を有する高速シリアルインターフェース回路と、
   前記差動信号を構成する第１の信号が入力される第１の端子と、
   前記差動信号を構成する第２の信号が入力される第２の端子と、
   前記レシーバ回路用の高電圧側の電源電圧が供給されるレシーバ回路用電源端子と、
   前記第１の端子と第１のノードとの間に設けられた第１の終端抵抗と、
   前記第２の端子と第２のノードとの間に設けられた第２の終端抵抗と、
   前記第１、第２のノードの間に設けられたスイッチ素子と、
   を含み、
   前記スイッチ素子は、
   前記レシーバ回路用電源端子からの前記電源電圧を用いて、高速シリアルインターフェースモードにおいてオンし、パラレルインターフェースモードにおいてオフすることを特徴とする集積回路装置。
2. 請求項１において、
   前記スイッチ素子は、
   第１導電型ウェル上に形成される第２導電型トランジスタを有し、
   前記第１導電型ウェルの電位がフローティング状態に設定されることを特徴とする集積回路装置。
3. 請求項１において、
   前記スイッチ素子は、
   第１導電型ウェル上に形成される第２導電型トランジスタを有し、
   前記第１導電型ウェルの電位は、
   ロジック回路用の高電圧側の電源電圧に固定されていることを特徴とする集積回路装置。
4. 請求項２又は３のいずれかにおいて、
   ロジック回路用の高電圧側の電源電圧で動作し、前記レシーバ回路用電源端子からの電圧が入力されるインバータを含み、
   前記第２導電型トランジスタが前記インバータの出力に基づいて、高速シリアルインターフェースモードにおいてオンし、パラレルインターフェースモードにおいてオフすることを特徴とする集積回路装置。
5. 請求項４において、
   前記インバータの第２導電型トランジスタが前記第１導電型ウェル上に形成されることを特徴とする集積回路装置。
6. 請求項２乃至５のいずれかにおいて、
   前記第１導電型ウェルがＮ型ウェルであり、前記スイッチ素子の第２導電型トランジスタ及び前記インバータの第２導電型トランジスタがＰ型トランジスタであることを特徴とする集積回路装置。
7. 請求項１乃至６のいずれかにおいて、
   前記シリアルバスにおいて輻射防止用に用いられる第１、第２のガード用端子と、
   前記第１のガード用端子を介してパラレルインターフェース信号を入出力する第１のＩ／Ｏバッファと、
   前記第２のガード用端子を介してパラレルインターフェース信号を入出力する第２のＩ／Ｏバッファと、
   を含み、
   高速シリアルインターフェースモードにおいて、前記第１、第２のＩ／Ｏバッファの出力が前記レシーバ回路用電源端子からの電圧に基づいて低電圧側レベル又はハイインピーダンス状態に設定されることを特徴とする集積回路装置。
8. 請求項７において、
   前記第１、第２のＩ／Ｏバッファは、
   入力バッファと、出力バッファと、論理回路とを有し、
   前記論理回路は、
   前記出力バッファの前段に設けられ、高速シリアルインターフェースモード時に前記レシーバ回路用電源端子からの電圧に基づいて固定レベルの信号を出力し、
   前記出力バッファは、
   前記論理回路の前記固定レベルの信号が入力されたときに、前記低電位側レベルを出力することを特徴とする集積回路装置。
9. 請求項７において、
   前記第１、第２のＩ／Ｏバッファは、
   入力バッファと、出力バッファと、論理回路とを有し、
   前記論理回路は、
   高速シリアルインターフェースモード時に前記レシーバ回路用電源端子からの電圧に基づいて固定レベルの信号を出力し、
   前記出力バッファの出力は、
   前記論理回路の前記固定レベルの信号に基づいて、前記ハイインピーダンス状態に設定されることを特徴とする集積回路装置。
10. 請求項１乃至６のいずれかにおいて、
    前記第１の端子を介してパラレルインターフェース信号が入力される第１の入力バッファと、
    前記第１の端子を介してパラレルインターフェース信号が入力される第２の入力バッファと、
    を含み、
    高速シリアルインターフェースモードにおいて、前記第１、第２の入力バッファの出力が前記レシーバ回路用電源端子からの電圧に基づいて固定レベルの信号を出力することを特徴とする集積回路装置。
11. 請求項１０において、
    前記レシーバ回路用の高電圧側の電源電圧と異なるロジック回路用の電源電圧で動作するインバータを含み、
    前記インバータには、
    前記レシーバ回路用電源端子に供給される前記レシーバ回路用の高電圧側の電源電圧が入力され、
    前記第１、第２の入力バッファは、
    前記インバータの出力により制御されることを特徴とする集積回路装置。
12. 請求項１乃至１１のいずれかにおいて、
    パラレルインターフェースモード時に、前記レシーバ回路用電源端子に低電圧側の電源電圧が供給されることを特徴とする集積回路装置。
13. 請求項１乃至１２のいずれかに記載の集積回路装置を含むことを特徴とする電気光学装置。
14. 請求項１３に記載の電気光学装置を含むことを特徴とする電子機器。

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