JP2001016278A - シリアル信号伝送装置 - Google Patents
シリアル信号伝送装置Info
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- JP2001016278A JP2001016278A JP11186330A JP18633099A JP2001016278A JP 2001016278 A JP2001016278 A JP 2001016278A JP 11186330 A JP11186330 A JP 11186330A JP 18633099 A JP18633099 A JP 18633099A JP 2001016278 A JP2001016278 A JP 2001016278A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】トランスが挿入された信号線路に好適なシリア
ル伝送を既存の差動バッファを利用して実現する。 【解決手段】差動出力バッファ１０１−１，１０１−２
が並列に接続されており、これら２つの差動出力バッフ
ァ１０１−１，１０１−２によって、トランス１０２が
挿入された差動信号線対が駆動される。この場合、差動
信号線対間の電圧は２つの差動出力バッファ１０１−
１，１０１−２からの出力の組み合わせによって決定さ
れ、「＋Ｖ」、「−Ｖ」、「ゼロ」の３値を出力するこ
とができる。したがって、この３値データを用いること
によってバイポーラ方式によるシリアル信号伝送が可能
となり、トランスが挿入された信号線路に好適なシリア
ル伝送を実現できる。
ル伝送を既存の差動バッファを利用して実現する。 【解決手段】差動出力バッファ１０１−１，１０１−２
が並列に接続されており、これら２つの差動出力バッフ
ァ１０１−１，１０１−２によって、トランス１０２が
挿入された差動信号線対が駆動される。この場合、差動
信号線対間の電圧は２つの差動出力バッファ１０１−
１，１０１−２からの出力の組み合わせによって決定さ
れ、「＋Ｖ」、「−Ｖ」、「ゼロ」の３値を出力するこ
とができる。したがって、この３値データを用いること
によってバイポーラ方式によるシリアル信号伝送が可能
となり、トランスが挿入された信号線路に好適なシリア
ル伝送を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は高速シリアルインタ
ーフェイスを実現するためのシリアル信号伝送装置に関
する。
ーフェイスを実現するためのシリアル信号伝送装置に関
する。
【０００２】
【従来の技術】近年、携行が容易でバッテリにより動作
可能なノートブックタイプのパーソナルコンピュータ
（以下、ノートＰＣと称する）が種々開発されている。
ノートＰＣの中には、その機能拡張のために、拡張ユニ
ットに必要に応じて装着できるように構成されているも
のがある。ノートＰＣ本体から拡張ユニットのリソース
を有効利用できるようにするためには、ノートＰＣ本体
のバスと拡張ユニット内のバスとを接続することが重要
である。このバス接続により、拡張ユニット内のバス上
のデバイスをノートＰＣ本体内のデバイスと同様に扱う
ことが可能になる。
可能なノートブックタイプのパーソナルコンピュータ
（以下、ノートＰＣと称する）が種々開発されている。
ノートＰＣの中には、その機能拡張のために、拡張ユニ
ットに必要に応じて装着できるように構成されているも
のがある。ノートＰＣ本体から拡張ユニットのリソース
を有効利用できるようにするためには、ノートＰＣ本体
のバスと拡張ユニット内のバスとを接続することが重要
である。このバス接続により、拡張ユニット内のバス上
のデバイスをノートＰＣ本体内のデバイスと同様に扱う
ことが可能になる。
【０００３】多くのパーソナルコンピュータでは、ＰＣ
Ｉバス（Peripheral Component Interconnect Bus）が
使用されている。したがって、ノートＰＣ本体と拡張ユ
ニットとの間のバス接続は、ＰＣＩバスの信号線群の数
に相当する多数のピンを有するドッキング用コネクタを
ノートＰＣ本体側と拡張ユニット側にそれぞれ設け、そ
のドッキング用コネクタを介して両者のＰＣＩバスを物
理的に接続することによって行うのが通常である。
Ｉバス（Peripheral Component Interconnect Bus）が
使用されている。したがって、ノートＰＣ本体と拡張ユ
ニットとの間のバス接続は、ＰＣＩバスの信号線群の数
に相当する多数のピンを有するドッキング用コネクタを
ノートＰＣ本体側と拡張ユニット側にそれぞれ設け、そ
のドッキング用コネクタを介して両者のＰＣＩバスを物
理的に接続することによって行うのが通常である。
【０００４】しかし、この構成では、ドッキング用コネ
クタの実装に多くの面積が必要とされるため、ノートＰ
Ｃ本体の小型化・薄型化を図る上では不利である。さら
に、ノートＰＣ本体側と拡張ユニット側それぞれのコネ
クタ実装位置を合わせなければならないため、新たな製
品開発を行う上では、物理的な筐体構造に制約が加わる
ことになる。
クタの実装に多くの面積が必要とされるため、ノートＰ
Ｃ本体の小型化・薄型化を図る上では不利である。さら
に、ノートＰＣ本体側と拡張ユニット側それぞれのコネ
クタ実装位置を合わせなければならないため、新たな製
品開発を行う上では、物理的な筐体構造に制約が加わる
ことになる。
【０００５】
【発明が解決しようとする課題】そこで、ＰＣＩバス間
のトランザクションを高速シリアルインターフェイスに
よって転送する技術の開発が要求され始めている。高速
シリアルインターフェイスを利用することにより、ノー
トＰＣ本体と拡張ユニット間を細くて柔軟なシリアルケ
ーブルによって接続することが可能となる。
のトランザクションを高速シリアルインターフェイスに
よって転送する技術の開発が要求され始めている。高速
シリアルインターフェイスを利用することにより、ノー
トＰＣ本体と拡張ユニット間を細くて柔軟なシリアルケ
ーブルによって接続することが可能となる。
【０００６】高速シリアル信号を伝送する方式として
は、差動方式と、バイポーラ転送方式の２つが考えられ
ている。
は、差動方式と、バイポーラ転送方式の２つが考えられ
ている。
【０００７】差動方式は、互いに位相が反転された信号
ペアを用いる方式であり、“１”，“０”の２値シリア
ルデータは位相の反転した信号ペアで伝送される。
ペアを用いる方式であり、“１”，“０”の２値シリア
ルデータは位相の反転した信号ペアで伝送される。
【０００８】バイポーラ方式は、“１”，“０”の２値
シリアルデータを、電圧＋ｖ，０、−ｖの３つの電圧レ
ベルで伝送する方式である。データが変化した時に符号
を反転し、同じデータの時に０の電圧レベルを出力する
ことにより、長期間転送した時には＋ｖと−ｖの数がほ
ぼ等しくなるという特徴がある。
シリアルデータを、電圧＋ｖ，０、−ｖの３つの電圧レ
ベルで伝送する方式である。データが変化した時に符号
を反転し、同じデータの時に０の電圧レベルを出力する
ことにより、長期間転送した時には＋ｖと−ｖの数がほ
ぼ等しくなるという特徴がある。
【０００９】ところで、ノイズによりデータ欠落した場
合のリカバリーが弱くすぐに誤動作する高速信号を転送
する場合には、静電気対策のためトランスを信号ライン
に入れてＤＣ成分を分離することが好ましい。しかし、
トランスを使った信号の転送では次の２つの問題があり
設計に注意が必要である。
合のリカバリーが弱くすぐに誤動作する高速信号を転送
する場合には、静電気対策のためトランスを信号ライン
に入れてＤＣ成分を分離することが好ましい。しかし、
トランスを使った信号の転送では次の２つの問題があり
設計に注意が必要である。
【００１０】１）トランスが飽和しないようにある一方
向に電流が流れ続けないようにする。
向に電流が流れ続けないようにする。
【００１１】２）トランスにかかる電圧の向きの割合
が、長時間のスパンで見たときにほぼ等しくなるように
する。ある向きの電圧が発生する割合が多いと、２次側
で発生する電圧波形が、電圧振幅は同じものの電圧レベ
ルが全体的にシフトしていくからである。
が、長時間のスパンで見たときにほぼ等しくなるように
する。ある向きの電圧が発生する割合が多いと、２次側
で発生する電圧波形が、電圧振幅は同じものの電圧レベ
ルが全体的にシフトしていくからである。
【００１２】この２つの問題を解決する方法として、バ
イポーラ方式による転送は最適である。しかしながら、
この方式を用いたＬＳＩを開発する場合、ＧＡやスタン
ダードセルといった短納期開発できるＬＳＩ用のライブ
ラリがなく、開発期間が長くなるといった問題があっ
た。
イポーラ方式による転送は最適である。しかしながら、
この方式を用いたＬＳＩを開発する場合、ＧＡやスタン
ダードセルといった短納期開発できるＬＳＩ用のライブ
ラリがなく、開発期間が長くなるといった問題があっ
た。
【００１３】一方、差動方式の場合は、ＧＡやスタンダ
ードセルといったＬＳＩのライブラリとして標準でもっ
ているため、開発期間は短くて済むが、１）、２）の問
題を回避するのが難しい。回避策としてデータ長を増や
し符号化して転送するｎＢｍＢという方式があるが、符
号化の為余計なデータがつくため、目的とするデータを
転送するレートが落ちるという問題がある。
ードセルといったＬＳＩのライブラリとして標準でもっ
ているため、開発期間は短くて済むが、１）、２）の問
題を回避するのが難しい。回避策としてデータ長を増や
し符号化して転送するｎＢｍＢという方式があるが、符
号化の為余計なデータがつくため、目的とするデータを
転送するレートが落ちるという問題がある。
【００１４】本発明は上述の事情に鑑みてなされたもの
であり、トランスが挿入された信号線路に好適なシリア
ル伝送を既存の差動バッファを利用して実行できるよう
にし、転送レートを落とすことなく、十分に信頼性の高
いシリアル転送を行うことが可能なシリアル信号伝送装
置を提供することを目的とする。
であり、トランスが挿入された信号線路に好適なシリア
ル伝送を既存の差動バッファを利用して実行できるよう
にし、転送レートを落とすことなく、十分に信頼性の高
いシリアル転送を行うことが可能なシリアル信号伝送装
置を提供することを目的とする。
【００１５】
【課題を解決するための手段】上述の課題を解決するた
め、本発明は、トランスが挿入された信号線対を介して
シリアルデータを伝送するシリアル信号伝送装置であっ
て、前記信号線対の２つの線路に対して正出力端子およ
び負出力端子がそれぞれ接続された第１の差動出力バッ
ファと、前記信号線対の２つの線路に正出力端子および
負出力端子がそれぞれ接続された第２の差動出力バッフ
ァとを具備し、前記第１および第２の差動出力バッファ
を用いて前記信号線対を駆動することにより、シリアル
データを構成する各２値データを、前記トランスに正方
向の電流が流れる第１の状態と、前記トランスに負方向
の電流が流れる第２の状態と、前記トランスに電流が流
れない第３の状態とを含む３値データに変換して前記信
号線対上に出力するように構成されていることを特徴と
する。
め、本発明は、トランスが挿入された信号線対を介して
シリアルデータを伝送するシリアル信号伝送装置であっ
て、前記信号線対の２つの線路に対して正出力端子およ
び負出力端子がそれぞれ接続された第１の差動出力バッ
ファと、前記信号線対の２つの線路に正出力端子および
負出力端子がそれぞれ接続された第２の差動出力バッフ
ァとを具備し、前記第１および第２の差動出力バッファ
を用いて前記信号線対を駆動することにより、シリアル
データを構成する各２値データを、前記トランスに正方
向の電流が流れる第１の状態と、前記トランスに負方向
の電流が流れる第２の状態と、前記トランスに電流が流
れない第３の状態とを含む３値データに変換して前記信
号線対上に出力するように構成されていることを特徴と
する。
【００１６】このシリアル信号伝送装置においては、差
動出力バッファが２段並列に接続されており、これら２
つの差動出力バッファによって信号線対が駆動される。
この場合、信号線対間の電圧は２つの差動出力バッファ
からの出力の組み合わせによって決定されるので、例え
ば、２つの差動出力バッファが共に正方向の電流を出力
する状態をトランスに正方向の電流が流れる第１の状態
とし、共に負方向の電流を出力する状態をトランスに負
方向の電流が流れる第２の状態とし、そして一方が正方
向の電流を出力し、他方が負方向の電流を出力すること
によって互いの出力電流が相殺される状態をトランスに
電流が流れない第３の状態として使用することにより、
３値データの伝送が可能となる。したがって、この３値
データを用いることにより、前述のバイポーラ方式によ
る信号伝送が可能となり、トランスの磁気飽和や、トラ
ンスの２次側における信号のオフセットレベルのシフト
などの問題を解決することができる。
動出力バッファが２段並列に接続されており、これら２
つの差動出力バッファによって信号線対が駆動される。
この場合、信号線対間の電圧は２つの差動出力バッファ
からの出力の組み合わせによって決定されるので、例え
ば、２つの差動出力バッファが共に正方向の電流を出力
する状態をトランスに正方向の電流が流れる第１の状態
とし、共に負方向の電流を出力する状態をトランスに負
方向の電流が流れる第２の状態とし、そして一方が正方
向の電流を出力し、他方が負方向の電流を出力すること
によって互いの出力電流が相殺される状態をトランスに
電流が流れない第３の状態として使用することにより、
３値データの伝送が可能となる。したがって、この３値
データを用いることにより、前述のバイポーラ方式によ
る信号伝送が可能となり、トランスの磁気飽和や、トラ
ンスの２次側における信号のオフセットレベルのシフト
などの問題を解決することができる。
【００１７】また、受信側においても、差動入力バッフ
ァを２段並べることにより、バイポーラ方式で転送され
る３値データを容易に検出することが可能となる。この
場合、前記第３の状態の時に前記第１および第２の差動
入力バッファのレファレンス信号入力端子と前記トラン
スの２次側の信号線対との間に電位差が生じるように、
前記レファレンス信号入力端子と前記トランスの２次側
の信号線対との間に所定のバイアス電圧を印加するバイ
アス印加手段をさらに設けることが好ましい。これによ
り、第３の状態をより正しく検知することが可能とな
る。
ァを２段並べることにより、バイポーラ方式で転送され
る３値データを容易に検出することが可能となる。この
場合、前記第３の状態の時に前記第１および第２の差動
入力バッファのレファレンス信号入力端子と前記トラン
スの２次側の信号線対との間に電位差が生じるように、
前記レファレンス信号入力端子と前記トランスの２次側
の信号線対との間に所定のバイアス電圧を印加するバイ
アス印加手段をさらに設けることが好ましい。これによ
り、第３の状態をより正しく検知することが可能とな
る。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。
施形態を説明する。
【００１９】図１には本発明の一実施形態に係るシリア
ル信号伝送装置の構成が示されている。このシリアル信
号伝送装置はトランスが挿入された信号線対を介してシ
リアルデータを伝送する。以下では、パーソナルコンピ
ュータ（ＰＣ）本体１００と拡張ユニット２００との間
をケーブルからなるシリアル伝送路３００を用いて接続
する場合を例示して、その構成を説明する。
ル信号伝送装置の構成が示されている。このシリアル信
号伝送装置はトランスが挿入された信号線対を介してシ
リアルデータを伝送する。以下では、パーソナルコンピ
ュータ（ＰＣ）本体１００と拡張ユニット２００との間
をケーブルからなるシリアル伝送路３００を用いて接続
する場合を例示して、その構成を説明する。
【００２０】シリアル伝送路３００は差動信号線対から
構成されており、そこには、図示のように、トランス
（パルストランス）１０２が挿入されている。シリアル
伝送路３００はケーブルから構成されているので、トラ
ンス（パルストランス）１０２は実際には図示のように
受信側の装置（図１ではドッキングステーション２０
０）に設けられる。
構成されており、そこには、図示のように、トランス
（パルストランス）１０２が挿入されている。シリアル
伝送路３００はケーブルから構成されているので、トラ
ンス（パルストランス）１０２は実際には図示のように
受信側の装置（図１ではドッキングステーション２０
０）に設けられる。
【００２１】（送信回路部）シリアル信号伝送装置の送
信回路部は、図示のように、２つの差動出力バッファ１
０１−１，１０１−２から構成されている。２つの差動
出力バッファ１０１−１，１０１−２の各々は、定電流
出力によって差動信号線対を駆動するためのものであ
り、差動信号線対を駆動することによって２値のデータ
を出力する。この２値を仮に“１”，“０”とすると、
“１”の時は差動バッファの＋出力端子側から−出力端
子側へ電流が流れ、“０”の場合は−出力端子側から＋
出力端子側へ電流が流れる。本実施形態では、これら２
つの差動出力バッファ１０１−１，１０１−２は図示の
ように並列接続されており、差動出力バッファ１０１−
１，１０１−２それぞれの＋出力端子は差動信号線対を
構成する２本の線路の内の＋側線路に接続され、差動出
力バッファ１０１−１，１０１−２それぞれの−出力端
子は差動信号線対の−側線路に接続されている。
信回路部は、図示のように、２つの差動出力バッファ１
０１−１，１０１−２から構成されている。２つの差動
出力バッファ１０１−１，１０１−２の各々は、定電流
出力によって差動信号線対を駆動するためのものであ
り、差動信号線対を駆動することによって２値のデータ
を出力する。この２値を仮に“１”，“０”とすると、
“１”の時は差動バッファの＋出力端子側から−出力端
子側へ電流が流れ、“０”の場合は−出力端子側から＋
出力端子側へ電流が流れる。本実施形態では、これら２
つの差動出力バッファ１０１−１，１０１−２は図示の
ように並列接続されており、差動出力バッファ１０１−
１，１０１−２それぞれの＋出力端子は差動信号線対を
構成する２本の線路の内の＋側線路に接続され、差動出
力バッファ１０１−１，１０１−２それぞれの−出力端
子は差動信号線対の−側線路に接続されている。
【００２２】本実施形態では、２つの差動出力バッファ
１０１−１，１０１−２からの出力の組み合わせを利用
することにより、＋Ｖ、−Ｖ、ゼロの３値で差動信号線
対を駆動する。「＋Ｖ」はトランス１０２に上から下向
きの正方向の電流が流れる状態であり、また「−Ｖ」は
トランス１０２に下から上向きの負方向の電流が流れる
状態である。さらに、「ゼロ」は、トランス１０２に電
流が流れない状態である。
１０１−１，１０１−２からの出力の組み合わせを利用
することにより、＋Ｖ、−Ｖ、ゼロの３値で差動信号線
対を駆動する。「＋Ｖ」はトランス１０２に上から下向
きの正方向の電流が流れる状態であり、また「−Ｖ」は
トランス１０２に下から上向きの負方向の電流が流れる
状態である。さらに、「ゼロ」は、トランス１０２に電
流が流れない状態である。
【００２３】２つの差動出力バッファ１０１−１，１０
１−２が共に正方向の電流を出力する“１”出力時の状
態が「＋Ｖ」、差動出力バッファ１０１−１，１０１−
２が共に負方向の電流を出力する“０”出力時の状態が
「−Ｖ」、差動出力バッファ１０１−１，１０１−２の
一方が正方向の電流を出力する“１”出力状態で、他方
が負方向の電流を出力する“０”出力状態の場合が「ゼ
ロ」、に対応する。これにより、＋Ｖ、−Ｖ、０の３値
によるシリアルデータ伝送が可能となる。
１−２が共に正方向の電流を出力する“１”出力時の状
態が「＋Ｖ」、差動出力バッファ１０１−１，１０１−
２が共に負方向の電流を出力する“０”出力時の状態が
「−Ｖ」、差動出力バッファ１０１−１，１０１−２の
一方が正方向の電流を出力する“１”出力状態で、他方
が負方向の電流を出力する“０”出力状態の場合が「ゼ
ロ」、に対応する。これにより、＋Ｖ、−Ｖ、０の３値
によるシリアルデータ伝送が可能となる。
【００２４】すなわち、差動出力バッファ１０１−１，
１０１−２の駆動制御は次のように行われる。
１０１−２の駆動制御は次のように行われる。
【００２５】１）トランス１０２にかかる電圧を０にす
る場合：「ゼロ」出力時 差動出力バッファ１０１−１は“１”、差動出力バッフ
ァ１０１−２は“０”を出力する。この場合、差動出力
バッファ１０１−１の＋出力端子から差動出力バッファ
１０１−２の＋出力端子へ電流が流れ込み、また差動出
力バッファ１０１−２の−出力端子から差動出力バッフ
ァ１０１−１の−出力端子へ電流が流れ込むため、トラ
ンス１０２には電流が流れず、従ってトランス１０２の
１次側の両端間には電圧が発生しない。このように、差
動出力バッファ１０１−１，１０１−２の出力電流が相
殺される状態が「ゼロ」に対応する。
る場合：「ゼロ」出力時 差動出力バッファ１０１−１は“１”、差動出力バッフ
ァ１０１−２は“０”を出力する。この場合、差動出力
バッファ１０１−１の＋出力端子から差動出力バッファ
１０１−２の＋出力端子へ電流が流れ込み、また差動出
力バッファ１０１−２の−出力端子から差動出力バッフ
ァ１０１−１の−出力端子へ電流が流れ込むため、トラ
ンス１０２には電流が流れず、従ってトランス１０２の
１次側の両端間には電圧が発生しない。このように、差
動出力バッファ１０１−１，１０１−２の出力電流が相
殺される状態が「ゼロ」に対応する。
【００２６】２）トランス１０２にかかる電圧を＋Ｖに
する場合：「＋Ｖ」出力時 ２つの差動出力バッファ１０１−１，１０１−２は共に
“１”を出力する。この時、２つの差動出力バッファ１
０１−１，１０１−２の出力電流を重ね合わせた電流が
トランス１０２に送られるので、トランス１０２には上
から下向きの電流が流れ、その１次側には電圧＋Ｖがか
かる。トランス１０２の巻き数比は１対１のため、トラ
ンス１０２の２次側にも電圧＋Ｖがかかる。
する場合：「＋Ｖ」出力時 ２つの差動出力バッファ１０１−１，１０１−２は共に
“１”を出力する。この時、２つの差動出力バッファ１
０１−１，１０１−２の出力電流を重ね合わせた電流が
トランス１０２に送られるので、トランス１０２には上
から下向きの電流が流れ、その１次側には電圧＋Ｖがか
かる。トランス１０２の巻き数比は１対１のため、トラ
ンス１０２の２次側にも電圧＋Ｖがかかる。
【００２７】３）トランス１０２にかかる電圧を−Ｖに
する場合：「−Ｖ」出力時 ２つの差動出力バッファ１０１−１，１０１−２は共に
“０”を出力する。この時、２つの差動出力バッファ１
０１−１，１０１−２の出力電流を重ね合わせた電流が
トランス１０２に送られるので、トランス１０２には下
から上向きの電流が流れ、その１次側には電圧−Ｖがか
かる。トランス１０２の巻き数比は１対１のため、トラ
ンス１０２の２次側にも電圧−Ｖがかかる。
する場合：「−Ｖ」出力時 ２つの差動出力バッファ１０１−１，１０１−２は共に
“０”を出力する。この時、２つの差動出力バッファ１
０１−１，１０１−２の出力電流を重ね合わせた電流が
トランス１０２に送られるので、トランス１０２には下
から上向きの電流が流れ、その１次側には電圧−Ｖがか
かる。トランス１０２の巻き数比は１対１のため、トラ
ンス１０２の２次側にも電圧−Ｖがかかる。
【００２８】（受信回路部）受信回路部は、図示のよう
に、２つの差動入力バッファ１０３−１，１０３−２
と、抵抗１０４−１，１０４−２、１０５〜１０７とか
ら構成されている。
に、２つの差動入力バッファ１０３−１，１０３−２
と、抵抗１０４−１，１０４−２、１０５〜１０７とか
ら構成されている。
【００２９】２つの差動入力バッファ１０３−１，１０
３−２の各々は、＋入力端子と−入力端子を有してお
り、＋入力端子側の電位が−入力端子の電位に比べ高い
とき“１”を、＋入力端子側の電位が−入力端子の電位
に比べ低いとき“０”を出力する。＋入力端子および−
入力端子の一方が検知対象の信号を入力するための信号
入力端子となり、他方が比較のための基準となる信号を
入力するためのリファレンス信号入力端子となる。
３−２の各々は、＋入力端子と−入力端子を有してお
り、＋入力端子側の電位が−入力端子の電位に比べ高い
とき“１”を、＋入力端子側の電位が−入力端子の電位
に比べ低いとき“０”を出力する。＋入力端子および−
入力端子の一方が検知対象の信号を入力するための信号
入力端子となり、他方が比較のための基準となる信号を
入力するためのリファレンス信号入力端子となる。
【００３０】差動入力バッファ１０３−１については、
その＋入力端子がトランス１０２の２次側の差動信号線
対の＋側線路に接続されているので、＋入力端子が信号
入力端子、−入力端子がリファレンス信号入力端子とな
る。また、差動入力バッファ１０３−２については、そ
の−入力端子がトランス１０２の２次側の差動信号線対
の−側線路に接続されているので、−入力端子が信号入
力端子、＋入力端子がリファレンス信号入力端子とな
る。
その＋入力端子がトランス１０２の２次側の差動信号線
対の＋側線路に接続されているので、＋入力端子が信号
入力端子、−入力端子がリファレンス信号入力端子とな
る。また、差動入力バッファ１０３−２については、そ
の−入力端子がトランス１０２の２次側の差動信号線対
の−側線路に接続されているので、−入力端子が信号入
力端子、＋入力端子がリファレンス信号入力端子とな
る。
【００３１】これら２つの差動入力バッファ１０３−
１，１０３−２の出力信号の組み合わせにより、前述の
＋Ｖ、−Ｖ、０の３値が検出される。差動出力バッファ
１０１−１，１０１−２の出力（ＯＵＴ）と差動入力バ
ッファ１０３−１，１０３−２で検出される値（ＩＮ
１，ＩＮ２）との関係を図２に示す。ＯＵＴは電気的な
状態を示しており、ＩＮ１，ＩＮ２は論理値を示してい
る。
１，１０３−２の出力信号の組み合わせにより、前述の
＋Ｖ、−Ｖ、０の３値が検出される。差動出力バッファ
１０１−１，１０１−２の出力（ＯＵＴ）と差動入力バ
ッファ１０３−１，１０３−２で検出される値（ＩＮ
１，ＩＮ２）との関係を図２に示す。ＯＵＴは電気的な
状態を示しており、ＩＮ１，ＩＮ２は論理値を示してい
る。
【００３２】図２に示されているように、ＯＵＴが＋Ｖ
の場合には、差動入力バッファ１０３−１，１０３−２
は共に“１”を出力する（ＩＮ１，ＩＮ２＝“１”）。
ＯＵＴが−Ｖの場合には、差動入力バッファ１０３−
１，１０３−２は共に“０”を出力する（ＩＮ１，ＩＮ
２＝“０”）。ＯＵＴがゼロの場合には、差動入力バッ
ファ１０３−１は“０”、差動入力バッファ１０３−２
は“１”を出力する（ＩＮ１＝“０”，ＩＮ２＝
“１”）。
の場合には、差動入力バッファ１０３−１，１０３−２
は共に“１”を出力する（ＩＮ１，ＩＮ２＝“１”）。
ＯＵＴが−Ｖの場合には、差動入力バッファ１０３−
１，１０３−２は共に“０”を出力する（ＩＮ１，ＩＮ
２＝“０”）。ＯＵＴがゼロの場合には、差動入力バッ
ファ１０３−１は“０”、差動入力バッファ１０３−２
は“１”を出力する（ＩＮ１＝“０”，ＩＮ２＝
“１”）。
【００３３】図１の受信側に設けられた抵抗１０４−
１，１０４−２は信号の反射を無くすための終端抵抗で
ある。また、抵抗１０５〜１０７は、差動入力バッファ
１０３−１，１０３−２それぞれのリファレンス信号入
力端子と差動信号線対との間に所定のバイアス電圧を印
加するためのバイアス回路を構成している。すなわち、
図示のように、抵抗１０６の一端は差動入力バッファ１
０３−１，１０３−２の共通リファレンス信号入力端子
に接続され、その他端は抵抗１０４−１と１０４−２の
直列接続点に接続されている。また、抵抗１０６の一端
と正電源端子間には抵抗１０５が接続され、抵抗１０６
の他端と接地端子間には抵抗１０７が接続されている。
抵抗１０４−１と１０４−２は同一の抵抗値を有してお
り、「ゼロ」出力状態においては、抵抗１０６の他端に
発生する電位が抵抗１０４−１、１０４−２を通じて差
動信号線対に与えられる。
１，１０４−２は信号の反射を無くすための終端抵抗で
ある。また、抵抗１０５〜１０７は、差動入力バッファ
１０３−１，１０３−２それぞれのリファレンス信号入
力端子と差動信号線対との間に所定のバイアス電圧を印
加するためのバイアス回路を構成している。すなわち、
図示のように、抵抗１０６の一端は差動入力バッファ１
０３−１，１０３−２の共通リファレンス信号入力端子
に接続され、その他端は抵抗１０４−１と１０４−２の
直列接続点に接続されている。また、抵抗１０６の一端
と正電源端子間には抵抗１０５が接続され、抵抗１０６
の他端と接地端子間には抵抗１０７が接続されている。
抵抗１０４−１と１０４−２は同一の抵抗値を有してお
り、「ゼロ」出力状態においては、抵抗１０６の他端に
発生する電位が抵抗１０４−１、１０４−２を通じて差
動信号線対に与えられる。
【００３４】この構成により、「ゼロ」出力時において
も、差動信号線対がフローティングになるのを防止でき
ると共に、差動入力バッファ１０３−１，１０３−２そ
れぞれの信号入力端子とリファレンス信号入力端子との
間に所定の電位差を生じさせることが出来、「ゼロ」出
力状態をより確実に検知することができる。
も、差動信号線対がフローティングになるのを防止でき
ると共に、差動入力バッファ１０３−１，１０３−２そ
れぞれの信号入力端子とリファレンス信号入力端子との
間に所定の電位差を生じさせることが出来、「ゼロ」出
力状態をより確実に検知することができる。
【００３５】（シリアル転送動作）次に、本シリアル信
号伝送装置の動作を説明する。
号伝送装置の動作を説明する。
【００３６】（１） 「ゼロ」出力時 トランス１０２にかかる電圧をゼロにする場合は、差動
出力バッファ１０１−１は“１”，差動出力バッファ１
０１−２は“０”を出力する。この場合、トランス１０
２には電流が流れず、トランス１０２にかかる電圧はゼ
ロとなるが、抵抗１０５−１０７の働きにより、トラン
ス１０２の２次側の差動信号線対の＋側線路と−側線路
には、それぞれある特定のオフセット電位（ここでは、
Ｖ１とする）が生じる。この時、差動入力バッファ１０
３−１の−側入力端子および差動入力バッファ１０３−
２の＋側入力端子の電位Ｖ２の値は、抵抗１０６の働き
により、Ｖ１よりも確実に高くなる。この結果、差動入
力バッファ１０３−１は“０”，差動入力バッファ１０
３−２は“１”を検出する。
出力バッファ１０１−１は“１”，差動出力バッファ１
０１−２は“０”を出力する。この場合、トランス１０
２には電流が流れず、トランス１０２にかかる電圧はゼ
ロとなるが、抵抗１０５−１０７の働きにより、トラン
ス１０２の２次側の差動信号線対の＋側線路と−側線路
には、それぞれある特定のオフセット電位（ここでは、
Ｖ１とする）が生じる。この時、差動入力バッファ１０
３−１の−側入力端子および差動入力バッファ１０３−
２の＋側入力端子の電位Ｖ２の値は、抵抗１０６の働き
により、Ｖ１よりも確実に高くなる。この結果、差動入
力バッファ１０３−１は“０”，差動入力バッファ１０
３−２は“１”を検出する。
【００３７】（２） 「＋Ｖ」出力時 トランス１０２にかかる電圧を＋Ｖにする場合、差動出
力バッファ１０１−１は“１”，差動出力バッファ１０
１−２は“１”を出力する。これにより、トランス１０
２の１次側および２次側とも＋Ｖの電圧がかかる。この
＋Ｖの電圧は抵抗１０４−１，１０４−２によって２分
割されるので、抵抗１０４−１と１０４−２の接続点の
電位をＶ３とすると、トランス１０２の２次側における
差動信号線対の＋側線路の電位は Ｖ３ ＋ １／２ Ｖ −側線路の電位は Ｖ３ − １／２ Ｖ となる。差動入力バッファ１０３−１，１０３−２のリ
ファレンス信号入力端子の電位Ｖ２が、Ｖ３＋１／２Ｖ
と、Ｖ３−１／２Ｖの間になるように抵抗１０５〜１０
７の各抵抗値を選ぶことにより、差動入力バッファ１０
３−１は“１”、差動入力バッファ１０３−２も“１”
を検出する。
力バッファ１０１−１は“１”，差動出力バッファ１０
１−２は“１”を出力する。これにより、トランス１０
２の１次側および２次側とも＋Ｖの電圧がかかる。この
＋Ｖの電圧は抵抗１０４−１，１０４−２によって２分
割されるので、抵抗１０４−１と１０４−２の接続点の
電位をＶ３とすると、トランス１０２の２次側における
差動信号線対の＋側線路の電位は Ｖ３ ＋ １／２ Ｖ −側線路の電位は Ｖ３ − １／２ Ｖ となる。差動入力バッファ１０３−１，１０３−２のリ
ファレンス信号入力端子の電位Ｖ２が、Ｖ３＋１／２Ｖ
と、Ｖ３−１／２Ｖの間になるように抵抗１０５〜１０
７の各抵抗値を選ぶことにより、差動入力バッファ１０
３−１は“１”、差動入力バッファ１０３−２も“１”
を検出する。
【００３８】（３） 「−Ｖ」出力時 トランス１０２にかかる電圧を−Ｖにする場合、差動出
力バッファ１０１−１は“０”，差動出力バッファ１０
１−２は“０”を出力する。これにより、トランス１０
２の１次側および２次側とも−Ｖの電圧がかかる。この
−Ｖの電圧は抵抗１０４−１，１０４−２によって２分
割されるので、抵抗１０４−１と１０４−２の接続点の
電位をＶ３とすると、トランス１０２の２次側における
差動信号線対の＋側線路の電位は Ｖ３ − １／２ Ｖ −側線路の電位は Ｖ３ ＋ １／２ Ｖ となる。差動入力バッファ１０３−１，１０３−２のリ
ファレンス信号入力端子の電位Ｖ２が、Ｖ３＋１／２Ｖ
と、Ｖ３−１／２Ｖの間になるように抵抗１０５〜１０
７の各抵抗値を選ぶことにより、差動入力バッファ１０
３−１は“０”、差動入力バッファ１０３−２も“０”
を検出する。
力バッファ１０１−１は“０”，差動出力バッファ１０
１−２は“０”を出力する。これにより、トランス１０
２の１次側および２次側とも−Ｖの電圧がかかる。この
−Ｖの電圧は抵抗１０４−１，１０４−２によって２分
割されるので、抵抗１０４−１と１０４−２の接続点の
電位をＶ３とすると、トランス１０２の２次側における
差動信号線対の＋側線路の電位は Ｖ３ − １／２ Ｖ −側線路の電位は Ｖ３ ＋ １／２ Ｖ となる。差動入力バッファ１０３−１，１０３−２のリ
ファレンス信号入力端子の電位Ｖ２が、Ｖ３＋１／２Ｖ
と、Ｖ３−１／２Ｖの間になるように抵抗１０５〜１０
７の各抵抗値を選ぶことにより、差動入力バッファ１０
３−１は“０”、差動入力バッファ１０３−２も“０”
を検出する。
【００３９】以上のように、本実施形態のシリアル信号
伝送装置によれば、既存の差動バッファを利用して３値
データを転送することができるので、ゲートアレイやス
タンダードセルといった開発期間の短いＬＳＩを使っ
て、トランスを使った高速ビットシリアル転送に好適な
バイポーラ方式によるシリアル転送を実現することがで
きる。
伝送装置によれば、既存の差動バッファを利用して３値
データを転送することができるので、ゲートアレイやス
タンダードセルといった開発期間の短いＬＳＩを使っ
て、トランスを使った高速ビットシリアル転送に好適な
バイポーラ方式によるシリアル転送を実現することがで
きる。
【００４０】（ＰＣＩバス間のシリアル接続）次に、図
３を参照して、図１のシリアル信号伝送装置を用いて２
つのＰＣＩバス１，２間をシリアル接続する場合の具体
的な構成について説明する。
３を参照して、図１のシリアル信号伝送装置を用いて２
つのＰＣＩバス１，２間をシリアル接続する場合の具体
的な構成について説明する。
【００４１】ＰＣ本体１００とドッキングステーション
２００との間を結ぶシリアル伝送路３００には、ＰＣ本
体１００からドッキングステーション２００へのシリア
ル信号転送を行うための下りの差動信号線対と、ドッキ
ングステーション２００からＰＣ本体１００へのシリア
ル信号転送を行うための上りの差動信号線対とが設けら
れており、全体で全二重通信路を構成する。
２００との間を結ぶシリアル伝送路３００には、ＰＣ本
体１００からドッキングステーション２００へのシリア
ル信号転送を行うための下りの差動信号線対と、ドッキ
ングステーション２００からＰＣ本体１００へのシリア
ル信号転送を行うための上りの差動信号線対とが設けら
れており、全体で全二重通信路を構成する。
【００４２】ＰＣ本体１００側に設けられたＰＣＩイン
ターフェイス１１は、ＰＣ本体１００のＰＣＩバス１上
に接続された各種ＰＣＩデバイスとの間でトランザクシ
ョンを授受する。同様に、ドッキングステーション２０
０側に設けられたＰＣＩインターフェイス２１は、ドッ
キングステーション２００のＰＣＩバス２上に設けられ
た各種拡張用ＰＣＩデバイスとの間でトランザクション
を授受する。
ターフェイス１１は、ＰＣ本体１００のＰＣＩバス１上
に接続された各種ＰＣＩデバイスとの間でトランザクシ
ョンを授受する。同様に、ドッキングステーション２０
０側に設けられたＰＣＩインターフェイス２１は、ドッ
キングステーション２００のＰＣＩバス２上に設けられ
た各種拡張用ＰＣＩデバイスとの間でトランザクション
を授受する。
【００４３】ＰＣＩバス１上のデバイスからＰＣＩバス
２上のデバイスへのトランザクションは、下りの差動信
号線対を介したシリアル転送によって次のように実行さ
れる。
２上のデバイスへのトランザクションは、下りの差動信
号線対を介したシリアル転送によって次のように実行さ
れる。
【００４４】すなわち、この下りのシリアル転送におい
ては、まず、伝達すべきトランザクションを構成するア
ドレス、コマンド、データ（ライト時のみ）、バイトイ
ネーブルなどの情報がパラレル／シリアル変換回路１２
によってパラレルデータからシリアルデータに変換さ
れ、疑似３値エンコーダ１３に送られる。疑似３値エン
コーダ１３は、シリアルデータを構成する“１”と
“０”の２値データを、＋Ｖ、−Ｖ、ゼロの３値に変換
するための変調回路である。
ては、まず、伝達すべきトランザクションを構成するア
ドレス、コマンド、データ（ライト時のみ）、バイトイ
ネーブルなどの情報がパラレル／シリアル変換回路１２
によってパラレルデータからシリアルデータに変換さ
れ、疑似３値エンコーダ１３に送られる。疑似３値エン
コーダ１３は、シリアルデータを構成する“１”と
“０”の２値データを、＋Ｖ、−Ｖ、ゼロの３値に変換
するための変調回路である。
【００４５】具体的には、２値データの値が変化する度
に＋Ｖ、−Ｖを交互に切り替えて出力し、同じ値の２値
データが続くときはゼロを出力するといった制御を行
う。＋Ｖ出力時には差動出力バッファ１０１−１，１０
１−２のそれぞれの入力に“１”の信号が入力され、−
Ｖ出力時には差動出力バッファ１０１−１，１０１−２
のそれぞれの入力に“０”の信号が入力され、さらにゼ
ロ出力時には差動出力バッファ１０１−１，１０１−２
の一方の差動出力バッファの入力に“１”の信号が入力
され、他方の差動出力バッファの入力に“０”の信号が
入力される。これにより、前述のバイポーラ方式による
シリアル信号転送が実行され、＋Ｖ、−Ｖ、ゼロの３値
がトランス１０２を介してドッキングステーション２０
０の差動入力バッファ１０３−１，１０３−２に伝えら
れる。
に＋Ｖ、−Ｖを交互に切り替えて出力し、同じ値の２値
データが続くときはゼロを出力するといった制御を行
う。＋Ｖ出力時には差動出力バッファ１０１−１，１０
１−２のそれぞれの入力に“１”の信号が入力され、−
Ｖ出力時には差動出力バッファ１０１−１，１０１−２
のそれぞれの入力に“０”の信号が入力され、さらにゼ
ロ出力時には差動出力バッファ１０１−１，１０１−２
の一方の差動出力バッファの入力に“１”の信号が入力
され、他方の差動出力バッファの入力に“０”の信号が
入力される。これにより、前述のバイポーラ方式による
シリアル信号転送が実行され、＋Ｖ、−Ｖ、ゼロの３値
がトランス１０２を介してドッキングステーション２０
０の差動入力バッファ１０３−１，１０３−２に伝えら
れる。
【００４６】ドッキングステーション２００側において
は、差動入力バッファ１０３−１，１０３−２によって
＋Ｖ、−Ｖ、ゼロの３値が検出され、それら差動入力バ
ッファ１０３−１，１０３−２からの信号ＩＮ１，ＩＮ
２は疑似３値デコーダ１４に送られる。ＩＮ１，ＩＮ２
は疑似３値デコーダ１４によってデコードされ、２値デ
ータに戻される。デコード方法は、疑似３値エンコーダ
１３のエンコード方法に対応して決定される。２値デー
タに戻されたシリアルデータはシリアル／パラレル変換
回路１５によってパラレルデータに変換された後にＰＣ
Ｉインターフェイス部２１に送られ、このＰＣＩインタ
ーフェイス部２１によってＰＣＩバス２上にトランザク
ションが展開される。
は、差動入力バッファ１０３−１，１０３−２によって
＋Ｖ、−Ｖ、ゼロの３値が検出され、それら差動入力バ
ッファ１０３−１，１０３−２からの信号ＩＮ１，ＩＮ
２は疑似３値デコーダ１４に送られる。ＩＮ１，ＩＮ２
は疑似３値デコーダ１４によってデコードされ、２値デ
ータに戻される。デコード方法は、疑似３値エンコーダ
１３のエンコード方法に対応して決定される。２値デー
タに戻されたシリアルデータはシリアル／パラレル変換
回路１５によってパラレルデータに変換された後にＰＣ
Ｉインターフェイス部２１に送られ、このＰＣＩインタ
ーフェイス部２１によってＰＣＩバス２上にトランザク
ションが展開される。
【００４７】ＰＣＩバス２上のデバイスからＰＣＩバス
１上のデバイスへのトランザクションは、上りの差動信
号線対を介したシリアル転送によって次のように実行さ
れる。
１上のデバイスへのトランザクションは、上りの差動信
号線対を介したシリアル転送によって次のように実行さ
れる。
【００４８】すなわち、この上りのシリアル転送におい
ては、まず、伝達すべきトランザクションを構成するア
ドレス、コマンド、データ（ライト時のみ）、バイトイ
ネーブルなどの情報、あるいはＰＣＩバス１上のデバイ
スからのトランザクションに応答するための情報が、パ
ラレル／シリアル変換回路２２によってパラレルデータ
からシリアルデータに変換され、疑似３値エンコーダ２
３に送られる。疑似３値エンコーダ２３は、シリアルデ
ータを構成する“１”と“０”の２値データを、＋Ｖ、
−Ｖ、ゼロの３値に変換するための制御を行う。これに
より、差動出力バッファ２０１０１，２０１−２によっ
て前述のバイポーラ方式によるシリアル信号転送が実行
され、＋Ｖ、−Ｖ、ゼロの３値がトランス２０２を介し
てＰＣ本体１００の差動入力バッファ２０３−１，２０
３−２に伝えられる。トランス２０２と差動入力バッフ
ァ２０３−１，２０３−２との間には、終端抵抗２０４
−１，２０４−２と、バイアス回路を構成する抵抗２０
５〜２０７が設けられていおり、＋Ｖ、−Ｖ、ゼロの３
値を正しく検知することができる。
ては、まず、伝達すべきトランザクションを構成するア
ドレス、コマンド、データ（ライト時のみ）、バイトイ
ネーブルなどの情報、あるいはＰＣＩバス１上のデバイ
スからのトランザクションに応答するための情報が、パ
ラレル／シリアル変換回路２２によってパラレルデータ
からシリアルデータに変換され、疑似３値エンコーダ２
３に送られる。疑似３値エンコーダ２３は、シリアルデ
ータを構成する“１”と“０”の２値データを、＋Ｖ、
−Ｖ、ゼロの３値に変換するための制御を行う。これに
より、差動出力バッファ２０１０１，２０１−２によっ
て前述のバイポーラ方式によるシリアル信号転送が実行
され、＋Ｖ、−Ｖ、ゼロの３値がトランス２０２を介し
てＰＣ本体１００の差動入力バッファ２０３−１，２０
３−２に伝えられる。トランス２０２と差動入力バッフ
ァ２０３−１，２０３−２との間には、終端抵抗２０４
−１，２０４−２と、バイアス回路を構成する抵抗２０
５〜２０７が設けられていおり、＋Ｖ、−Ｖ、ゼロの３
値を正しく検知することができる。
【００４９】ＰＣ本体１００側においては、差動入力バ
ッファ２０３−１，２０３−２によって＋Ｖ、−Ｖ、ゼ
ロの３値が検出され、それら差動入力バッファ２０３−
１，２０３−２からの信号ＩＮ１，ＩＮ２は疑似３値デ
コーダ２４に送られる。ＩＮ１，ＩＮ２は疑似３値デコ
ーダ２４によってデコードされ、２値データに戻され
る。２値データに戻されたシリアルデータはシリアル／
パラレル変換回路２５によってパラレルデータに変換さ
れた後にＰＣＩインターフェイス部１１に送られ、この
ＰＣＩインターフェイス部１１によってＰＣＩバス１上
にトランザクションが展開される。
ッファ２０３−１，２０３−２によって＋Ｖ、−Ｖ、ゼ
ロの３値が検出され、それら差動入力バッファ２０３−
１，２０３−２からの信号ＩＮ１，ＩＮ２は疑似３値デ
コーダ２４に送られる。ＩＮ１，ＩＮ２は疑似３値デコ
ーダ２４によってデコードされ、２値データに戻され
る。２値データに戻されたシリアルデータはシリアル／
パラレル変換回路２５によってパラレルデータに変換さ
れた後にＰＣＩインターフェイス部１１に送られ、この
ＰＣＩインターフェイス部１１によってＰＣＩバス１上
にトランザクションが展開される。
【００５０】（受信回路部の構成２）図４には、本実施
形態のシリアル信号伝送装置を構成する受信回路部の第
２の例が示されている。
形態のシリアル信号伝送装置を構成する受信回路部の第
２の例が示されている。
【００５１】ここでは、センタータップ付きのトランス
１０２を利用する場合を想定している。抵抗３０１は終
端抵抗であり、図示のようにトランス１０２の２次側の
差動信号線対の＋側線路と−側線路間に接続される。抵
抗３０２〜３０４は、差動入力バッファ１０３−１，１
０３−２それぞれのリファレンス信号入力端子と差動信
号線対との間に所定のバイアス電圧を印加するためのバ
イアス回路を構成している。すなわち、図示のように、
抵抗３０３の一端は差動入力バッファ１０３−１，１０
３−２の共通リファレンス信号入力端子に接続され、そ
の他端はトランス１０２のセンタータップに接続されて
いる。また、抵抗３０２の一端と正電源端子間には抵抗
３０２が接続され、抵抗３０２の他端と接地端子間には
抵抗３０４が接続されている。抵抗３０３の他端に発生
する電位は２次側巻き線を通じて差動信号線対に与えら
れる。
１０２を利用する場合を想定している。抵抗３０１は終
端抵抗であり、図示のようにトランス１０２の２次側の
差動信号線対の＋側線路と−側線路間に接続される。抵
抗３０２〜３０４は、差動入力バッファ１０３−１，１
０３−２それぞれのリファレンス信号入力端子と差動信
号線対との間に所定のバイアス電圧を印加するためのバ
イアス回路を構成している。すなわち、図示のように、
抵抗３０３の一端は差動入力バッファ１０３−１，１０
３−２の共通リファレンス信号入力端子に接続され、そ
の他端はトランス１０２のセンタータップに接続されて
いる。また、抵抗３０２の一端と正電源端子間には抵抗
３０２が接続され、抵抗３０２の他端と接地端子間には
抵抗３０４が接続されている。抵抗３０３の他端に発生
する電位は２次側巻き線を通じて差動信号線対に与えら
れる。
【００５２】この構成により、「０」出力時において
も、差動信号線対がフローティングになるのを防止でき
ると共に、差動入力バッファ１０３−１，１０３−２そ
れぞれの信号入力端子とリファレンス信号入力端子との
間に所定の電位差を生じさせることが出来、「０」出力
状態をより確実に検知することができる。
も、差動信号線対がフローティングになるのを防止でき
ると共に、差動入力バッファ１０３−１，１０３−２そ
れぞれの信号入力端子とリファレンス信号入力端子との
間に所定の電位差を生じさせることが出来、「０」出力
状態をより確実に検知することができる。
【００５３】（受信回路部の構成３）図５には、本実施
形態のシリアル信号伝送装置を構成する受信回路部の第
３の例が示されている。
形態のシリアル信号伝送装置を構成する受信回路部の第
３の例が示されている。
【００５４】本例は、図４の抵抗３０２〜３０４の代わ
りに、図示のように、１個の電池４０１を設け、その＋
側端子を差動入力バッファ１０３−１，１０３−２の共
通リファレンス信号入力端子に接続し、−側端子をトラ
ンス１０２のセンタータップに接続したものである。こ
の構成においても、図４と同様の効果が得られる。
りに、図示のように、１個の電池４０１を設け、その＋
側端子を差動入力バッファ１０３−１，１０３−２の共
通リファレンス信号入力端子に接続し、−側端子をトラ
ンス１０２のセンタータップに接続したものである。こ
の構成においても、図４と同様の効果が得られる。
【００５５】（受信回路部の構成４）図６には、本実施
形態のシリアル信号伝送装置を構成する受信回路部の第
４の例が示されている。
形態のシリアル信号伝送装置を構成する受信回路部の第
４の例が示されている。
【００５６】抵抗３０１は図４、図５の例と同じく終端
抵抗であり、図示のようにトランス１０２の２次側の差
動信号線対の＋側線路と−側線路間に接続される。電池
５０１は差動入力バッファ１０３−１のリファレンス信
号入力端子と差動信号線対の−側線路との間に所定のバ
イアス電圧を印加するためのバイアス回路であり、また
電池５０２は差動入力バッファ１０３−２のリファレン
ス信号入力端子と差動信号線対の＋側線路との間に所定
のバイアス電圧を印加するためのバイアス回路である。
電池５０１，５０２のバイアス電位の値を適切な値に選
ぶことにより、＋Ｖ、−Ｖ、０の３値（ＯＵＴ）と差動
入力バッファ１０３−１，１０３−２で検出される値
（ＩＮ１，ＩＮ２）との関係は図８のようになる。
抵抗であり、図示のようにトランス１０２の２次側の差
動信号線対の＋側線路と−側線路間に接続される。電池
５０１は差動入力バッファ１０３−１のリファレンス信
号入力端子と差動信号線対の−側線路との間に所定のバ
イアス電圧を印加するためのバイアス回路であり、また
電池５０２は差動入力バッファ１０３−２のリファレン
ス信号入力端子と差動信号線対の＋側線路との間に所定
のバイアス電圧を印加するためのバイアス回路である。
電池５０１，５０２のバイアス電位の値を適切な値に選
ぶことにより、＋Ｖ、−Ｖ、０の３値（ＯＵＴ）と差動
入力バッファ１０３−１，１０３−２で検出される値
（ＩＮ１，ＩＮ２）との関係は図８のようになる。
【００５７】なお、電池５０１，５０２の各々について
＋側端子と−側端子とを入れ替えた場合には、図２と同
じ入出力関係が得られる。
＋側端子と−側端子とを入れ替えた場合には、図２と同
じ入出力関係が得られる。
【００５８】（受信回路部の構成５）図７には、本実施
形態のシリアル信号伝送装置を構成する受信回路部の第
５の例が示されている。
形態のシリアル信号伝送装置を構成する受信回路部の第
５の例が示されている。
【００５９】本例は、図６の電池５０１，５０２を抵抗
回路によって実現したものである。抵抗６０１，６０
２，６０３は電池５０１を構成しており、また抵抗６０
４，６０５，６０６は電池５０２を構成している。
回路によって実現したものである。抵抗６０１，６０
２，６０３は電池５０１を構成しており、また抵抗６０
４，６０５，６０６は電池５０２を構成している。
【００６０】
【発明の効果】以上説明したように、本発明によれば、
トランスが挿入された信号線路に好適なシリアル伝送を
既存の差動バッファを利用して実行できるようになり、
転送レートを落とすことなく、十分に信頼性の高いシリ
アル転送を行うことが可能となる。
トランスが挿入された信号線路に好適なシリアル伝送を
既存の差動バッファを利用して実行できるようになり、
転送レートを落とすことなく、十分に信頼性の高いシリ
アル転送を行うことが可能となる。
【図１】本発明の一実施形態に係るシリアル信号伝送装
置の構成を示す回路図。
置の構成を示す回路図。
【図２】同実施形態のシリアル信号伝送装置における入
出力値の関係を説明するための図。
出力値の関係を説明するための図。
【図３】同実施形態のシリアル信号伝送装置を利用した
ＰＣＩシリアルインターフェイスの構成を示すブロック
図。
ＰＣＩシリアルインターフェイスの構成を示すブロック
図。
【図４】同実施形態のシリアル信号伝送装置の受信回路
部の第２の構成例を示す回路図。
部の第２の構成例を示す回路図。
【図５】同実施形態のシリアル信号伝送装置の受信回路
部の第３の構成例を示す回路図。
部の第３の構成例を示す回路図。
【図６】同実施形態のシリアル信号伝送装置の受信回路
部の第４の構成例を示す回路図。
部の第４の構成例を示す回路図。
【図７】同実施形態のシリアル信号伝送装置の受信回路
部の第５の構成例を示す回路図。
部の第５の構成例を示す回路図。
【図８】図６または図７の受信回路を用いた場合の入出
力値の関係を示す図。
力値の関係を示す図。
１０１−１…差動出力バッファ １０１−２…差動出力バッファ １０２…トランス １０３−１…差動入力バッファ １０３−２…差動入力バッファ １０４−１，１０４−２…終端抵抗 １０５〜１０７…バイアス回路用抵抗 １１，２１…ＰＣＩインターフェイス １２…パラレル／シリアル変換回路 １３…疑似３値エンコーダ １４…疑似３値デコーダ １５…シリアル／パラレル変換回路
Claims (4)
- 【請求項１】 トランスが挿入された信号線対を介して
シリアルデータを伝送するシリアル信号伝送装置であっ
て、 前記信号線対の２つの線路に対して正出力端子および負
出力端子がそれぞれ接続された第１の差動出力バッファ
と、 前記信号線対の２つの線路に正出力端子および負出力端
子がそれぞれ接続された第２の差動出力バッファとを具
備し、 前記第１および第２の差動出力バッファを用いて前記信
号線対を駆動することにより、シリアルデータを構成す
る各２値データを、前記トランスに正方向の電流が流れ
る第１の状態と、前記トランスに負方向の電流が流れる
第２の状態と、前記トランスに電流が流れない第３の状
態とを含む３値データに変換して前記信号線対上に出力
するように構成されていることを特徴とするシリアル信
号伝送装置。 - 【請求項２】 正または負の信号入力端子とレファレン
ス信号入力端子とを有し、前記トランスの２次側の信号
線対の２つの線路の一方に信号入力端子が接続された第
１の差動入力バッファと、 正または負の信号入力端子とレファレンス信号入力端子
とを有し、前記トランスの２次側の信号線対の２つの線
路の他方に信号入力端子が接続された第２の差動入力バ
ッファとをさらに具備し、 前記第１および第２の差動入力バッファの出力信号の組
み合わせによって、前記信号線対を介して伝送される前
記３値データの値を検出することを特徴とする請求項１
記載のシリアル信号伝送装置。 - 【請求項３】 前記第３の状態の時に前記第１および第
２の差動入力バッファのレファレンス信号入力端子と前
記トランスの２次側の信号線対との間に電位差が生じる
ように、前記レファレンス信号入力端子と前記トランス
の２次側の信号線対との間に所定のバイアス電圧を印加
するバイアス印加手段をさらに具備することを特徴とす
る請求項２記載のシリアル信号伝送装置。 - 【請求項４】 コンピュータのバス間を接続するための
シリアル信号伝送装置であって、 バス間のトランザクション伝達に必要な情報をパラレル
データからシリアルデータに変換する手段と、 前記信号線対の２つの線路に対して正出力端子および負
出力端子がそれぞれ接続された第１の差動出力バッファ
と、 前記信号線対の２つの線路に正出力端子および負出力端
子がそれぞれ接続された第２の差動出力バッファと、 前記トランスに正方向の電流が流れる第１の状態と、前
記トランスに負方向の電流が流れる第２の状態と、前記
トランスに電流が流れない第３の状態とを含む３値デー
タが前記信号線対を介して伝送されるように、前記シリ
アルデータを構成する各２値データに基づいて、前記第
１および第２の差動出力バッファにそれぞれに供給する
入力信号を生成する手段とを具備することを特徴とする
シリアル信号伝送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11186330A JP2001016278A (ja) | 1999-06-30 | 1999-06-30 | シリアル信号伝送装置 |
| US09/605,992 US6598102B1 (en) | 1999-06-30 | 2000-06-29 | Serial signal transmission apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11186330A JP2001016278A (ja) | 1999-06-30 | 1999-06-30 | シリアル信号伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001016278A true JP2001016278A (ja) | 2001-01-19 |
| JP2001016278A5 JP2001016278A5 (ja) | 2006-06-08 |
Family
ID=16186468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11186330A Pending JP2001016278A (ja) | 1999-06-30 | 1999-06-30 | シリアル信号伝送装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6598102B1 (ja) |
| JP (1) | JP2001016278A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7000040B2 (en) | 2000-12-27 | 2006-02-14 | Kabushiki Kaisha Toshiba | Apparatus and method for receiving and demodulating data modulated in pseuod-ternary form |
| JP2009238892A (ja) * | 2008-03-26 | 2009-10-15 | Seiko Epson Corp | 集積回路装置、電気光学装置及び電子機器 |
| JP2011239375A (ja) * | 2010-05-10 | 2011-11-24 | Semikron Elektronik Gmbh & Co Kg | トランス部を介して２進信号を送信するための方法 |
| JP2013162147A (ja) * | 2012-02-01 | 2013-08-19 | Fujitsu Ltd | 送信回路、通信システム、及び送信方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI223526B (en) * | 2001-03-23 | 2004-11-01 | Foma Feng | Asynchronous serial data transmission method |
| TW523702B (en) * | 2001-07-06 | 2003-03-11 | Wistron Corp | Expansion interface conversion module and method of hand-held information device |
| US8362813B2 (en) | 2011-03-24 | 2013-01-29 | Pericom Semiconductor Corp. | Re-driver with pre-emphasis injected through a transformer and tuned by an L-C tank |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3402257A1 (de) * | 1984-01-24 | 1985-08-01 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Schaltungsanordnung zur umwandlung eines binaeren signales in ein ternaeres signal |
| NL8800741A (nl) | 1988-03-24 | 1989-10-16 | At & T & Philips Telecomm | Binair-ternair omzetter voor het samenvoegen van twee binaire signalen. |
| JPH02126771A (ja) | 1988-11-07 | 1990-05-15 | Aisin Seiki Co Ltd | 画像情報の２値化方法および装置 |
| US5522050A (en) * | 1993-05-28 | 1996-05-28 | International Business Machines Corporation | Bus-to-bus bridge for a multiple bus information handling system that optimizes data transfers between a system bus and a peripheral bus |
| US5633631A (en) | 1994-06-27 | 1997-05-27 | Intel Corporation | Binary-to-ternary encoder |
| US5751975A (en) * | 1995-12-28 | 1998-05-12 | Intel Corporation | Method and apparatus for interfacing a device compliant to a first bus protocol to an external bus having a second bus protocol and for providing virtual functions through a multi-function intelligent bridge |
| JPH10173640A (ja) | 1996-12-13 | 1998-06-26 | Nippon Denki Musen Denshi Kk | クロック抽出回路およびクロック抽出方法 |
| JP3288259B2 (ja) * | 1997-05-30 | 2002-06-04 | 日本電気株式会社 | ３値信号入力回路 |
| US6425033B1 (en) * | 1997-06-20 | 2002-07-23 | National Instruments Corporation | System and method for connecting peripheral buses through a serial bus |
| US6457091B1 (en) * | 1999-05-14 | 2002-09-24 | Koninklijke Philips Electronics N.V. | PCI bridge configuration having physically separate parts |
-
1999
- 1999-06-30 JP JP11186330A patent/JP2001016278A/ja active Pending
-
2000
- 2000-06-29 US US09/605,992 patent/US6598102B1/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7000040B2 (en) | 2000-12-27 | 2006-02-14 | Kabushiki Kaisha Toshiba | Apparatus and method for receiving and demodulating data modulated in pseuod-ternary form |
| JP2009238892A (ja) * | 2008-03-26 | 2009-10-15 | Seiko Epson Corp | 集積回路装置、電気光学装置及び電子機器 |
| JP4544326B2 (ja) * | 2008-03-26 | 2010-09-15 | セイコーエプソン株式会社 | 集積回路装置、電気光学装置及び電子機器 |
| JP2011239375A (ja) * | 2010-05-10 | 2011-11-24 | Semikron Elektronik Gmbh & Co Kg | トランス部を介して２進信号を送信するための方法 |
| JP2013162147A (ja) * | 2012-02-01 | 2013-08-19 | Fujitsu Ltd | 送信回路、通信システム、及び送信方法 |
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| Publication number | Publication date |
|---|---|
| US6598102B1 (en) | 2003-07-22 |
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