JP2023062736A - 半導体デバイス検査装置 - Google Patents

Abstract

【課題】 本発明によれば、光絶縁方式を用いることなく、接地電位が異なる状態が発生する可能性のある回路間のガルバニック絶縁を可能とする半導体デバイス検査装置を提供する。【解決手段】 半導体デバイス検査装置１０は、本体部１１と、外部装置３０とのインターフェイス部１２と、本体部１１とインターフェイス部１２をガルバニック絶縁可能な非光絶縁方式のデジタルアイソレータ１３と、を有する。【選択図】図１

Description

本発明は、半導体デバイス検査装置に関する。

従来、外部装置と接続して使用される半導体デバイスの検査（試験）装置においては、両装置においてそれぞれ生成される信号を正常に送受信するため、信号伝送ラインを電気的に分離、すなわち絶縁（ガルバニック絶縁）する対策が施されている。

具体的に例えば、検査（試験）装置のパラレルインターフェイスの信号伝送ラインには、内部で電気信号を光に変換し再び電気信号へ戻すことによって、電気的に絶縁しながら信号を伝達するフォトカプラを用いた光絶縁方式による絶縁手段（絶縁伝送回路）が広く採用されている（例えば、特許文献１参照）。

特許文献１ではハンドラ側において絶縁伝送回路を設けるものであるが、半導体デバイスの検査（試験）装置１１０側においてガルバニック絶縁対策を施す場合もある。

図５は、検査（試験）装置１１０側に光絶縁方式による絶縁手段を設ける場合の一例を示す図であり、主要部のブロック図である。

同図の例では検査装置（テスタ）５００と外部装置（例えば、ハンドラ）６００とが、それぞれのインターフェイス部５０２，６０２およびコネクタ５０３、６０３を介して接続されている。テスタ５００と外部装置６００はそれぞれに電源５０５，６０５を有しているが、テスタ５００のインターフェイス部５０２は、外部装置６００の電源６０５の供給を受けている。

テスタ５００は、ＢｉｎＮ（Ｎ＝１，２、３・・）信号およびＥＮＤ信号信号を生成し、ハンドラ６００に送信する。またハンドラ６００はＳＴＡＲＴ信号を生成し、テスタ５００に送信する。このように互いの装置で生成される信号の送受信を正常に行うためには、基準となる電位（ＧＮＤ電位）を一致させる必要がある。この例では、テスタ５００のインターフェイス部５０２おいて外部装置６００のＧＮＤライン（ＨａｎｄｌｅｒＧＮＤライン）を接続することで外部装置６００とＧＮＤを合わせ、信号の送受信を可能としている。

一方で、テスタ５００内においては、伝送回路などにおいて絶縁対策を施す必要がある。この例では、テスタ５００のインターフェイス部５０２は、フォトカプラ５０４を複数並列接続した伝送回路５１０を有している。フォトカプラ５０４は、光を介在させることにより送信側と受信側を電気的に絶縁（ガルバニック絶縁）する。つまりこの場合、テスタ５００の本体部１１１は、フォトカプラ５０４によって個々の信号伝送ライン（ＨａｎｄｌｅｒＶｃｃライン、Ｂｉｎ１ライン、ＥＮＤ信号ライン、ＳＴＡＲＴ信号ライン、ＨａｎｄｌｅｒＧＮＤライン等）毎に、インターフェイス部５０２および外部装置６００から電気的に絶縁されている。

特許第３００６０３０号

しかしながら、フォトカプラ５０４による信号伝送ラインの絶縁（絶縁伝送回路の採用）においては、以下のような種々の問題がある。

まず、図５に示すように信号伝送ライン毎に１個のフォトカプラ５０４が必要となるため、伝送回路５１０、およびインターフェイス部５０２の省スペース化に限界があり、近年の装置小型化のニーズに対応できない。

また、接続する外部装置（ハンドラに限らない）によって信号伝送ライン数（コネクタ５０３のピン数）が増加する場合には、テスタ５００のフォトカプラ５０４の素子数を増加させる必要がある。素子数の増加は、伝送回路５１０のサイズの増大に加え、フォトカプラ５０４の並列接続によって合成抵抗が小さくなり絶縁特性（耐圧）が劣化するという問題がある。また、低データレート、デューティー比劣化といった問題により、高速化にも限界がある。

更に、テスタ５００と外部装置６００の誤接続や仕様により、両者のＧＮＤが接続されてしまう状態が完全には避けられない場合もある。

テスタ５００と外部装置６００のそれぞれの電源５０５，６０５は、同じ仕様であるとは限らず（異なる仕様であり）、また、テスタ５００と外部装置６００の伝送回路５１０（インターフェイス部５０２）、インターフェイス部６０２は、仕様によって、自身の装置における電源５０５、６０５の供給を受けられるとも限らない。

つまり例えば、テスタ５００のインターフェイス部５０２が外部装置６００の電源６０５の供給を受ける、あるいは外部装置６００のインターフェイス部６０２がテスタ５００の電源５０５の供給を受ける、という仕様で動作させる場合も多い。

また、テスタ５００のコネクタ５０３（およびこれに接続するケーブル）は、任意の外部装置６００の仕様に応じて個別に作製されるため、誤配線が生じる可能性も完全には避けられない。

図６は、両装置のＧＮＤが接続される他の状態を示す概要図である。この状態は、例えば、外部装置６００のインターフェイス部６０２が、テスタ５００の電源５０５の供給を受ける接続状態であり、仕様により意図的に両者のＧＮＤが接続される、あるいは、誤配線により意図せず両者のＧＮＤが接続されてしまう場合に生じ得る、完全には不可避の状態である。

この場合、テスタ５００のインターフェイス部５０２は、伝送回路５１０により絶縁されているが、テスタ５００の電源５０５の供給を受けている。そして外部装置６００にテスタ５００の電源ライン（ＴｅｓｔｅｒＶｃｃライン）とテスタ５００のＧＮＤライン（ＴｅｓｔｅｒＧＮＤライン）が接続している。つまり、テスタ５００のＧＮＤライン（ＴｅｓｔｅｒＧＮＤライン）が外部装置６００のＧＮＤライン（ＨａｎｄｌｅｒＧＮＤライン）と接続し、テスタ５００の主要な機能を行う本体部５１１とインターフェイス部５０２との２点間でＧＮＤが異なる状態になっている。

このような接続では、テスタ５００の本体部５１１と伝送回路インターフェイス部５０２においてＧＮＤループが生じることとなり、このＧＮＤループに電流が流れると回路や機器が故障・破損する場合がある。またこれに加えて、ＧＮＤループの存在がノイズの発生や増幅の要因となる。

つまり、このような構成においては、伝送回路５１０におけるフォトカプラ５０４による絶縁は意味をなさないものとなる。

本発明は、斯かる実情に鑑み、光絶縁方式を用いることなく、接地電位が異なる状態となる可能性のある回路間のガルバニック絶縁を可能とする半導体デバイス検査装置を提供しようとするものである。

本発明は、本体部と、外部装置とのインターフェイス部と、前記本体部と前記インターフェイス部をガルバニック絶縁可能な非光絶縁方式のデジタルアイソレータと、を有する、ことを特徴とする半導体デバイス検査装置にかかるものである。

本発明によれば、光絶縁方式を用いることなく、接地電位が異なる状態となる可能性のある回路間のガルバニック絶縁を可能とする半導体デバイス検査装置を提供できる、という優れた効果を奏し得る。

本発明の実施形態に係る半導体デバイス検査装置および外部装置の概要を示すブロック図である。 本発明の実施形態に係る半導体デバイス検査装置と外部装置の動作を示すシーケンシャル図である。 本発明の実施形態に係る半導体デバイス検査装置の一部を抜き出して概要を示すブロック図である。 本発明の実施形態に係る半導体デバイス検査装置の一部を抜き出して概要を示すブロック図である。 従来の半導体デバイス検査装置の一部を抜き出して概要を示すブロック図である。 従来の半導体デバイス検査装置の一部を抜き出して概要を示すブロック図である。

以下、本発明の実施形態を添付図面を参照して説明する。

図１は本発明の実施形態の一例である半導体デバイス検査（試験）装置１０の概要を示すブロック図であり、外部装置３０と接続している状態の、特に本実施形態の主要部を示す図である。以下の図において同一符号を付した部分は同一構成を示し、従来既知の構成についてはその記載を省略する場合がある。

図１に示すように、本実施形態の半導体デバイス検査（試験）装置（以下、「テスタ」という。）１０は、本体部１１と、外部装置３０とのインターフェイス部１２と、デジタルアイソレータ１３と、コネクタ１４と、電源１５などを有する。外部装置３０は、特に限定されないが、ここでは半導体デバイスのハンドラ（搬送装置）である場合を例に説明する。外部装置３０は、その主要な機能を実現する主回路３１Ｍを含む本体部（外部本体部）３１と、テスタ１０と接続するコネクタ（外部コネクタ）３４および伝送回路（外部伝送回路）３３を少なくとも含むインターフェイス部（外部インターフェイス部）３２と、電源（外部電源）３５などを有する。

テスタ１０の本体部１１は、テスタ１０の主要な機能（半導体デバイスの検査・試験機能）を実現する構成（主回路１１Ｍ）を少なくとも含む。

インターフェイス部１２は、ここでは本体部１１と、外部装置３０と接続するケーブル４０とを接続する。インターフェイス部１２は、外部装置３０との間で送受信する信号をＨ／Ｌの２値としてコネクタ１４および本体部１１に伝送する伝送回路２０を少なくとも含む。本体部１１は電源１５の供給を受けて動作し、インターフェイス部１２は、電源１５または外部電源３５の供給を受けて動作する。

デジタルアイソレータ１３は、非光絶縁方式（磁気絶縁方式または容量絶縁方式）の絶縁手段であり、例えば、少なくとも磁気結合型または容量結合型の絶縁回路（アイソレーションＩＣ１７）を含む。本実施形態では一例として、デジタルアイソレータ１３が磁気絶縁方式の絶縁手段である場合について説明する。すなわち、本実施形態のデジタルアイソレータ１３は、例えば、絶縁トランス１６Ｔを含むＤＣ-ＤＣコンバータ１６（以下、「絶縁電源１６」ともいう。）と、磁気結合型のアイソレーションＩＣ１７を有する。磁気結合型のアイソレーションＩＣ１７は、既知の構成であるので詳細な説明は省略するが、一次側（入力側）と二次側（出力側）が電磁結合されて、一次側（入力側）と二次側（出力側）に信号が伝送される。磁気結合型のアイソレーションＩＣ１７は入力側（入力部）と出力側（出力部）とが電気的に絶縁された絶縁信号伝送回路である。

本実施形態ではデジタルアイソレータ１３の一次側（入力側）に本体部１１および該本体部１１の電源１５を接続し、デジタルアイソレータ１３の二次側（出力側）にインターフェイス部１２を接続するとともに一次側に対してフローティング状態とする。つまり、テスタ１０の電源１５は、一次側電源１５１（電源１５と同じ）と二次側電源１５２に電気的に分離され、インターフェイス部１２には二次側電源１５２を供給可能となる。これにより、本体部１１とインターフェイス部１２はガルバニック絶縁可能となる。以下、本明細書において単に「絶縁」と記載した場合は、いずれもガルバニック絶縁を意味する。また、本実施形態における本体部１１およびインターフェイス部１２は、テスタ１０内において互いに絶縁するべき構成を二分する総称である。つまり本体部１１は少なくとも主回路１１Ｍを含むが、それ以外にインターフェイス部１２と絶縁（ガルバニック絶縁）すべき任意の構成（例えば、プルアップ抵抗の選択回路の一部（不図示）など）が含まれてもよい。

また、インターフェイス部１２は、少なくとも伝送回路２０を含むものであり、それ以外にインターフェイス部１２と絶縁（ガルバニック絶縁）すべき任意の構成が含まれてもよい。例えば、本実施形態では、インターフェイス部１２に、シリアル－パラレル変換回路１８、電源切替回路１９及び閾値設定回路（分圧回路）２１、電圧レギュレータ２２などを含む。また、例えば、プルアップ抵抗の選択回路の他の一部（不図示）などが含まれてもよい。

シリアル－パラレル変換回路１８は、デジタルアイソレータ１３（アイソレーションＩＣ１７）の二次側（出力側）と、伝送回路２０の間に接続される例えばデジタルシフトレジスタ（以下、シフトレジスタ１８）である。シフトレジスタ１８については後述する。

電源切替回路１９は、インターフェイス部１２に供給する（インターフェイス部１２を動作させる）電源を切り替え・設定する手段（切替手段）である。本実施形態のテスタ１０は、接続する外部装置３０の仕様に応じて、外部装置３０の例えば外部インターフェイス部３２に対して自身の電源１５、より詳細には、絶縁電源１６の二次側電源１５２を供給可能である。また、テスタ１０は、自身のインターフェイス部１２の動作に際し、外部電源３５の供給を受けることも可能である。つまり、電源切替回路１９は、インターフェイス部１２（外部インターフェイス部３２）を動作させるための電源として、テスタ１０の二次側電源１５２と外部電源３５のいずれを使用するかを切り替え、設定する回路である。

絶縁電源１６は一次側に入力正極端子（＋Ｖｉｎ端子）と入力負極端子（－Ｖｉｎ端子）を有する。すでに述べたように、本実施形態ではデジタルアイソレータ１３の二次側（出力側）にはインターフェイス部１２を接続するとともに、一次側に対してフローティング状態とする。＋Ｖｉｎ端子は電源１５の正極に接続し、電源１５（一次側電源１５１）の電源電位（Ｔ＿ＶＣＣ電位）となる。また－Ｖｉｎ端子は電源１５の負極に接続し、電源１５のＧＮＤ電位（第１ＧＮＤ電位；Ｔ＿ＧＮＤ電位）となる。

絶縁電源１６は二次側に、出力正極端子（＋Ｖｏｕｔ端子）と出力負極端子（－Ｖｏｕｔ端子）を有する。＋Ｖｏｕｔ端子は、一次側と絶縁された（フローティング状態の）二次側電源１５２の電源電位（ＴＦ＿ＶＣＣ電位）となる。また、－Ｖｏｕｔ端子は一次側と絶縁された（フローティング状態の）二次側電源１５２のＧＮＤ電位（ＴＦ＿ＧＮＤ電位）となる。

電源切替回路１９は例えばリレー回路を含み、インターフェイス部１２に対し、テスタ１０の二次側電源１５２および外部電源３５のいずれを供給するかを切り替える。つまり、インターフェイス部１２には電源１５から独立した（電気的に絶縁された）電源として、電源切替回路１９で選択される電源（以下、「設定電源」という。）の電圧（設定電源電位（ＩＦ＿ＶＣＣ電位）、設定ＧＮＤ電位（ＩＦ＿ＧＮＤ電位）の電圧）が供給されるように構成されている。

具体的には、設定電源がテスタ１０の電源１５（二次側電源１５２）の場合には、ＩＦ＿ＶＣＣ電位は、ＴＦ＿ＶＣＣ電位となり、ＩＦ＿ＧＮＤ電位はＴＦ＿ＧＮＤ電位となる。また設定電源が外部電源３５の場合には、ＩＦ＿ＶＣＣ電位は、外部電源３５の電源電位（Ｈ＿ＶＣＣ電位）となり、ＩＦ＿ＧＮＤ電位は外部電源のＧＮＤ電位（Ｈ＿ＧＮＤ電位）となる。

なお、図１の回路の例では、電源切替回路１９が、インターフェイス部１２の高電位側の電位（ＩＦ＿ＶＣＣ電位）のみを、ＴＦ＿ＶＣＣ電位とＨ＿ＶＣＣ電位のいずれにするか切り替える構成例を示している（ＩＦ＿ＧＮＤ電位は、ＴＦ＿ＧＮＤ電位とＨ＿ＧＮＤ電位で共通である）。

また、図１の回路の例では、インターフェイス部１２のアイソレーションＩＣ１７、シフトレジスタ１８および伝送回路２０には、設定電源の供給に基づき電圧レギュレータ２２で生成された電圧が供給される。換言すると、電圧レギュレータ２２は、設定電源（ＩＦ＿ＶＣＣ電位（例えば、ＩＦ＿ＧＮＤ電位に対する＋１２Ｖ））に基づき伝送回路２０、シフトレジスタ１８、およびアイソレーションＩＣ１７の電源電圧（例えば、ＩＦ＿ＧＮＤ電位に対する＋５Ｖ）を生成する。また、伝送回路２０は例えばコンパレータであり、その閾値は閾値設定回路（分圧回路）２１により生成される。

図２は、テスタ１０と外部装置（ハンドラ）３０の送受信の概要および稼働状態を説明する図であり、同図（Ａ）が両者を接続する主要な信号伝送ラインと信号の概要を示す図であり、同図（Ｂ）が両者の稼働状態を説明するシーケンス図の一例である。

同図（Ａ）を参照して、テスタ１０のコネクタ１４と外部装置３０の外部コネクタ３４を接続するケーブ４０は、例えば、矢印で示す信号伝送ライン、具体的には、ＳＴＡＲＴ信号ライン、Ｂｉｎ信号ライン、ＥＮＤ信号ライン、Ｖｃｃライン、ＧＮＤラインを含む。またコネクタ１４、３４は、これらの信号伝送ラインに対応したピン（端子）を有する。

ＳＴＡＲＴ信号ラインは、外部装置３０で生成され、テスタ１０に送信されるＳＴＡＲＴ信号が伝送される信号伝送ラインである。テスタ１０はＳＴＡＲＴ信号の受信により半導体デバイスの検査を開始する。Ｂｉｎ信号ラインは、テスタ１０の本体部１１で生成され、外部装置３０に送信されるＢｉｎ信号（例えば、検査結果を示す信号など）が伝送される信号伝送ラインである。Ｂｉｎ信号ラインは外部装置３０に送信されるＢｉｎ信号（Ｂｉｎ１、Ｂｉｎ２，Ｂｉｎ３…）の数に応じて複数本設けられる。

ＥＮＤ信号ラインは、テスタ１０の本体部１１で生成され、外部装置３０に送信されるＥＮＤ信号が伝送される信号伝送ラインである。テスタ１０は半導体デバイスの検査終了時にＥＮＤ信号を送信する。

Ｖｃｃラインは、テスタ１０の二次側電源１５２または外部電源３５の電源電位に接続する電源ラインであり、ここでは、テスタ１０の電源ライン（ＴｅｓｔｅｒＶｃｃライン）および外部装置３０の電源ライン（ＨａｎｄｌｅｒＶｃｃライン）の総称である。また、ＧＮＤラインは、テスタ１０の二次側電源１５２または外部電源３５のＧＮＤ電位に接続するラインであり、ここでは、テスタ１０のＧＮＤライン（ＴｅｓｔｅｒＧＮＤライン）および外部装置３０の電源ライン（ＨａｎｄｌｅｒＧＮＤライン）の総称である（図３、図４参照）。

図２（Ｂ）を参照して、まず外部装置（ハンドラ）３０で生成されたＳＴＡＲＴ信号がＳＴＡＲＴ信号ラインを介してテスタ１０に伝送される（矢印イ）。テスタ１０はこのＳＴＡＲＴ信号を受信すると（、対応する処理（例えば、半導体デバイスの検査）を開始する。テスタ１０は当該処理が終了すると、テスト結果を示すＢＩＮ信号を生成し（矢印ロ）、外部装置３０に送信する。またテスタ１０は、ＥＮＤ信号ラインを介して処理の終了を示すＥＮＤ信号を外部装置３０に送信する（ハ）。外部装置３０は、ＥＮＤ信号を受信し、また、ＢＩＮ信号の送信が終了すると（二）、次のＳＴＡＲＴ信号を送信する（イ）。以降同様の送受信を繰り返し、両装置は稼働する。

なお、図示は省略するが、ＢＩＮ信号ラインは一般的には複数設けられ、その数はテスタ１０および外部装置３０の仕様により異なる。また、テスタ１０にて生成されたＢＩＮ信号が伝送されるＢＩＮ信号ラインの本数も仕様により異なる。本実施形態では、テスタ１０で生成されるＢＩＮ信号（例えば検査結果を示すＢＩＮ信号）は一つであり、当該結果が送信されるＢＩＮ信号ラインは複数のＢＩＮ信号ラインのうちの一本である。

このように、外部装置３０とテスタ１０において、ＳＴＡＲＴ信号、ＢＩＮ信号およびＥＮＤ信号を互いに正常に送受信するような場合には、外部装置３０の外部インターフェイス部３２（伝送回路３３）とテスタ１０のインターフェイス部１２（伝送回路２０）の基準（電源の０Ｖ側（ＧＮＤ））を一致させる必要がある。

従って、テスタ１０内においてＧＮＤループが発生しないように、ガルバニック絶縁の対策は必須であり、従来は、このためにフォトカプラ５０４を用いる光絶縁方式による伝送回路５１０により絶縁を行っていた。しかしながら、フォトカプラ５０４は素子の内部において絶縁する構成であるため、一素子のスペースが大きくなり、ひいては伝送回路５１０が大きくなる問題があった。

そこで本実施形態では、例えばフォトカプラを用いる光絶縁方式に代えて、磁気結合型または容量結合型の絶縁回路を含むデジタルアイソレータ１３によって、テスタ１０の本体部１１とインターフェイス部１２をガルバニック絶縁することとした。これにより、信号伝送ライン毎に必要であった複数のフォトカプラ５０４が不要となるので、伝送回路２０の省スペース化が図れる。

図３および図４を参照して更に説明する。図３および図４は、本実施形態のインターフェイス部１２の概要を示す図であり、図５、図６に対応するブロック図である。図３は、インターフェイス部１２が外部装置３０の外部電源３５の供給を受ける場合の構成例を示し、図４は、インターフェイス部１２がテスタ１０の電源１５の供給を受ける場合の構成例を示す。

図３および図４に示すように、本実施形態におけるインターフェイス部１２の伝送回路２０は、２値（Ｈ／Ｌ）を送受信可能な複数のコンパレータ２０１により構成される。コンパレータ２０１は、入力される信号の電位を閾値と比較し、Ｈ（Ｈｉｇｈ）またはＬ（Ｌｏｗ）を出力する。

図３の例で説明すると、まずインターフェイス部１２の電位は、設定電源の電源電位（ＩＦ＿ＶＣＣ電位）とＧＮＤ電位（ＩＦ＿ＧＮＤ電位）である。この場合、設定電源が外部電源３５であり、ＩＦ＿ＶＣＣ電位は、ＨａｎｄｌｅｒＶｃｃラインを介して供給される外部電源３５のＨ＿ＶＣＣ電位であり、ＩＦ＿ＧＮＤ電位は、ＨａｎｄｌｅｒＧＮＤラインを介して供給される外部電源３５のＨ＿ＧＮＤ電位となる。また、ＩＦ＿ＶＣＣ電位の電圧（ＩＦ＿ＶＣＣ電圧、例えば、ＩＦ＿ＧＮＤ電位に対する＋１２Ｖ）により閾値設定回路（分圧回路）２１において閾値（例えば、ＩＦ＿ＶＣＣ電圧の１/２の電圧など）が生成される（図１）。そして例えば、ＳＴＡＲＴ信号を受信するコンパレータ２０１では、当該閾値とＳＴＡＲＴ信号を比較し、その結果（ＨまたはＬ）を出力する。このように、伝送回路２０を含むインターフェイス部１２の電位（ＩＦ＿ＶＣＣ電位、ＩＦ＿ＧＮＤ電位）は、外部電源３５の電位（Ｈ＿ＶＣＣ電位、Ｈ＿ＧＮＤ電位）と一致しており、正常なデータの送受信が可能となる。

図４は、テスタ１０側の電源（二次側電源１５２）が外部装置３０に供給される（設定電源が二次側電源１５２である）例である。この場合、インターフェイス部１２のＩＦ＿ＶＣＣ電位は、ＴＦ＿ＶＣＣ電位であり、ＴｅｓｔｅｒＶｃｃラインを介して外部装置３０に供給される。また、インターフェイス部１２のＩＦ＿ＧＮＤ電位は、ＴＦ＿ＧＮＤ電位であり、ＴｅｓｔｅｒＧＮＤラインを介して外部装置３０に供給される。Ｔｅｓｔｅｒ ＧＮＤラインは外部装置３０と共通接続され（図１）ＩＦ＿ＧＮＤ電位はＨ＿ＧＮＤ電位ともいえる。

また、ＩＦ＿ＶＣＣ電位の電圧（ＩＦ＿ＶＣＣ電圧）により分圧回路２１において閾値が生成され、コンパレータ２０１では、当該閾値と入力信号（ＳＴＡＲＴ信号など）を比較し、その結果（ＨまたはＬ）を出力する。このように、伝送回路２０を含むインターフェイス部１２の電位（ＩＦ＿ＶＣＣ電位、ＩＦ＿ＧＮＤ電位）と、外部電源３５の電位（Ｈ＿ＶＣＣ電位、Ｈ＿ＧＮＤ電位）と一致しており、正常なデータの送受信が可能となる。

テスタ１０と外部装置３０間で送受信する信号（ＳＴＡＲＴ信号、ＥＮＤ信号、ＢＩＮ信号）はいずれもデジタル信号であり、デジタルアイソレータ１３によりテスタ１０内の絶縁は図られているため、伝送回路２０としてはコンパレータ２０１に代替できる。なお、コンパレータ２０１は送受信する信号（信号伝送ライン）の数に応じて複数設ける。

そして、伝送回路２０としては、複数のコンパレータ２０１により構成可能となり、伝送回路２０における絶縁手段が不要となるので、インターフェイス部１２の縮小が可能となる。具体的な一例として、フォトカプラ５０４を用いる従来構成（図５）の伝送回路５１０と比較して、本実施形態におけるコンパレータ２０１を用いる伝送回路２０は、同じ信号数に対する設置面積として約８６％の削減となり、大幅な縮小化が図れる。

なお、本実施形態のデジタルアイソレータ１３は、絶縁電源１６と例えば１～５個（好適には２～３個）のアイソレーションＩＣ１７で構成される。また、インターフェイス部１２には、例えば、シフトレジスタ１８が含まれる（シフトレジスタ１８は設けなくてもよい）。このような本実施形態の追加構成を含めたインターフェイス部１２であっても、従来のインターフェイス部５０２と比較して縮小化が図れる。具体的に、同じ信号数に対して、本実施形態のインターフェイス部１２（アイソレーションＩＣ１７、シフトレジスタ１８およびコンパレータ２０１を用いる伝送回路２０）は、従来のインターフェイス部５０２（フォトカプラ５０４を用いる従来構成（図５）の伝送回路５１０）と比較して、設置面積で約７５％と、大幅な削減が図れる。

また、フォトカプラ５０４の場合、接続数が増加するほど合成抵抗が減少する上、素子の特性のバラつきも大きくなり、全体として絶縁特性が劣化する問題がある。これに対し本実施形態によれば、使用するアイソレーションＩＣ１７は例えば２個で実現可能であるため、合成抵抗の減少や素子の特性バラつきによる絶縁特性の劣化を最小限にすることができる。

また、フォトカプラを採用する場合と比較して、データレートの低下、デューティ比の劣化も回避でき、データ通信の高速化・低ノイズ・低消費電流・長寿命の利点がある。

また、従来構成においては、例えば、意図的にあるいは意図せずに、インターフェイス部１２のＧＮＤを外部装置３０のＧＮＤと一致させる（ＧＮＤラインの共用、接続など）する状態となると、テスタ内部において、本体部とインターフェイス部のＧＮＤが異なってしまう場合もあり、テスタ内においてＧＮＤループが発生してしまう問題があった（図６参照）。

本実施形態では、従来構造と比較してより十分な絶縁対策が可能となるものであり、引き続き図３および図４を参照して説明する。

既に述べているように、テスタ１０のインターフェイス部１２（伝送回路２０）や外部装置３０の外部インターフェイス部３２（伝送回路３３）は、それぞれに自身の装置の電源１５、３５の供給を受けられない仕様となっている場合がある。

また、テスタ１０および外部装置３０はいずれもコネクタ１４、３４を有し、両コネクタ１４、３４はケーブル４０で接続される。このケーブル４０は市販の既製品ではなく、接続する任意の外部装置３０の仕様により都度製作する。このとき、ケーブル４０の結線状態が誤ってしまう可能性もある。

これらの場合においてもテスタ１０内において本体部１１とインターフェイス部１２のＧＮＤが相違すると、ＧＮＤループが生じ、ノイズの伝達や誤動作を引き起こしたり、回路破損に至る恐れがある。

そしてこのようなケースにおいては、従来の構成（図５、図６）のようにフォトカプラを用いた信号伝送経路毎の絶縁では、テスタ１０内のＧＮＤループの発生を回避することができない。

そこで、本実施形態では、テスタ１０の本体部１１（の回路）とインターフェイス部１２（の回路）とを、例えば磁気絶縁方式によるデジタルアイソレータ１３により絶縁することとした。これにより、従来構成（図５、図６）のように信号伝送ライン毎に絶縁をする構成を採用することなく、接地（ＧＮＤ）電位が異なる状態となる可能性のある本体部１１とインターフェイス部１２の電気的な絶縁が可能となる。

具体的に、図３および図４のいずれの場合も、絶縁電源１６とアイソレーションＩＣ１７を有するデジタルアイソレータ１３によって、テスタ１０のインターフェイス部１２（伝送回路２０）の電位は、本体部１１の電源１５電位と絶縁されている。つまり、インターフェイス部１２の電位は、電源１５から独立したＩＦ＿ＶＣＣ電位，ＩＦ＿ＧＮＤ電位となるため、テスタ１０内におけるＧＮＤループを回避でき、これによるノイズの発生や増幅も低減できる。

特に、図４の構成の場合、テスタ１０のインターフェイス部１２はテスタ１０の電源１５（二次側電源１５２）を利用する構成であるが、インターフェイス部１２のＧＮＤ電位（ＩＦ＿ＧＮＤ電位）が本体部１１のＧＮＤ電位（Ｔ＿ＧＮＤ電位）と分離される。すなわち、従来のフォトカプラ方式で問題となっていた、テスタ側から外部装置へ電源供給する構成であっても、テスタ１０内におけるＧＮＤループを回避でき、これによるノイズの発生や増幅も低減できる。

つまり、テスタ１０と外部装置３０の多様な接続仕様（一方の電源供給で他方のインターフェイス部を動作させる必要がある場合など）に柔軟に対応できるとともに、誤接続、誤配線などにより意図せずテスタ１０内でＧＮＤが異なる状態となる場合があっても、ＧＮＤループを回避できる。

また、ＧＮＤループによるノイズの発生や増幅も低減できる。また装置（回路）の破損・故障や誤動作を防止できる（誤接続により例えば図４のような接続状態となっても問題はない）。

さらに、本実施形態のテスタ１０は、外部装置３０に対する信号伝送ライン（コネクタ１４のピン数）の増加の仕様変更があっても、絶縁特性を劣化させることなく対応できる。

フォトカプラ５０４を用いる従来構成では、外部装置６００との信号伝送ライン数（コネクタ５０３のピン数）が増加する仕様変更があった場合は、フォトカプラ５０４の数を増加させなければならず、作業工数はもとより、その増設分に伴い伝送回路５１０のサイズが増大してしまう問題があった。また、フォトカプラ５０４の接続数が増加するほど合成抵抗がより減少する上、素子の特性のバラつきも大きくなるため、全体として絶縁特性がさらに劣化するという致命的な問題もあった。

本実施形態では、例えば、伝送回路２０のコンパレータ２０１について、それぞれ複数の出力が可能な素子（入力信号（ビット）数に対して出力信号（ビット）数が増加する素子）を採用することで、アイソレーションＩＣ１７から伝送される信号数を増加（コンパレータ２０１の１素子あたり２倍、４倍などに増加）させ、インターフェイス部１２の増大化を防ぐことができる。

また本実施形態では、図１に示すようにデジタルアイソレータ１３（アイソレーションＩＣ１７）とコネクタの間にシフトレジスタ１８を備える。このシフトレジスタ１８は、入力信号（ビット）数に対して出力信号（ビット）数が増加する素子であり、テスタ１０で生成されてアイソレーションＩＣ１７からシリアル伝送された信号をパラレル伝送に変換し、コネクタ１４に送信する。つまり、シフトレジスタ１８を経由することでアイソレーションＩＣの出力数に対して、外部装置３０に伝送する信号数を増加（シフトレジスタ１８の１素子当り２倍、４倍、６倍、８倍などに増加）させることができる。

このように本実施形態の場合、信号伝送ライン（コネクタ１４のピン数）が増加した場合は、コンパレータ２０１の素子および／またはシフトレジスタ１８の素子（ＩＣ）の交換（出力の多い素子に交換）および／または増設すれよく、デジタルアイソレータ１３の構成の変更・増設は不要である。つまり合成抵抗の減少や、部品バラつきなどによる絶縁特性（耐圧）の劣化、あるいはインターフェイス部１２のサイズの増大を回避しつつ（最小限としつつ）、コネクタ１４のピン数の増加に柔軟に対応できる。なお、コンパレータ１８は設けなくてもよい。

以上、本実施形態では、デジタルアイソレータとして、磁気絶縁方式（磁気結合型アイソレータＩＣおよび絶縁トランス（絶縁電源）を用いる絶縁方式）を用いる場合を例示したが、これに限らず、容量絶縁方式（容量結合型アイソレータＩＣと、受信側（および送信側）にコンデンサを用いる絶縁方式）のデジタルアイソレータを採用してもよい。

容量結合型アイソレータＩＣは、一次側（入力部）と二次側（出力部）とが容量結合されて、入力部から出力部に信号が伝送されるとともに、入力部と出力部とが電気的に絶縁された絶縁信号伝送回路である。

尚、本発明の半導体デバイス検査装置１０は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

１０ 半導体デバイス検査（試験）装置(テスタ)
１１ 本体部
１１Ｍ 主回路
１２ インターフェイス部
１３ デジタルアイソレータ
１４ コネクタ
１５ 電源
１７ アイソレーションＩＣ
１６ ＤＣ-ＤＣコンバータ(絶縁電源)
１６Ｔ 絶縁トランス
１８ シフトレジスタ
１９ 電源切替回路
２０ 伝送回路
２１ 閾値設定回路（分圧回路）
２２ 電圧レギュレータ
３０ 外部装置（ハンドラ）
３１ 本体部（外部本体部）
３１Ｍ 主回路
３２ インターフェイス部（外部インターフェイス部）
３３ 伝送回路（外部伝送回路）
３４ コネクタ（外部コネクタ）
３５ 電源（外部電源）
４０ ケーブル
１１０ 検査（試験）装置
１１１ 本体部
２０１ コンパレータ
５００ 検査装置（テスタ）
５０２ インターフェイス部
５０３ コネクタ
５０４ フォトカプラ
５０５ 電源
５１０ 伝送回路
５１１ 本体部
６００ 外部装置
６０２ インターフェイス部
６０５ 電源

本発明は、本体部と、外部装置とのインターフェイス部と、前記本体部と前記インターフェイス部をガルバニック絶縁可能な非光絶縁方式のデジタルアイソレータと、を有し、前記デジタルアイソレータの一次側に前記本体部および該本体部の電源（以下、「一次側電源」という。）を接続し、前記デジタルアイソレータの二次側に前記インターフェイス部を接続して前記一次側電源と電気的に分離された電源を二次側電源として該インターフェイス部に供給可能とし、前記インターフェイス部に供給する電源を前記二次側電源と前記外部装置の電源のいずれかに切り替える切替手段を備える、ことを特徴とする半導体デバイス検査装置にかかるものである。

Claims (9)

1. 本体部と、
   外部装置とのインターフェイス部と、
   前記本体部と前記インターフェイス部をガルバニック絶縁可能な非光絶縁方式のデジタルアイソレータと、を有する、
   ことを特徴とする半導体デバイス検査装置。
2. 前記デジタルアイソレータの一次側に前記本体部および該本体部の電源を接続し、
   前記デジタルアイソレータの二次側に前記インターフェイス部を接続するとともに前記一次側に対して電気的に絶縁状態とする、
   ことを特徴とする請求項１に記載の半導体デバイス検査装置。
3. 前記デジタルアイソレータは、磁気結合型または容量結合型の絶縁回路を含む、
   ことを特徴とする請求項１または請求項２に記載の半導体デバイス検査装置。
4. 前記絶縁回路とコネクタの間にシフトレジスタを備える、
   ことを特徴とする請求項３に記載の半導体デバイス検査装置。
5. 前記シフトレジスタは入力される信号数を増加する素子である、
   ことを特徴とする請求項４に記載の半導体デバイス検査装置。
6. 前記インターフェイス部はコンパレータにより構成される伝送回路を含む、
   ことを特徴とする請求項１から請求項４のいずれか一項に記載の半導体デバイス検査装置。
7. 前記コンパレータは、入力される信号数を増加する素子である、
   ことを特徴とする請求項６に記載の半導体デバイス検査装置。
8. 前記インターフェイス部に供給する電源を切り替える切替手段を備える、
   ことを特徴とする請求項１から請求項７のいずれかに記載の半導体デバイス検査装置。
9. 前記外部装置はハンドラである、
   ことを特徴とする請求項１から請求項８のいずれかに記載の半導体デバイス検査装置。

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