JP2017224367A - 半導体装置 - Google Patents

Abstract

【課題】 電圧等の種々の出力を生成するための回路の省スペース化を図る半導体装置を提供する。
【解決手段】 本発明の電圧生成回路１００は、制御ロジック１１０と、電圧生成部１２０と、接続部１３０とを含む。電圧生成部１２０は、制御ロジック１１０から提供されるデータを保持する複数のレジスタＡ、Ｂ、Ｃ、Ｄと、レジスタＡ、Ｂ、Ｃに保持された電圧制御データに基づき電圧を生成する電圧生成ブロックＡ、Ｂ、Ｃと、レジスタＤに保持された選択制御データに基づき電圧を選択する電圧スイッチ３２とを含む、接続部１３０は、電圧制御データや選択制御データをシリアル搬送する信号線と、クロック信号ＣＬＫをシリアル搬送する信号線と、レジスタに保持されたデータの出力を制御する信号線とを含む。
【選択図】 図２

Description

本発明は、半導体装置に関し、特に、内部制御信号に基づき動作に必要とされる電圧等の出力を生成する回路を備えた半導体装置に関する。

ＮＡＮＤ型フラッシュメモリやＮＯＲ型フラッシュメモリ等では、データの読出し、プログラム、消去動作時に種々のレベルの電圧を必要とする。通常、フラッシュメモリでは、外部から供給される電圧をチャージポンプにより昇圧し、昇圧された電圧を利用してプログラム電圧や消去電圧を生成している。例えば、特許文献１は、寄生容量による電荷損失が低減された直列接続方式によるチャージポンプ回路を開示している。

特開２０１０−１３０７８１号公報

ＮＡＮＤ型やＮＯＲ型のフラッシュメモリでは、信頼性の高い動作を補償するために各動作において厳しくかつ複雑な電圧条件を必要とする。それ故、近年のフラッシュメモリは、インテリジェントであるが、非常に大きな電圧制御ロジックを有し、多数の電圧制御信号線が周辺回路に配線されている。

図１は、従来の電圧生成回路の一構成例を示すブロック図である。電圧生成回路１０は、制御ロジック２０と、ローカルブロック３０と、両者を電気的に接続する信号線４０とを含む。制御ロジック２０は、フラッシュメモリの動作時に必要とされる電圧（例えば、読出し動作時のパス電圧、プログラム動作時のＩＳＰＰ(Incremental Step Pulse Program)によるステップ電圧、ＩＳＰＥ(Incremental Step Pulse Eraseによるステップ電圧など)を計算し、その計算結果である電圧制御データや選択制御データを信号線４０を介してローカルブロック３０へパラレル出力する。

ローカルブロック３０は、制御ロジック２０からの電圧制御データＡ、Ｂ、Ｃをパラレル入力し、電圧制御データＡ、Ｂ、Ｃに基づき電圧Ａ、Ｂ、Ｃを生成する電圧生成ブロックＡ、Ｂ、Ｃと、制御ロジック２０からの選択制御データＳＷを入力し、当該選択制御データＳＷに基づき電圧Ａ、電圧Ｂ、電圧Ｃのいずれかを選択する電圧スイッチ３２とを含む。

制御ロジック２０は、９ビットの電圧制御データＡ、６ビットの電圧制御データＢ、５ビットの電圧制御データＣ、および２ビットの選択制御データＳＷをそれぞれパラレル出力するため、信号線４０の合計は２２本である。電圧制御データＡ、Ｂ、Ｃは、それぞれ電圧を生成するための階調データであり、電圧生成ロジックＡは、９ビットの階調データに基づき電圧Ａを生成し、電圧生成ロジックＢは、６ビットの階調データに基づき電圧Ｂを生成し、電圧生成ロジックＣは、５ビットの階調データに基づき電圧Ｃを生成する。電圧スイッチ３２は、２ビットの選択制御データＳＷに基づき電圧Ａ、Ｂ、Ｃのいずれかを選択する。

制御ロジック２０は、例えば、ＣＰＵ等のマイクロコントローラから構成され、制御ロジック２０は、低電圧駆動のトランジスタから構成される。他方、ローカルロジック３０は、例えば、高電圧を発生するチャージポンプ回路やアナログ回路等を含み、高電圧駆動のトランジスタが使用される。それ故、制御ロジック２０とローカルロジック３０とは、それぞれ異なる半導体領域内にそれぞれ異なるプロセスで形成され、制御ロジック２０とローカルロジック３０とは、金属等の配線層（信号線４０）によって電気的に接続される。

一方、フラッシュメモリの読出し動作、プログラム動作および消去動作に要する時間は、要求される時間内に実行されなければならない。このため信号線４０の線幅を大きくし、低抵抗化することが望ましいが、信号線４０の本数が増加したり、配線層の幅が大きくなると、信号線４０のための占有スペースが大きくなり、結局のところ、電圧生成回路１０を含む周辺回路の占有スペースが増加し、メモリチップの小型化の支障になり得る。

本発明は、このような従来の課題を解決するものであり、電圧等の種々のレベルを生成する回路の省スペース化を図る半導体装置を提供することを目的とする。

本発明に係る半導体装置は、少なくともクロック信号およびデータをそれぞれシリアル出力する第１の回路と、第１の回路から出力されるクロック信号に応じて前記データをシリアル入力し、かつ入力されたデータを保持する保持部、および前記保持部からパラレル出力されたデータに基づき出力を生成する生成部を備えた第２の回路と、第１の回路と第２の回路とを電気的に接続する接続手段とを有し、前記接続手段は、第１の回路から出力されるクロック信号を搬送する第１の信号線と、第１の回路から出力されるデータを搬送する第２の信号線とを含む。

好ましくは第１の回路から出力されるデータは、ｎビットの階調データを含み、前記生成部は、前記階調データに応じたレベルの出力を生成する。好ましくは第１の回路はさらに、前記保持部に保持されたデータのパラレル出力を制御する制御データを出力し、前記接続手段は、前記制御データを搬送する第３の信号線を含み、前記保持部は、前記制御データに応答して保持したデータを前記生成部へパラレル出力する。好ましくは第１の回路は、前記生成部が出力を生成している間に、次のデータを前記保持部にシリアル出力する。好ましくは第１の回路は、半導体装置が一連の動作を実行するとき、当該一連の動作の各々に対応するデータを出力する。好ましくは第１の回路はさらに、クロックイネーブル信号を出力し、前記接続手段は、前記クロックイネーブル信号を搬送する第４の信号線を含み、前記保持部は、前記クロックイネーブル信号に応答して、第１の回路からシリアル出力されたデータをシリアル入力する。好ましくは第１の回路はさらに、複数の保持部のいずれかを選択するためのアドレス信号を出力し、複数の保持部の各々は、前記アドレス信号によって選択可能であり、前記アドレス信号によって選択された保持部は、第１の回路から出力されたデータをシリアル入力する。好ましくは前記アドレス信号は、複数の保持部に共通に入力され、複数の保持部の各々は、前記アドレス信号により自身が選択されたか否かを判定する判定部を備える。好ましくは前記接続手段は、前記アドレス信号を搬送する第５の信号線を含む。好ましくは前記アドレス信号は、第２の信号線によって搬送される。

本発明に係る他の半導体装置は、少なくともアドレス信号およびｎビットのデータをパラレル出力する第１の回路と、複数の保持部、および複数の保持部によって保持されたデータに基づき出力を生成する生成部を備えた第２の回路と、第１の回路と第２の回路とを電気的に接続する接続手段とを有し、前記接続手段は、アドレス信号を搬送する信号線と、ｎビットのデータをパラレル搬送するｎ本の信号線とを含み、複数の保持部の各々は、前記アドレス信号により選択可能であり、前記アドレス信号によって選択された保持部は、第１の回路から出力されたデータをパラレル入力する。

好ましくは複数の保持部の各々は、前記アドレス信号により自身が選択されたか否かを判定する判定部を備える。好ましくは第１の回路から出力されるデータは、前記生成部で生成された複数の出力を選択するための選択データを含み、第２の回路は、前記保持部からパラレル出力される選択データに基づき前記生成部で生成された複数の出力のいずれかを選択する選択部を含む。好ましくは第１の回路は、第１の半導体領域内に形成され、第２の回路は、第１の半導体領域から物理的に離間された第２の半導体領域内に形成され、前記信号線は、導電性材料の配線層により形成される。好ましくは第１の回路は、半導体装置の動作に必要な電圧を計算し、計算結果に基づきデータを出力し、第２の回路は、入力されたデータに基づき電圧を生成する。好ましくは第１の回路および第２の回路は、フラッシュメモリ内に形成され、第１の回路は、読出し、プログラムまたは消去に必要な電圧を計算し、第２の回路は、計算されたデータに基づき電圧を生成する。

本発明によれば、第１の回路から第２の回路にクロック信号およびデータをシリアル出力するようにしたので、従来の構成と比較して、第１の回路と第２の回路とを接続する接続手段の信号線の本数を減らすことができ、信号線による占有スペースを減少させることができる。さらに好ましい態様では、第１の回路は、第２の回路が出力を生成している間に、次のデータを保持部へ保持させるようにしたので、第２の回路が出力を連続的に生成することが可能となり、半導体装置において要求される動作に対して第２の回路により生成された出力を迅速に提供することが可能になる。

従来の電圧生成回路の一構成を示すブロック図である。 本発明の第１の実施例に係る電圧生成回路の構成を示すブロック図である。 第１の実施例に係るレジスタＡの内部構成を示す図である。 本発明の第１の実施例に係る電圧生成回路の動作を説明するタイミングチャートである。 本発明の第２の実施例に係るレジスタＡの内部構成を示す図である。 本発明の第２の実施例に係る電圧生成回路の動作を説明するタイミングチャートである。 本発明の第３の実施例に係る電圧生成回路の構成を示す図である。 本発明の第３の実施例に係るレジスタＡの内部構成を示す図である。 本発明の第３の実施例に係る電圧生成回路の動作を説明するタイミングチャートである。 本発明の第４の実施例に係る電圧生成回路の構成を示す図である。 本発明の第４の実施例に係るレジスタＡの内部構成を示す図である。 本発明の第４の実施例に係る電圧生成回路の動作を説明するタイミングチャートである。 本発明の第５の実施例に係る電圧生成回路の構成を示す図である。 本発明の第５の実施例に係るレジスタＡの内部構成を示す図である。 本発明の第５の実施例に係る電圧生成回路の動作を説明するタイミングチャートである。

以下、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る半導体装置は、好ましくは、実行する動作に応答して求められた内部データに基づき出力を生成する回路を含む。例えば、半導体装置は、電圧生成回路を包含し、電圧生成回路は、メモリの読出し、プログラム、消去等の動作に応答して求められた内部データに基づき必要とされる電圧を生成する。但し、本発明は、必ずしも電圧生成回路に限られるものではなく、半導体装置の動作に必要とされる出力を生成するあらゆる回路に適用することができる。また、好ましい態様では、本発明は、ＮＡＮＤ型やＮＯＲ型のフラッシュメモリ、ＤＲＡＭのような半導体記憶装置に適用することができ、さらにはそのようなメモリ素子が埋め込まれた半導体装置にも適用することができる。

図２は、本発明の第１の実施例にフラッシュメモリに含まれる電圧生成回路の構成を示すブロック図である。同図に示すように、電圧生成回路１００は、制御ロジック１１０と、電圧生成部１２０と、制御ロジック１１０および電圧生成部１２０とを電気的に接続する接続部１３０とを含む。電圧生成部１２０は、制御ロジック１１０から電圧制御データを受け取り、当該電圧制御データに基づき必要とされる電圧を生成する。

制御ロジック１１０は、フラッシュメモリの動作に必要とされる電圧を計算し、その計算結果である電圧制御データを電圧生成部１２０へシリアル出力する。電圧生成部１２０は、電圧を生成するために必要な回路を含み、例えば、高電圧を生成するためのチャージポンプやレベルシフト回路等を含む。電圧生成部１２０は、電圧制御データに基づき読出し電圧、プログラム電圧、消去電圧等を生成する。

好ましい態様では、電圧生成回路１００は、メモリチップの周辺回路内に形成される。制御ロジック１１０は、半導体基板の第１の半導体領域内に形成され、電圧生成部１２０は、第１の半導体領域から物理的に離間された第２の半導体領域内に形成される。例えば、制御ロジック１１０は、比較的低電圧で動作可能なトランジスタを含んで構成され、他方、電圧生成部１２０は、比較的高電圧で動作可能なトランジスタを含んで構成される。接続部１３０は、制御ロジック１１０と電圧生成部１２０とを電気的に接続するローカル接続である。第１の実施例では、接続部１３０は、３本の信号線から構成される。信号線は、例えば、金属等の導電性材料から構成された配線層である。

電圧生成部１２０は、制御ロジック１１０からシリアル出力される電圧制御データを保持するレジスタＡ、レジスタＢおよびレジスタＣと、制御ロジック１１０からシリアル出力される選択制御データを保持するレジスタＤとを含む。レジスタＡは、９ビットの階調データである電圧制御データを保持し、レジスタＢは、６ビットの階調データである電圧制御データを保持し、レジスタＣは、５ビットの階調データである電圧制御データを保持し、レジスタＤは、２ビットの選択制御データを保持する。レジスタＡ、Ｂ、Ｃは、後述する出力制御データＬＡＴに応答して、保持した電圧制御データをそれぞれ電圧生成ブロックＡ、Ｂ、Ｃに出力し、レジスタＤは、保持した選択制御データを電圧スイッチ３２へ出力する。

電圧生成部１２０はさらに、９ビットの電圧制御データに基づき電圧Ａを生成する電圧生成ブロックＡ、６ビットの電圧制御データに基づき電圧Ｂを生成する電圧生成ブロックＢ、５ビットの電圧制御データに基づき電圧Ｃを生成する電圧生成ブロックＣと、２ビットの選択制御データに基づき電圧Ａ、電圧Ｂまたは電圧Ｃのいずれかを選択し、選択した電圧を出力する電圧スイッチ３２とを含むで構成される。電圧生成ブロックＡ、Ｂ、Ｃは、例えば、チャージポンプ回路やレベルシフト回路等を包含する。

接続部１３０は、上記したように３本の信号線を有する。第１の信号線は、制御ロジック１１０からシリアル出力されるクロック信号ＣＬＫを搬送し、第２の信号線は、制御ロジック１１０からシリアル出力される電圧制御データおよび選択制御データを搬送し（以下、便宜上、電圧制御データおよび／または選択制御データを総称してシリアルデータＳＩＯと称することがある）、第３の信号線は、制御ロジック１１０から出力される出力制御データＬＡＴを搬送する。出力制御データＬＡＴは、レジスタＡ〜Ｄに保持された電圧制御データＳＩＯおよび選択制御データＳＷの出力を制御する。

クロック信号ＣＬＫは、レジスタＡ〜Ｄに共通に接続され、シリアルデータＳＩＯは、レジスタＡに接続される。レジスタＡ、Ｂ、Ｃ、Ｄは、シリアル／パラレル変換可能なシフトレジスタのように動作し、シリアルデータＳＩＯは、クロック信号ＣＬＫに同期してレジスタＡ〜Ｄにシリアル入力され、レジスタＡ〜Ｄに２２ビットのシリアルデータＳＩＯが保持される。レジスタＡ〜Ｄに保持された２２ビットのデータは、制御ロジック１１０からの出力制御データＬＡＴに応答して、レジスタＡ〜Ｄから電圧生成ブロックＡ、Ｂ、Ｃおよび電圧スイッチ３２にパラレル出力される。

図３に、レジスタＡの内部構成を示す。レジスタＡは、直列に接続された９つのフリップフロップＦＦ−１、ＦＦ−２、ＦＦ−３、ＦＦ−４、…ＦＦ−９と、フリップフロップＦＦ−１〜ＦＦ−９の出力Ｑ１、Ｑ２、…Ｑ９を保持するラッチ回路１２２Ａとを含む。ラッチ回路１２２Ａは、出力制御データＬＡＴに応答して保持した９ビットの電圧制御データを電圧生成ブロックＡにパラレル出力する。フリップフロップＦＦ−１〜ＦＦ−９には、クロック信号ＣＬＫが共通に供給され、フリップフロップＦＦ−１のデータ入力にはシリアルデータＳＩＯが供給される。フリップフロップＦＦ−１は、例えば、クロック信号ＣＬＫの立ち上がりエッジに応答してシリアルデータＳＩＯの最初の１ビットを入力し、次のクロック信号ＣＬＫの立ち上がりエッジに応答して、保持した１ビットを次段のフリップフロップＦＦ−２に転送するとともに、次の１ビットを入力する。こうして、９個のクロック信号ＣＬＫが入力されたとき、フリップフロップＦＦ−１〜ＦＦ−９には、９ビットのシリアルデータＳＩＯが保持される。ラッチ回路１２２Ａは、クロック信号ＣＬＫが入力されるたびに、各フリップフロップからの出力Ｑ１、Ｑ２、…Ｑ９を上書き保存する。

レジスタＢ、Ｃ、Ｄもまた、レジスタＡと同様にフリップフロップとラッチ回路１２２Ｂ、１２２Ｃ、１２２Ｄ（図中、省略）を含んで構成される。レジスタＡの最終段のフリップフロップＦＦ−９は、レジスタＢの初段のフリップフロップＦＦ−１に接続され、レジスタＢの最終段のフリップフロップＦＦ−６は、レジスタＣの初段のフリップフロップＦＦ−１に接続され、レジスタＣの最終段のフリップフロップＦＦ−５は、レジスタＤの初段のフリップフリップＦＦ−１に接続される。こうして、２２個のクロック信号ＣＬＫが入力されたとき、レジスタＡ〜Ｄには、２２ビットのシリアルデータＳＩＯが保持される。また、レジスタＡに保持された９ビットの電圧制御データがラッチ回路１２２Ａに保持され、レジスタＢに保持された６ビットの電圧制御データがラッチ回路１２２Ｂに保持され、レジスタＣに保持された５ビットの電圧制御データがラッチ回路１２２Ｃに保持され、レジスタＤに保持された２ビットの選択制御データがラッチ回路１２２Ｄに保持される。

ラッチ回路１２２Ａ〜Ｄは、出力制御データＬＡＴがイネーブルのとき、２２ビットデータをパラレル出力する。こうして、レジスタＡ〜Ｄは、シリアル／パラレル変換するシフトレジスタとして機能する。

次に、本実施例の電圧生成回路１００の動作について図４のタイミングチャートを参照して説明する。ここでは、フラッシュメモリの読出し動作の一例を示す。読出し動作が開始されるとき、レジスタＡ〜Ｄには、それぞれ初期値が保持され、レジスタＡ〜Ｃの初期値が電圧生成ブロックＡ〜Ｃに出力され、レジスタＤの初期値により電圧スイッチ３２の選択が制御され、その結果、時間期間Ｔ１において電圧Ｖａが出力されているものとする。時間期間Ｔ１において、電圧Ｖａによる第１の読出し動作が実行される。

第１の読出し動作が開始された後、制御ロジック１１０は、第２の読出し動作に必要とされる電圧を計算し、当該計算結果に従い２２ビットのシリアルデータＳＩＯを電圧生成部１２０へ出力する。シリアルデータＳＩＯは、２２個のクロック信号ＣＬＫにより歩進され、レジスタＡ〜Ｄの値が更新される。制御ロジック１１０は、第２の読出し動作が開始されるのを待ち、第１の読出し動作が終了すると、期間Ｔａにおいて出力制御データＬＡＴをイネーブルにする。ラッチ回路１２２Ａ〜１２２Ｄは、出力制御データＬＡＴがＨレベルになったことに応答して、保持している２２ビットのデータを電圧生成ブロックＡ〜Ｃおよび電圧スイッチ３２にパラレル出力する。

第１の読出し動作が終了された後、時間期間Ｔ２において第２の読出し動作が開始される。第２の読出し動作は、電圧スイッチ３２から出力される電圧Ｖｂが用いられる。時間期間Ｔ２において、制御ロジック１１０は、第３の読出し動作に必要とされる電圧を計算し、当該計算結果に従い２２ビットのシリアルデータＳＩＯを電圧生成部１２０へ出力する。シリアルデータＳＩＯは、２２個のクロック信号ＣＬＫにより歩進され、レジスタＡ〜Ｄの値が更新される。制御ロジック１１０は、第３の読出し動作が開始されるのを待ち、第２の読出し動作が終了すると、期間Ｔｂにおいて出力制御データＬＡＴをイネーブルにする。ラッチ回路１２２Ａ〜１２２Ｄは、出力制御データＬＡＴがＨレベルになったことに応答して、保持している２２ビットのデータを電圧生成ブロックＡ〜Ｃおよび電圧スイッチ３２にパラレル出力する。第２の読出し動作が終了された後、時間期間Ｔ３において第３の読出し動作が開始される。第３の読出し動作は、電圧スイッチ３２から出力される電圧Ｖｃが用いられる。

以後、同様に、制御ロジック１１０は、第３の読出し動作が終了するまでに第４の読出し動作のためのシリアルデータＳＩＯによりレジスタＡ〜Ｄを更新し、時間期間Ｔ４において、電圧Ｖｄによる第４の読出し動作が実行される。こうして、制御ロジック１１０は、フレキシブルな電圧の設定をシリアルデータＳＩＯおよびレジスタを介して容易に実施し、かつ次のシリアルデータＳＩＯをレジスタＡ〜Ｄにセットしておくことで、電圧の生成および出力に要する時間を短縮する。

好ましい態様では、制御ロジック１１０は、読出し動作終了時に、レジスタＡ〜Ｄに読出し動作のための初期値を設定する。これにより、次に読出し動作が行われるとき、制御ロジック１１０は、読出し動作時の初期状態の値を転送し、これをレジスタＡ〜Ｄに設定する期間を省略することができる。特に、読出し動作の場合、仕様上、最も短い時間での動作が要求されるので、動作終了時に初期値を設定しておくことは効果的である。但し、レジスタＡ〜Ｄに設定する初期値は、読出し動作のものに限らず、半導体装置において最も動作頻度が高い動作の初期値を設定するようにしてもよい。また、上記は、読出し動作の例を説明したが、プログラム動作や消去動作におけるプログラム電圧や消去電圧の生成も同様に実施することが可能である。この場合にも、プログラム動作終了時に、プログラム動作のための初期値をレジスタＡ〜Ｄに設定したり、消去動作終了時に、消去動作のための初期値をレジスタＡ〜Ｄに設定するようにしてもよい。

第１の実施例では、制御ロジック１１０は、シリアルデータＳＩＯを歩進させるため、シリアルデータＳＩＯを出力する期間と同期してクロック信号ＣＬＫを出力したが、クロック信号ＣＬＫを他の回路で共用する場合には、クロック信号ＣＬＫをオン／オフすることは望ましくない。そこで、第２の実施例では、制御ロジック１１０は、シリアルデータＳＩＯのシリアル入力を行う期間だけレジスタＡ〜Ｄにおいてクロック信号ＣＬＫが有効になるようにクロックイネーブル信号ＣＬＫＥを出力し、クロック信号ＣＬＫの連続的な出力を可能にする。

図５に、第２の実施例によるレジスタＡの構成を示す。第２の実施例では、接続部１３０は、第１の実施例のときの３本の信号線に加えて、クロックイネーブル信号ＣＬＫＥを搬送する１本の信号線をさらに含む。クロックイネーブル信号ＣＬＫＥは、クロック信号ＣＬＫと同様に各レジスタＡ〜Ｄに共通に供給される。レジスタＡは、クロック信号ＣＬＫとクロックイネーブル信号ＣＬＫＥとを入力するＡＮＤゲート１２４Ａを９つ含む。各ＡＮＤゲート１２４Ａの出力は、フリップフロップＦＦ−１〜ＦＦ−９のクロック入力に接続される。他のレジスタＢ、Ｃ、Ｄも同様にフリップフロップの数に応じたＡＮＤゲートを含む。

図６は、第２の実施例による電圧生成回路のタイミングチャートである。制御ロジック１１０は、２２ビットのシリアルデータＳＩＯがレジスタＡ〜Ｄにシリアル入力されるとき、２２個のクロック信号ＣＬＫがそれぞれのレジスタＡ〜Ｄにおいて有効になるようにＨレベルのクロックイネーブル信号ＣＬＫＥを出力する。これにより、クロックイネーブル信号ＣＬＫＥがＨレベルの期間、レジスタＡ〜Ｄがシフトレジスタのように動作される。

次に、本発明の第３の実施例について説明する。第１、第２の実施例では、レジスタＡ〜Ｄの全てを動作させることで２２ビットのシリアルデータＳＩＯをレジスタＡ〜Ｄにセットしたが、第３の実施例では、レジスタＡ〜Ｄの選択されたいずれかのレジスタへのデータ入力を可能にする。第３の実施例では、図７に示すように、接続部１３０は、第１の実施例のときの３本の信号線に加えて、アドレス信号ＡＤＤを搬送するための１本の信号線をさらに含む。アドレス信号ＡＤＤは、各レジスタＡ〜Ｄに共通に供給される。

レジスタＡ〜Ｄは、それぞれ固有の識別情報ＩＤを有し、制御ロジック１１０から出力されるアドレス信号ＡＤＤと自身の識別情報ＩＤとが一致するか否かを判定し、一致する場合にシリアルデータＳＩＯのシリアル入力を可能にする。好ましい例では、制御ロジック１１０は、４つのレジスタＡ〜Ｄを選択するために２ビットのアドレス信号ＡＤＤをシリアル出力する。一方、レジスタＡ〜Ｄは、入力された２ビットのアドレス信号ＡＤＤが自身の識別情報ＩＤに一致するか否かを判定するためのアドレス判定部２００を含む。

図８に、アドレス判定部２００の１つの構成例を示す。アドレス判定部２００は、自身のレジスタの識別情報ＩＤを保持するＩＤ保持部２１０と、制御ロジック１１０からシリアル出力される２ビットのアドレス信号ＡＤＤを保持するＡＤＤ保持部２２０と、識別情報ＩＤとアドレス信号ＡＤＤとを比較する比較部２３０と、比較部２３０の比較結果に基づきオン／オフが制御されるトランジスタ２４０とを含む。ＡＤＤ保持部２２０は、例えば、２ビットのアドレス信号ＡＤＤをシリアル入力する２つのフリップフロップから構成される。比較部２３０は、識別情報ＩＤとアドレス信号ＡＤＤが一致するときＨレベルの信号を出力し、トランジスタ２４０をオンさせ、不一致のときＬレベルの信号を出力し、トランジスタ２４０をオフさせる。トランジスタ２４０は、シリアルデータＳＩＯを搬送する信号ラインとレジスタＡの初段のフリップフロップＦＦ−１との間に直列に接続され、識別情報ＩＤとアドレス信号ＡＤＤとが一致するとき、シリアルデータＳＩＯをフリップフロップＦＦ−１へ入力させる。ここで留意すべきは、第３の実施例では、レジスタＡ、Ｂ、Ｃ、Ｄの全てが直列接続されてシフトレジスタのように動作されるのではなく、レジスタＡ、Ｂ、Ｃ、Ｄの個々がシフトレジスタのように動作される。従って、レジスタＡの最終段のフリップフロップＦＦ−９の出力は、レジスタＢの初段のフリップフロップＦＦ−１の入力に接続されない。

図９は、第３の実施例のタイミングチャートである。制御クロック１１０は、例えば、レジスタＡにデータをセットするとき、レジスタＡのアドレス信号ＡＤＤ＿Ａを送信し、次にレジスタＡにセットすべき９ビットのシリアルデータＳＩＯ＿Ａを送信する。このとき、レジスタＡのアドレス信号ＡＤＤ＿Ａが自身の識別情報ＩＤと一致するため、比較部２３０によりトランジスタ２４０がオンされ、９ビットのシリアルデータがクロック信号ＣＬＫに同期しながらフリップフロップＦＦ−１〜ＦＦ−９にセットされる。他方、他のレジスタＢ、Ｃ、Ｄでは、アドレス信号ＡＤＤ＿Ａが自身の識別情報ＩＤに一致しないため、比較部２３０によりトランジスタ２４０がオフされ、レジスタＢ、Ｃ、Ｄの初段のフリップフロップＦＦ−１にはデータが入力されない。また、レジスタＡの次にレジスタＣにデータをセットする場合には、制御ロジック１１０は、レジスタＣのアドレス信号ＡＤＤ＿Ｃを送信し、その後、５ビットのシリアルデータＳＩＯ＿Ｃを送信する。

このように本実施例によれば、更新の必要があるレジスタを選択し、選択したレジスタにデータをシリアル入力し、セットすることができる。このため、レジスタへのデータセットに要する時間を短縮することができ、フラッシュメモリの動作の高速化に対応することができる。なお、上記実施例では、シリアルデータＳＩＯの入力をトランジスタ２４０により制御したが、これは一例であり、例えば、トランジスタ２４０に代えて、シリアルデータＳＩＯと比較部２３０の比較結果とを入力するＮＡＮＤゲートと、当該ＮＡＮＤゲートの出力に接続されたインバータとを含むロジックによりシリアルデータＳＩＯの入力を制御しても良いし、比較部２３０の比較結果に応じてオン／オフするＣＭＯＳトランスファーゲートによりシリアルデータＳＩＯの入力を制御するようにしてもよい。

次に、本発明の第４の実施例について説明する。第４の実施例は、第３の実施例で用いたアドレス信号ＡＤＤを搬送する信号線と、シリアルデータＳＩＯを搬送する信号線とを共有する。従って、制御クロック１１０と電圧生成部１２０とを接続する信号線は３本である。

図１１にレジスタＡの内部構成を示す。アドレス判定部２００Ａは、第３の実施例のときと同様に、ＩＤ保持部２１０、ＡＤＤ保持部２２０および比較部２３０を有する。アドレス判定部２００Ａはさらに、比較部２３０によって制御される一対のＰＭＯＳおよびＮＭＯＳのパストランジスタからなるパスゲート２５０を含む。比較部２３０は、初期状態としてＬレベルの信号をパスゲートに供給し、それ故、ＰＭＯＳトランジスタが導通状態、ＮＭＯＳトランジスタが非導通状態にある。制御ロジック１１０からアドレス信号ＡＤＤが出力されるとき、このアドレス信号ＡＤＤは、ＡＤＤ保持部２２０に供給され、そこでアドレス信号ＡＤＤが自身の識別情報ＩＤに一致するか否かの判定が行われる。一致する場合には、比較部２３０は、一定期間、ハイレベルの信号をパスゲートに出力し、それ故、その期間、ＰＭＯＳトランジスタが非導通状態、ＮＭＯＳトランジスタが導通状態になる。この期間、制御ロジック１１０は、９ビットのシリアルデータを出力することで、９ビットのシリアルデータがパスゲート２５０を介してフリップフロップＦＦ−１に入力される。
アドレス信号ＡＤＤと識別情報ＩＤとが一致しない場合には、比較部２３０によるパスゲート２５０への出力は変わらないため、シリアルデータＳＩＯはフリップフロップＦＦ−１に入力されない。

図１２は、第４の実施例のタイミングチャートである。制御クロック１１０は、例えば、レジスタＡにデータをセットするとき、信号線からレジスタＡのアドレス信号ＡＤＤ＿Ａを送信し、次にレジスタＡにセットすべき９ビットのシリアルデータＳＩＯ＿Ａを送信する。このとき、レジスタＡのアドレス信号ＡＤＤ＿Ａが自身の識別情報ＩＤと一致するため、パスゲート２５０を介してフリップフロップＦＦ−１へのシリアルデータの入力が可能になる。制御ロジック１１０から出力された９ビットのシリアルデータは、クロック信号ＣＬＫに同期しながらフリップフロップＦＦ−１〜ＦＦ−９にセットされ、そこに保持される。他方、他のレジスタＢ、Ｃ、Ｄでは、アドレス信号ＡＤＤ＿Ａが自身の識別情報ＩＤに一致しないため、パスゲート２５０を介してのフリップフロップＦＦ−１へのパスが遮断されたままであり、レジスタＢ、Ｃ、Ｄにはデータが入力されない。また、レジスタＡの次にレジスタＣにデータをセットする場合には、同様に、制御ロジック１１０は、レジスタＣのアドレス信号ＡＤＤ＿Ｃを送信し、その後、５ビットのシリアルデータＳＩＯ＿Ｃを送信する。このように第４の実施例によれば、第３の実施例のときと比較して、信号線の本数を減らすことができる。なお、上記実施例では、パスゲート２５０を用いてシリアルデータの入力を制御したが、これは一例であり、パスゲート２５０に代えて、上記したようにＮＡＮＤゲートとインバータのロジックやＣＭＯＳトランスファーゲート等によりシリアルデータの入力を制御するようにしてもよい。

次に、本発明の第５の実施例について説明する。第４の実施例では、アドレス信号ＡＤＤとシリアルデータＳＩＯを１つの信号線で共用するため、アドレス信号からシリアルデータＳＩＯの入力までに一定の時間を要してしまう。そこで、第５の実施例は、レジスタにセットすべきデータをパラレル出力する。

図１３は、第５の実施例の構成を示している。第５の実施例では、アドレス信号を搬送する信号線と、制御データを搬送する信号線と、レジスタＡ〜Ｄの中で最大のビット数を保持するレジスタと同じビット数のデータをパラレル搬送する信号線とを有する。本例では、レジスタＡが９ビット保持するので、９本の信号線となる。

図１４は、本実施例のレジスタＡの内部構成である。アドレス判定部２００Ｂは、第３ないし第４の実施例と同様に、ＩＤ保持部２１０、ＡＤＤ保持部２２０および比較部２３０を備える。本実施例ではさらに、９ビットのパラレルデータＰＩＯがパスゲート２６０を介してラッチ回路１２２へ入力可能な構成である。すなわち、パラレルデータを搬送する９本の信号ラインとラッチ回路１２２の入力端子との間には９つのパストランジスタ２６０が接続され、９つのパストランジスタの各ゲートには、比較部２３０からの出力が共通に接続される。比較部２３０は、アドレス信号ＡＤＤと自身の識別情報ＩＤとが一致するとき、パストランジスタ２６０のゲートにＨレベルを出力し、パストランジスタ２６０を導通状態にし、不一致であるとき、Ｌレベルを出力し、パストランジスタ２６０を非導通状態にする。これにより、アドレス信号ＡＤＤによって選択されたレジスタにパラレルデータを一度にセットすることができる。レジスタＢ、Ｃ、ＤもレジスタＡと同様に構成することができるが、パラレルデータを搬送する信号線は最大９本あるので、レジスタＢ、Ｃ、Ｄにおいて不足することはない。例えば、レジスタＢは、６ビットデータを保持するため、３本の信号線が不要となり、これらはレジスタＢには接続されない。

図１５は、第５の実施例のタイミングチャートである。制御ロジック１１０は、レジスタＡにデータをセットするとき、アドレス信号ＡＤＤ＿Ａを出力し、その後、９ビットのパラレルデータを９本の信号線を介してラッチ回路１２２に保持させる。また、レジスタＣにデータをセットする場合には、５ビットのパラレルデータが５本の信号線を介してレジスタＣのラッチ回路１２２に保持される。

このように本実施例によれば、パラレルデータＰＩＯを送信するようにしたので、レジスタへのデータのセットを高速に行うことができ、電圧生成速度を向上させることができる。なお、上記実施例では、パストランジスタ２６０を用いてパラレルデータの入力を制御したが、これは一例であり、パストランジスタ２６０に代えて、上記したようにＮＡＮＤゲートとインバータのロジックやＣＭＯＳトランスファーゲート等によりパラレルデータの入力を制御するようにしてもよい。

上記実施例は、電圧生成回路を例示したが、本発明にこれに限定されるものではなく、複数のレベルまたはアナログの設定等を行う回路にも適用することができる。また、電圧生成回路におけるシリアルデータＳＩＯのビット数は、例示であり、これ以外のビット数であってもよい。さらに電圧生成回路において複数のレジスタを例示したが、これに限らず、レジスタは１つであってもよい。

以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：電圧生成回路
１１０：制御ロジック
１２０：電圧生成部
１２２：ラッチ回路
１３０：接続部
２００、２００Ａ、２００Ｂ：アドレス判定部
２１０：識別情報保持部
２２０：アドレス信号保持部
２３０：比較部
２４０：トランジスタ

Claims (17)

1. 少なくともクロック信号およびデータをそれぞれシリアル出力する第１の回路と、
   第１の回路から出力されるクロック信号に応じて前記データをシリアル入力し、かつ入力されたデータを保持する保持部、および前記保持部からパラレル出力されたデータに基づき出力を生成する生成部を備えた第２の回路と、
   第１の回路と第２の回路とを電気的に接続する接続手段とを有し、
   前記接続手段は、第１の回路から出力されるクロック信号を搬送する第１の信号線と、第１の回路から出力されるデータを搬送する第２の信号線とを含む、半導体装置。
2. 第１の回路から出力されるデータは、ｎビットの階調データを含み、前記生成部は、前記階調データに応じたレベルの出力を生成する、請求項１に記載の半導体装置。
3. 第１の回路はさらに、前記保持部に保持されたデータのパラレル出力を制御する制御データを出力し、
   前記接続手段は、前記制御データを搬送する第３の信号線を含み、
   前記保持部は、前記制御データに応答して保持したデータを前記生成部へパラレル出力する、請求項１または２に記載の半導体装置。
4. 第１の回路は、前記生成部が出力を生成している間に、次のデータを前記保持部にシリアル出力する、請求項１ないし３いずれか１つに記載の半導体装置。
5. 第１の回路は、半導体装置が一連の動作を実行するとき、当該一連の動作の各々に対応するデータを出力する、請求項４に記載の半導体装置。
6. 第１の回路は、半導体装置の動作終了時に、初期値のデータをシリアル出力し、第２の回路は、シリアル入力された初期値のデータを保持する、請求項１ないし５いずれか１つに記載の半導体装置。
7. 第１の回路はさらに、クロックイネーブル信号を出力し、
   前記接続手段は、前記クロックイネーブル信号を搬送する第４の信号線を含み、
   前記保持部は、前記クロックイネーブル信号に応答して、第１の回路からシリアル出力されたデータをシリアル入力する、請求項１ないし６いずれか１つに記載の半導体装置。
8. 第１の回路はさらに、複数の保持部のいずれかを選択するためのアドレス信号を出力し、
   複数の保持部の各々は、前記アドレス信号によって選択可能であり、前記アドレス信号によって選択された保持部は、第１の回路から出力されたデータをシリアル入力する、請求項１ないし７いずれか１つに記載の半導体装置。
9. 前記アドレス信号は、複数の保持部に共通に入力され、複数の保持部の各々は、前記アドレス信号により自身が選択されたか否かを判定する判定部を備える、請求項８に記載の半導体装置。
10. 前記接続手段は、前記アドレス信号を搬送する第５の信号線を含む、請求項８または９に記載の半導体装置。
11. 前記アドレス信号は、第２の信号線によって搬送される、請求項８または９に記載の半導体装置。
12. 少なくともアドレス信号およびｎビットのデータをパラレル出力する第１の回路と、
    複数の保持部、および複数の保持部によって保持されたデータに基づき出力を生成する生成部を備えた第２の回路と、
    第１の回路と第２の回路とを電気的に接続する接続手段とを有し、
    前記接続手段は、アドレス信号を搬送する信号線と、ｎビットのデータをパラレル搬送するｎ本の信号線とを含み、
    複数の保持部の各々は、前記アドレス信号により選択可能であり、前記アドレス信号によって選択された保持部は、第１の回路から出力されたデータをパラレル入力する、半導体装置。
13. 複数の保持部の各々は、前記アドレス信号により自身が選択されたか否かを判定する判定部を備える、請求項１２に記載の半導体装置。
14. 第１の回路から出力されるデータは、前記生成部で生成された複数の出力を選択するための選択データを含み、
    第２の回路は、前記保持部からパラレル出力される選択データに基づき前記生成部で生成された複数の出力のいずれかを選択する選択部を含む、請求項１ないし１３いずれか１つに記載の半導体装置。
15. 第１の回路は、第１の半導体領域内に形成され、第２の回路は、第１の半導体領域から物理的に離間された第２の半導体領域内に形成され、前記信号線は、導電性材料の配線層により形成される、請求項１ないし１４いずれか１つに記載の半導体装置。
16. 第１の回路は、半導体装置の動作に必要な電圧を計算し、計算結果に基づきデータを出力し、第２の回路は、入力されたデータに基づき電圧を生成する、請求項１ないし１５いずれか１つに記載の半導体装置。
17. 第１の回路および第２の回路は、フラッシュメモリ内に形成され、第１の回路は、読出し、プログラムまたは消去に必要な電圧を計算し、第２の回路は、計算されたデータに基づき電圧を生成する、請求項１ないし１６いずれか１つに記載の半導体装置。
    

Images