JP2009010921A - 半導体集積回路のドライバー抵抗値調整装置 - Google Patents

半導体集積回路のドライバー抵抗値調整装置 Download PDF

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Abstract

【課題】本発明は、 迅速且つ調整可能範囲の拡張が可能な半導体集積回路のドライバー抵抗値調整装置を提供する。
【解決手段】本発明は、コード信号によりドライバー抵抗値が調整される半導体集積回路であって、カウンティング単位が既設定の周期で可変とされるように、複数のカウンティングモード信号を生成する制御手段と、カウント増減信号により、複数のカウンティングモード信号に応じて可変とされたカウンティング単位にコード信号をカウンティングするカウンティング手段と、コード信号を変換した電圧と基準電圧とを比較して、カウント増減信号を生成する比較手段とを備える。
【選択図】図２

Description

本発明は、半導体集積回路に関し、特に、半導体集積回路のドライバー抵抗値調整装置に関する。
通常、半導体集積回路は、データを正常に出力するために、データ出力ドライバーの抵抗値が既設定の目標値に安定して維持されなければならない（例えば、特許文献１参照）。
ドライバーの抵抗値を電圧や温度等のような外部環境による変化に無関係に一定に維持させるためには、周期的な調整作業が必要である。
ドライバー抵抗値調整作業は、正確な基準を定めるために、ピン（以下、ＺＱピンという）を介して半導体集積回路の外部に連結した外部抵抗（ＲＺＱ）を用して成り立つ。
外部抵抗（ＲＺＱ）を用いたドライバー抵抗値調整作業は、 下記のように成り立つ。
外部抵抗（ＲＺＱ）と連結したデジタル／アナログ変換回路を介して、所定のコード値を変換したアナログ電圧と基準電圧とを比較する。デジタル／アナログ変換回路は、上記ドライバーと同様にモデリングした回路である。
前述した比較結果から、アナログ電圧と基準電圧とが同一になるまで所定のコード値を変化させ、再比較を行う過程を繰返す。
アナログ電圧と基準電圧とが同一になると、当該コード値をドライバーに入力してドライバー抵抗値の調整を完了する。
従来の技術による半導体集積回路は、コード値の変化による抵抗値調整範囲、すなわち、ドライバー抵抗値調整の解像度が 一定するように固定されている。
従来の技術による半導体集積回路は、図１に示すように、各比較段階の比較結果により固定された解像度で抵抗値を増加又は減少させ、それにより変化した電圧を基準電圧と比較することで、ドライバー抵抗値調整作業を行う。
従来の技術による半導体集積回路は、ドライバー抵抗値調整作業の解像度が固定されているため、調整時間が長く、調整可能範囲が制限されるという問題点がある。
特開特開２００５−２８６０２１号公報
本発明の目的は、迅速且つ調整可能範囲の拡張が可能な半導体集積回路のドライバー抵抗値調整装置を提供することにある。
本発明による半導体集積回路のドライバー抵抗値調整装置は、コード信号によりドライバー抵抗値が調整される半導体集積回路であって、カウンティング単位が既設定の周期で可変とされるように、複数のカウンティングモード信号を生成する制御手段と、カウント増減信号により、前記複数のカウンティングモード信号に応じて可変とされたカウンティング単位に前記コード信号をカウンティングするカウンティング手段と、前記コード信号を変換した電圧と基準電圧とを比較して、前記カウント増減信号を生成する比較手段とを備えることを特徴とする。
本発明による半導体集積回路のドライバー抵抗値調整装置は、解像度を変更できるように構成され、解像度を順次増加させる方式を使用することで、調整範囲を大幅に拡大でき、所望の値への調整が迅速に行われる。
以下、添付図面の基づき、本発明による半導体集積回路のドライバー抵抗値調整装置の好適な実施例を詳細に説明する。
本発明による半導体集積回路のドライバー抵抗値調整装置は、図２に示すように、比較部１００、制御部２００、カウンティングモード信号生成部３００、多重モードカウンター４００及びデジタル／アナログ変換部５００を備える。
比較部１００は、基準電圧（ＶＲＥＦ）及びアナログフィードバック電圧（ＶＦＢ）が入力され、比較結果信号（ＣＭＰＯＵＴ）を出力するように構成される。比較部１００は、差動増幅器からなることもできる。
制御部２００は、調整イネーブル信号（ＺＱＣＡＬ＿ＥＮ）、クロック（ＣＬＫ）、リセット信号（ＲＳＴ）及び比較結果信号（ＣＭＰＯＵＴ）が入力され、第１のカウンティング信号（ＤＯＵＴ＜０：８＞）、基本カウンティング信号（ＥＮ）、カウント増減信号（ＵＰＤＮ）及びアップデートクロック信号（ＣＬＫ＿ＵＰＤ）を出力するように構成される。
カウンティングモード信号生成部３００は、調整開始信号（ＺＱＣＬ）、リセット信号（ＲＳＴ）及びカウンティング信号（ＤＯＵＴ＜０：８＞）が入力され、第１のカウンティングモード信号（Ｘ８）、第２のカウンティングモード信号（Ｘ４）及び第３のカウンティングモード信号（Ｘ２）を出力するように構成される。
多重モードカウンター４００は、基本カウンティング信号（ＥＮ）、カウント増減信号（ＵＰＤＮ）、アップデートクロック信号（ＣＬＫ＿ＵＰＤ）、第１〜第３のカウンティングモード信号（Ｘ８、Ｘ４、Ｘ２）及びリセット信号（ＲＳＴ）が入力され、コード信号（ＣＯＤＥ＜０：５＞）を出力するように構成される。
デジタル／アナログ変換部５００は、コード信号（ＣＯＤＥ＜０：５＞）により決定された抵抗値に外部電圧（ＶＤＤ）を分配したアナログフィードバック電圧（ＶＦＢ）を出力するように構成される。デジタル／アナログ変換部５００は、データ出力ドライバーと同様にモデリングされる。デジタル／アナログ変換部５００は、ソースに外部電圧（ＶＤＤ）が印加され、ゲートにコード信号（ＣＯＤＥ＜０：５＞）が入力される複数のトランジスタ（Ｐ０〜Ｐ５）及び複数のトランジスタ（Ｐ０〜Ｐ５）のドレーンと連結した複数の抵抗（Ｒ０〜Ｒ５）を備える。複数の抵抗（Ｒ０〜Ｒ５）は、ＺＱピンを介して外部抵抗（ＲＺＱ）と共通連結する。
制御部２００は、図３に示すように、バッファ２１０、９ビットカウンター２２０及び制御ロジック回路部２３０を備える。
バッファ２１０は、比較結果信号（ＣＭＰＯＵＴ）をバッファリングして、カウント増減信号（ＵＰＤＮ）として出力するように構成される。
９ビットカウンター２２０は、調整イネーブル信号（ＺＱＣＡＬ＿ＥＮ）によりクロック（ＣＬＫ）をカウントして、カウンティング信号（ＤＯＵＴ＜０：８＞）を出力するように構成される。
制御ロジック回路部２３０は、カウンティング信号（ＤＯＵＴ＜０：８＞）を用いて、基本カウンティング信号（ＥＮ）を生成する基本カウンティング信号生成部２４０と、カウンティング信号（ＤＯＵＴ＜０：８＞）を用いて、アップデートクロック（ＣＬＫ＿ＵＰＤ）を生成するアップデートクロック生成部２５０とを備える。
基本カウンティング信号生成部２４０は、図４に示すように、カウンティング信号（ＤＯＵＴ＜０：８＞）を用いて、既設定の抵抗値調整の総時間（例えば、５１２クロック）の間、基本カウンティング信号（ＥＮ）を活性化状態に維持させるように構成される。基本カウンティング信号生成部２４０は、活性化開始判断部２４１、活性化終了判断部２４２、信号駆動部２４３及びラッチ部２４４を備える。
活性化開始判断部２４１は、カウンティング信号（ＤＯＵＴ＜０：８＞）が第１の論理値である場合、基本カウンティング信号（ＥＮ）の活性化を開始するように構成される。
また、活性化開始判断部２４１は、カウンティング信号（ＤＯＵＴ＜０：８＞）が入力される第１〜第３のアンドゲート（ＡＮＤ１０〜ＡＮＤ１２）と、第１〜第３のアンドゲート（ＡＮＤ１０〜ＡＮＤ１２）の出力を入力受けて活性化開始信号（ＳＴＡＲＴ）を出力する第４のアンドゲート（ＡＮＤ１３）とを備える。
活性化終了判断部２４２は、カウンティング信号（ＤＯＵＴ＜０：８＞）が第２の論理値である場合、基本カウンティング信号（ＥＮ）の活性化を終了するように構成される。また、活性化終了判断部２４２は、カウンティング信号（ＤＯＵＴ＜０：８＞）が入力される第５〜第７のアンドゲート（ＡＮＤ１４〜ＡＮＤ１６）と、第５〜第７のアンドゲート（ＡＮＤ１４〜ＡＮＤ１６）の出力を入力受けて活性化終了信号（ＥＮＤ）を出力する第８のアンドゲート（ＡＮＤ１７）とを備える。
信号駆動部２４３は、活性化開始信号（ＳＴＡＲＴ）及び活性化終了信号（ＥＮＤ）をドライビングして出力するように構成される。信号駆動部２４３は、第１のインバーター（ＩＶ１１）と、第１及び第２のトランジスタ（Ｍ１１、Ｍ１２）とを備える。第１のインバーター（ＩＶ１１）は、活性化開始信号（ＳＴＡＲＴ）が入力される。第１及び第２のトランジスタ（Ｍ１１、Ｍ１２）は、それぞれのゲートに第１のインバーター（ＩＶ１１）の出力及び活性化終了信号（ＥＮＤ）の入力を受ける。信号駆動部２４３は、第１のトランジスタ（Ｍ１１）と第２のトランジスタ（Ｍ１２）との連結ノードを介して信号が出力されるように構成される。
ラッチ部２４４は、信号駆動部２４３の出力をラッチして基本カウンティング信号（ＥＮ）として出力するように構成される。ラッチ部２４４は、第２〜第４のインバーター（ＩＶ１２〜ＩＶ１４）を備える。
アップデートクロック生成部２５０は、図５に示すように、カウンティング信号（ＤＯＵＴ＜０：８＞）を用いて、抵抗値調整の総時間（５１２クロック）の終了時点を判断して、基本カウンティング信号（ＥＮ）を非活性化させるように構成される。アップデートクロック生成部２５０は、カウンティング信号（ＤＯＵＴ＜０：８＞）が入力される第１及び第２のアンドゲート（ＡＮＤ１８、ＡＮＤ１９）と、第１及び第２のアンドゲート（ＡＮＤ１８、ＡＮＤ１９）の出力を入力受けてアップデートクロック（ＣＬＫ＿ＵＰＤ）を出力する第３のアンドゲート（ＡＮＤ２０）とを備える。
カウンティングモード信号生成部３００は、図６に示すように、カウンティングモード判断部３１０及び信号生成部３２０を備える。
カウンティングモード判断部３１０は、カウンティング信号（ＤＯＵＴ＜０：８＞）を用いて、第１のカウンティングモード終了信号（Ｘ８ＯＦＦ）、第２のカウンティングモード終了信号（Ｘ４ＯＦＦ）及び第３のカウンティングモード終了信号（Ｘ２ＯＦＦ）を各々生成する第１〜第３の判断部３１１〜３１３を備える。第１の判断部３１１は、第１〜第４のアンドゲート（ＡＮＤ２１〜ＡＮＤ２４）を備え、カウンティング信号（ＤＯＵＴ＜０：８＞）が第１の論理値（例えば、００１１００１１０）である場合、第１のカウンティングモード終了信号（Ｘ８ＯＦＦ）を活性化させるように構成される。第２の判断部３１２は、第５〜第８のアンドゲート（ＡＮＤ２５〜ＡＮＤ２８）を備え、カウンティング信号（ＤＯＵＴ＜０：８＞）が第２の論理値（例えば、０１０１００１１０）である場合、第２のカウンティングモード終了信号（Ｘ４ＯＦＦ）を活性化させるように構成される。第３の判断部３１３は、第９〜第１２のアンドゲート（ＡＮＤ２９〜ＡＮＤ３２）を備え、カウンティング信号（ＤＯＵＴ＜０：８＞）が第３の論理値（例えば、０１１１００１１０）である場合、第３のカウンティングモード終了信号（Ｘ２ＯＦＦ）を活性化させるように構成される。第１〜第１２のアンドゲート（ＡＮＤ２１〜ＡＮＤ３２）は、入力段が３個であり、各入力段は、所定の第１〜第３の論理値に合うように反転入力段の形態で構成されることができる。
信号生成部３２０は、第１〜第３のカウンティングモード終了信号（Ｘ８ＯＦＦ、Ｘ４ＯＦＦ、Ｘ２ＯＦＦ）及び調整開始信号（ＺＱＣＬ）により、第１〜第３のカウンティングモード信号（Ｘ８、Ｘ４、Ｘ２）をそれぞれ活性化又は非活性化させるように、第１〜第３の信号生成部３２１〜３２３を備える。
第１の信号生成部３２１は、調整開始信号（ＺＱＣＬ）の活性化に応じて、第１のカウンティングモード信号（Ｘ８）を活性化させ、第１のカウンティングモード終了信号（Ｘ８ＯＦＦ）の活性化に応じて、第１のカウンティングモード信号（Ｘ８）を非活性化させるように構成される。第１の信号生成部３２１は、調整開始信号（ＺＱＣＬ）及び第１のカウンティングモード終了信号（Ｘ８ＯＦＦ）がそれぞれ入力される第１及び第２のノアゲート（ＮＯＲ２１、ＮＯＲ２２）からなるラッチ回路を備える。第１のカウンティングモード信号（Ｘ８）の位相を、以後の回路に合うようにするために、インバーター（ＩＶ２１）をさらに備えることができる。
第２の信号生成部３２２は、調整開始信号（ＺＱＣＬ）の活性化に応じて、第２のカウンティングモード信号（Ｘ４）を活性化させ、第２のカウンティングモード終了信号（Ｘ４ＯＦＦ）の活性化に応じて、第２のカウンティングモード信号（Ｘ４）を非活性化させるように構成される。第２の信号生成部３２２は、調整開始信号（ＺＱＣＬ）及び第２のカウンティングモード終了信号（Ｘ４ＯＦＦ）がそれぞれ入力される第３及び第４のノアゲート（ＮＯＲ２３、ＮＯＲ２４）からなるラッチ回路を備える。第２のカウンティングモード信号（Ｘ４）の位相を、以後の回路に合うようにするために、インバーター（ＩＶ２２）をさらに備えることができる。
第３の信号生成部３２３は、調整開始信号（ＺＱＣＬ）の活性化に応じて、第３のカウンティングモード信号（Ｘ２）を活性化させ、第３のカウンティングモード終了信号（Ｘ２ＯＦＦ）の活性化に応じて、第３のカウンティングモード信号（Ｘ２）を非活性化させるように構成される。第３の信号生成部３２３は、調整開始信号（ＺＱＣＬ）及び第３のカウンティングモード終了信号（Ｘ２ＯＦＦ）がそれぞれ入力される第５及び第６のノアゲート（ＮＯＲ２５、ＮＯＲ２６）からなるラッチ回路を備える。第３のカウンティングモード信号（Ｘ２）の位相を、以後の回路に合うようにするために、インバーター（ＩＶ２３）をさらに備えることができる。
多重モードカウンター４００は、図７に示すように、カウンティング制御部４１０及び６ビットカウンター４２０を備える。
カウンティング制御部４１０は、基本カウンティング信号（ＥＮ）、第１〜第３のカウンティングモード信号（Ｘ８、Ｘ４、Ｘ２）に応じて、６ビットカウンター４２０のカウンティングモードを制御するための第１〜第４の制御信号（ＣＴＲＬ１〜ＣＴＲＬ４）を生成するように構成される。
カウンティング制御部４１０は、第１〜第６のマルチプレクサ（ＭＵＸ１〜ＭＵＸ６）を備える。
第１のマルチプレクサ（ＭＵＸ１）は、第１の入力端子（ＩＮ１）に基本カウンティング信号（ＥＮ）が入力され、第２の入力端子（ＩＮ２）が接地され、制御端子（ＣＯＮ）に第３のカウンティングモード信号（Ｘ２）が入力される。
第２のマルチプレクサ（ＭＵＸ２）は、第１の入力端子（ＩＮ１）に基本カウンティング信号（ＥＮ）が入力され、第２の入力端子（ＩＮ２）が接地され、制御端子（ＣＯＮ）に第２のカウンティングモード信号（Ｘ４）が入力される。
第３のマルチプレクサ（ＭＵＸ３）は、第１の入力端子（ＩＮ１）にキャリー０（Ｃ＜０＞）が入力され、第２の入力端子（ＩＮ２）に第２のマルチプレクサ（ＭＵＸ２）の出力信号が入力され、制御端子（ＣＯＮ）に第３のカウンティングモード信号（Ｘ２）が入力される。
第４のマルチプレクサ（ＭＵＸ４）は、第１の入力端子（ＩＮ１）に基本カウンティング信号（ＥＮ）が入力され、第２の入力端子（ＩＮ２）が接地され、制御端子（ＣＯＮ）に第１のカウンティングモード信号（Ｘ８）が入力される。
第５のマルチプレクサ（ＭＵＸ５）は、第１の入力端子（ＩＮ１）にキャリー１（Ｃ＜１＞）が入力され、第２の入力端子（ＩＮ２）に第４のマルチプレクサ（ＭＵＸ４）の出力信号が入力され、制御端子（ＣＯＮ）に第２のカウンティングモード信号（Ｘ４）が入力される。
第６のマルチプレクサ（ＭＵＸ６）は、第１の入力端子（ＩＮ１）にキャリー２（Ｃ＜２＞）が入力され、第２の入力端子（ＩＮ２）に基本カウンティング信号（ＥＮ）が入力され、制御端子（ＣＯＮ）に第１のカウンティングモード信号（Ｘ８）が入力される。
第１〜第６のマルチプレクサ（ＭＵＸ１〜ＭＵＸ６）は、それぞれの制御端子（ＣＯＮ）に入力される信号のレベルにより、第１の入力端子（ＩＮ１）又は第２の入力端子（ＩＮ２）を介して入力された信号を出力する。例えば、制御端子（ＣＯＮ）に入力される信号がハイレバルである場合、第２の入力端子（ＩＮ２）を介して入力された信号を出力するように構成することができる。
６ビットカウンター４２０は、第１〜第６のフリップフロップ（ＦＦ１〜ＦＦ６）を備える。第１〜第４のフリップフロップ（ＦＦ１〜ＦＦ４）は、アップデートクロック（ＣＬＫ＿ＵＰＤ）及びリセット信号（ＲＳＴ）により、第１〜第４の制御信号（ＣＴＲＬ１〜ＣＴＲＬ４）の一つが各々入力されて、カウント増減信号（ＵＰＤＮ）による加算又は減算を行い、その結果をコード信号（ＣＯＤＥ＜０：３＞）及びキャリー（Ｃ＜０：３＞）として出力するように構成される。第５のフリップフロップ（ＦＦ５）は、アップデートクロック（ＣＬＫ＿ＵＰＤ）及びリセット信号（ＲＳＴ）により、キャリー（Ｃ＜３＞）が入力されて、カウント増減信号（ＵＰＤＮ）による加算又は減算を行い、その結果をコード信号（ＣＯＤＥ＜４＞）及びキャリー（Ｃ＜４＞）として出力するように構成される。第６のフリップフロップ（ＦＦ６）は、アップデートクロック（ＣＬＫ＿ＵＰＤ）及びリセット信号（ＲＳＴ）により、キャリー（Ｃ＜４＞）が入力されて、カウント増減信号（ＵＰＤＮ）による加算又は減算を行い、その結果をコード信号（ＣＯＤＥ＜５＞）として出力するように構成される。
このように構成された本発明による半導体集積回路のドライバー抵抗値調整装置の動作について、以下に説明する。
本発明の実施例では、５１２クロック（ＣＬＫ）の間、６４クロック（ＣＬＫ）周期で総計８回の比較が行われ、それによるコード信号（ＣＯＤＥ＜０：５＞）アップデート、すなわち、抵抗値調整が７回行われると仮定する。
ドライバー抵抗値調整段階は、調整開始信号（ＺＱＣＬ）の活性化と、所定時間後の調整イネーブル信号（ＺＱＣＡＬ＿ＥＮ）の活性化とにより開始される。
図３の９ビットカウンター２２０は、調整開始信号（ＺＱＣＬ）の活性化によりクロック（ＣＬＫ）をカウントして、カウンティング信号（ＤＯＵＴ＜０：８＞）を出力する。
図４の基本カウンティング信号生成部２４０は、カウンティング信号（ＤＯＵＴ＜０：８＞）の初期値（０００００００００）を感知して、活性化開始信号（ＳＴＡＲＴ）を活性化させる。活性化開始信号（ＳＴＡＲＴ）が活性化されるため、信号駆動部２４３及びラッチ部２４４により基本カウンティング信号（ＥＮ）が活性化される。基本カウンティング信号（ＥＮ）は、活性化終了信号（ＥＮＤ）の活性化前まで活性化状態を維持する。
図５のアップデートクロック生成部２５０は、６４クロック（ＣＬＫ）周期でアップデートクロック（ＣＬＫ＿ＵＰＤ）を生成して出力する。アップデートクロック生成部２５０は、６４クロック（ＣＬＫ）周期でアップデートクロック（ＣＬＫ＿ＵＰＤ）を生成するために、カウンティング信号（ＤＯＵＴ＜０：８＞）の下位６ビットが特定値（例えば、１１１０１０）を繰返すか否か判断する。カウンティング信号（ＤＯＵＴ＜０：８＞）の下位６ビットが、特定値（１１１０１０）になる毎に、アップデートクロック（ＣＬＫ＿ＵＰＤ）を生成して出力する。特定値（１１１０１０）、すなわち、カウンティング信号（ＤＯＵＴ＜０：８＞）の下位６ビットは、信号処理マージンのために設定した値として、回路設計によって変化し得る。
図３のバッファ２１０は、比較結果信号（ＣＭＰＯＵＴ）をバッファリングしてカウント増減信号（ＵＰＤＮ）として出力する。
図６の信号生成部３２０は、調整開始信号（ＺＱＣＬ）の活性化により、第１〜第３のカウンティングモード信号（Ｘ８、Ｘ４、Ｘ２）を活性化させる。
図６のカウンティングモード判断部３１０は、カウンティング信号（ＤＯＵＴ＜０：８＞）のカウンティングを開始して、６４クロック（ＣＬＫ）をカウンティングする毎に、第１〜第３のカウンティングモード終了信号（Ｘ８ＯＦＦ、Ｘ４ＯＦＦ、Ｘ２ＯＦＦ）を順次活性化させる。６４クロック（ＣＬＫ）をカウンティングした論理値（００１１００１１０、０１０１００１１０、０１１１００１１０）のそれぞれの下位６ビットは、信号処理マージンのために設定した値として、回路設計によって変化し得る。
第１〜第３のカウンティングモード終了信号（Ｘ８ＯＦＦ、Ｘ４ＯＦＦ、Ｘ２ＯＦＦ）の活性化により、各々に該当する第１〜第３のカウンティングモード信号（Ｘ８、Ｘ４、Ｘ２）は非活性化される。
調整開始信号（ＺＱＣＬ）の活性化により、第１〜第３のカウンティングモード信号（Ｘ８、Ｘ４、Ｘ２）が全部活性化される。基本カウンティング信号（ＥＮ）は、５１２クロック（ＣＬＫ）の間、継続して活性化状態を維持する。
図３の９ビットカウンター２２０のカウンティングが開始して、カウンティング信号（ＤＯＵＴ＜０：８＞）が６４クロック（ＣＬＫ）に該当する値になると、第１のカウンティングモード終了信号（Ｘ８ＯＦＦ）が活性化される。
第１のカウンティングモード終了信号（Ｘ８ＯＦＦ）が活性化されると、第１のカウンティングモード信号（Ｘ８）は非活性化され、第２及び第３のカウンティングモード信号（Ｘ４、Ｘ２）と基本カウンティング信号（ＥＮ）とは、活性化状態を維持する。
カウンティング信号（ＤＯＵＴ＜０：８＞）が二番目の６４クロック（ＣＬＫ）に該当する値になると、第２のカウンティングモード終了信号（Ｘ４ＯＦＦ）が活性化される。
第２のカウンティングモード終了信号（Ｘ４ＯＦＦ）が活性化されると、第１のカウンティングモード信号（Ｘ８）及び第２のカウンティングモード信号（Ｘ４）は非活性化され、第３のカウンティングモード信号（Ｘ２）及び基本カウンティング信号（ＥＮ）は活性化状態を維持する。
カウンティング信号（ＤＯＵＴ＜０：８＞）が三番目の６４クロック（ＣＬＫ）に該当する値になると、第３のカウンティングモード終了信号（Ｘ２ＯＦＦ）が活性化される。
第３のカウンティングモード終了信号（Ｘ２ＯＦＦ）が活性化されると、第１〜第３のカウンティングモード信号（Ｘ８、Ｘ４、Ｘ２）は非活性化され、カウンティング信号（ＤＯＵＴ＜０：８＞）が５１２クロック（ＣＬＫ）に該当する値になるまで基本カウンティング信号（ＥＮ）は活性化状態を維持する。
図７の多重モードカウンター４００は、第１〜第３のカウンティングモード信号（Ｘ８、Ｘ４、Ｘ２）及び基本カウンティング信号（ＥＮ）により、カウンティング単位を異なるようにして、コード信号（ＣＯＤＥ＜０：５＞）をカウントする。
多重モードカウンター４００は、基本カウンティング信号（ＥＮ）及び第１〜第３のカウンティングモード信号（Ｘ８、Ｘ４、Ｘ２）が活性化された場合、８単位カウンティングモードで動作する。基本カウンティング信号（ＥＮ）及び第１〜第３のカウンティングモード信号（Ｘ８、Ｘ４、Ｘ２）が活性化されるため、第１〜第３の制御信号（ＣＴＲＬ１〜ＣＴＲＬ３）はローレベルに非活性化され、第４の制御信号（ＣＴＲＬ４）はハイレベルに活性化される。第１〜第３のフリップフロップ（ＦＦ１〜ＦＦ３）は、キャリー入力段（ＣＩＮ）に接地レベルの信号が入力されるため、コード信号（ＣＯＤＥ＜０：２＞）の値を変化させない。また、キャリー０〜キャリー２（Ｃ＜０＞〜Ｃ＜２＞）は発生しない。第４のフリップフロップ（ＦＦ４）が活性化された第４の制御信号（ＣＴＲＬ４）をキャリー入力としてアップデートクロック（ＣＬＫ＿ＵＰＤ）によってコード信号（ＣＯＤＥ＜３：５＞）の値を変化させる動作を行う。第５及び第６のフリップフロップ（ＦＦ５、ＦＦ６）は、第１〜第４の制御信号（ＣＴＲＬ１〜ＣＴＲＬ４）とは無関係に、第４のフリップフロップ（ＦＦ４）が動作すれば動作する。コード信号（ＣＯＤＥ＜０：２＞）は変化せず、コード信号（ＣＯＤＥ＜３：５＞）が変化するため、８単位カウンティングがなされる。
基本カウンティング信号（ＥＮ）と、第２及び第３のカウンティングモード信号（Ｘ４、Ｘ２）とが活性化された場合、多重モードカウンター４００は４単位カウンティングモードとして動作する。基本カウンティング信号（ＥＮ）と、第２及び第３のカウンティングモード信号（Ｘ４、Ｘ２）とが活性化されるため、第１及び第２の制御信号（ＣＴＲＬ１、ＣＴＲＬ２）はローレベルに非活性化され、第３及び第４の制御信号（ＣＴＲＬ３、ＣＴＲＬ４）はハイレバルに活性化される。第１のフリップフロップ（ＦＦ１）及び第２のフリップフロップ（ＦＦ２）は、キャリー入力段（ＣＩＮ）に接地レベルの信号が入力されるため、信号（ＣＯＤＥ＜０：１＞）の値を変化させない。キャリー０〜キャリー１（Ｃ＜０：１＞）は発生しない。第３及び第４のフリップフロップ（ＦＦ３、ＦＦ４）は、前段のフリップフロップからのキャリー発生可否により、イネーブルか否かが決定される第３及び第４の制御信号（ＣＴＲＬ３、ＣＴＲＬ４）をキャリー入力段（ＣＩＮ）に入力し、それに従う動作を行う。第５及び第６のフリップフロップ（ＦＦ５、ＦＦ６）は、第１〜第４の制御信号（ＣＴＲＬ１〜ＣＴＲＬ４）とは無関係に、第４のフリップフロップ（ＦＦ４）が動作すれば動作する。コード信号（ＣＯＤＥ＜０：１＞）は変化せず、コード信号（ＣＯＤＥ＜２：５＞）が変化するため、４単位カウンティングがなされる。
基本カウンティング信号（ＥＮ）及び第３のカウンティングモード信号（Ｘ２）が活性化された場合、多重モードカウンター４００は２単位カウンティングモードとして動作する。基本カウンティング信号（ＥＮ）及び第３のカウンティングモード信号（Ｘ２）が活性化されるため、第１の制御信号（ＣＴＲＬ１）はローレベルに非活性化され、第２の制御信号（ＣＴＲＬ２）はハイレベルに活性化される。第１のフリップフロップ（ＦＦ１）は、キャリー入力段（ＣＩＮ）に接地レベルの信号が入力されるため、信号（ＣＯＤＥ＜０＞）の値を変化させない。キャリー０（Ｃ＜０＞）は発生しない。第２のフリップフロップ（ＦＦ２）は、第２の制御信号（ＣＴＲＬ２）が活性化されて演算動作を行い、第３及び第４のフリップフロップ（ＦＦ３、ＦＦ４）は、前段のフリップフロップからのキャリー発生可否により、活性化されるか否かが決定される第３及び第４の制御信号（ＣＴＲＬ３、ＣＴＲＬ４）をキャリー入力段（ＣＩＮ）に入力し、それに従う動作を行う。第５及び第６のフリップフロップ（ＦＦ５、ＦＦ６）は、第１〜第４の制御信号（ＣＴＲＬ１〜ＣＴＲＬ４）とは無関係に、第４のフリップフロップ（ＦＦ４）が動作すれば動作する。コード信号（ＣＯＤＥ＜０＞）は変化せず、コード信号（ＣＯＤＥ＜１：５＞）が変化するため、２単位カウンティングがなされる。
基本カウンティング信号（ＥＮ）のみが活性化された場合、多重モードカウンター４００は１単位カウンティングモードとして動作する。基本カウンティング信号（ＥＮ）が活性化されるため、第１の制御信号（ＣＴＲＬ１）はハイレベルに非活性化され、６ビットカウンター４２０は一般のカウンターとして動作する。第２〜第４のフリップフロップ（ＦＦ２〜ＦＦ４）は、前段のフリップフロップからのキャリー発生可否により、活性化されるか否かが決定される第２〜第４の制御信号（ＣＴＲＬ２〜ＣＴＲＬ４）をキャリー入力段（ＣＩＮ）に入力し、それに従う動作を行う。第５及び第６のフリップフロップ（ＦＦ５、ＦＦ６）は、第１〜第４の制御信号（ＣＴＲＬ１〜ＣＴＲＬ４）とは無関係に、第４のフリップフロップ（ＦＦ４）が動作すれば動作する。コード信号（ＣＯＤＥ＜０：５＞）が全部変化するため、１単位カウンティングがなされる。
本発明は、図８に示すように、多重モードカウンター４００が５１２クロック（ＣＬＫ）の間、６４クロック（ＣＬＫ）周期で８単位カウンティングモード、４単位カウンティングモード、２単位カウンティングモード及び４回の１単位カウンティングモードとして動作して、コード信号（ＣＯＤＥ＜０：５＞）をアップデートさせるように構成された。
カウンティング単位の変更は、第１〜第３のカウンティングモード信号（Ｘ８、Ｘ４、Ｘ２）を初期に全部活性化させた後、順次非活性化させるように、図６のカウンティングモード信号生成部３００を構成することにより可能である。
コード信号（ＣＯＤＥ＜０：５＞）のアップデートにより、デジタル／アナログ変換部５００の抵抗値が変化し、アナログフィードバック電圧（ＶＦＢ）のレベルが変化する。
図２の比較部１００が、基準電圧（ＶＲＥＦ）とアナログフィードバック電圧（ＶＴＢ）とを比較して、比較結果信号（ＣＭＰＯＵＴ）を出力する。
制御部２００が、比較結果信号（ＣＭＰＯＵＴ）によってカウント増減信号（ＵＰＤＮ）を出力して、コード信号（ＣＯＤＥ＜０：５＞）値を増加又は減少させる過程を、５１２クロック（ＣＬＫ）の間繰返すことで、抵抗値調整が完了する。
なお、本発明の詳細な説明では具体的な実施形態について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施形態に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
従来の技術による半導体集積回路のドライバー抵抗値調整方法を示すグラフである。 本発明による半導体集積回路のドライバー抵抗値調整装置の構成を示すブロック図である。 図２の制御部の構成を示すブロック図である。 図３の基本カウンティング信号生成部の回路図である。 図３のアップデートクロック生成部の回路図である。 図２のカウンティングモード信号生成部の構成を示すブロック図である。 図２の多重モードカウンターの構成を示す回路図である。 本発明による半導体集積回路のドライバー抵抗値調整方法を示すグラフである。
符号の説明
１００ 比較部
２００ 制御部
２１０ バッファ
２２０ ９ビットカウンター
２３０ 制御ロジック回路部
２４０ 基本カウンティング信号生成部
２５０ アップデートクロック生成部
３００ カウンティングモード信号生成部
３１０ カウンティングモード判断部
３２０ 信号生成部
４００ 多重モードカウンター
４１０ カウンティング制御部
４２０ ６ビットカウンター
５００ デジタル／アナログ変換部

Claims (21)

  1. コード信号によりドライバー抵抗値が調整される半導体集積回路であって、
    カウンティング単位が既設定の周期で可変とされるように、複数のカウンティングモード信号を生成する制御手段と、
    カウント増減信号により、前記複数のカウンティングモード信号に応じて可変されたカウンティング単位に前記コード信号をカウンティングするカウンティング手段と、
    前記コード信号を変換した電圧と基準電圧とを比較して、前記カウント増減信号を生成する比較手段と
    を備えることを特徴とする、半導体集積回路のドライバー抵抗値調整装置。
  2. 前記制御手段は、
    調整イネーブル信号に応じて、前記カウンティング手段の動作区間及び動作周期を決定するための信号及びカウンティング信号を生成する制御部と、
    調整開始信号及び前記カウンティング信号を用いて、前記複数のカウンティングモード信号を生成するカウンティングモード信号生成部と
    を備えることを特徴とする、請求項１に記載の半導体集積回路のドライバー抵抗値調整装置。
  3. 前記制御部は、
    前記調整イネーブル信号によってクロックをカウントし、前記カウンティング信号として出力するカウンターと、
    前記カウンティング信号を用いて、前記カウンティング手段の動作区間及び動作周期を決定するための信号を生成する制御ロジック回路部と
    を備えることを特徴とする、請求項２に記載の半導体集積回路のドライバー抵抗値調整装置。
  4. 前記制御ロジック回路部は、
    前記カウンティング信号の第１及び第２の論理値を判断して、前記動作区間を決定する信号として基本カウンティング信号を生成する基本カウンティング信号生成部と、
    前記カウンティング信号の第３の論理値を判断して、前記動作周期を決定する信号としてアップデートクロックを生成するアップデートクロック生成部と
    を備えることを特徴とする、請求項３に記載の半導体集積回路のドライバー抵抗値調整装置。
  5. 前記基本カウンティング信号生成部は、
    前記カウンティング信号が前記第１の論理値と一致する場合、前記基本カウンティング信号の活性化を決定する活性化開始信号を出力する活性化開始判断部と、
    前記カウンティング信号が前記第２の論理値と一致する場合、前記基本カウンティング信号の非活性化を決定する活性化終了信号を出力する活性化終了判断部と、
    前記活性化開始信号及び前記活性化終了信号により、前記基本カウンティング信号を生成する信号駆動部と
    を備えることを特徴とする、請求項４に記載の半導体集積回路のドライバー抵抗値調整装置。
  6. 前記活性化開始判断部は、前記カウンティング信号の論理値が前記第１の論理値と一致する場合、出力段レベルが活性化される複数の論理素子を備えることを特徴とする、請求項５に記載の半導体集積回路のドライバー抵抗値調整装置。
  7. 前記活性化終了判断部は、前記カウンティング信号の論理値が前記第２の論理値と一致する場合、出力段レベルが活性化される複数の論理素子を備えることを特徴とする、請求項５に記載の半導体集積回路のドライバー抵抗値調整装置。
  8. 前記信号駆動部は、前記活性化開始信号により出力段レベルを電源レベルとし、前記活性化終了信号により前記出力段レベルを接地レベルとするように構成されることを特徴とする、請求項５に記載の半導体集積回路のドライバー抵抗値調整装置。
  9. 前記活性化開始信号の活性化による前記信号駆動部の出力信号レベルを、前記活性化終了信号の活性化時点まで維持させるためのラッチ部をさらに備えることを特徴とする、請求項５に記載の半導体集積回路のドライバー抵抗値調整装置。
  10. 前記アップデートクロック生成部は、前記カウンティング信号の一部ビットの論理値が前記第３の論理値と一致する場合、出力段レベルが活性化される複数の論理素子を備えることを特徴とする、請求項４に記載の半導体集積回路のドライバー抵抗値調整装置。
  11. 前記制御部は、前記比較手段の比較結果をバッファリングして、前記カウント増減信号として出力するバッファをさらに備えることを特徴とする、請求項３に記載の半導体集積回路のドライバー抵抗値調整装置。
  12. 前記カウンティング手段は、
    複数の制御信号の組合によって可変されたカウンティング単位に前記コード信号のカウンティング動作を行うカウンターと、
    前記複数のカウンティングモード信号に応じて、前記カウンターのカウンティング単位を制御するカウンティング制御部と
    を備えることを特徴とする、請求項１に記載の半導体集積回路のドライバー抵抗値調整装置。
  13. 前記カウンターは、前記複数の制御信号をキャリー入力として動作する複数のフリップフロップを備えることを特徴とする、請求項１２に記載の半導体集積回路のドライバー抵抗値調整装置。
  14. 前記複数の制御信号とは無関係に、前記複数のフリップフロップの最上位ビットを出力するフリップフロップの出力により動作する少なくとも一つのフリップフロップをさらに備えることを特徴とする、請求項１３に記載の半導体集積回路のドライバー抵抗値調整装置。
  15. 前記カウンターは、１単位、２単位、４単位及び８単位カウンティングが可能であるように構成されることを特徴とする、請求項１２に記載の半導体集積回路のドライバー抵抗値調整装置。
  16. 前記カウンターの１単位カウンティング動作時には、前記複数の制御信号の最後の桁数に対する演算を制御する第１の制御信号が活性化され、前記カウンターの２単位カウンティング動作時には、前記第１の制御信号が非活性化され、最後から１桁前の数に対する演算を制御する第２の制御信号が活性化され、前記カウンターの４単位カウンティング動作時には、前記第１及び第２の制御信号が非活性化され、最後から２桁前の数に対する演算を制御する第３の制御信号が活性化され、前記カウンターの８単位カウンティング動作時には、前記第１〜第３の制御信号が非活性化され、最後から３桁前の数に対する演算を制御する第４の制御信号が活性化されることを特徴とする、請求項１５に記載の半導体集積回路のドライバー抵抗値調整装置。
  17. 前記カウンティング制御部は、前記複数のカウンティングモード信号が制御信号として入力され、基本カウンティング信号又は前記カウンターから出力されたキャリーを前記複数の制御信号として出力する複数のマルチプレクサを備えることを特徴とする、請求項１２に記載の半導体集積回路のドライバー抵抗値調整装置。
  18. 前記カウンティング制御部は、
    第１の入力端子に前記基本カウンティング信号が入力され、第２の入力端子が接地され、制御端子に入力される第３のカウンティングモード信号に応じて第１の制御信号を出力する第１のマルチプレクサと、
    第１の入力端子に前記基本カウンティング信号が入力され、第２の入力端子が接地され、制御端子に入力される第２のカウンティングモード信号に応じて信号を出力する第２のマルチプレクサと、
    第１の入力端子に最下位ビットに該当するキャリーが入力され、第２の入力端子に前記第２のマルチプレクサの出力信号が入力され、制御端子に入力される前記第３のカウンティングモード信号に応じて第２の制御信号を出力する第３のマルチプレクサと、
    第１の入力端子に前記基本カウンティング信号が入力され、第２の入力端子が接地され、前記制御端子に入力される第１のカウンティングモード信号に応じて信号を出力する第４のマルチプレクサと、
    第１の入力端子に最下位ビットから１桁前のビットに該当するキャリーが入力され、第２の入力端子に前記第４のマルチプレクサの出力信号が入力され、制御端子に入力される前記第２のカウンティングモード信号に応じて第３の制御信号を出力する第５のマルチプレクサと、
    第１の入力端子に最下位ビットから２桁前のビットに該当するキャリーが入力され、第２の入力端子に前記基本カウンティング信号が入力され、制御端子に入力される前記第１のカウンティングモード信号に応じて第４の制御信号を出力する第６のマルチプレクサと
    を備えることを特徴とする、請求項１７に記載の半導体集積回路のドライバー抵抗値調整装置。
  19. 前記比較手段は、
    前記コード信号をアナログ電圧に変換するデジタル／アナログ変換部と、
    前記アナログ電圧と基準電圧とを比較して、前記カウント増減信号を生成する比較部と
    を備えることを特徴とする、請求項１に記載の半導体集積回路のドライバー抵抗値調整装置。
  20. 前記カウンティング手段が、８単位カウンティング、４単位カウンティング、２単位カウンティング及び１単位カウンティングの順に動作するように、前記複数のカウンティングモード信号を生成することを特徴とする、請求項１〜請求項１９の何れか１項に記載の半導体集積回路のドライバー抵抗値調整装置。
  21. 前記カウンティング手段が、全体ドライバー抵抗値調整時間のうち、所定の周期で８単位カウンティング、４単位カウンティング、２単位カウンティングを行った後、残りの周期は１単位カウンティングが繰返されるように、前記複数のカウンティングモード信号を生成することを特徴とする、 請求項１〜請求項１９の何れか１項に記載の半導体集積回路のドライバー抵抗値調整装置。
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