JP2005159702A - 半導体装置 - Google Patents

Abstract

【課題】 インタフェースバッファのインピーダンス合わせ込みの初期化サイクルを短縮でき、その後の微調整に際しても他の回路への影響を極力抑制する。
【解決手段】 半導体装置（１）は、インピーダンス調整データによって内部インピーダンスが調整されるインタフェースバッファ（１８ａ〜１８ｃ）と、前記インピーダンス調整データを生成するインピーダンス調整回路（３５）と有し、インピーダンス調整回路は所定のインピーダンス調整刻みによる２分探索比較動作によってインピーダンス調整データを初期的に生成してインタフェースバッファにセットする第１のインピーダンス調整モードと、インタフェースバッファにセットされたインピーダンス調整データを所定のインピーダンス調整刻みによる順次比較動作によって更新する第２のインピーダンス調整モードとを有する。
【選択図】 図１

Description

本発明は、半導体装置におけるインタフェースバッファの内部インピーダンスを調整する技術、更にはプログラマブルインピーダンス技術に関し、例えばＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）等の半導体装置におけるデータ出力バッファを伝送線のインピーダンスに整合させるプログラマブルインピーダンス技術に適用して有効な技術に関する。

半導体装置と外部とのデータの送受信を高速に行う場合、外部と接続されている配線の抵抗やインダクタンス、寄生容量に起因するある一定のインピーダンスによりデータ信号の反射が起こり、正常なデータの送受信ができなくなることがある。このデータの反射を解決するには、半導体装置内部と外部のインピーダンスを一致させればよい。ところが、半導体装置は原理的に動作電圧、温度、といった外部要因の変化によって内部のインピーダンスが容易に変化してしまうという特性をもつ。そこで、出力バッファのインピーダンスをリファレンス用の外付けインピーダンス（通常はユーザが設定した抵抗値）に対して初期的に合わせ込んだ後も、半導体装置内部のインピーダンスを動作電圧や温度変化に関わらず自動的に外部のインピーダンスに一致させるように動的制御を行なう。

特許文献１は、リード動作が連続しても上記内部インピーダンスの動的制御を可能として、プログラマブルインピーダンス回路によるインピーダンスの合わせ込み精度を向上させるものである。要するに、プッシュ・プル形態の出力バッファにおいて、出力動作時にオフ状態とされる出力トランジスタ側のインピーダンス調整データを更新し、これによって出力動作中にインピーダンスを更新しても出力動作に影響を与えない。

特開２００３−１９８３５７号公報（図４）

本発明者はプログラマブルインピーダンス回路による内部インピーダンスを合わせ込むための比較動作について検討した。これによれば、プッシュ・プル形態の出力バッファにおいて、出力端子に並列接続された多数の出力トランジスタの内から出力動作に用いるトランジスタの数を選択することによって出力インピーダンスを調整しようとするとき、出力動作に用いるトランジスタは複数ビットのインピーダンスコードの値によって選択する。このとき、複数ビットのインピーダンスコードを決めるのに、外付けインピーダンスとの比較を重み付けされた大きなインピーダンス刻みから行なう２分探索比較動作のような手法で行なう場合、また、外付けインピーダンスとの比較を重み付けされていないインピーダンス刻みで順次行なう順次比較動作のような手法で行なう場合が考えられる。

しかしながら、内部インピーダンスの合わせ込み動作は、パワーオンによる初期合わせ込みと、その後のアクティブ状態における更新動作があり、双方を２分探索比較動作で行なう場合には初期合わせ込みは速く行なうことができるが、更新動作では、インピーダンス調整刻みを一つ変更してもそれがインピーダンスの大きな刻みになる場合があり、これによってプログラマブルインピーダンス回路等に大きな電流が流れ、これが電源ノイズ等になって他回路の性能を悪化させる虞がある。これに対して、順次比較動作ではインピーダンス調整刻みを一つ変更してもそれはインピーダンスコードのＬＳＢ１ビット分にしか相当されず（重み付けされていない小さなインピーダンス調整刻みにしかならない）、インピーダンスの大きな変更は生じない。しかし、初期合わせ込みには多大の時間を要する。２分探索比較動作では２のべき乗で重み付けされた刻みでインピーダンス調整を行なうとき、最大でｎ回の比較動作を行なえば済むが、順次比較動作でこれを行なうと、２のｎ乗回比較動作を行なわなければならない。

本発明の目的はインタフェースバッファのインピーダンス合わせ込みの初期化サイクルを短くすることができ、しかも、初期化後のインピーダンスの変化に対する動的な合わせ込みに際しても他の回路への影響を極力抑制することができる半導体装置を提供することにある。

本発明の別の目的は、出力バッファのインピーダンス合わせ込み動作が出力バッファの出力動作に影響を与えないようにした半導体装置を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

〔１〕本発明に係る半導体装置は、インピーダンス調整データによって内部インピーダンスが調整されるインタフェースバッファと、前記インピーダンス調整データを生成するインピーダンス調整回路と有し、前記インピーダンス調整回路は所定のインピーダンス調整刻みによる２分探索比較動作によってインピーダンス調整データを生成してインタフェースバッファにセットする第１のインピーダンス調整モードと、インタフェースバッファにセットされたインピーダンス調整データを所定のインピーダンス調整刻みによる順次比較動作によって更新する第２のインピーダンス調整モードとを有する。

２分探索比較動作によってインタフェースバッファのインピーダンスを初期的に合わせ込むから、順次比較動作によって行なう場合に比べてインピーダンス合わせ込みの初期化サイクルを短縮することができる。初期化後のインピーダンスの変化に対する合わせ込みには順次比較動作を行なうから、これを２分探索比較動作で行なう場合に比べて電源系ノイズ等による他の回路への影響を極力抑制することができる。

本発明の具体的な形態として、前記第１のインピーダンス調整モードにおいて２分探索比較動作に用いるインピーダンス調整刻みは２のべき乗で重み付けされる。前記第２のインピーダンス調整モードにおいて順次比較動作に用いるインピーダンス調整刻みは重み付けされていない。

〔２〕インピーダンス調整刻みの観点による本発明の半導体装置は、インピーダンス調整データによって内部インピーダンスが調整されるインタフェースバッファと、前記インピーダンス調整データを生成するインピーダンス調整回路と有し、前記インピーダンス調整回路は所定のインピーダンス調整刻みによる順次比較動作によってインピーダンス調整データを生成してインタフェースバッファにセットする第１のインピーダンス調整モードと、インタフェースバッファにセットされたインピーダンス調整データを所定のインピーダンス調整刻みによる順次比較動作によって更新する第２のインピーダンス調整モードとを有し、前記第１のインピーダンス調整モードにおけるインピーダンス調整刻みと前記第２のインピーダンス調整モードにおけるインピーダンス調整刻みとは相違される。

インタフェースバッファのインピーダンスを初期的に合わせ込む時には相対的に大きなインピーダンス調整刻みを用い、初期化後のインピーダンスの変化に対する合わせ込みには相対的に小さなインピーダンス調整刻みを用いることにより、インピーダンス合わせ込みに対する初期化サイクルの短縮と、初期化後のインピーダンス微調整による他の回路への影響を抑制することの双方を満足することができる。

本発明の望ましい形態では、前記第２のインピーダンス調整モードにおけるインピーダンス調整刻みは前記第１のインピーダンス調整モードにおけるインピーダンス調整刻よりも小さな刻みである。

本発明の具体的な形態として、前記第１のインピーダンス調整モードにおけるインピーダンス調整刻みは複数段階の異なる刻みとされる。前記複数段階の異なる刻みのうち相対的に大きな刻みは先の順次比較動作で用いられ、相対的に小さな刻みは後の順次比較動作で用いられる。

〔３〕上記二つの観点による発明の具体的な形態として、前記インタフェースバッファは、その出力端子が半導体チップのパッド電極からパッケージの外部接続電極に至る出力バッファである。

同じく、前記インタフェースバッファは、その入力端子が半導体チップのパッド電極からパッケージの外部接続電極に至る入力バッファである。

同じく、前記インタフェースバッファは半導体チップのパッド電極に接続され、パッケージの外部接続電極に非接続とされる出力バッファ又は入力バッファである。当該出力バッファ及び入力バッファは、パッケージ配線に寄生する抵抗、容量、インダクタンスなどの遅延成分を模擬するパッケージ内ダミー配線を接続するダミーの出力バッファ及び入力バッファ等とされる。

上記二つの観点による発明の具体的な形態として、前記インタフェースバッファはセットされたインピーダンス調整データに応じて相互コンダクタンスが可変に制御されるプッシュ・プル回路を有する。

上記二つの観点による発明の具体的な形態として、第１のインピーダンス調整モードは、電源電圧印加によって開始され、所定時間経過によって終了される。このとき、第２のインピーダンス調整モードは、第１のインピーダンス調整モードが終了した後、同期クロックの所定複数サイクル毎に、更新すべきインピーダンス調整データを生成し、生成したインピーダンス調整データをインタフェースバッファにセットする。

〔４〕本発明の別の観点による半導体装置は、出力動作が第１のクロックに同期されインピーダンス調整データによって内部インピーダンスが調整される出力バッファと、第２のクロックに同期して前記インピーダンス調整データを生成するインピーダンス調整回路と有し、前記出力バッファはセットされたインピーダンス調整データによって出力動作時の相互コンダクタンスが可変に制御されるプッシュ・プル回路を有し、前記インピーダンス調整回路は前記プッシュ・プル回路におけるオフ状態の出力トランジスタを相互コンダクタンスの調整対象とし、調整対象に対するインピーダンス調整データのセットタイミングを前記第１のクロックに同期させる。

前記インピーダンス調整回路は前記プッシュ・プル回路におけるオフ状態の出力トランジスタを相互コンダクタンスの調整対象とすることにより、出力動作中に出力バッファのインピーダンスを変更しても、そのインピーダンス変更は出力動作に影響を与えない。さらに、調整対象に対するインピーダンス調整データのセットタイミングが前記第１のクロックに同期されるから、オフ状態の出力トランジスタを対象としてインピーダンス調整データを更新しているとき、途中で出力反転されてオフ状態の出力トランジスタが切替わるという事態を防止することが本質的に可能になる。

本発明の具体的な形態として、前記プッシュ・プル回路は、出力端子に並列接続されオン状態でハイレベルを出力する複数の第１出力トランジスタと、前記出力端子に並列されてオン状態でローレベルを出力する複数の第２出力トランジスタとから成り、第１出力トランジスタと第２出力トランジスタは夫々インピーダンス調整データに応じて出力動作時にオン状態にされる数が制御される。

このとき、前記インピーダンス調整回路は、出力バッファのインピーダンス調整データを初期的にセットした後、前記第２クロックの所定の複数サイクル毎に、更新すべきインピーダンス調整データを生成し、生成したインピーダンス調整データを第１クロックに同期して出力バッファにセットする。望ましい形態では、前記生成したインピーダンス調整データを第１クロックに同期して出力バッファにセットするタイミングは前記第１クロックが規定する出力動作サイクル期間内とされる。

更に具体的な形態として、前記インピーダンス調整回路は、外付け抵抗素子に接続されて所定の分圧ノードが形成される抵抗分圧回路を有し、前記所定の分圧ノードの分圧レベルに基づいてインピーダンス調整データを生成する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、インタフェースバッファのインピーダンス合わせ込みの初期化サイクルを短くすることができ、しかも、初期化後のインピーダンスの変化に対する動的な合わせ込みに際しても他の回路への影響を極力抑制することができる。

出力バッファのインピーダンス合わせ込み動作が出力バッファの出力動作に影響を与えないようにすることができる。

図１には本発明に係る半導体装置の一例であるＳＲＡＭをインピーダンスマッチングの構成を主体に示す。

特に制限されないが、ＳＲＡＭ１は、半導体チップ（ペレット）としてのＳＲＡＭチップ２と、ＳＲＡＭチップ２に結合される実装用回路部（以下パッケージとも称する）３とから成る。ＳＲＡＭチップ２は、例えばＣＭＯＳ集積回路製造技術などによって単結晶シリコンのような１個の半導体基板に形成される。特に制限されないが、パッケージ３はフェースダウン実装のための構成を有し、例えばフリップチップの再配置配線層及びフリップチップを搭載する多層配線基板等によって構成される。ＳＲＡＭチップ２は外部端子として代表的に示された複数のパッド電極５Ｆ、５Ｇ〜５Ｉを有する。パッケージ３は、ＳＲＡＭ１を実装基板（図示せず）に実装するための複数の実装用端子として代表的に示された外部接続端子（実装用端子）６Ｆ、６Ｇ〜６Ｉを有する。パッド電極５Ｇ〜５Ｉはパッケージ３の配線を介して外部接続端子６Ｇ〜６Ｉに接続され、外部接続端子６Ｇはデータ出力端子、外部接続端子６〜６Ｉはデータ出力端子とされる。外部接続端子６Ｇ〜６Ｉは代表的に示されたデータ信号線ＬＮ１〜ＬＮ３を介してマイクロプロセッサ９のデータ入力端子に結合される。

ＳＲＡＭチップ２には外部出力バッファとして代表的に３個のデータ出力バッファ１８ａ〜１８ｃが示される。データ出力バッファ１８ａ〜１８ｃの出力端子は前記パッド電極５Ｇ〜５Ｉに接続される。前記データ出力バッファ１８ａ〜１８ｃは、インピーダンス調整データＣＤＡＴに応じて内部インピーダンスが調整可能にされる。内部インピーダンスとは出力側から見たインピーダンス、即ち出力インピーダンスを意味する。前記インピーダンス調整データＣＤＡＴはインピーダンス調整回路（ＩＣＴＲ）３５が生成する。インピーダンス調整データＣＤＡＴは外部接続端子６Ｆに接続された外付け抵抗素子３６の抵抗値などに基づいて決定される。例えばデータ信号線ＬＮ１〜ＬＮ３の伝送線インピーダンスもしくは特性インピーダンスがＲＱ／Ｎのとき、外付け抵抗素子３６の抵抗値をＲＱに設定することにより、データ出力バッファ１８ａ〜１８ｃの内部インピーダンスがＲＱ／Ｎになるようにされている。

図２には上記ＳＲＡＭの全体が詳細に示される。ＳＲＡＭチップ２は外部端子として代表的に示された複数のパッド電極５Ａ〜５Ｇを有する。パッケージ３は、ＳＲＡＭ１を実装基板（図示せず）に実装するための複数の実装用端子としての外部接続端子（実装用端子）６Ａ〜６Ｇを有する。パッド電極５Ａ〜５Ｇはパッケージ３の配線を介して外部接続端子６Ａ〜６Ｇに接続する。外部接続端子６Ａ〜６Ｇに夫々示されたＡＤは入力アドレス信号、ＤＴは書き込みデータ、Ｋ，／Ｋは内部動作用クロック、Ｃはデータ出力用クロック、ＺＱは外付け抵抗接続端子、ＱＤは読み出しデータを意味する。尚、記号／はそれが付された信号が反転信号であることを意味する。

ＳＲＡＭチップ２には代表的に一つのスタティックメモリセル（ＭＣ）８が示され、その選択端子がワード線ＷＬに、データ入出力端子は相補ビット線ＢＬ，／ＢＬに接続される。実際は多数のメモリセルがマトリクス配置されてメモリセルアレイを構成している。ワード線ＷＬはアドレスデコーダ（ＤＥＣ）１０により選択される。アドレス信号ＡＤは端子６Ａよりバッファ７Ａに入力され、クロックＫ，／Ｋに同期してアドレスラッチ（ＡＬ）１１Ａ，１１Ｂ，１１Ｃにラッチされ、セレクタ（ＳＥＬ）１２で選択されてアドレスデコーダ１０に入力されてデコードされる。アドレスラッチ１１Ｃはバーストアクセスに利用するプリセット付きのアドレスカウンタ機能を有する。相補ビット線ＢＬ，／ＢＬにはセンスアンプ（ＳＡ）とライトアンプ（ＷＡ）を有するアンプ回路１３が接続される。書き込みデータＤＴは端子６Ｂよりバッファ７Ｂに入力され、クロックＫ，／Ｋに同期してデータラッチ（ＤＬ）１４Ａ，１４Ｂにラッチされ、アンプ回路１３に入力され、そのライトアンプが書込みデータにしたがって相補ビット線ＢＬ，／ＢＬを駆動する。メモリセル８から相補ビット線ＢＬ，／ＢＬに読み出されたデータはアンプ回路１３のセンスアンプで増幅され、データラッチ１５を介してセレクタ１６で選択され、データラッチ（ＤＬ）１７Ａ，１７Ｂ、データ出力バッファ１８を介して端子６Ｇから出力される。データ出力バッファ１８は前記データ出力バッファ１８ａ〜１８ｃ等のデータ出力バッファを総称する。直前に書き込まれたデータに対する読み出しアクセスの指示が有ったときは、データラッチ１４Ｂの出力をセレクタ１６で選択して外部に出力する。７Ｃ〜７Ｅはクロックバッファである。遅延ループロック（ＤＬＬ）回路２０は端子６Ｇからのデータ出力タイミングをクロックＣに同期させるためにクロックＣを所定の複数サイクル遅延させたクロック（遅延クロックとも称する）Ｃｄを生成する。遅延クロックはバーストコントローラ（ＢＣＴＲ）２１を介してデータラッチ１７Ｂのラッチタイミングを制御して、データ出力タイミングを決定する。インピーダンス調整回路（ＩＣＴＲ）２３は端子６Ｆに接続される外付け抵抗３６の抵抗値に従って出力バッファ１８のインピーダンスを制御するインピーダンス調整データ（インピーダンスコード）を生成する。インピーダンス調整データはデータラッチ２４Ａ，２４Ｂを介して複数ビットの出力バッファ１８回路に供給され、その出力インピーダンスが制御される。出力インピーダンスの制御はプッシュ・プル出力回路のオン抵抗の制御として行なう。データフィードバック回路（ＤＦＢ）２５はデータラッチ１７Ｂの出力レベルを参照し、出力動作とは逆極性側の出力トランジスタのオン抵抗の設定を行なうようにする。出力動作と同じ極性側の出力トランジスタのオン抵抗の設定を出力動作に並行して行なわないので、オン抵抗の設定変更動作中に出力レベルが不所望に変動する虞を未然に防止することができる。出力バッファ１８回路に対する出力インピーダンスの制御は端子６Ｇが接続されるデータ伝送経路の特性インピーダンスとのインピーダンスマッチングを行なうためである。図２において２６はデータ出力回路を構成する。

図３にはデータ出力バッファ１８ａの一例が示される。データ出力バッファ１８ａはプリバッファ３３、３４及び出力部３１を有する。前記出力部３１は、インピーダンス調整データＣＤＡＴ（ＣＤＡＴｐ，ＣＤＡＴｎ）に応じて出力動作時の相互コンダクタンスが可変に制御されるプッシュ・プル回路とされ、例えば、前記出力端子５Ｇに並列接続されオン状態でハイレベルを出力する複数のｐチャンネル型のＭＯＳトランジスタ（第１出力ＭＯＳトランジスタ）Ｑ１と、前記出力端子５Ｇに並列されてオン状態でローレベルを出力する複数のｎチャンネル型のＭＯＳトランジスタ（第２出力ＭＯＳトランジスタ）Ｑ２とから成る。以下、ｐチャンネル型ＭＯＳトランジスタをＰＭＯＳ、ｎチャンネル型ＭＯＳトランジスタをＮＭＯＳとも記す。

前記インピーダンス調整データＣＤＡＴはＣＤＡＴｐとＣＤＡＴｎから成る。ｐチャンネル型ＭＯＳトランジスタ用のインピーダンス調整データＣＤＡＴｐは第１出力ＭＯＳトランジスタＱ１用とされ、ｎチャンネル型ＭＯＳトランジスタ用のインピーダンス調整データＣＤＡＴｎは第２出力ＭＯＳトランジスタＱ２用とされ、前記インピーダンス調整データＣＤＡＴｐはプリバッファ３３に、前記インピーダンス調整データＣＤＡＴｎはプリバッファ３４に供給される。プリバッファ３３はインピーダンス調整データＣＤＡＴｐのビット数に応ずる個数のナンドゲートＮＡＮＤと１個のインバータＩＶａを有する。ナンドゲートＮＡＮＤの一方の入力端子にはインピーダンス調整データＣＤＡＴｐの対応ビットが個別に供給され、他方の入力端子にはリードデータＲＤが共通に供給される。プリバッファ３４はインピーダンス調整データＣＤＡＴｎのビット数に応ずる個数のノアゲートＮＯＲと１個のインバータＩＶｂを有する。ノアゲートＮＯＲの一方の入力端子にはインピーダンス調整データＣＤＡＴｎの対応ビットが個別に供給され、他方の入力端子にはリードデータＲＤが共通に供給される。これにより、ＲＤ＝“１”によるハイレベル出力動作ではナンドゲートＮＡＮＤの出力を受けてオン状態にされる第１出力ＭＯＳトランジスタＱ１の個数はインピーダンス調整データＣＤＡＴｐの論理値“１”のビット数に応ずる個数とされる。また、ＲＤ＝“０”によるローレベル出力動作ではノアゲートＮＯＲの出力を受けてオン状態にされる第２出力ＭＯＳトランジスタＱ２の個数はインピーダンス調整データＣＤＡＴｎの論理値“０”のビット数に応ずる個数とされる。出力動作時にオン状態にされるＭＯＳトランジスタの数に応じて出力部３１のオン抵抗が決まる。以下、インピーダンス調整回路について詳述する。

図４にはインピーダンス調整回路３５のブロック図が示される。インピーダンス調整回路３５は、レプリカ回路４０、２分探索比較回路４１、順次比較回路４２及び制御回路４３を有する。レプリカ回路４０は外付け抵抗３６と一緒に抵抗分圧回路等を構成し、２分探索比較回路４１又は順次比較回路４２の制御によってインピーダンス調整データＣＤＡＴｐ，ＣＤＡＴｎを生成する。２分探索比較回路４１又は順次比較回路４２の何れを用いるかは切り換え信号４４によって制御回路４３から指示される。制御回路４３はパワーオン直後は２分探索比較回路４１の動作を指示し、２分探索比較動作によってインピーダンス調整データＣＤＡＴｐ，ＣＤＡＴｎを初期的に生成し、生成したインピーダンス調整データＣＤＡＴｐ，ＣＤＡＴｎを出力回路２６にセットする。その後、制御回路４３は順次比較回路４２の動作を指示し、逐次比較動作によって、出力回路２６にセットされインピーダンス調整データＣＤＡＴｐ，ＣＤＡＴｎを更新する。更新動作は端子５Ｃから供給されるクロック信号Ｋの複数サイクル毎に行なわれる。

図５にはレプリカ回路４０の一例が示される。レプリカ回路４０はレプリカＭＯＳ回路５０として２個のレプリカＰＭＯＳ回路５１、５２と１個のレプリカＮＭＯＳ回路５３を有する。レプリカＭＯＳ回路５０の具体例は図６に示され、レプリカＰＭＯＳ回路５１、５２は図３の出力部３１における複数のｐチャンネル型ＭＯＳトランジスタ１Ｑの回路を複数個のｐチャンネル型ＭＯＳトランジスタＱ１ｄで模擬する回路とされる。ＭＯＳトランジスタＱ１に対するＭＯＳトランジスタＱ１ｄのサイズ比は所定の定数倍とされる。同じくレプリカＮＭＯＳ回路５３は図３の出力部３１における複数のｎチャンネル型ＭＯＳトランジスタＱ２の回路を複数個のｎチャンネル型ＭＯＳトランジスタＱ２ｄで模擬する回路とされる。ＭＯＳトランジスタＱ２に対するＭＯＳトランジスタＱ２ｄのサイズ比も上記所定の定数倍とされる。

図６から明らかなように、電源電圧ＶＤＤからレプリカＰＭＯＳ回路５１、端子５Ｆ，６Ｆ、外付け抵抗素子３６を介して回路の接地電圧ＶＳＳに至る経路は所定の分圧ノードＮｖｄを有する抵抗分圧回路とみなされる。図５のように、分圧ノードＮｖｄに接続された電圧比較器５５は分圧ノードＮｖｄのレベルを参照電位ＶＤＤ／２と比較する。比較結果はレジスタ５６に格納される。２分探索比較回路４１又は順次比較回路４２はインピーダンス調整データの生成手順に従って生成すべきインピーダンス調整データＣＤＡＴｐを出力すると、それによってレプリカＰＭＯＳ回路５１のオン抵抗が決まることにより、分圧ノードＮｖｄのレベルが決定し、比較結果より分圧ノードのレベルがＶＤＤ／２よりも高ければ当該インピーダンス調整データの生成対象ビットを論理値“０”、低ければ論理値“１”に設定する。インピーダンス調整データの生成対象ビットを変えながら上記動作を複数回繰返すことによってインピーダンス調整データＣＤＡＴｐを生成する。インピーダンス調整データＣＤＡＴｐの全ビットが生成されるに従って比較結果はＶＤＤ／２に収束していく。２分探索比較回路４１による２分探索比較動作はインピーダンス調整データＣＤＡＴｐの初期的生成に用いる。この場合には、インピーダンスの調整刻みを２のべき乗で重み付けするようにされる。最初は最も大きな重みの調整刻みでインピーダンス調整データＣＤＡＴｐの対象ビットを決定し、次はその半分の重みの調整刻みでインピーダンス調整データＣＤＡＴｐの対象ビットを決定し、その次は１／４の重みの調整刻みでインピーダンス調整データＣＤＡＴｐの対象ビットを決定するという手順で、順次インピーダンス調整データＣＤＡＴｐの最下位ビットまでの値を決定する。順次比較回路４２による比較動作では例えば既に生成されたインピーダンス調整データＣＤＡＴｐを用いてレプリカＰＭＯＳ回路５１のオン抵抗を設定したときの分圧ノードＮｖｄの電圧比較結果に基づいて、インピーダンス調整データＣＤＡＴｐの最下位ビットの値から操作して、分圧ノードＮｖｄのレベルをＶＤＤ／２に収束させるように、インピーダンス調整データＣＤＡＴｐの更新を行なう。尚、電圧変換回路５７は、２分探索比較回路４１及び順次比較回路４２が内部動作電圧で動作する関係上、インピーダンス調整データＣＤＡＴｐの電圧レベルを外部電圧レベルに変換してレプリカＰＭＯＳ回路５１に与えるために設けられている。

インピーダンス調整データＣＤＡＴｎの生成にはレプリカＰＭＯＳ回路５２とレプリカＮＭＯＳ回路５３とによる分圧ノードＮｖｄｎのレベルを電圧比較器５８で参照電位ＶＤＤ／２と比較する。比較結果はレジスタ５９に格納する。ｎＭＯＳ用のインピーダンス調整データＣＤＡＴｎを生成する場合には、ｐＭＯＳの場合とは逆に、比較結果より分圧ノードのレベルがＶＤＤ／２よりも高ければ当該インピーダンス調整データの生成対象ビットを論理値“１”、低ければ論理値“０”に設定する。２分探索比較回路４１又は順次比較回路４２によるインピーダンス調整データＣＤＡＴｎの生成手順はインピーダンス調整データＣＤＡＴｐの生成手順と同様である。但し、レプリカＰＭＯＳ回路５２のオン抵抗はインピーダンス調整データＣＤＡＴｐによって決定されるから、インピーダンス調整データＣＤＡＴｐが初期的に決定された後にインピーダンス調整データＣＤＡＴｎを生成するのが望ましい。６０はインピーダンス調整データＣＤＡＴｎに対する電圧変換回路である。

インピーダンス調整データＣＤＡＴｐによってにレプリカＰＭＯＳ回路５１の抵抗値を決定し、分圧電圧に対する電圧比較回路５５による比較動作を経て、比較結果をレジスタ５６にラッチする動作サイクルは内部動作クロックとされるクロックＫの３２分周クロックＫ３２のサイクルに同期される。要するにその比較動作サイクルはクロックＫの３２サイクル毎とされる。

図７にはインピーダンス調整データＣＤＡＴの調整動作タイミング波形が示される。パワーオンの直後は切り換え信号４４により２分探索比較回路４１による２分探索比較動作が選択され、インピーダンス調整データＣＤＡＴｐ、ＣＤＡＴｎが初期的に生成される。その後、切り換え信号４４により順次比較回路４２による順次比較動作が選択され、温度などの変化によって分圧ノードＮｖｄ、Ｎｖｄｎのレベルが変動したとき、それに追従してインピーダンス調整データＣＤＡＴｐ、ＣＤＡＴｎが更新される。インピーダンス調整データの更新は順次比較動作で行なわれるから、２分探索比較動作に比べてその動作による分圧ノードＮｖｄ、Ｎｖｄｎのレベル変動は小さく保たれる。インピーダンス調整データの更新も初期設定と同じく２分探索比較動作によって行なう場合には図８Ａの比較例に示されるように分圧ノードＮｖｄ、Ｎｖｄｎには初期設定の場合と同じく比較的大きなレベル変動を生ずる場合がある。図８Ｂの比較例のようにインピーダンス調整データの更新も初期設定も共に順次比較動作で行なう場合には初期的生成に長時間を要することになる。例えばインピーダンス調整データＣＤＡＴｐのビット数を９ビット、インピーダンス調整データＣＤＡＴｐで制御される９個のＭＯＳトランジスタＱｄ１のサイズが等しいとすると、順次比較動作でインピーダンス調整データＣＤＡＴｐを初期的に生成するには２の９乗回の比較判定動作を繰り返すことを要する。２分探索比較動作の場合には比較判定動作を９回繰り返えせば済む。

図９にはスタートシーケンスの詳細が例示される。ここでは、ＰＭＯＳ側のインピーダンス調整データを９ビットとし、それに必要な全ビットの２分探索比較による比較動作サイクルはクロックＫの２８８サイクル分とされる。ＰＭＯＳ側の比較モード切り換え信号は少なくとも２８８サイクル２分探索比較モードを指示し、その後、順次比較モードを指示する。ＮＭＯＳ側のインピーダンス調整データを１９ビットとし、それに必要な全ビットの２分探索比較による比較動作サイクルはクロックＫの６０８サイクル分とされる。ＮＭＯＳ側の比較モード切り換え信号は少なくとも６０８サイクル２分探索比較モードを指示し、その後、順次比較モードを指示する。初期サイクルは少なくともクロックＫの６０８サイクルを維持すればよい。図9の例では１０２４サイクルとされる。

図１０には出力回路２６の詳細が例示される。前記データフィードバック回路２５は２個のＲＳ（リセット・セット）フリップフロップ２５ｐ、２５ｎを有し、ＲＳフリップフロップ２５ｐのセット端子にはリードデータＲＤの反転データが入力され、リードデータＲＤがローレベルのときセット状態（アップデータクロックＵＤＣｐ＝１）にされ、ｐＭＯＳ用のインピーダンス調整データＣＤＡＴｐをデータラッチ２４Ｂｐにラッチして、出力バッファ１８がローレベル出力を行なうときにオフ状態にされているｐＭＯＳトランジスタのためのインピーダンス調整データが更新可能にされる。また、ＲＳフリップフロップ２５ｎのセット端子にはリードデータＲＤが入力され、リードデータＲＤがハイレベルのときセット状態（アップデータクロックＵＤＣｎ＝１）にされ、ｎＭＯＳ用のインピーダンス調整データＣＤＡＴｎをデータラッチ２４Ｂｎにラッチして、出力バッファ１８がハイレベル出力を行なうときにオフ状態にされているｎＭＯＳトランジスタのためのインピーダンス調整データが更新可能にされる。リセット端子には制御回路４３からリセット信号ＲＥＳが与えられる。リセット信号ＲＥＳはクロックＫの３２サイクル分周信号のハイレベル信号とされる。フラグ信号ＦＬＧはハイレベルによってインピーダンス調整をイネーブルにするための制御信号とされる。

前記インピーダンス調整回路３５は前記プッシュ・プル回路におけるオフ状態の出力トランジスタを相互コンダクタンスの調整対象とすることにより、出力動作中に出力バッファのインピーダンスを変更しても、そのインピーダンス変更は出力動作に影響を与えない。

図１１にはインピーダンス調整データの更新タイミングを規定する回路例が示される。インピーダンス調整回路３５においてインピーダンス調整データＣＤＡＴ、フラグ信号ＦＬＧ及びリセット信号ＲＥＳは内部動作クロックＫに同期して生成される。インピーダンス調整回路３５で生成された前記フラグ信号ＦＬＧ及びリセット信号ＲＥＳはデータ出力動作用のクロックＣｄ（ＤＬＬ回路２０によって複数サイクル遅延されたクロック）に同期してラッチ回路６０Ａ，６０Ｂにラッチされる。インピーダンス調整データＣＤＡＴはクロックＫを３２分周した３２分周クロックＫ３２に同期してラッチ回路６１でラッチされる。ラッチ回路６１から出力されるインピーダンス調整データＣＤＡＴ〔３２〕は、ラッチ回路６０Ｂから出力されるクロックＣｄ同期のリセット信号ＲＥＳがローレベルに変化されるのに同期してラッチ回路６０Ｃにラッチされる。ＣＤＡＴ〔ＲＥＳ〕はラッチ回路６０Ｃから出力されるインピーダンス調整データである。

図１２にはラッチされたインピーダンス調整データによる出力回路のアップデートタイミングが示される。インピーダンス調整回路３５は３２分周クロックＫ（３２）のサイクルに同期してインピーダンス調整データ生成のための比較動作を行ない、そのサイクル毎にラッチ回路６１のインピーダンス調整データＣＤＡＴは更新可能にされる。インピーダンス調整回路３５は３２分周クロックＫ３２のあるサイクルで比較動作によりインピーダンス調整データＣＤＡＴとしてコードＸＸＸの生成行なっているとき、時刻Ｔ０から開始する次のサイクルでは新たな比較動作によってインピーダンス調整データＣＤＡＴはコードＹＹＹに更新されるとする。時刻Ｔ０で３２分周クロックＫ３２のサイクルが変わると、その直後にクロックＣに同期してリセット信号ＲＥＳがローレベルに変化され、ＲＳフリップフロップ２５ｐ、２５ｎのリセット状態が解除される。このリセット状態解除のタイミングはクロックＣ同期であり、このときリードデータＲＤもクロックＣ同期で変化されることになる。したがって、リセット解除後はリードデータの論理値に従ってアップデートクロックＵＤＣｐ、ＵＤＣｎがローレベルからハイレベルに変化されてラッチ回路２４Ｂｐ，２４Ｂｎのインピーダンス調整データＣＤＡＴｐ、ＣＤＡＴｎがアップデートされることになる。インピーダンス調整データＣＤＡＴｐ、ＣＤＡＴｎのアップデートが可能になるタイミングはクロックＣ同期のリセット解除タイミング（Ｔ１）に同期する。このリセット解除タイミング（Ｔ１）はクロックＣ同期のリードデータ変化タイミングに同期しているから、インピーダンス調整データＣＤＡＴｐ、ＣＤＡＴｎのアップデート中にリードデータが切り換わることはない。このように、調整対象に対するインピーダンス調整データのアップデートタイミングがクロックＣに同期されるから、オフ状態の出力トランジスタを対象としてインピーダンス調整データのアップデート行なっているとき、途中でリードデータの出力反転によりオフ状態の出力トランジスタが切り換わるという事態を生ずることはない。

これに対し、図１３の比較例のように、リセット信号ＲＥＳが３２分周クロックＫ３２に同期する場合には、インピーダンス調整データＣＤＡＴｐ、ＣＤＡＴｎのアップデートが可能になるタイミングはクロックＫ同期のリセット解除タイミングに同期し、クロックＣ同期のリードデータ変化タイミングには同期しなくなるから、インピーダンス調整データＣＤＡＴｐ、ＣＤＡＴｎのアップデート中にリードデータが切り換わる虞がある。図１２ではリードデータＲＤの切り換わり目でインピーダンス調整データＣＤＡＴｐのアップデートが行なわれ、出力動作中のトランジスタのオン抵抗が変化されることによってリードデータの出力が一時的に不安定になって不所望に論理値反転を生ずる虞がある。

図１４には図９の初期サイクルにおけるインピーダンス調整データの生成フローが例示される。制御回路４３がパワーオンを検出すると（Ｓ１）、２分探索比較モードを指示し（Ｓ２）、これを受けて２分探索比較回路４１は出力バッファ１８のＰＭＯＳＱ１側のインピーダンス調整データ（インピーダンスコード）ＣＤＡＴｐの対象ビットの値（インピーダンスマッチコード＝ＩＭコード）を設定する（Ｓ３）。この処理Ｓ３ではインピーダンス調整データＣＤＡＴｐのＭＳＢ側から順に値を決定していく。ＰＭＯＳＱ１のサイズが等しくされている場合には１回の処理対象とされるＩＭコードはＬＳＢ側を除いて複数ビットとされる。このとき、出力バッファ１８のＮＭＯＳＱ２に対しては最大のインピーダンスを仮に設定しておく。設定された対象ビットの値（ＩＭコード）によって分圧点Ｎｖｄに得られる電位とリファレンス電位（ＶＤＤ／２）とを電圧比較器５５で比較し、比較結果に応じて対象ビットの値（ＩＭコード）を決定する（Ｓ４）。ステップＳ３とＳ４の処理を繰返してインピーダンス調整データＣＤＡＴｐの全てのビットに対して値を決定した後、制御回路４３は出力バッファ１８のＰＭＯＳＱ１側の電圧比較モードの切替処理を行ない（Ｓ５）、出力バッファ１８のＰＭＯＳＱ１側の電圧比較モードを順次比較モードに切り換える（Ｓ６）。

出力バッファ１８のＮＭＯＳＱ２側の電圧比較モードは２分探索比較モードを維持する。出力バッファ１８のＮＭＯＳＱ２側に対して、２分探索比較回路４１は出力バッファ１８のＮＭＯＳＱ２側のインピーダンス調整データＣＤＡＴｎの対象ビットの値（ＩＭコード）を設定する（Ｓ７）。この処理Ｓ７ではインピーダンス調整データＣＤＡＴｎのＭＳＢから順に値を決定していく。このとき、出力バッファ１８のＮＭＯＳＱ２に対しては先に決定されたインピーダンス調整データＣＤＡＴｐが与えられている。設定された対象ビットの値によって分圧点Ｎｖｄｎに得られる電位とリファレンス電位（ＶＤＤ／２）とを電圧比較器５８で比較し、比較結果に応じて対象ビットの値を決定する（Ｓ８）。ステップＳ７とＳ８の処理を繰返してインピーダンス調整データＣＤＡＴｎの全てのビットに対して値が決定される。この後、出力バッファ１８のＮＭＯＳＱ２側の電圧比較モードが順次比較モードへの切り換えが指示さ（Ｓ９）、出力バッファ１８のＮＭＯＳＱ２側の電圧比較モードも順次比較モードに切り換える（Ｓ６）。

この段階でインピーダンス調整データは既に初期的に取得されている。順次比較モードが指示されると、順次比較回路４２は既に生成されているインピーダンス調整データのＬＳＢをＩＭコードとし（Ｓ１０）、設定されたＩＭコードによる分圧電位とリファレンス電位（ＶＤＤ／２）とを電圧比較器５５で比較し、比較結果に応じて対象のＩＭコードの値を決定する（Ｓ１１）。ステップＳ１０、Ｓ１１の処理を電圧比較動作が一致点に収束するまで必要回数行なっていく。これによって、動的に逐次更新されたインピーダンス調整データが取得される（Ｓ１２）。この後、ＳＲＡＭ１はチップイネーブルによってリード・ライト可能にされる。

図９の例では初期サイクルにおいて順次比較モードでインピーダンス調整データを動的に補正しており、ＳＲＡＭ１がチップイネーブルになった直後においても、環境に即応したインピーダンス調整データにてインピーダンスマッチングされた出力バッファ１８を用いてリードデータの出力を行なうことができる。尚、リセット期間中に急激な環境変化が全く予想されない場合には、パワーオンによる初期サイクルで順次比較モードによる補正を行なわなくても特に問題はない。

図１５にはＳＲＡＭ１のパワーオンリセット解除後におけるインピーダンス調整データのアップデート処理フローが例示される。制御回路４３は３２分周クロックＫ３２に同期する利接地信号ＲＥＳのリセットの解除期間を検出すると（Ｓ２１）、出力バッファ１８の出力状態がハイインピーダンス状態（出力ディスエーブル状態）か否かを判定する（Ｓ２２）。

ハイインピーダンス状態でないときは、リードデータ（内部データ）が論理値“０”であるか否かを判定する（Ｓ２３）。リードデータが“０”でないときは出力バッファ１８のＮＭＯＳＱ２がオフ状態にされているとき（Ｓ２４）、レジスタ２４Ｂｎがラッチ動作を行なって（Ｓ２５）、ＮＭＯＳＱ２に伝達されるインピーダンス調整データＣＤＡＴｎがアップデートされる（Ｓ２６）。ステップＳ２３においてリードデータが“０”であるときは出力バッファ１８のＰＭＯＳＱ１がオフ状態にされているとき（Ｓ２７）、レジスタ２４Ｂｐがラッチ動作を行なって（Ｓ２８）、ＰＭＯＳＱ１に伝達されるインピーダンス調整データＣＤＡＴｐがアップデートされる（Ｓ２９）。

前記ステップＳ２６の後、リードデータの切り換え判定（Ｓ３０）によりデータ論理値が“１”から“０”に切り換わったときは前記ステップＳ２７に進み、ステップＳ３０により切り換わりが無いときはＰＭＯＳＱ１側のインピーダンス調整データＣＤＡＴｐのレジスタ２４Ｂｐへの伝達を行なわない。

前記ステップＳ２９の後、リードデータの切り換え判定（Ｓ３２）によりデータ論理値が“０”から“１”に切り換わったときは前記ステップＳ２４に進み、ステップＳ３２により切り換わりが無いときはＮＭＯＳＱ２側のインピーダンス調整データＣＤＡＴｎのレジスタ２４Ｂｎへの伝達を行なわない。ステップＳ３０、Ｓ３２の判定動作では、２度目以降のデータ切り換わりでは判定結果を“ＮＯ”に強制し、リセット解除期間にインピーダンス調整データが何回もアップデートされることのないようにされる。無駄な電力消費を削減でき、ノイズの発生抑制にも資することができる。

前記ステップＳ２２の判定で出力状態がハイインピーダンス状態を判定したときは、出力バッファ１８のＰＭＯＳＱ１とＮＭＯＳＱ２の双方がオフ状態にされているので（Ｓ３４）、レジスタ２４Ｂｐと２４Ｂｎの双方がラッチ動作を行なって（Ｓ３５）、ＰＭＯＳＱ１に伝達されるインピーダンス調整データＣＤＡＴｐとＮＭＯＳＱ２に伝達されるインピーダンス調整データＣＤＡＴｎの双方がアップデートされる（Ｓ３６）。

リセット期間がオンになった後は再度リセット解除期間の到来を待って上記と同じ処理を繰返す。インピーダンス調整データのアップデート処理はリセット信号ＲＥＳによるリセット解除期間毎に毎回行なわれる。

図１６にはレプリカＰＭＯＳ回路の別の例が示される。図に示されるようにＰＭＯＳＱ１ｄのトランジスタサイズ（ゲート幅）を２のべき乗で重み付けしてもよい。レプリカＮＭＯＳＱ２ｄも同様に重み付けすればよい。当然出力バッファの出力部を構成するＰＭＯＳＱ１、ＮＭＯＳＱ２も同様の重み付けが施される。

図１７にはアップデートと共に初期的なインピーダンス調整動作も順次比較動作を行なうようにしたインピーダンス調整回路３５の例が示される。図５との相違点は、インピーダンス調整刻み（ステップ幅）を大きくした順次比較回路７０とインピーダンス調整刻みを小さくした順次比較回路７１を採用し、前者を初期的なインピーダンス調整動作の前半に用い、後者をインピーダンス調整データの初期的生成の後半とアップデートに用いるようにした点である。その他の構成が図５と同様であるからその詳細な説明は省略する。図１８には図１７のインピーダンス調整回路３５によるインピーダンス調整データの調整動作タイミング波形が示される。

図１９にはアップデートと共に初期的なインピーダンス調整動作も順次比較動作を行なうようにしたインピーダンス調整回路３５の別の例が示される。図１７との相違点は、インピーダンス調整刻み（ステップ幅）を大きくした順次比較回路７０とインピーダンス調整刻みを小さくした順次比較回路７１の他に、インピーダンス調整刻みを中ぐらいにした順次比較回路７２を採用し、順次ステップ幅を切り換えて大きなものから順に用いるようにした点である。その他の構成が図１７と同様であるからその詳細な説明は省略する。図２０には図１９のインピーダンス調整回路３５によるインピーダンス調整データの調整動作タイミング波形が示される。

図２１にはインピーダンス調整回路３５を入力バッファ８０に適用した例が示される。この場合、レプリカ回路４０は入力バッファ８０の入力トランジスタを模擬するように構成される。

図２２にはインピーダンス調整回路３５をデータ出力バッファ１８、クロック出力バッファ８１、及びＤＬＬ回路の出力バッファ８２に適用した例が示される。ＤＬＬ回路２０は特に図示はしないが可変遅延回路及び位相比較回路を有する。可変遅延回路は位相比較回路による比較結果にしたがって入力クロックＣを遅延させる。位相比較回路は入力クロックＣを可変遅延させるフィードバックループからフィードバックされるクロックの位相と入力クロックＣの位相とを比較し、双方を一致させるように可変遅延回路の遅延量とフィードバックループの遅延量とを制御する。フィードバックループはクロックＣの伝達経路におけるＳＲＡＭチップ内の遅延と、チップのパッド電極から外部接続端子までのパッケージ内遅延とを模擬する遅延量を実現するものである。このとき、パッケージ３の外部接続電極６Ｅからチップのパッド電極５Ｅまでのパッケージ遅延量と、チップのパッド電極５Ｈからパッケージの外部接続電極６Ｈまでのパッケージ遅延量は、実際のパッケージ内配線の遅延量を模擬するパッケージ内レプリカ配線８４によって実現する。パッケージ内レプリカ配線８４はＳＲＡＭチップのパッド電極５Ｉからパッド電極５Ｊに接続されてフィードバックループの一部とされる。前記フィードバックループの一部を構成するパッケージ内レプリカ配線８４に接続する出力バッファ８２は出力バッファ８１を模擬し、入力バッファ８３はクロック入力バッファ７Ｅを模擬する。８２，８３はパッケージ内レプリカ配線用のレプリカバッファとされる。クロック出力バッファ８１に対してインピーダンス調整を行なうときは、これを模擬する出力バッファ８２も同じようにインピーダンス調整の対象とされる。

図２３にはインピーダンス調整回路３５をアドレス入力バッファ７Ａ、クロック入力バッファ７Ｅ，７Ｃ、及びＤＬＬ回路の入力バッファ８３に適用した例が示される。図２２に基づいて説明したように、入力バッファ８３はクロック入力バッファ７Ｅを模擬するので、クロック入力バッファ７Ｅを入力インピーダンスの調整対象とするとき入力バッファ８３も同じように入力インピーダンスの調整対象とされる。

以上説明したＳＲＡＭ１によれば、２分探索比較方式と順次比較方式を組み合わせる事で初期化サイクルが速くなり、リード／ライト動作時のノイズを抑え留事ができる。例えば、順次比較方式のみの場合、初期化サイクルは３２分周クロックを利用した場合、１６３８４サイクル（＝２^９×３２）になる。２分探索比較方式を使用すると２８８（＝９×３２）と短くなる。また、２相のクロックＣ，Ｋに対応したインピーダンス調整回路にする事で出力にグリッジノイズが影響する事はない。従って、インピーダンス調整回路の初期化サイクルが短く、且つ、出力反射ノイズの小さいＳＲＡＭ１を実現することができる。また、インピーダンス調整回路の動作に起因する電源ノイズによる性能劣化が少ないＳＲＡＭを実現することができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、本発明はＳＲＡＭだけでなくフラッシュメモリ等その他の記憶形式の各種メモリＬＳＩ、更に汎用マイクロコンピュータはもとよりカスタムかされた通信ＬＳＩなどのデータ処理ＬＳＩなど、各種半導体装置に広く適用することができる。

本発明に係る半導体装置の一例であるＳＲＡＭをインピーダンスマッチングの構成を主体に示したブロック図である。 図１のＳＲＡＭの全体を詳細に示すブロック図である。 データ出力バッファの一例を示す回路図である。 インピーダンス調整回路の一例を示すブロック図である。 レプリカ回路の一例を示すブロック図である。 レプリカＭＯＳ回路の具体例を示す回路図である。 インピーダンス調整データの調整動作タイミング波形を例示するタイミングチャートである。 インピーダンス調整データの更新を初期設定と同じく２分探索比較動作によって行なう場合を比較例として示すタイミングチャートである。 インピーダンス調整データの更新も初期設定も共に順次比較動作で行なう場合を比較例として示すタイミングチャートである。 スタートシーケンスの詳細を例示するタイミングチャートである。 出力回路の詳細を例示する論理回路図である。 インピーダンス調整データの更新タイミングを規定する論理構成を示すブロック図である。 ラッチされたインピーダンス調整データによる出力回路のアップデートタイミングを例示するタイミングチャートである。 ＲＳフリップフロップのリセット信号を３２分周クロックＫ３２に同期させた比較例の場合におけるインピーダンス調整データによる出力回路のアップデートタイミングを例示するタイミングチャートである。 図９の初期サイクルにおけるインピーダンス調整データの生成手順を例示するフローチャートである。 ＳＲＡＭのパワーオンリセット解除後におけるインピーダンス調整データのアップデート処理手順例示するフローチャートである。 レプリカＰＭＯＳ回路の別の例を示す回路図である。 アップデートと共に初期的なインピーダンス調整動作も順次比較動作を行なうようにしたインピーダンス調整回路を示すブロック図である。 図１７のインピーダンス調整回路によるインピーダンス調整データの調整動作を示すタイミングチャートである。 アップデートと共に初期的なインピーダンス調整動作も順次比較動作を行なうようにしたインピーダンス調整回路の別の例を示すブロック図である。 図１９のインピーダンス調整回路によるインピーダンス調整データの調整動作を例示するタイミングチャートである。 インピーダンス調整回路を入力バッファに適用した例を示すブロック図である。 インピーダンス調整回路をデータ出力バッファ、クロック出力バッファ及びＤＬＬ回路の出力バッファに適用した例を示すブロック図である。 インピーダンス調整回路をアドレス入力バッファ、クロック入力バッファ及びＤＬＬ回路の入力バッファに適用した例を示すブロック図である。

符号の説明

１ ＳＲＡＭ
２ ＳＲＡＭチップ
３ パッケージ
７Ａ，７Ｅ 入力バッファ
１７Ｂ データラッチ
１８（１８ａ〜１８ｃ） 出力バッファ
２４Ｂ（２４Ｂｎ，２４Ｂｐ） データラッチ
２５ データフィードバック回路
２５ｎ、２５ｐ ＲＳフリップフロップ
２６ 出力回路
３１ 出力部
Ｑ１ 第１出力ＭＯＳトランジスタ
Ｑ２ 第２出力ＭＯＳトランジスタ
３５ インピーダンス調整回路
ＣＤＡＴ（ＣＤＡＴｐ，ＣＤＡＴｎ）
４０ レプリカ回路
４１ ２分探索比較回路
４２ 順次比較回路
４３ 制御回路
４４ 切り換え信号
Ｎｖｄ 分圧ノード
５１ レプリカＰＭＯＳ回路
５２ レプリカＰＭＯＳ回路
５３ レプリカＮＭＯＳ回路
５５ 電圧比較器
５８ 電圧比較器
ＲＥＳ ＲＳフリップフロップのリセットクロック（リセット信号）
ＲＤ リードデータ
８０ 入力バッファ
８２，８３ パッケージ内レプリカ配線用のレプリカバッファ

Claims (18)

1. インピーダンス調整データによって内部インピーダンスが調整されるインタフェースバッファと、前記インピーダンス調整データを生成するインピーダンス調整回路と有し、
   前記インピーダンス調整回路は所定のインピーダンス調整刻みによる２分探索比較動作によってインピーダンス調整データを生成してインタフェースバッファにセットする第１のインピーダンス調整モードと、インタフェースバッファにセットされたインピーダンス調整データを所定のインピーダンス調整刻みによる順次比較動作によって更新する第２のインピーダンス調整モードとを有することを特徴とする半導体装置。
2. 前記第１のインピーダンス調整モードにおいて２分探索比較動作に用いるインピーダンス調整刻みは２のべき乗で重み付けされることを特徴とする請求項１記載の半導体装置。
3. 前記第２のインピーダンス調整モードにおいて順次比較動作に用いるインピーダンス調整刻みは重み付けされていないことを特徴とする請求項２記載の半導体装置。
4. インピーダンス調整データによって内部インピーダンスが調整されるインタフェースバッファと、前記インピーダンス調整データを生成するインピーダンス調整回路と有し、
   前記インピーダンス調整回路は所定のインピーダンス調整刻みによる順次比較動作によってインピーダンス調整データを生成してインタフェースバッファにセットする第１のインピーダンス調整モードと、インタフェースバッファにセットされたインピーダンス調整データを所定のインピーダンス調整刻みによる順次比較動作によって更新する第２のインピーダンス調整モードとを有し、
   前記第１のインピーダンス調整モードにおけるインピーダンス調整刻みと前記第２のインピーダンス調整モードにおけるインピーダンス調整刻みとは相違されることを特徴とする半導体装置。
5. 前記第２のインピーダンス調整モードにおけるインピーダンス調整刻みは前記第１のインピーダンス調整モードにおけるインピーダンス調整刻よりも小さな刻みであることを特徴とする請求項４記載の半導体装置。
6. 前記第１のインピーダンス調整モードにおけるインピーダンス調整刻みは複数段階の異なる刻みとされることを特徴とする請求項４記載の半導体装置。
7. 前記複数段階の異なる刻みのうち相対的に大きな刻みは先の順次比較動作で用いられ、相対的に小さな刻みは後の順次比較動作で用いられることを特徴とする請求項６記載の半導体装置。
8. 前記インタフェースバッファは、その出力端子が半導体チップのパッド電極からパッケージの外部接続電極に至る出力バッファであることを特徴とする請求項１又は４記載の半導体装置。
9. 前記インタフェースバッファは、その入力端子が半導体チップのパッド電極からパッケージの外部接続電極に至る入力バッファであることを特徴とする請求項１又は４記載の半導体装置。
10. 前記インタフェースバッファは半導体チップのパッド電極に接続され、パッケージの外部接続電極に非接続とされる出力バッファ又は入力バッファであることを特徴とする請求項１又は４記載の半導体装置。
11. 前記インタフェースバッファはセットされたインピーダンス調整データに応じて相互コンダクタンスが可変に制御されるプッシュ・プル回路を有することを特徴とする請求項１又は４記載の半導体装置。
12. 第１のインピーダンス調整モードは、電源電圧印加によって開始され、所定時間経過によって終了されることを特徴とする請求項１又は４記載の半導体装置。
13. 第２のインピーダンス調整モードは、第１のインピーダンス調整モードが終了した後、同期クロックの所定複数サイクル毎に、更新すべきインピーダンス調整データを生成し、生成したインピーダンス調整データをインタフェースバッファにセットすることを特徴とする請求項１２記載の半導体装置。
14. 出力動作が第１のクロックに同期されインピーダンス調整データによって内部インピーダンスが調整される出力バッファと、第２のクロックに同期して前記インピーダンス調整データを生成するインピーダンス調整回路と有し、
    前記出力バッファはセットされたインピーダンス調整データによって出力動作時の相互コンダクタンスが可変に制御されるプッシュ・プル回路を有し、
    前記インピーダンス調整回路は前記プッシュ・プル回路におけるオフ状態の出力トランジスタを相互コンダクタンスの調整対象とし、調整対象に対するインピーダンス調整データのセットタイミングを前記第１のクロックに同期させることを特徴とする半導体装置。
15. 前記プッシュ・プル回路は、出力端子に並列接続されオン状態でハイレベルを出力する複数の第１出力トランジスタと、前記出力端子に並列されてオン状態でローレベルを出力する複数の第２出力トランジスタとから成り、第１出力トランジスタと第２出力トランジスタは夫々インピーダンス調整データに応じて出力動作時にオン状態にされる数が制御されることを特徴とする請求項１４記載の半導体装置。
16. 前記インピーダンス調整回路は、出力バッファのインピーダンス調整データを初期的にセットした後、前記第２クロックの所定の複数サイクル毎に、更新すべきインピーダンス調整データを生成し、生成したインピーダンス調整データを第１クロックに同期して出力バッファにセットすることを特徴とする請求項１５記載の半導体装置。
17. 前記生成したインピーダンス調整データを第１クロックに同期して出力バッファにセットするタイミングは前記第１クロックが規定する出力動作サイクル期間内とされることを特徴とする請求項１６記載の半導体装置。
18. 前記インピーダンス調整回路は、外付け抵抗素子に接続されて所定の分圧ノードが形成される抵抗分圧回路を有し、前記所定の分圧ノードの分圧レベルに基づいてインピーダンス調整データを生成することを特徴とする請求項１５記載の半導体装置。

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