KR100943861B1 - 임피던스 매칭된 양방향 멀티 드롭 버스 시스템, 그를이용한 메모리 시스템 및 메모리 모듈 - Google Patents

임피던스 매칭된 양방향 멀티 드롭 버스 시스템, 그를이용한 메모리 시스템 및 메모리 모듈 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야
본 발명은 양방향 멀티 드롭 구조의 버스 시스템, 그를 이용한 메모리 시스템 및 메모리 모듈에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 상호 신호 간섭을 유발하는 반사파가 존재하지 않는 양방향 멀티 드롭 구조의 버스 시스템, 그를 이용한 메모리 시스템 및 메모리 모듈을 제공함.
3. 발명의 해결방법의 요지
본 발명은 [K+1]개의 스터브; 상기 스터브 각각의 일단에 메모리 모듈이 장착되는 커넥터; 상기 커넥터에 연결되는 직렬 부하; 및 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하를 포함함.
4. 발명의 중요한 용도
본 발명은 메모리 시스템에 이용됨.
Figure R1020080055220
버스, 메모리 시스템, 임피던스 매칭, 반사파

Description

임피던스 매칭된 양방향 멀티 드롭 버스 시스템, 그를 이용한 메모리 시스템 및 메모리 모듈{IMPEDANCE MATCHED BI-DIRECTIONAL MULTI DROP BUS SYSTEM, MEMORY SYSTEM USING THE SAME AND MEMORY MODULE}
본 발명은 버스 시스템, 그를 이용한 메모리 시스템 및 메모리 모듈에 관한 것으로, 보다 상세하게는 임피던스 매칭된 양방향 멀티 드롭(impedance matched bi-directional multi drop) 구조의 버스 시스템, 그를 이용한 메모리 시스템 및 메모리 모듈에 관한 것이다.
반도체공정 및 회로기술이 비약적으로 발달함에 따라, DRAM 칩의 대역폭이 크게 증가하였으며, 데이터의 전송 방식도 꾸준히 발전하고 있다. 메모리 대역폭의 증가는 입출력 인터페이스 회로의 동작속도와 직접적으로 연관을 가지며, 입출력 인터페이스 회로의 동작 속도는 신호(DQ, DQS) 채널의 신호 무결성(signal integrity)과 송수신 회로의 타이밍 마진 등에 의해 결정된다.
핀당 전송속도 기준으로, 멀티 드롭 버스 구조의 SDRAM, DDR 1, 2, 3 SDRAM 메모리 시스템은 166Mbps, 333Mbps, 400Mbps, 800Mbps, 1600Mbps의 대역폭으로 발전하였다.
이러한 SDRAM, DDR 1, 2, 3 SDRAM 메모리 시스템은 신호 무결성 향상을 위해 입출력 시그널링 방식으로서 Zo/2의 스터브 저항(Rstub)을 구비하는 Stub Series Terminated Logic(SSTL) 방식을 채택하였다.
이러한 종래기술에 따르면, 스터브에서의 임피던스 부정합으로 인해 상호 신호 간섭을 유발하는 반사파가 발생하고, 이로 인하여 Inter Symbol Interference(ISI)가 발생하게 된다. 즉, 상호 신호 간섭을 유발하는 반사파는 신호 무결성을 심각하게 훼손하며 따라서 2Gbps 이상의 대역폭 확보가 불가능하게 된다.
도1 내지 도4는 종래의 멀티 드롭 버스 구조의 SDRAM, DDR 1, 2, 3 SDRAM 메모리 시스템에 채택되어 있는 SSTL 시그널링 방식을 설명하는 개념도이다.
도1에 도시된 바와 같이 메모리 컨트롤러로부터 첫번째 신호(SIG1)가 전송되어 첫번째 스터브(101)에 도달하면, 도2에 도시된 바와 같이 전송된 신호(SIG1)의 일부(SIG11)는 커넥터를 통해 첫번째 메모리 모듈(Dual Inline Memory Module, DIMM, 111)로 전달되고, 또 다른 일부(SIG13)는 다음 DIMM(113)로 전달되며, 나머지 일부(REF1)는 임피던스 부정합으로 인한 반사파로서 메모리 컨트롤러(미도시)로 전달된다.
다음으로 도3에 도시된 바와 같이 첫번째 DIMM(113)로 전달된 신호(SIG11)의 일부(REF11)는 메모리 칩에 의해 반사되는 한편, 다음 DIMM(113)로 전달된 신호(SIG13)의 일부(REF13)는 메모리 컨트롤러 측으로 반사된다. 이때, 메모리 컨트롤러로부터 두번째 신호(SIG2)가 전송되면, 도4에 도시된 바와 같이, 첫번째 전송 신호의 반사파(REF13)가 두번째 신호의 전송을 방해하며 ISI가 발생한다.
이러한 이유로 종래의 멀티 드롭 버스 구조의 SDRAM, DDR 1, 2, 3 SDRAM 메모리 시스템에 채택되어 있는 SSTL 시그널링 방식에 따르면, 2Gbps 이상의 대역폭 확보가 불가능한 것으로 알려져 있으며, 따라서 상기 종래기술은 3.2Gbps, 6.4Gbps 등의 대역폭이 요구될 것으로 예상되는 DDR 3 이후의 차세대 메모리 시스템에 적용되기에는 부적합하다는 문제점이 있다.
상기 종래기술의 문제점을 해결하기 위한 다른 종래기술로서 국제전기전자표준협회(Joint Electron Device Engineering Council, JEDEC)가 정의한 Fully Buffered DIMM(FB-DIMM)이 있다. FB-DIMM은 Advanced Memory Buffer(AMB) 칩으로 불리는 특수 메모리 컨트롤러가 내장된 메모리 모듈이다.
FB-DIMM 기술은, 종래의 멀티 드롭 버스 구조의 메모리 시스템에 채택되어 있는 SSTL 시그널링 방식이 갖는 반사파 문제점을 해결하기 위해, 직렬(daisy chain) 메모리 구조의 점대점 시그널링 방식을 채용했다. FB-DIMM 기술에 따르면, 메모리 컨트롤러는 데이터를 직렬화(serialisation)하여 전송하며, 각 FB-DIMM에서는 AMB 칩이 전송된 데이터 중에서 자기 데이터만을 복원(deserialisation)하여 메모리 칩으로 전송한다. 자기 데이터가 아닌 경우에 AMB 칩은 다음 FB-DIMM로 데이 터를 전달한다.
이러한 종래기술에 따르면, 점대점 직렬 메모리 구조로 인해 반사파 문제가 해결되나, 직렬 메모리 구조 특성상 컨트롤러로부터 원격에 위치한 FB-DIMM으로 신호를 전송하거나 신호를 수신하는 과정에서 지연(latency)이 증가하여 전체 시스템 성능이 저하되는 문제점이 있다.
상기 종래기술의 문제점을 해결하기 위한 또 다른 종래기술로서 램버스(Rambus)가 개발한 메모리 시스템 기술이 있다. 이 메모리 시스템 기술은 XDR로 불린다.
도5 및 도6은 종래의 메모리 시스템 기술(XDR)을 설명하는 개념도이다.
XDR은 점대점 시그널링 방식의 신호 무결성 이점을 유지하는 한편 직렬 메모리 구조가 갖는 문제점을 해결하기 위해 동적 점대점(Dynamic Point to Point, DPP) 시그널링 방식을 채용했다. 도5에 도시된 바와 같이, 기본적인 메모리 시스템은 예를 들어 한 개의 32비트 메모리 모듈(503)을 구비하는 구조이며, 당해 메모리 모듈(503)을 통해 모든 메모리 대역폭을 제공한다. 연속 모듈(Continuity Module, 505)은 두 번째 메모리 슬롯을 차지하는데, 데이터 경로의 절반 부분, 즉 16비트에 점대점 연결을 유지시키는 전기적 연결을 제공한다.
한편, 도6에 도시된 바와 같이, 연속 모듈(505)이 확장 모듈(507)로 대체되는 경우 2개 메모리 모듈(503, 507)에서 메모리 대역폭을 제공하기 위해 데이터 경로가 재구성된다. 도6에 도시된 바와 같이, 각 메모리 모듈(503, 507)은 점대점 토 폴로지에서 서로 다른 절반 부분의 데이터 경로에 메모리 시스템 대역폭의 절반을 제공한다.
즉, DPP 기술에 따라, 2개의 단일 32비트 메모리 모듈(503, 507)이 16비트 모듈로 된다. 이 경우 메모리 칩(DRAM)은 예를 들어 도5의 x4 칩에서 도6의 x2 DRAM으로 전환된다. 도5의 x4 모드에서 각 메모리 칩(DRAM)은 4비트 데이터를 제공하는데, 2비트는 직접 메모리 컨트롤러(501)로 제공하고 나머지 2비트는 연속 모듈을 통해 메모리 컨트롤러(501)로 제공한다. 도6에 도시된 바와 같이 연속 모듈(505) 대신 확장 모듈(507)이 삽입되면 연속 모듈(505)을 통한 경로가 끊어지고 각 메모리 칩(DRAM)은 x2 모드로 전환된다. 도6의 x2 모드에서 각 메모리 칩(DRAM)은 2비트의 데이터를 직접 메모리 컨트롤러(ASIC)로 제공한다.
DPP를 통해 메모리 시스템이 점대점 시그널링 방식의 신호 무결성 이점을 유지할 수 있다. 그러나, XDR의 DPP 방식은 메모리 모듈의 개수가 증가되면 각 메모리 모듈의 대역폭이 감소하는 문제점이 있다.
상기 종래 기술의 문제점을 해결하기 위한 수단으로 도31과 같이 멀티드롭 채널의 스터브에 저항 네트워크를 연결하여 전체 채널의 반사파를 제거하는 방법이 제시되었다{1998. 6. 28., J. Dally and J. W. Poulton, Digital Systems Engineering, London, U.K.: Cambridge Univ. Press}. 도31은 종래 멀티드롭 채널의 스터브에 저항 네트워크를 연결하여 전체 채널의 반사파를 제거하는 방법을 설명하는 개념도이다.
도31에 도시된 방법은 스터브와 연결되어 있는 세개의 트랜스미션 라인 모두에 대해 임피던스 매칭을 하는 방법으로, 세 트랜스미션 라인 중 어떤 쪽에서 신호가 오더라도 반사파가 생기지 않도록 하여 신호 무결성을 향상시킨다. 그러나 이러한 종래기술에 따르면, 기록(write) 동작 과정에서 메모리 컨트롤러로부터 멀리 떨어진 메모리 모듈일수록 작은 전압 크기를 전달받게 되어 각 메모리 모듈을 위치에 따라 다르게 설계하여야 하는 문제점이 존재한다. 또한, 읽기(read) 동작의 경우 멀리 떨어진 모듈에서 보낸 신호일수록 메모리 컨트롤러에 전달되는 크기가 작아지게 되므로, 메모리 컨트롤러 수신회로의 설계가 복잡하게 된다. 따라서 상기 종래기술은 메모리 인터페이스 채널에 적용할 수 없다는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로, ISI를 유발하는 반사파가 없는 양방향 멀티 드롭 구조의 버스 시스템을 제공하는데 그 목적이 있다.
또한, 본 발명은 ISI를 유발하는 반사파가 없는 양방향 멀티 드롭 구조의 버스 시스템을 이용한 메모리 시스템을 제공하는데 그 목적이 있다.
그리고, 본 발명은 ISI를 유발하는 반사파가 없는 양방향 멀티 드롭 구조의 버스 시스템을 이용한 메모리 시스템에 적합한 메모리 모듈을 제공하는데 그 목적이 있다.
본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있다.
상기 목적을 달성하기 위해 본 발명은 [K+1]개의 스터브; 상기 스터브 각각의 일단에 메모리 모듈이 장착되는 커넥터; 상기 커넥터에 연결되는 직렬 부하; 및 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하를 포함하되, 상기 직렬 부하는 아래의 [수학식]에 따라 결정되는 버스 시스템을 제공한다.
[수학식]
Zc[n] = nZ0
Zb[n] = Z0/n
단, Zc[n]는 상기 커넥터에 연결되는 직렬 부하, Zb[n]는 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하, n(0≤n≤K, n은 정수)은 상기 [K+1]개 커넥터의 인덱스, Z0는 상기 버스 시스템의 특성 임피던스임.
또한, 상기 목적을 달성하기 위해 본 발명은 [K+1]개의 스터브; 상기 스터브 각각의 일단에 메모리 모듈이 장착되는 커넥터; 상기 커넥터에 연결되는 직렬 부하; 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하; 및 최종단 스터브에 구비되는
Figure 112008042006576-pat00001
의 병렬 저항을 포함하되, 상기 직렬 부하는 아래의 [수학식]에 따라 결정되는 버스 시스템을 제공한다.
[수학식]
Figure 112008042006576-pat00002
단, Zc[n]는 상기 커넥터에 연결되는 직렬 부하, Zb[n]는 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하, n(1≤n≤K, n은 정수)은 최종단 커넥터를 제외한 상기 K개 커넥터의 인덱스, Z1은 상기 버스 시스템의 특성 임피던 스, Z2는 상기 메모리 모듈의 특성 임피던스임.
또한, 상기 목적을 달성하기 위해 본 발명은, [K+1]개의 스터브; 상기 스터브 각각의 일단에 메모리 모듈이 장착되는 커넥터; 상기 커넥터에 연결되는 직렬 부하; 및 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하를 포함하되, 상기 직렬 부하는 아래의 [수학식]에 따라 결정되는 버스 시스템을 제공한다.
[수학식]
Figure 112008042006576-pat00003
단, Zc[n]는 상기 커넥터에 연결되는 직렬 부하, Zb[n]는 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하, n(0≤n≤K, n은 정수)은 상기 [K+1]개 커넥터의 인덱스, Z1은 상기 버스 시스템의 특성 임피던스, Z2는 상기 메모리 모듈의 특성 임피던스임.
또한, 상기 목적을 달성하기 위해 본 발명은, 하나 이상의 스터브; 상기 스터브 각각의 일단에 메모리 모듈이 장착되는 커넥터; 상기 커넥터에 연결되는 직렬 부하; 및 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하를 포함하되, 상기 직렬 부하는 상기 스터브의 버스 선로 종단에서 임피던스 정합되도록 결정되는 버스 시스템을 제공한다.
또한, 상기 목적을 달성하기 위해 본 발명은 [K+1]개의 스터브; 상기 스터브 각각의 일단에 커넥터를 통해 장착되는 메모리 모듈; 상기 커넥터에 연결되는 직렬 부하; 및 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하를 포함하되, 상기 직렬 부하는 아래의 [수학식]에 따라 결정되는 메모리 시스템을 제공한다.
[수학식]
Zc[n] = nZ0
Zb[n] = Z0/n
단, Zc[n]는 상기 커넥터에 연결되는 직렬 부하, Zb[n]는 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하, n(0≤n≤K, n은 정수)은 상기 [K+1]개 커넥터의 인덱스, Z0는 상기 버스 선로의 특성 임피던스임.
또한, 상기 목적을 달성하기 위해 본 발명은 [K+1]개의 스터브; 상기 스터브 각각의 일단에 커넥터를 통해 장착되는 메모리 모듈; 상기 커넥터에 연결되는 직렬 부하; 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하; 및 최종단 스터브에 구비되는
Figure 112008042006576-pat00004
의 병렬 저항을 포함하되, 상기 직렬 부하는 아래의 [수학식]에 따라 결정되는 메모리 시스템을 제공한다.
[수학식]
Figure 112008042006576-pat00005
단, Zc[n]는 상기 커넥터에 연결되는 직렬 부하, Zb[n]는 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하, n(1≤n≤K, n은 정수)은 최종단 커넥터를 제외한 상기 K개 커넥터의 인덱스, Z1은 상기 버스 선로의 특성 임피던스, Z2는 상기 메모리 모듈의 특성 임피던스임.
또한, 상기 목적을 달성하기 위해 본 발명은, [K+1]개의 스터브; 상기 스터브 각각의 일단에 커넥터를 통해 장착되는 메모리 모듈; 상기 커넥터에 연결되는 직렬 부하; 및 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하를 포함하되, 상기 직렬 부하는 아래의 [수학식]에 따라 결정되는 메모리 시스템을 제공한다.
[수학식]
Figure 112008042006576-pat00006
단, Zc[n]는 상기 커넥터에 연결되는 직렬 부하, Zb[n]는 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하, n(0≤n≤K, n은 정수)은 상기 [K+1]개 커넥터의 인덱스, Z1은 상기 버스 선로의 특성 임피던스, Z2는 상기 메모 리 모듈의 특성 임피던스임.
또한, 상기 목적을 달성하기 위해 본 발명은, 하나 이상의 스터브; 상기 스터브 각각의 일단에 커넥터를 통해 장착되는 메모리 모듈; 상기 커넥터에 연결되는 직렬 부하; 및 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하를 포함하되, 상기 직렬 부하는 상기 스터브의 버스 선로 종단에서 임피던스 정합되도록 결정되는 메모리 시스템을 제공한다.
또한, 상기 목적을 달성하기 위해 본 발명은 버스 커넥터와 연결되는 제1부하; 상기 제1부하에 연결되며 상기 제1부하와 동일한 임피던스를 갖는 제2부하; 상기 제2부하와 연결되는 제1칩; 상기 제2부하와 병렬 연결되며 상기 제1부하와 동일한 임피던스를 갖는 제3부하; 상기 제3부하와 연결되는 제2칩; 및 상기 제1부하 및 제2부하와 직렬 연결되며 상기 제1부하의 1/2의 임피던스를 갖는 제4부하를 포함하는 메모리 모듈을 제공한다.
본 발명에 따르면, 양방향 멀티 드롭 버스 구조를 채용하면서도 ISI를 유발하는 반사파가 발생하지 않도록 함으로써 신호 무결성을 확보하여 차세대 메모리 시스템에서 요구되는 대역폭을 확보할 수 있는 효과가 있다.
이하의 내용은 단지 본 발명의 원리를 예시한다. 그러므로 당업자는 비록 본 명세서에 명확히 설명되거나 도시되지 않았지만 본 발명의 원리를 구현하고 본 발명의 개념과 범위에 포함된 다양한 장치를 발명할 수 있는 것이다.
상술한 목적, 특징 및 장점들은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 우선 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다.
먼저, 선로상의 등가 부하에 대해 설명된다.
도7은 선로상의 등가 부하를 설명하는 개념도이다. 도7에 도시된 바와 같이, 선로(TL1) 종단에서 보이는 등가 부하는 물리적으로 실재하는 저항 부하(A, C) 및 상기 저항 부하(A, C)에 연결된 선로(TL2, TL3)의 특성 임피던스(B, D)의 합으로 구성되며, 상기 선로(TL2, TL3) 후단은 선로(TL1) 종단에서는 보이지 않는다. 따라서 선로(TL1) 종단에서 보이는 등가 부하는 (A+B)||(C+D)이다.
도8은 본 발명의 일실시예에 따른 양방향 멀티 드롭 구조의 버스 시스템, 그를 이용한 메모리 시스템 및 메모리 모듈을 나타내는 도면이다.
도면에 도시된 바와 같이, 본 발명의 일실시예에 따른 메모리 시스템(800)에서 양방향 멀티 드롭 구조의 버스 시스템(801)은 [K+1]개 스터브(811[0] 내지 811[K])의 일단에 각각 커넥터(831[0] 내지 831[K])를 구비하며, [K+1]개의 메모리 모듈(803[0] 내지 803[K])이 각 커넥터에 장착된다. 도8에 도시된 일실시예에서는 메모리 모듈(803[0] 내지 803[K]) 각각에 1개씩의 메모리 칩(813[0] 내지 813[K])이 탑재되어 있다. 버스 시스템(801)의 일단에는 메모리 컨트롤러(805)가 연결된다.
본 발명에 따르면 메모리 칩(813[0] 내지 813[K]) 및 메모리 컨트롤러(805)는 모두 온 다이 터미네이션(On Die Termination, ODT) 부하(Rodt)로 온 다이 터미네이션(ODT)되어 있다. 이러한 구성에 의해 반사파를 제거하고 신호 무결성을 향상시킨다.
한편, 본 명세서에서 신호 구동 드라이버{쓰기 동작의 경우에는 메모리 컨트롤러(805), 읽기 동작의 경우에는 메모리 칩(813[0] 내지 813[K])}은 라인 매칭(line matching)되어 있는 것으로 전제된다. 예를 들어, 메모리 컨트롤러(805)는 버스 시스템(801)의 특성 임피던스에 라인 매칭되어 있으며, 메모리 칩(813[0] 내지 813[K])은 메모리 모듈(803[0] 내지 803[K])의 특성 임피던스에 라인 매칭되어 있는 것으로 전제된다.
설명의 편의를 위해, 본 명세서의 모든 도면에서 메모리 칩 및 메모리 컨트 롤러는 ODT 부하(Rodt)로 표현되며, 메모리 모듈은 PCB 트레이스(PCB trace)의 특성 임피던스로 표현된다. 또한, 본 명세서의 모든 도면에서 메모리 모듈, 커넥터, 및 스터브는 메모리 컨트롤러(805)에 가까운 요소부터 [K]로 인덱스되어 버스 최종단에 접속된 요소는 [0]으로 인덱스된다.
도8에 도시된 버스 시스템(801)의 특성 임피던스 및 ODT 부하(Rodt)는 Z0이다. 또한, 도8에 도시된 일실시예에서 메모리 모듈(803[0] 내지 803[K])의 특성 임피던스도 Z0이다.
본 명세서에서 부하 및 임피던스의 차원은 특별한 명시가 없는 한 [Ω]이다.
도8에 도시된 본 발명의 일실시예는 [K+1]개 스터브(811[0] 내지 811[K]) 각각에는 커넥터(831[0] 내지 831[K]) 및 버스 선로의 특성 임피던스에 직렬 연결되는 부하(Zc[n], Zb[n])가 구비된다. 최종단 스터브(811[0])에는 버스 선로의 특성 임피던스에 직렬 연결되는 부하가 구비되지 않는다. 커넥터(831[0] 내지 831[K])에 연결되는 직렬 부하(Zc[n]) 및, 버스 선로의 특성 임피던스에 연결되는 직렬 부하(Zb[n])는 다음의 [수학식 1]로 표현된다. 여기서, n(0≤n≤K, n은 정수)은 [K+1]개 커넥터(831[0] 내지 831[K])의 인덱스, Z0는 버스 시스템(801)의 특성 임피던스이다.
Figure 112008042006576-pat00007
상기 직렬 부하(Zc[n], Zb[n])의 연결에 의하면, 특성 임피던스 Z0의 메모리 모듈(803[0] 내지 803[K])이 장착된 상태에서, 각 스터브(811[0] 내지 811[K])의 전송선 종단에서 바라보는 등가 임피던스는 항상 버스 시스템(801)의 특성 임피던스인 Z0이다. 또한, 상기 직렬 부하(Zc[n], Zb[n])의 연결에 의하면, 각 메모리 모듈(803[0] 내지 803[K])에 동일한 크기의 전압이 인가된다. 예를 들어, 참조 번호 851의 전송선 종단에서 바라보는 등가 임피던스(Z_851)는 다음의 [수학식 2]와 같이 Z0이다.
Figure 112008042006576-pat00008
도9는 도8에 도시된 양방향 멀티 드롭 구조의 버스 시스템, 그를 이용한 메 모리 시스템 및 메모리 모듈로서, 스터브가 4개(K=3)인 경우를 나타내는 도면이다.
도9에 도시된 바와 같이, 상기 [수학식 1]에 따라, 커넥터(831[1] 내지 831[3])에 연결되는 직렬 부하(Zc[1], Zc[2], Zc[3])는 각각 Z0, 2Z0, 3Z0이고, 버스 선로의 특성 임피던스에 연결되는 직렬 부하(Zb[1], Zb[2], Zb[3])는 각각 Z0, Z0/2, Z0/3이다.
결국, 버스 선로의 각 전송선 종단에서 바라보는 등가 임피던스는 항상 버스 시스템(801)의 특성 임피던스인 Z0이고, 이는 스터브에서 임피던스 부정합이 없다는 의미이며, 따라서, 순방향으로 전송되는 신호에 대해서는 반사파가 존재하지 않게 되어 신호 무결성을 향상시킨다. 상기 직렬 부하(Zc[n], Zb[n])는 예를 들어 PCB에 집적되는 PCB 임베디드 부하 혹은 표면실장(Surface Mount Technology, SMT) 저항으로 구현될 수 있다.
도10 내지 도12는 도9에 도시된 양방향 멀티 드롭 구조의 버스 시스템, 그를 이용한 메모리 시스템 및 메모리 모듈로서, 쓰기(write) 동작이 수행되는 경우의 신호 흐름을 설명하는 도면이다. 도10 내지 도12에 도시된 실시예는 버스 시스템(801)의 특성 임피던스가 Z0=50인 실시예이다. 따라서, 커넥터(831[1] 내지 831[3])에 연결되는 직렬 부하(Zc[1], Zc[2], Zc[3])는 각각 50(=Z0), 100(=2Z0), 150(=3Z0)이고, 버스 선로의 특성 임피던스에 연결되는 직렬 부하(Zb[1], Zb[2], Zb[3])는 각각 50(=Z0), 25(=Z0/2), 16.7(=Z0/3)이다.
먼저, 도10에 도시된 바와 같이, 메모리 컨트롤러(805)로부터 전송되는 신호는 첫번째 스터브(811[3])에서 반사파 없이 첫번째 메모리 모듈(803[3]) 및 버스 선로로 분기되어 전달된다. 첫번째 메모리 모듈(803[3])로 분기된 신호는, 도11에 도시된 바와 같이, ODT 부하(Rodt)에 의해 반사파 없이 소멸된다. 한편, 버스 선로로 분기된 신호는 두번째 메모리 모듈(803[2]) 및 버스 선로로 분기되어 전달되며, 두번째 메모리 모듈(803[2])로 분기된 신호는 ODT 부하(Rodt)에 의해 반사파 없이 소멸한다. 이러한 과정을 통해, 도12에 도시된 바와 같이, 메모리 컨트롤러(805)로부터 전송되는 신호는 반사파 없이 세번째 및 네번째 메모리 모듈(803[1] 및 803[0])로 전달된다.
결국, 본 발명에 따르면, 쓰기(write) 동작이 수행되는 경우에 반사파 없이 모든 메모리 모듈로 신호가 전송될 수 있으며, 따라서 양방향 멀티 드롭 구조의 버스 시스템에서도 신호 무결성을 향상시킨다.
도13 내지 도15는 도9에 도시된 양방향 멀티 드롭 구조의 버스 시스템, 그를 이용한 메모리 시스템 및 메모리 모듈로서, 첫번째 메모리 모듈(803[3])의 데이터에 대한 읽기(read) 동작이 수행되는 경우의 신호 흐름을 설명하는 도면이다.
도13 내지 도15에 도시된 실시예도, 도10 내지 도12에 도시된 실시예와 마찬가지로, 버스 시스템(801)의 특성 임피던스가 Z0=50인 실시예이다.
먼저, 도13에 도시된 바와 같이, 첫번째 메모리 모듈(803[3])의 데이터에 대한 읽기(read) 동작이 수행되는 경우에는 첫번째 메모리 모듈(803[3])의 메모리 칩(813[3])으로부터 신호가 전송된다. 이 경우, 도14에 도시된 바와 같이, 커넥터(831[1] 내지 831[3])에서의 임피던스 부정합으로 인해, 메모리 칩(813[3])으로부터 전송된 신호에 대한 반사파가 발생하여 메모리 칩(813[3])으로 신호가 반사되며, 나머지 신호는 메모리 컨트롤러(805) 및 두번째 스터브(811[2])로 분기되어 전달된다. 여기서, 메모리 칩(813[3])으로 반사된 신호는 메모리 모듈(803[3])의 특성 임피던스(Z0=50)에 라인 매칭되어 있는 메모리 칩(813[3])으로 인해 더 이상 반사되지 않고 소멸한다. 또한, 도15에 도시된 바와 같이, 두번째 스터브(811[2])로 분기되어 전달되는 신호는, 본 발명에 따라 순방향으로 임피던스 매칭되어 있는 버스 구조로 인해, 도10 내지 도12에서 설명된 바와 마찬가지로, 반사파 없이 나머지 메모리 모듈(803[2], 803[1], 803[0])로 신호 전달되어 종국에는 ODT 부하(Rodt)에 의해 반사파 없이 소멸한다. 또한, 메모리 컨트롤러(805)로 분기되어 전달되는 신호는 ODT 부하(Rodt)에 의해 반사파 없이 수신기(미도시)로 전달된다.
결국, 본 발명에 따르면, 읽기(read) 동작이 수행되는 경우에 ISI를 유발하는 반사파 없이 메모리 컨트롤러로 신호가 전송될 수 있으며, 따라서 양방향 멀티 드롭 구조의 버스 시스템에서도 신호 무결성을 향상시킨다.
도16 내지 도18은 도9에 도시된 양방향 멀티 드롭 구조의 버스 시스템, 그를 이용한 메모리 시스템 및 메모리 모듈로서, 두번째 메모리 모듈(803[2])의 데이터에 대한 읽기(read) 동작이 수행되는 경우의 신호 흐름을 설명하는 도면이다.
도16 내지 도18에 도시된 실시예도, 도13 내지 도15에 도시된 실시예와 마찬 가지로, 버스 시스템(801)의 특성 임피던스가 Z0=50인 실시예이다.
먼저, 도16에 도시된 바와 같이, 두번째 메모리 모듈(803[2])의 데이터에 대한 읽기(read) 동작이 수행되는 경우에는 두번째 메모리 모듈(803[2])의 메모리 칩(813[2])으로부터 신호가 전송된다. 이 경우, 커넥터(831[1] 내지 831[3])에서의 임피던스 부정합으로 인해, 반사파가 발생하여 메모리 칩(813[2])으로 신호가 반사되며, 나머지 신호는 첫번째 스터브(811[3]) 및 세번째 스터브(811[1])로 분기되어 전달된다. 여기서, 메모리 칩(813[2])으로 반사된 신호는 메모리 모듈(803[2])의 특성 임피던스(Z0=50)에 라인 매칭되어 있는 메모리 칩(813[2])으로 인해 더 이상 반사되지 않고 소멸한다. 또한, 도17에 도시된 바와 같이, 세번째 스터브(811[1])로 분기되어 전달되는 신호는, 본 발명에 따라 순방향으로 임피던스 매칭되어 있는 버스 구조로 인해, 도10 내지 도12에서 설명된 바와 마찬가지로, 반사파 없이 나머지 메모리 모듈(803[1], 803[0])로 신호 전달되어 종국에는 ODT 부하(Rodt)에 의해 반사파 없이 소멸한다. 한편, 첫번째 스터브(811[3])에서 메모리 컨트롤러(805) 방향으로의 임피던스 부정합으로 인해, 도18에 도시된 바와 같이, 첫번째 스터브(811[3])로 분기되어 전달되는 신호에 대한 반사파가 발생하여 두번째 스터브(811[2])로 신호가 반사되며, 나머지 신호는 메모리 컨트롤러(805) 및 첫번째 메모리 모듈(803[3])로 분기되어 전달된다. 여기서, 첫번째 메모리 모듈(803[3])로 분기된 신호는 메모리 칩(813[3])의 ODT 부하(Rodt)에 의해 반사파 없이 소멸한다. 또한, 두번째 스터브(811[2])로 반사되는 신호는, 본 발명에 따라 순방향으로 임피던스 매칭되어 있는 버스 구조로 인해, 도10 내지 도12에서 설명된 바와 마찬가지 로, 반사파 없이 나머지 메모리 모듈(803[1], 803[0])로 신호 전달되어 종국에는 ODT 부하(Rodt)에 의해 반사파 없이 소멸한다. 또한, 메모리 컨트롤러(805)로 분기되어 전달되는 신호는 ODT 부하(Rodt)에 의해 반사파 없이 수신기(미도시)로 전달된다.
결국, 본 발명에 따르면, 읽기(read) 동작이 수행되는 경우에 ISI를 유발하는 반사파 없이 메모리 컨트롤러로 신호가 전송될 수 있으며, 따라서 양방향 멀티 드롭 구조의 버스 시스템에서도 신호 무결성을 향상시킨다.
또한, 본 발명에 따르면, 하나의 양방향 멀티 드롭 구조의 버스 시스템을 이용하여 쓰기(write), 읽기(read) 두가지 모두 상호 신호 간섭 없이 동작 할 수 있기 때문에 신호 무결성 향상과 동시에, 쓰기(write) 채널, 읽기(read) 채널의 분리가 필요하지 않게 된다.
이상은 1개 슬럿에 1개 메모리 모듈이 장착되는 싱글 랭크(single rank)의 경우가 일실시예로 설명되었으나, 본 발명의 사상은 이에 한정되지 않고 1개 슬럿에 2개 메모리 모듈이 장착되는 듀얼 랭크(dual rank)의 실시예에서도 적용될 수 있다.
도19 및 도20은 본 발명의 다른 실시예에 따라 듀얼 랭크를 갖는 양방향 멀티 드롭 구조의 버스 시스템, 그를 이용한 메모리 시스템 및 메모리 모듈을 나타내 는 도면이다. 도19는 2 슬럿 4 칩 구조를 나타내는 도면이고, 도20은 4 슬럿 8 칩 구조를 나타내는 도면이다.
듀얼 랭크의 경우, 메모리 모듈(1901)의 앞면은 커넥터와 연결되는 제1부하(1911), 제1부하(1911)에 연결되는 제2부하(1913), 그리고 제2부하(1913)와 연결되는 제1칩(1915)을 포함한다. 메모리 모듈(1901)의 뒷면은 앞면의 제1부하(1911)와 제2부하(1913) 사이에 메모리 모듈(1901)의 PCB를 관통하는 비아 홀(via)과 연결되는 제3부하(1917), 그리고 제3부하(1917)와 연결되는 제2칩(1919)을 포함한다.
본 발명의 일실시예에 따르면, 제1, 2, 3부하(1911, 1913, 1917)는 메모리 모듈의 특성 임피던스(Z2)이다. 도19 및 도20에 도시된 실시예는 메모리 모듈의 특성 임피던스가 버스 시스템(801)의 특성 임피던스와 동일한 Z0인 실시예(Z2=Z0)이다. 또한 본 발명의 일실시예에 따르면, 비아 홀(via)을 통해 병렬 연결된 제2, 3부하(1913, 1917)와 제1부하(1911) 사이에 Z0/2(=Z2/2)의 직렬 부하가 연결된다. 이러한 구성에 따르면, 제1부하(1911) 종단에서 바라보는 등가 임피던스가 Z0로서 임피던스 정합이 이루어진다. 도19 및 도20은 Z0=50인 구현예를 도시하고 있다.
나머지 구성은 앞서 설명된 바와 동일하다.
이상은 버스 시스템(801)의 특성 임피던스와 메모리 모듈(803[0] 내지 803[K])의 특성 임피던스가 동일하게 Z0인 경우가 일실시예로 설명되었다. 이 경우 쓰기 및 읽기 동작 전압(Signal swingwrite & read)은 다음의 [수학식 3]과 같다.
Figure 112008042006576-pat00009
본 발명에 따르면 각 모듈의 위치와 상관없이 동일하게 위 수학식3과 같은 값의 동작 전압을 가지게 되므로 도31의 종래기술이 갖는 문제점이 발생하지 않는다.
한편, 본 발명의 사상은 버스 시스템(801)의 특성 임피던스와 메모리 모듈(803[0] 내지 803[K])의 특성 임피던스가 동일한 경우로 한정되지 않고 버스 시스템(801)의 특성 임피던스와 메모리 모듈(803[0] 내지 803[K])의 특성 임피던스가 동일하지 않은 실시예에서도 적용될 수 있다.
도21은 본 발명의 다른 실시예에 따른 양방향 멀티 드롭 구조의 버스 시스템, 그를 이용한 메모리 시스템 및 메모리 모듈을 나타내는 도면으로서, 버스 시스템의 특성 임피던스가 메모리 모듈의 특성 임피던스보다 작은 경우를 나타내는 도면이다. 도21은 스터브가 4개(K=3)인 경우를 도시한다.
도면에 도시된 바와 같이, 본 발명의 일실시예에 따른 메모리 시스템(2100) 에서 양방향 멀티 드롭 구조의 버스 시스템(2101)은 [K+1]개 스터브(2111[0] 내지 2111[K])의 일단에 각각 커넥터(2131[0] 내지 2131[K])를 구비하며, [K+1]개의 메모리 모듈(2103[0] 내지 2103[K])이 각 커넥터에 장착된다. 도21에 도시된 일실시예에서는 메모리 모듈(2103[0] 내지 2103[K]) 각각에 1개씩의 메모리 칩(2113[0] 내지 2113[K])이 탑재되어 있다. 듀얼 랭크(dual rank)의 실시예인 경우에는 도19의 메모리 모듈(1901)에서 제2, 3부하(1913, 1917)와 제1부하(1911) 사이에 Z2/2의 직렬 부하가 연결된다. 버스 시스템(2101)의 일단에는 메모리 컨트롤러(2105)가 연결된다.
본 발명에 따르면 메모리 칩(2113[0] 내지 2113[K]) 및 메모리 컨트롤러(2105)는 각각 Z2, 및 Z1의 ODT 부하(Rodt)로 온 다이 터미네이션(ODT)되어 있다.
메모리 컨트롤러(2105)는 버스 시스템(2101)의 특성 임피던스 Z1에 라인 매칭되어 있으며, 메모리 칩(2113[0] 내지 2113[K])은 메모리 모듈(2103[0] 내지 2103[K])의 특성 임피던스 Z2에 라인 매칭되어 있다.
도21에 도시된 본 발명의 일실시예는 최종단 커넥터(2131[0])를 제외한 K개 커넥터(2131[1] 내지 2131[K]) 각각에는 커넥터(2131[1] 내지 2131[K]) 및 버스 선로의 특성 임피던스에 직렬 연결되는 부하(Zc[n], Zb[n])가 구비된다. 최종단 스터브(2111[0])에는, 임피던스 매칭을 위해,
Figure 112008042006576-pat00010
의 병렬 저항이 구비된다. 최종단 커넥터(2131[0])를 제외한 커넥터(2131[1] 내지 2131[K])에 연결되는 직렬 부 하(Zc[n]) 및, 버스 선로의 특성 임피던스 Z1에 연결되는 직렬 부하(Zb[n])는 다음의 [수학식 4]로 표현된다. 여기서, n(1≤n≤K, n은 정수)은 최종단 커넥터(2131[0])를 제외한 K개 커넥터(2131[1] 내지 2131[K])의 인덱스, Z1은 버스 시스템(2101)의 특성 임피던스, Z2는 메모리 모듈(2103[0] 내지 2103[K])의 특성 임피던스이다.
Figure 112008042006576-pat00011
상기 직렬 부하(Zc[n], Zb[n])의 연결에 의하면, 특성 임피던스 Z2의 메모리 모듈(2103[0] 내지 2103[K])이 장착된 상태에서, 각 스터브(2111[0] 내지 2111[K])의 전송선 종단에서 바라보는 등가 임피던스는 항상 버스 시스템(2101)의 특성 임피던스인 Z1이다. 이 경우 쓰기 및 읽기 동작 전압(Signal swingwrite, Signal swingread)은 다음의 [수학식 5]와 같다.
Figure 112008042006576-pat00012
Figure 112008042006576-pat00013
도21에 도시된 본 발명의 다른 실시예에 따르면, 쓰기 동작이 수행되는 경우에 반사파 없이 모든 메모리 모듈로 신호가 전송될 수 있고, 읽기 동작이 수행되는 경우에 ISI를 유발하는 반사파 없이 메모리 컨트롤러로 신호가 전송될 수 있으며, 따라서 양방향 멀티 드롭 구조의 버스 시스템에서도 신호 무결성을 향상시킨다.
도22는 본 발명의 다른 실시예에 따른 양방향 멀티 드롭 구조의 버스 시스템, 그를 이용한 메모리 시스템 및 메모리 모듈을 나타내는 도면으로서, 버스 시스템의 특성 임피던스가 메모리 모듈의 특성 임피던스보다 큰 경우를 나타내는 도면이다. 도22는 스터브가 4개(K=3)인 경우를 도시한다.
도면에 도시된 바와 같이, 본 발명의 일실시예에 따른 메모리 시스템(2200)에서 양방향 멀티 드롭 구조의 버스 시스템(2201)은 [K+1]개 스터브(2211[0] 내지 2211[K])의 일단에 각각 커넥터(2231[0] 내지 2231[K])를 구비하며, [K+1]개의 메모리 모듈(2203[0] 내지 2203[K])이 각 커넥터에 장착된다. 도22에 도시된 일실시예에서는 메모리 모듈(2203[0] 내지 2203[K]) 각각에 1개씩의 메모리 칩(2213[0] 내지 2213[K])이 탑재되어 있다. 듀얼 랭크(dual rank)의 실시예인 경우에는 도19의 메모리 모듈(1901)에서 제2, 3부하(1913, 1917)와 제1부하(1911) 사이에 Z2/2의 직렬 부하가 연결된다. 버스 시스템(2201)의 일단에는 메모리 컨트롤러(2205)가 연결된다.
본 발명에 따르면 메모리 칩(2213[0] 내지 2213[K]) 및 메모리 컨트롤러(2205)는 각각 Z2, 및 Z1의 ODT 부하(Rodt)로 온 다이 터미네이션(ODT)되어 있다.
메모리 컨트롤러(2205)는 버스 시스템(2201)의 특성 임피던스 Z1에 라인 매칭되어 있으며, 메모리 칩(2213[0] 내지 2213[K])은 메모리 모듈(2203[0] 내지 2203[K])의 특성 임피던스 Z2에 라인 매칭되어 있다.
도22에 도시된 본 발명의 일실시예는 최종단 커넥터(2231[0])를 제외한 K개 커넥터(2231[1] 내지 2231[K]) 각각에는 커넥터(2231[0] 내지 2231[K]) 및 버스 선로의 특성 임피던스에 직렬 연결되는 부하(Zc[n], Zb[n])가 구비된다. 최종단 스터브(2211[0])에는, 임피던스 매칭을 위해,
Figure 112008042006576-pat00014
의 직렬 저항이 구비된다. 최종단 커넥터(2231[0])를 제외한 커넥터(2231[1] 내지 2231[K])에 연결되는 직렬 부하(Zc[n]) 및, 버스 선로의 특성 임피던스 Z1에 연결되는 직렬 부하(Zb[n])는 다음의 [수학식 6]으로 표현된다. 여기서, n(1≤n≤K, n은 정수)은 최종단 커넥 터(2231[0])를 제외한 K개 커넥터(2231[1] 내지 2231[K])의 인덱스, Z1은 버스 시스템(2201)의 특성 임피던스, Z2는 메모리 모듈(2203[0] 내지 2203[K])의 특성 임피던스이다.
Figure 112008042006576-pat00015
상기 직렬 부하(Zc[n], Zb[n])의 연결에 의하면, 특성 임피던스 Z2의 메모리 모듈(2203[0] 내지 2203[K])이 장착된 상태에서, 각 스터브(2211[0] 내지 2211[K])의 전송선 종단에서 바라보는 등가 임피던스는 항상 버스 시스템(2201)의 특성 임피던스인 Z1이다. 이 경우 쓰기 및 읽기 동작 전압(Signal swingwrite, Signal swingread)은 다음의 [수학식 7]과 같다.
Figure 112008042006576-pat00016
Figure 112008042006576-pat00017
도22에 도시된 본 발명의 다른 실시예에 따르면, 쓰기 동작이 수행되는 경우에 반사파 없이 모든 메모리 모듈로 신호가 전송될 수 있고, 읽기 동작이 수행되는 경우에 ISI를 유발하는 반사파 없이 메모리 컨트롤러로 신호가 전송될 수 있으며, 따라서 양방향 멀티 드롭 구조의 버스 시스템에서도 신호 무결성을 향상시킨다.
이하에서는 본 발명에 따른 메모리 시스템의 신호 무결성에 대한 실험 결과가 소개된다.
도23 및 도24는 실험을 위한 모델을 나타내는 도면으로서, 도23은 본 발명의 일실시예에 따른 메모리 시스템, 도24는 종래기술로서 SSTL 시그널링 방식이 채택된 멀티 드롭 버스 구조의 메모리 시스템을 나타내는 도면이다. 본 발명과의 비교를 위해, 도24의 종래기술은 메모리 칩 및 메모리 컨트롤러는 모두 온 다이 터미네이션되도록 하였다.
도25 및 도26은 실험을 위한 모델을 나타내는 도면으로서, 도25는 PCB 트레 이스의 RLGL 모델, 도26은 커넥터 모델을 나타내는 도면이다.
도27 및 도28은 쓰기 동작의 실험 결과를 나타내는 도면으로서 도27은 2Gbps, 도28은 3.3Gbps의 대역폭으로 쓰기 동작을 수행했을 때의 아이 다이어그램(eye diagram)이다. 도29 및 도30은 읽기 동작의 실험 결과를 나타내는 도면으로서 도29는 2Gbps, 도30은 3.3Gbps의 대역폭으로 읽기 동작을 수행했을 때의 아이 다이어그램(eye diagram)이다.
각 도면의 상단이 본 발명에 따른 실험 결과이고 하단이 종래기술에 따른 실험결과이다. 도면에 도시된 바와 같이, 종래기술에 따르면 스터브에서의 반사파에 의해 발생하는 ISI로 인하여 각 메모리 슬럿 전압의 아이 다이어그램이 판이하게 다른 양상을 나타내며, 대역폭이 늘어날수록 아이(eye)가 빨리 닫히는 것을 확인 할 수 있다. 반면, 본 발명에 따르면, ISI를 유발하는 반사파가 발생하지 않기 때문에 각 메모리 슬럿 전압의 아이 다이어그램이 동일한 양상을 보이며, 3.3Gbps에서도 깨끗한 아이(eye)를 보인다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어서 명백하다 할 것이다.
도1 내지 도4는 종래의 멀티 드롭 버스 구조의 SDRAM, DDR 1, 2, 3 SDRAM 메모리 시스템에 채택되어 있는 SSTL 시그널링 방식을 설명하는 개념도,
도5 및 도6은 종래의 메모리 시스템 기술(XDR)을 설명하는 개념도,
도7은 선로상의 등가 부하를 설명하는 개념도,
도8은 본 발명의 일실시예에 따른 양방향 멀티 드롭 구조의 버스 시스템, 그를 이용한 메모리 시스템 및 메모리 모듈을 나타내는 도면,
도9는 도8에 도시된 양방향 멀티 드롭 구조의 버스 시스템, 그를 이용한 메모리 시스템 및 메모리 모듈로서, 스터브가 4개(K=3)인 경우를 나타내는 도면,
도10 내지 도12는 도9에 도시된 양방향 멀티 드롭 구조의 버스 시스템, 그를 이용한 메모리 시스템 및 메모리 모듈로서, 쓰기 동작이 수행되는 경우의 신호 흐름을 설명하는 도면,
도13 내지 도15는 도9에 도시된 양방향 멀티 드롭 구조의 버스 시스템, 그를 이용한 메모리 시스템 및 메모리 모듈로서, 첫번째 메모리 모듈의 데이터에 대한 읽기 동작이 수행되는 경우의 신호 흐름을 설명하는 도면,
도16 내지 도18은 도9에 도시된 양방향 멀티 드롭 구조의 버스 시스템, 그를 이용한 메모리 시스템 및 메모리 모듈로서, 두번째 메모리 모듈의 데이터에 대한 읽기 동작이 수행되는 경우의 신호 흐름을 설명하는 도면,
도19 및 도20은 본 발명의 다른 실시예에 따라 듀얼 랭크를 갖는 양방향 멀티 드롭 구조의 버스 시스템, 그를 이용한 메모리 시스템 및 메모리 모듈을 나타내 는 도면,
도21은 본 발명의 다른 실시예에 따른 드롭 구조의 버스 시스템, 그를 이용한 메모리 시스템 및 메모리 모듈을 나타내는 도면으로서, 버스 시스템의 특성 임피던스가 메모리 모듈의 특성 임피던스보다 작은 경우를 나타내는 도면,
도22는 본 발명의 다른 실시예에 따른 드롭 구조의 버스 시스템, 그를 이용한 메모리 시스템 및 메모리 모듈을 나타내는 도면으로서, 버스 시스템의 특성 임피던스가 메모리 모듈의 특성 임피던스보다 큰 경우를 나타내는 도면,
도23은 실험을 위한 모델을 나타내는 도면으로서, 본 발명의 일실시예에 따른 메모리 시스템을 나타내는 도면,
도24는 실험을 위한 모델을 나타내는 도면으로서, 종래기술로서 SSTL 시그널링 방식이 채택된 멀티 드롭 버스 구조의 메모리 시스템을 나타내는 도면,
도25는 실험을 위한 모델을 나타내는 도면으로서, PCB 트레이스의 RLGL 모델을 나타내는 도면,
도26은 실험을 위한 모델을 나타내는 도면으로서, 커넥터 모델을 나타내는 도면,
도27은 쓰기 동작의 실험 결과를 나타내는 도면으로서 2Gbps의 대역폭으로 쓰기 동작을 수행했을 때의 아이 다이어그램(eye diagram),
도28은 쓰기 동작의 실험 결과를 나타내는 도면으로서 3.3Gbps의 대역폭으로 쓰기 동작을 수행했을 때의 아이 다이어그램(eye diagram),
도29는 읽기 동작의 실험 결과를 나타내는 도면으로서 2Gbps의 대역폭으로 읽기 동작을 수행했을 때의 아이 다이어그램(eye diagram),
도30은 읽기 동작의 실험 결과를 나타내는 도면으로서 3.3Gbps의 대역폭으로 읽기 동작을 수행했을 때의 아이 다이어그램(eye diagram),
도31은 종래 멀티드롭 채널의 스터브에 저항 네트워크를 연결하여 전체 채널의 반사파를 제거하는 방법을 설명하는 개념도이다.

Claims (29)

  1. [K+1]개의 스터브;
    상기 스터브 각각의 일단에 메모리 모듈이 장착되는 커넥터;
    상기 커넥터에 연결되는 직렬 부하; 및
    상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하
    를 포함하되,
    상기 직렬 부하는 아래의 [수학식 1]에 따라 결정되는
    버스 시스템.
    [수학식 1]
    Zc[n] = nZ0
    Zb[n] = Z0/n
    단, Zc[n]는 상기 커넥터에 연결되는 직렬 부하, Zb[n]는 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하, n(0≤n≤K, n은 정수)은 상기 [K+1]개 커넥터의 인덱스, Z0는 상기 버스 시스템의 특성 임피던스임.
  2. 제1항에 있어서,
    상기 버스 시스템에 연결되는 메모리 칩 및 메모리 컨트롤러는
    온 다이 터미네이션(ODT)된
    버스 시스템.
  3. 제1항에 있어서,
    상기 버스 시스템에 연결되는 메모리 칩은
    상기 메모리 모듈에 라인 매칭된 신호 구동 드라이버를 포함하는
    버스 시스템.
  4. 제1항에 있어서,
    상기 버스 시스템에 연결되는 메모리 컨트롤러는
    상기 버스 시스템에 라인 매칭된 신호 구동 드라이버를 포함하는
    버스 시스템.
  5. 제1항에 있어서,
    상기 직렬 부하는
    PCB 임베디드 부하인
    버스 시스템.
  6. 제1항에 있어서,
    상기 메모리 모듈은
    상기 커넥터와 연결되며 상기 메모리 모듈의 특성 임피던스를 갖는 제1부하;
    상기 제1부하에 연결되며 상기 제1부하와 동일한 임피던스를 갖는 제2부하;
    상기 제2부하와 연결되는 제1칩;
    상기 제2부하와 병렬 연결되며 상기 제1부하와 동일한 임피던스를 갖는 제3부하;
    상기 제3부하와 연결되는 제2칩; 및
    상기 제1부하 및 제2부하와 직렬 연결되며 상기 제1부하의 1/2의 임피던스를 갖는 제4부하
    를 포함하는 버스 시스템.
  7. [K+1]개의 스터브;
    상기 스터브 각각의 일단에 메모리 모듈이 장착되는 커넥터;
    상기 커넥터에 연결되는 직렬 부하;
    상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하; 및
    최종단 스터브에 구비되는
    Figure 112010001471918-pat00018
    의 병렬 저항
    을 포함하되,
    상기 직렬 부하는 아래의 [수학식 2]에 따라 결정되는
    버스 시스템.
    [수학식 2]
    Figure 112010001471918-pat00019
    단, Zc[n]는 상기 커넥터에 연결되는 직렬 부하, Zb[n]는 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하, n(1≤n≤K, n은 정수)은 최종단 커넥터를 제외한 K개 커넥터의 인덱스, Z1은 상기 버스 시스템의 특성 임피던스, Z2는 상기 메모리 모듈의 특성 임피던스임.
  8. 제7항에 있어서,
    상기 버스 시스템에 연결되는 메모리 칩 및 메모리 컨트롤러는
    온 다이 터미네이션(ODT)된
    버스 시스템.
  9. 제7항에 있어서,
    상기 버스 시스템에 연결되는 메모리 칩은
    상기 메모리 모듈에 라인 매칭된 신호 구동 드라이버를 포함하는
    버스 시스템.
  10. 제7항에 있어서,
    상기 버스 시스템에 연결되는 메모리 컨트롤러는
    상기 버스 시스템에 라인 매칭된 신호 구동 드라이버를 포함하는
    버스 시스템.
  11. 제7항에 있어서,
    상기 직렬 부하는
    PCB 임베디드 부하인
    버스 시스템.
  12. 제7항에 있어서,
    상기 메모리 모듈은
    상기 커넥터와 연결되며 상기 메모리 모듈의 특성 임피던스를 갖는 제1부하;
    상기 제1부하에 연결되며 상기 제1부하와 동일한 임피던스를 갖는 제2부하;
    상기 제2부하와 연결되는 제1칩;
    상기 제2부하와 병렬 연결되며 상기 제1부하와 동일한 임피던스를 갖는 제3부하;
    상기 제3부하와 연결되는 제2칩; 및
    상기 제1부하 및 제2부하와 직렬 연결되며 상기 제1부하의 1/2의 임피던스를 갖는 제4부하
    를 포함하는 버스 시스템.
  13. [K+1]개의 스터브;
    상기 스터브 각각의 일단에 메모리 모듈이 장착되는 커넥터;
    상기 커넥터에 연결되는 직렬 부하; 및
    상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하
    를 포함하되,
    상기 직렬 부하는 아래의 [수학식 3]에 따라 결정되는
    버스 시스템.
    [수학식 3]
    Figure 112008042006576-pat00020
    단, Zc[n]는 상기 커넥터에 연결되는 직렬 부하, Zb[n]는 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하, n(0≤n≤K, n은 정수)은 상기 [K+1]개 커넥터의 인덱스, Z1은 상기 버스 시스템의 특성 임피던스, Z2는 상기 메모리 모듈의 특성 임피던스임.
  14. 제13항에 있어서,
    상기 버스 시스템에 연결되는 메모리 칩 및 메모리 컨트롤러는
    온 다이 터미네이션(ODT)된
    버스 시스템.
  15. 제13항에 있어서,
    상기 버스 시스템에 연결되는 메모리 칩은
    상기 메모리 모듈에 라인 매칭된 신호 구동 드라이버를 포함하는
    버스 시스템.
  16. 제13항에 있어서,
    상기 버스 시스템에 연결되는 메모리 컨트롤러는
    상기 버스 시스템에 라인 매칭된 신호 구동 드라이버를 포함하는
    버스 시스템.
  17. 제13항에 있어서,
    상기 직렬 부하는
    PCB 임베디드 부하인
    버스 시스템.
  18. 제13항에 있어서,
    상기 메모리 모듈은
    상기 커넥터와 연결되며 상기 메모리 모듈의 특성 임피던스를 갖는 제1부하;
    상기 제1부하에 연결되며 상기 제1부하와 동일한 임피던스를 갖는 제2부하;
    상기 제2부하와 연결되는 제1칩;
    상기 제2부하와 병렬 연결되며 상기 제1부하와 동일한 임피던스를 갖는 제3부하;
    상기 제3부하와 연결되는 제2칩; 및
    상기 제1부하 및 제2부하와 직렬 연결되며 상기 제1부하의 1/2의 임피던스를 갖는 제4부하
    를 포함하는 버스 시스템.
  19. 하나 이상의 스터브;
    상기 스터브 각각의 일단에 메모리 모듈이 장착되는 커넥터;
    상기 커넥터에 연결되는 직렬 부하; 및
    상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하
    를 포함하되,
    상기 직렬 부하는 상기 스터브의 버스 선로 종단에서 임피던스 정합되도록 결정되는
    버스 시스템.
  20. 제19항에 있어서,
    상기 버스 시스템에 연결되는 메모리 칩 및 메모리 컨트롤러는
    온 다이 터미네이션(ODT)된
    버스 시스템.
  21. 제19항에 있어서,
    상기 버스 시스템에 연결되는 메모리 칩은
    상기 메모리 모듈에 라인 매칭된 신호 구동 드라이버를 포함하는
    버스 시스템.
  22. 제19항에 있어서,
    상기 버스 시스템에 연결되는 메모리 컨트롤러는
    상기 버스 시스템에 라인 매칭된 신호 구동 드라이버를 포함하는
    버스 시스템.
  23. 제19항에 있어서,
    상기 직렬 부하는
    PCB 임베디드 부하인
    버스 시스템.
  24. 제19항에 있어서,
    상기 메모리 모듈은
    상기 커넥터와 연결되며 상기 메모리 모듈의 특성 임피던스를 갖는 제1부하;
    상기 제1부하에 연결되며 상기 제1부하와 동일한 임피던스를 갖는 제2부하;
    상기 제2부하와 연결되는 제1칩;
    상기 제2부하와 병렬 연결되며 상기 제1부하와 동일한 임피던스를 갖는 제3부하;
    상기 제3부하와 연결되는 제2칩; 및
    상기 제1부하 및 제2부하와 직렬 연결되며 상기 제1부하의 1/2의 임피던스를 갖는 제4부하
    를 포함하는 버스 시스템.
  25. [K+1]개의 스터브;
    상기 스터브 각각의 일단에 커넥터를 통해 장착되는 메모리 모듈;
    상기 커넥터에 연결되는 직렬 부하; 및
    상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하
    를 포함하되,
    상기 직렬 부하는 아래의 [수학식 4]에 따라 결정되는
    메모리 시스템.
    [수학식 4]
    Zc[n] = nZ0
    Zb[n] = Z0/n
    단, Zc[n]는 상기 커넥터에 연결되는 직렬 부하, Zb[n]는 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하, n(0≤n≤K, n은 정수)은 상기 [K+1]개 커넥터의 인덱스, Z0는 상기 버스 선로의 특성 임피던스임.
  26. [K+1]개의 스터브;
    상기 스터브 각각의 일단에 커넥터를 통해 장착되는 메모리 모듈;
    상기 커넥터에 연결되는 직렬 부하;
    상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하; 및
    최종단 스터브에 구비되는
    Figure 112010001471918-pat00021
    의 병렬 저항
    을 포함하되,
    상기 직렬 부하는 아래의 [수학식 5]에 따라 결정되는
    메모리 시스템.
    [수학식 5]
    Figure 112010001471918-pat00022
    단, Zc[n]는 상기 커넥터에 연결되는 직렬 부하, Zb[n]는 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하, n(1≤n≤K, n은 정수)은 최종단 커넥터를 제외한 K개 커넥터의 인덱스, Z1은 상기 버스 선로의 특성 임피던스, Z2는 상기 메모리 모듈의 특성 임피던스임.
  27. [K+1]개의 스터브;
    상기 스터브 각각의 일단에 커넥터를 통해 장착되는 메모리 모듈;
    상기 커넥터에 연결되는 직렬 부하; 및
    상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하
    를 포함하되,
    상기 직렬 부하는 아래의 [수학식 6]에 따라 결정되는
    메모리 시스템.
    [수학식 6]
    Figure 112008042006576-pat00023
    단, Zc[n]는 상기 커넥터에 연결되는 직렬 부하, Zb[n]는 상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하, n(0≤n≤K, n은 정수)은 상기 [K+1]개 커넥터의 인덱스, Z1은 상기 버스 선로의 특성 임피던스, Z2는 상기 메모 리 모듈의 특성 임피던스임.
  28. 하나 이상의 스터브;
    상기 스터브 각각의 일단에 커넥터를 통해 장착되는 메모리 모듈;
    상기 커넥터에 연결되는 직렬 부하; 및
    상기 스터브의 버스 선로의 특성 임피던스에 연결되는 직렬 부하
    를 포함하되,
    상기 직렬 부하는 상기 스터브의 버스 선로 종단에서 임피던스 정합되도록 결정되는
    메모리 시스템.
  29. 버스 커넥터와 연결되는 제1부하;
    상기 제1부하에 연결되며 상기 제1부하와 동일한 임피던스를 갖는 제2부하;
    상기 제2부하와 연결되는 제1칩;
    상기 제2부하와 병렬 연결되며 상기 제1부하와 동일한 임피던스를 갖는 제3부하;
    상기 제3부하와 연결되는 제2칩; 및
    상기 제1부하 및 제2부하와 직렬 연결되며 상기 제1부하의 1/2의 임피던스를 갖는 제4부하
    를 포함하는 메모리 모듈.
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