KR100585128B1 - 입력 신호들의 주파수에 따라 다른 타입의 터미네이션장치들을 가지는 반도체 메모리 장치 및 이를 구비하는반도체 메모리 시스템 - Google Patents

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Abstract

입력 신호들의 주파수에 따라 다른 타입의 터미네이션 장치들을 가지는 반도체 메모리 장치 및 이를 구비하는 반도체 메모리 시스템이 개시된다. 본 발명에 따른 반도체 메모리 장치는 제1 핀들과 제2 핀들을 구비하는 반도체 메모리 장치에 있어서, 제1 신호 라인들, 제2 신호 라인들, 제1 터미네이션 장치, 및 제2 터미네이션 장치를 구비하는 것을 특징으로 한다. 제1 신호 라인들은 제1 패드들을 통하여 제1 핀들에 각각 연결된다. 제2 신호 라인들은 제2 패드들을 통하여 제2 핀들에 각각 연결된다. 제1 터미네이션 장치는 제1 타입의 터미네이션 장치이고, 제1 신호 라인들에 각각 연결되어 제1 신호 라인의 임피던스를 제1 설정 값으로 매칭시킨다. 제2 터미네이션 장치는 제2 타입의 터미네이션 장치이고, 제2 신호 라인들에 각각 연결되어 제2 신호 라인의 임피던스를 제2 설정 값으로 매칭시킨다. 바람직하게, 제1 터미네이션 장치는 오픈-드레인 타입이고, 제2 터미네이션 장치는 푸쉬-풀 타입이다. 본 발명에 따른 반도체 메모리 장치 및 이를 구비하는 반도체 메모리 시스템은 전송 왜곡과 소모 전력을 줄일 수 있는 장점이 있다.

Description

입력 신호들의 주파수에 따라 다른 타입의 터미네이션 장치들을 가지는 반도체 메모리 장치 및 이를 구비하는 반도체 메모리 시스템{Semiconductor memory device with different types of termination devices according to frequency of input signals and semiconductor memory system having the semiconductor memory device}
도 1a와 도 1b는 종래의 터미네이션 장치들과 입력 버퍼들을 나타내는 도면이다.
도 2는 도 1a와 도 1b에 도시된 입력 버퍼들로부터 출력되는 신호들의 파형을 나타내는 도면이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 7은 본 발명의 일실시예에 따른 반도체 메모리 시스템을 나타내는 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 반도체 메모리 장치의 터미네이션 장치에 관한 것이다.
반도체 메모리 장치와 메모리 컨트롤러 사이의 데이터 전송 속도가 증가됨에 따라 전송되는 데이터의 왜곡을 줄이고, 데이터를 보다 정확하게 전송하기 위한 인터페이스 방법들이 제안되고 있다. 이러한 인터페이스 방법의 일례로서, 저전압 TTL(low voltage Transistor-Transistor Logic, LVTTL) 인터페이스 방법과 SSTL(Stub-Series Terminated Logic) 인터페이스 방법이 있다.
상기 LVTTL 인터페이스 방법은 SDRAM과 메모리 컨트롤러를 인쇄 회로 기판(printed circuit board) 상에서 직접 연결하는 방식으로서, 주로 100MHz의 동작 주파수를 가지는 SDRAM(Synchronous DRAM)에서 사용된다. 또, SSTL 인터페이스 방법은 메인 보드(main board) 상에 (전송 신호 라인의 임피던스 매칭(impedance matching)을 위한) 터미네이션(termination) 회로를 형성한 방식으로서, 200MHz 이상의 동작 주파수를 가지는 DDR(Double data rate) SDRAM에서 사용된다. 그러나, 상술한 인터페이스 방법들이 400MHz 이상의 동작 주파수를 갖는 메모리 장치에서 사용될 경우, 상술한 인터페이스 방법들로 데이터 전송 라인 상에서 발생되는 신호 의 왜곡을 막는데 한계가 있다. 따라서 최근에는 메모리 장치와 메모리 컨트롤러의 내부에 자체적으로 터미네이션 장치들을 각각 구비하여 전송 신호의 왜곡을 최소화하는 방법(즉, On-Die termination, ODT)이 사용되고 있다. ODT의 스킴(scheme)과 동작 특성은 적용되는 메모리의 종류에 따라 차이를 갖는다. 예를 들어, GDDR3 SDRAM과 RDRAM에서는 오픈-드레인(open-drain) 타입의 ODT가 사용되고, GDDR2(Graphic double data rate 2) SDRAM에서는 푸쉬-풀(push-pull) 타입의 ODT가 사용된다. 다음으로 도 1a 내지 도 2를 참고하여, 오픈-드레인 타입의 ODT와 푸쉬-풀 타입의 ODT를 설명한다.
도 1a와 도 1b는 종래의 터미네이션 장치들과 입력 버퍼들을 나타내는 도면으로서, 도 1a는 오픈-드레인 타입의 터미네이션 장치(14)와 입력 버퍼(11)를 나타내고, 도 1b는 푸쉬-풀 타입의 터미네이션 장치(24)와 입력 버퍼(21)를 나타낸다. 도 1a에 도시된 오픈-드레인 타입의 상기 터미네이션 장치(14)는 소모 전력은 작지만 푸쉬-풀 타입의 상기 터미네이션 장치(24)에 비해 전송 데이터의 왜곡 발생이 더 큰 단점이 있다. 또, 도 1b에 도시된 상기 푸쉬-풀 타입의 터미네이션 장치(24)는 전송 신호의 왜곡 발생이 작기 때문에 고주파수로 동작하는 메모리 장치에서 사용되기에 유리하지만 소모 전력이 큰 단점이 있다.
도 2는 도 1a와 도 1b에 도시된 상기 입력 버퍼들(11, 21)로부터 출력되는 신호들(S1, S2)의 파형을 나타내는 도면이다. 도 2에서 참조되는 것과 같이, 오픈-드레인 타입의 상기 터미네이션 장치(14)를 구비하는 상기 입력 버퍼(11)의 출력 신호(S1)가 푸쉬-풀 타입의 상기 터미네이션 장치(24)를 구비하는 상기 입력 버퍼(21)의 출력 신호(S2)에 비하여 왜곡이 더 많이 발생된 것을 알 수 있다.
한편, 종래의 반도체 메모리 장치의 모든 입력 신호 라인들과 데이터 입출력 신호 라인들에는 동일한 타입의 터미네이션 장치가 연결된다. 예를 들어, 고품질의 전송 신호를 요구하는 반도체 메모리 장치인 경우, 소모 전력이 크더라도 전송 신호의 왜곡 발생이 작은 푸쉬-풀 타입의 터미네이션 장치가 모든 입력 신호 라인들과 데이터 입출력 신호 라인들에 연결된다. 또, 저전력을 요구하는 반도체 메모리 장치인 경우, 전송 신호의 왜곡 발생이 크더라도 소모 전력이 작은 오픈-드레인 타입의 터미네이션 장치가 모든 입력 신호 라인들과 데이터 입출력 신호 라인들에 연결된다.
여기에서, 반도체 메모리 장치의 입력 신호들은 그 종류에 따라 요구되는 동작 주파수가 각기 다르다. 즉, 데이터 신호는 커맨드 신호나 어드레스 신호에 비해 2배의 동작 주파수를 필요로 한다. 그러나 종래의 반도체 메모리 장치는 모든 입력 신호 라인들과 입출력 신호 라인들에 대해 동일한 타입의 터미네이션 장치들을 구비하므로 비효율적인 것이다. 전송 신호의 왜곡 발생을 줄이기 위해 반도체 메모리 장치의 모든 신호 라인들에 푸쉬-풀 타입의 터미네이션 장치를 구비할 경우 소모 전력이 증가하게 된다. 반대로, 반도체 메모리 장치의 소모 전력을 줄이기 위해 모든 신호 라인들에 오픈-드레인 타입의 터미네이션 장치를 구비할 경우 전송 신호의 왜곡 발생이 증가하게 되는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는, 입력 신호들의 주파수에 따라 각기 다른 타입의 터미네이션 장치들을 구비하여, 전송 신호의 왜곡과 소모 전력을 줄일 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 입력 신호들의 주파수에 따라 각기 다른 타입의 터미네이션 장치들을 구비하여, 전송 신호의 왜곡과 소모 전력을 줄일 수 있는 반도체 메모리 장치를 구비하는 반도체 메모리 시스템을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 반도체 메모리 장치는, 제어 핀들, 어드레스 핀들 및 데이터 핀들을 구비하는 반도체 메모리 장치에 있어서, 제1 신호 라인들, 제2 신호 라인들, 제3 신호 라인들, 제1 터미네이션 장치, 제2 터미네이션 장치, 및 제3 터미네이션 장치를 구비하는 것을 특징으로 한다. 제1 신호 라인들은 제어 핀들에 각각 연결되는 제1 입력 패드들과 외부 제어 신호 입력 버퍼들을 각각 연결한다. 제2 신호 라인들은 어드레스 핀들에 각각 연결되는 제2 입력 패드들과 어드레스 신호 입력 버퍼들을 각각 연결한다. 제3 신호 라인들은 데이터 핀들에 각각 연결되는 입출력 패드들과 데이터 신호 입력 버퍼들 및 데이터 신호 출력 버퍼들을 각각 연결한다. 제1 터미네이션 장치는 제1 타입의 터미네이션 장치이고, 제1 신호 라인들 각각에 연결되어 제1 신호 라인의 임피던스를 제1 설정 값으로 매칭시킨다. 제2 터미네이션 장치는 상기 제1 타입의 터미네이션 장치이고, 제2 신호 라인들 각각에 연결되어 제2 신호 라인의 임피던스를 제1 설정 값으로 매칭시킨다. 제3 터미네이션 장치는 제2 타입의 터미네이션 장치이고, 제3 신호 라인들 각각에 연결되어 제3 신호 라인의 임피던스를 제2 설정 값으로 매칭시킨다. 바람직하게, 제1 및 제2 터미네이션 장치들은 오픈-드레인 타입이고, 제3 터미네이션 장치는 푸쉬-풀 타입이다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 반도체 메모리 장치는, 제1 핀들과 제2 핀들을 구비하는 반도체 메모리 장치에 있어서, 제1 신호 라인들, 제2 신호 라인들, 제1 터미네이션 장치, 및 제2 터미네이션 장치를 구비하는 것을 특징으로 한다. 제1 신호 라인들은 제1 패드들을 통하여 제1 핀들에 각각 연결된다. 제2 신호 라인들은 제2 패드들을 통하여 제2 핀들에 각각 연결된다. 제1 터미네이션 장치는 제1 타입의 터미네이션 장치이고, 제1 신호 라인들에 각각 연결되어 제1 신호 라인의 임피던스를 제1 설정 값으로 매칭시킨다. 제2 터미네이션 장치는 제2 타입의 터미네이션 장치이고, 제2 신호 라인들에 각각 연결되어 제2 신호 라인의 임피던스를 제2 설정 값으로 매칭시킨다. 바람직하게, 제1 터미네이션 장치는 오픈-드레인 타입이고, 상기 제2 터미네이션 장치는 푸쉬-풀 타입이다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 반도체 메모리 장치와 메모리 컨트롤러를 포함하는 반도체 메모리 시스템에 있어서, 상기 반도체 메모리 장치가 제1 핀, 제2 핀, 제1 신호 라인, 제2 신호 라인, 제1 터미네이션 장치, 및 제2 터미네이션 장치를 구비하는 것을 특징으로 한다. 제1 핀은 메모리 컨트롤러의 출력 핀에 연결되고, 제1 핀은 메모리 컨트롤러의 입출력 핀에 연결된다. 제1 신호 라인은 제1 핀에 연결되고, 제2 신호 라인은 제2 핀 에 연결된다. 제1 터미네이션 장치는 제1 타입의 터미네이션 장치이고, 제1 신호 라인에 연결되어 제1 신호 라인의 임피던스를 제1 설정 값으로 매칭시킨다. 제2 터미네이션 장치는 제2 타입의 터미네이션 장치이고, 제2 신호 라인에 연결되어 제2 신호 라인의 임피던스를 제2 설정 값으로 매칭시킨다. 바람직하게, 제1 터미네이션 장치는 오픈-드레인 타입이고, 상기 제2 터미네이션 장치는 푸쉬-풀 타입이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치(100)를 나타내는 도면이다. 도 3을 참고하면, 반도체 메모리 장치(100)는 제어 핀들(101), 어드레스 핀들(102), 데이터 핀들(103), 제1 입력 패드들(111), 제2 입력 패드들(121), 및 입출력 패드들(131)을 구비한다. 상기 제어 핀들(101)은 상기 제1 입력 패드들(111)에 각각 연결되고, 상기 어드레스 핀들(102)은 상기 제2 입력 패드들(121)에 각각 연결되고, 상기 데이터 핀들(103)은 상기 입출력 패드들(131)에 각각 연결된다.
또, 상기 반도체 메모리 장치(100)는 외부 제어 신호 입력 버퍼들(113), 어드레스 신호 입력 버퍼들(123), 데이터 신호 입력 버퍼들(133), 데이터 신호 출력 버퍼들(134), 제1 내지 제3 터미네이션 장치들(114, 124, 135), 커맨드 디코더(141), 제어신호 발생부(142), 메모리 셀 어레이(143), 로우 디코더(144), 센스 앰프(145), 칼럼 디코더(146), 및 입출력 제어회로(147)를 구비한다.
상기 외부 제어 신호 입력 버퍼들(113)은 상기 제어 핀들(101)과 상기 제1 입력 패드들(111)을 통하여 외부로부터 수신되는 제어 신호들(예를 들면, /CS, /RAS, /CAS, /WE)(미도시)을 상기 커맨드 디코더(141)에 출력한다.
상기 커맨드 디코더(141)는 상기 외부 제어 신호 입력 버퍼들(113)로부터 수신되는 상기 제어 신호들에 응답하여 기입 커맨드 신호(WRITE) 또는 독출 커맨드 신호(READ)를 발생한다. 상기 제어신호 발생부(142)는 상기 기입 커맨드 신호(WRITE) 또는 상기 독출 커맨드 신호(READ)에 응답하여 데이터 입출력 제어신호(RCTL)를 발생한다. 좀 더 상세하게는, 상기 제어신호 발생부(142)가 상기 독출 커맨드 신호(READ)에 응답하여 상기 데이터 입출력 제어신호(RCTL)를 하이 레벨로 인에이블시킨다. 또, 상기 제어신호 발생부(142)는 상기 기입 커맨드 신호(WRITE)에 응답하여 상기 데이터 입출력 제어신호(RCTL)를 로우 레벨로 디세이블시킨다.
여기에서, 상기 데이터 입출력 제어신호(RCTL)에 의해 메모리 장치의 코어 회로인 상기 로우 디코더(144), 상기 칼럼 디코더(146), 상기 입출력 제어회로(147), 상기 데이터 신호 입력 버퍼들(133), 상기 데이터 신호 출력 버퍼들(134), 및 상기 제3 터미네이션 장치들(135)이 제어된다.
상기 어드레스 신호 입력 버퍼들(123)은 상기 어드레스 핀들(102)과 상기 제2 입력 패드들(121)을 통하여 외부로부터 수신되는 로우 어드레스 신호들(미도 시)과 칼럼 어드레스 신호들(미도시)을 상기 로우 디코더(144)와 상기 칼럼 디코더(146)에 각각 출력한다.
상기 로우 디코더(144)는 상기 로우 어드레스 신호들을 디코딩하여 상기 메모리 셀 어레이(143)의 해당 워드 라인을 활성화시킨다. 상기 칼럼 디코더(146)는 상기 칼럼 어드레스 신호들을 디코딩하여 상기 메모리 셀 어레이(143)의 해당 칼럼 셀렉트 라인을 인에이블시킨다. 상기 센스 앰프(145)는 선택된 메모리 셀로부터 독출되는 데이터를 감지 및 증폭하여 출력한다. 상기 입출력 제어회로(147)는 상기 센스 앰프(145)에 의해 증폭된 독출 데이터를 상기 데이터 신호 출력 버퍼들(134)에 전달하고, 상기 데이터 신호 입력 버퍼들(133)로부터 수신되는 기입 데이터를 상기 센스 앰프(145)를 통하여 상기 메모리 셀 어레이(143)에 전달한다.
한편, 상기 제1 입력 패드들(111)에는 제1 신호 라인들(112)을 통하여 상기 외부 제어 신호 입력 버퍼들(113)이 각각 연결되고, 상기 제1 신호 라인들(112)에는 상기 제1 터미네이션 장치들(114)이 각각 연결된다. 상기 제2 입력 패드들(121)에는 제2 신호 라인들(122)을 통하여 상기 어드레스 신호 입력 버퍼들(123)이 각각 연결되고, 상기 제2 신호 라인들(122)에는 상기 제2 터미네이션 장치들(124)이 각각 연결된다. 또, 상기 입출력 패드들(131)에는 제3 신호 라인들(132)을 통하여 상기 데이터 신호 입력 버퍼들(133)과 상기 데이터 신호 출력 버퍼들(134)이 각각 연결되고, 상기 제3 신호 라인들(132)에는 상기 제3 터미네이션 장치들(135)이 각각 연결된다.
상기 제1 내지 제3 터미네이션 장치들(114, 124, 135) 각각은 상기 제1 내지 제3 신호 라인들(112, 122, 132)의 임피던스 매칭을 위해 연결된다. 상기 제1 터미네이션 장치들(114)과 상기 제2 터미네이션 장치들(124)은 오픈-드레인 타입의 터미네이션 장치들로 구현될 수 있다. 상기 제1 터미네이션 장치들(114)은 각각 NMOS 트랜지스터(N21)를 포함하고, 상기 제2 터미네이션 장치들(124)은 각각 NMOS 트랜지스터(N22)를 포함한다. 상기 NMOS 트랜지스터(N21)의 게이트에는 내부 전압(VDD)이 입력되고, 그 드레인은 상기 제1 신호 라인(112)에 연결되고, 그 소스에는 그라운드 전압이 입력된다. 상기 NMOS 트랜지스터(N22)의 게이트에는 상기 내부 전압(VDD)이 입력되고, 그 드레인은 상기 제2 신호 라인(122)에 연결되고, 그 소스에는 상기 그라운드 전압이 입력된다. 상기 NMOS 트랜지스터들(N21, N22)은 상기 반도체 메모리 장치(100)에 전원이 인가될 때, 상기 내부 전압(VDD)에 응답하여 턴 온되고, 이 후 상기 반도체 메모리 장치(100)의 전원이 오프될 때까지 턴 온 상태로 유지된다.
또, 상기 제3 터미네이션 장치들(135)은 푸쉬-풀 타입의 터미네이션 장치들로 구현될 수 있다. 상기 제3 터미네이션 장치들(135)은 각각 NMOS 트랜지스터(N23), PMOS 트랜지스터(P21), 및 인버터(136)를 포함한다. 상기 PMOS 트랜지스터(P21)의 소스에는 상기 내부 전압(VDD)이 입력되고, 그 드레인은 상기 제3 신호 라인(132)에 연결되고, 그 게이트에는 상기 데이터 입출력 제어신호(RCTL)가 입력된다. 상기 인버터(136)는 상기 데이터 입출력 제어신호(RCTL)를 반전시켜 반전된 데이터 입출력 제어신호(RCTLB)를 출력한다. 상기 NMOS 트랜지스터(N23)의 드레인은 상기 제3 신호 라인(132)에 연결되고, 그 게 이트에는 상기 반전된 데이터 입출력 제어신호(RCTLB)가 입력되고, 그 소스에는 상기 그라운드 전압이 입력된다. 상기 PMOS 트랜지스터(P21)는 상기 데이터 입출력 제어신호(RCTL)에 응답하여 턴 온되거나 또는 턴 오프된다. 즉, 상기 PMOS 트랜지스터(P21)는 상기 데이터 입출력 제어신호(RCTL)가 로우 레벨일 때 턴 온되고, 하이 레벨일 때 턴 오프된다. 또, 상기 NMOS 트랜지스터(N23)는 상기 반전된 데이터 입출력 제어신호(RCTLB)에 응답하여 턴 온되거나 또는 턴 오프된다. 즉, 상기 NMOS 트랜지스터(N23)는 상기 반전된 데이터 입출력 제어신호(RCTLB)가 하이 레벨일 때 턴 온되고, 로우 레벨일 때 턴 오프된다.
여기에서, 상기 데이터 입출력 제어 신호(RCTL)는 상기 커맨드 디코더(141)로부터 상기 독출 커맨드 신호(READ)가 출력될 때 하이 레벨로 인에이블되고, 상기 커맨드 디코더(141)로부터 상기 기입 커맨드 신호(WRITE)가 출력될 때 로우 레벨로 디세이블된다. 따라서 상기 제3 터미네이션 장치(135)의 상기 PMOS 트랜지스터(P21)와 상기 NMOS 트랜지스터(N23)는 상기 커맨드 디코더(141)로부터 상기 기입 커맨드 신호(WRITE)가 출력될 때에만 턴 온된다.
도 3에서 상기 제3 터미네이션 장치들(135)이 상기 데이터 입출력 제어신호(RCTL)에 의해 제어되는 것으로 도시되었지만, 상기 제3 터미네이션 장치들(135)에 상기 데이터 입출력 제어신호(RCTL)가 입력되지 않을 수도 있다. 즉, 상기 제3 터미네이션 장치들(135) 각각의 상기 PMOS 트랜지스터(P21)의 게이트에 상기 그라운드 전압이 입력되고, 상기 NMOS 트랜지스터(N23)의 게이트에 상기 내부 전압(VDD)이 입력될 수 있다. 한편, 상기 제1 및 제2 터미네이션 장치들(114, 124) 이 상기 데이터 입출력 제어신호(RCTL)에 의해 제어될 수도 있다.
여기에서, 상기 제1 및 제2 신호 라인들(112, 122)을 통하여 전달되는 외부 제어 신호들 및 어드레스 신호들의 주파수와 상기 제3 신호 라인들(132)을 통하여 전달되는 데이터 신호들의 주파수가 다르기 때문에, 서로 다른 타입의 터미네이션 장치들이 사용될 수 있다. 좀 더 상세하게는, 상기 제1 및 제2 신호 라인들(112, 122)을 통하여 수신되는 상기 외부 제어 신호들과 상기 어드레스 신호들의 주파수가 상기 제3 신호 라인들(132)을 통하여 입력되거나 또는 출력되는 상기 데이터 신호들의 주파수 보다 더 낮다. 아래의 표는 반도체 메모리 장치의 주요 입출력 신호들의 주파수의 일례를 나타낸다.
반도체 메모리 장치의 동작 주파수 클럭 신호의 주파수 외부 제어 신호의 주파수 어드레스 신호의 주파수 데이터 신호의 주파수
200MHz 200MHz 200MHz 200MHz 400MHz
300MHz 300MHz 300MHz 300MHz 600MHz
500MHz 500MHz 500MHz 500MHz 1000MHz
상기 [표 1]에서 참조되는 것과 같이, 데이터 신호는 다른 신호들에 비해 2배의 동작 속도를 필요로 한다. 결국 데이터 신호의 전송 왜곡을 줄이기 위해 상기 데이터 신호가 수신되는 상기 제3 신호 라인들(132)에는 푸쉬-풀 타입의 상기 제3 터미네이션 장치(135)가 연결되는 것이 바람직하다. 또, 상기 제1 및 제2 신호 라인들(112, 122)에 오픈-드레인 타입의 상기 터미네이션 장치들(114, 124)이 각각 연결되더라도, 상기 외부 제어 신호와 상기 어드레스 신호의 주파수들이 낮기 때문에 전송 왜곡이 비교적 작게 발생된다.
상술한 것과 같이, 본 발명에 따른 상기 반도체 메모리 장치(100)의 (높은 주파수의 데이터 신호를 수신하는) 상기 제3 신호 라인들(132)에 푸쉬-풀 타입의 상기 제3 터미네이션 장치(135)가 연결된다. 또, 본 발명에 따른 상기 반도체 메모리 장치(100)의 (낮은 주파수의 외부 제어 신호 및 어드레스 신호를 수신하는) 상기 제1 및 제2 신호 라인들(112, 122)에 오픈-드레인 타입의 상기 제1 및 제2 터미네이션 장치들(114, 124)이 각각 연결된다. 따라서 본 발명에 따른 상기 반도체 메모리 장치(100)는 상기 데이터 신호의 전송 왜곡을 줄일 수 있고, 전체적인 소모 전력을 줄일 수 있다.
도 3에서는 상기 제1 및 제2 터미네이션 장치들(114, 124)이 NMOS 트랜지스터들(N21, N22)을 각각 포함하는 것을 예를 들어 설명하였지만, 상기 제1 및 제2 터미네이션 장치들(114, 124)은 오픈-드레인 타입인 한 다양하게 변경될 수 있다.
도 4는 본 발명의 다른 일실시예에 따른 반도체 메모리 장치(200)를 나타내는 도면이다. 도 4를 참고하면, 반도체 메모리 장치(200)는 제어 핀들(201), 어드레스 핀들(202), 데이터 핀들(203), 제1 입력 패드들(211), 제2 입력 패드들(221), 및 입출력 패드들(231)을 구비한다. 상기 제어 핀들(201)은 상기 제1 입력 패드들(211)에 각각 연결되고, 상기 어드레스 핀들(202)은 상기 제2 입력 패드들(221)에 각각 연결되고, 상기 데이터 핀들(203)은 상기 입출력 패드들(231)에 각각 연결된다. 또, 상기 반도체 메모리 장치(200)는 외부 제어 신호 입력 버퍼들(213), 어드레스 신호 입력 버퍼들(223), 데이터 신호 입력 버퍼들(233), 데이터 신호 출력 버퍼들(234), 제1 내지 제3 터미네이션 장치들(214, 224, 235), 커맨드 디코더(241), 제어신호 발생부(242), 메모리 셀 어레이(243), 로우 디코더(244), 센스 앰프(245), 칼럼 디코더(246), 및 입출력 제어회로(247)를 구비한다.
여기에서, 상기 반도체 메모리 장치(200)는 도 3에 도시된 반도체 메모리 장치(100)와 한 가지 차이점을 제외하고 실질적으로 동일하므로, 상기 반도체 메모리 장치(200)의 구성 및 구체적인 동작 설명이 생략된다.
상기 반도체 메모리 장치들(200, 100)의 차이점은, 상기 반도체 메모리 장치(200)의 상기 제1 및 제2 터미네이션 장치들(214, 224) 각각이 PMOS 트랜지스터들(P31, P32)을 포함하는 오픈-드레인 타입의 터미네이션 장치들이라는 것이다.
상기 PMOS 트랜지스터(P31)의 소스에는 내부 전압(VDD)이 입력되고, 그 게이트에는 그라운드 전압이 입력되고, 그 드레인은 제1 신호 라인(212)에 연결된다. 상기 PMOS 트랜지스터(P32)의 소스에는 상기 내부 전압(VDD)이 입력되고, 그 게이트에는 상기 그라운드 전압이 입력되고, 그 드레인은 제2 신호 라인(222)에 연결된다. 상기 PMOS 트랜지스터들(P31, P32)은 상기 반도체 메모리 장치(200)에 전원이 인가될 때, 상기 그라운드 전압에 응답하여 턴 온되고, 이 후 상기 반도체 메모리 장치(200)의 전원이 오프될 때까지 턴 온 상태로 유지된다.
상술한 것과 같이, 본 발명에 따른 상기 반도체 메모리 장치(200)의 (높은 주파수의 데이터 신호를 수신하는) 상기 제3 신호 라인들(232)에 푸쉬-풀 타입의 상기 제3 터미네이션 장치(235)가 연결된다. 또, 본 발명에 따른 상기 반도체 메모리 장치(200)의 (낮은 주파수의 외부 제어 신호 및 어드레스 신호를 수신하는) 상기 제1 및 제2 신호 라인들(212, 222)에 오픈-드레인 타입의 상기 제1 및 제2 터미 네이션 장치들(214, 224)이 각각 연결된다. 따라서 본 발명에 따른 상기 반도체 메모리 장치(200)는 상기 데이터 신호의 전송 왜곡을 줄일 수 있고, 전체적인 소모 전력을 줄일 수 있다.
도 4에서는 상기 제1 및 제2 터미네이션 장치들(214, 224)이 PMOS 트랜지스터들(P31, P32)을 각각 포함하는 것을 예를 들어 설명하였지만, 상기 제1 및 제2 터미네이션 장치들(214, 224)은 오픈-드레인 타입인 한 다양하게 변경될 수 있다. 예를 들면, 상기 제1 터미네이션 장치(214)가 상기 PMOS 트랜지스터(P31) 대신 도 3에 도시된 상기 NMOS 트랜지스터(N21)를 포함할 수 있다. 또는 상기 제2 터미네이션 장치(224)가 상기 PMOS 트랜지스터(P32) 대신 도 3에 도시된 상기 NMOS 트랜지스터(N22)를 포함할 수도 있다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치(300)를 나타내는 도면이다. 도 5를 참고하면, 반도체 메모리 장치(300)는 제1 핀들(301), 제2 핀들(302), 제1 패드들(311), 및 제2 패드들(331)을 구비한다. 상기 제1 패드들(311)은 상기 제1 핀들(301)에 각각 연결되고, 상기 제2 패드들(331)은 상기 제2 핀들(302)에 각각 연결된다. 또, 상기 반도체 메모리 장치(300)는 제1 입력 버퍼들(313), 제2 입력 버퍼들(333), 출력 버퍼들(334), 제1 터미네이션 장치들(314), 제2 터미네이션 장치들(335), 및 내부 회로(320)를 더 포함한다.
상기 제1 입력 버퍼들(313)은 제1 신호 라인들(312)을 통하여 상기 제1 패드들(311)에 각각 연결되고, 상기 제1 신호 라인들(312)에는 상기 제1 터미네이션 장치들(314)이 각각 연결된다. 상기 제1 신호 라인들(312)은 상기 제1 핀들(301) 및 상기 제1 패드들(311)을 통하여 수신되는 제1 신호들(SIG1)을 상기 제1 입력 버퍼들(313)에 각각 전송한다. 또, 상기 제2 입력 버퍼들(333) 및 상기 출력 버퍼들(334)은 제2 신호 라인들(332)을 통하여 상기 제2 패드들(331)에 각각 연결되고, 상기 제2 신호 라인들(322)에는 상기 제2 터미네이션 장치들(335)이 각각 연결된다. 상기 제2 신호 라인들(332)은 상기 제2 핀들(302) 및 상기 제2 패드들(331)을 통하여 수신되는 제2 신호들(SIG2)을 상기 제2 입력 버퍼들(333)에 각각 전송한다. 여기에서, 상기 제2 신호들(SIG2)의 주파수는 상기 제1 신호들(SIG1)의 주파수 보다 더 크다. 예를 들어, 상기 제2 신호들(SIG2)로서 데이터 신호들이 될 수 있고, 상기 제1 신호들(SIG1)로서 어드레스 신호들이 될 수 있다.
상기 제1 및 상기 제2 터미네이션 장치들(314, 335) 각각은 상기 제1 및 상기 제2 신호 라인들(312, 332)의 임피던스 매칭을 위해 연결된다. 상기 제1 터미네이션 장치들(314)은 오픈-드레인 타입의 터미네이션 장치들로 각각 구현될 수 있다. 상기 제1 터미네이션 장치들(314) 각각의 구성 및 구체적인 동작 설명은 도 3을 참고하여 상술한 상기 제1 터미네이션 장치(114)와 실질적으로 동일하므로 생략된다. 상기 제2 터미네이션 장치들(335)은 푸쉬-풀 타입의 터미네이션 장치들로 각각 구현될 수 있다. 상기 제2 터미네이션 장치들(335) 각각의 구성 및 구체적인 동작 설명 역시 도 3을 참고하여 상술한 상기 제3 터미네이션 장치(135)와 동일하므로 생략된다. 다만, 상기 제2 터미네이션 장치들(335)은 상기 내부 회로(320)로부터 수신되는 제어 신호(CTL)에 응답하여 인에이블되거나 또는 디세이블된다. 상기 제어 신호(CTL)로서 예를 들어, 데이터 기입 커맨드 신호가 사용될 수 있다. 이 경우, 상기 제2 핀들(302)을 통하여 상기 제2 신호들(SIG2)(즉, 데이터 신호들)이 수신될 때 상기 데이터 기입 커맨드 신호가 (로우 레벨로) 인에이블된다. 그 결과 상기 제2 터미네이션 장치들(335)은 상기 제2 핀들(302)을 통하여 상기 제2 신호들(SIG2)이 수신될 때에만 인에이블된다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치(400)를 나타내는 도면이다. 도 6을 참고하면, 반도체 메모리 장치(400)는 제1 핀들(401), 제2 핀들(402), 제1 패드들(411), 및 제2 패드들(431)을 구비한다. 상기 제1 패드들(411)은 상기 제1 핀들(401)에 각각 연결되고, 상기 제2 패드들(431)은 상기 제2 핀들(402)에 각각 연결된다. 또, 상기 반도체 메모리 장치(400)는 제1 입력 버퍼들(413), 제2 입력 버퍼들(433), 출력 버퍼들(434), 제1 터미네이션 장치들(414), 제2 터미네이션 장치들(435), 및 내부 회로(420)를 더 포함한다.
여기에서, 상기 반도체 메모리 장치(400)는 도 5에 도시된 반도체 메모리 장치(300)와 한 가지 차이점을 제외하고 실질적으로 동일하므로, 상기 반도체 메모리 장치(400)의 구성 및 구체적인 동작 설명이 생략된다.
상기 반도체 메모리 장치들(400, 300)의 차이점은, 상기 반도체 메모리 장치(400)의 상기 제1 터미네이션 장치들(414) 각각이 PMOS 트랜지스터(P51)를 포함하는 오픈-드레인 타입의 터미네이션 장치들이라는 것이다. 상기 제1 터미네이션 장치들(414) 각각의 구성 및 구체적인 동작 설명은 도 4를 참고하여 상술한 상기 제1 터미네이션 장치(214)와 실질적으로 동일하므로 생략된다.
도 7은 본 발명의 일실시예에 따른 반도체 메모리 시스템(500)을 나타내는 도면이다. 도 7을 참고하면, 상기 반도체 메모리 시스템(500)은 반도체 메모리 장치(600)와 메모리 컨트롤러(700)를 구비한다. 상기 반도체 메모리 장치(600)는 제1 핀(601), 제2 핀(602), 제1 터미네이션 장치(613), 제2 터미네이션 장치(614), 및 내부 회로(620)를 구비한다. 상기 제1 핀(601)은 제1 신호 라인(611)을 통하여 상기 내부 회로(620)에 연결되고, 상기 제2 핀(602)은 제2 신호 라인(612)을 통하여 상기 내부 회로(620)에 연결된다. 또, 상기 제1 핀(601)은 상기 메모리 컨트롤러(700)의 출력 핀(701)에 연결되고, 상기 제2 핀(602)은 상기 메모리 컨트롤러(700)의 입출력 핀(702)에 연결된다. 상기 제1 신호 라인(611)에는 상기 제1 터미네이션 장치(613)가 연결되고, 상기 제2 신호 라인(612)에는 상기 제2 터미네이션 장치(614)가 연결된다.
상기 제1 신호 라인(611)은 상기 제1 핀(601)을 통하여 상기 메모리 컨트롤러(700)로부터 수신되는 제1 신호(S1)를 상기 내부 회로(620)에 전송한다. 상기 제2 신호 라인(612)은 상기 제2 핀(602)을 통하여 상기 메모리 컨트롤러(700)로부터 수신되는 제2 신호(S2)를 상기 내부 회로(620)에 전송한다. 여기에서, 상기 제2 신호(S2)의 주파수는 상기 제1 신호(S1)의 주파수 보다 더 크다. 예를 들어, 상기 제2 신호(S2)로서 데이터 신호가 될 수 있고, 상기 제1 신호(S1)로서 어드레스 신호가 될 수 있다.
상기 제1 및 제2 터미네이션 장치들(613, 614)은 상기 제1 및 제2 신호 라인들(611, 612)의 임피던스 매칭을 위해 연결된다. 상기 제1 터미네이션 장치(613)는 오픈-드레인 타입의 터미네이션 장치로 구현될 수 있다. 상기 제1 터미네이션 장치(613)의 구성 및 구체적인 동작 설명은 도 5 또는 도 6을 참고하여 상술한 상기 제1 터미네이션 장치(314 또는 414)와 실질적으로 동일하므로 생략된다. 상기 제2 터미네이션 장치(614)는 푸쉬-풀 타입의 터미네이션 장치로 구현될 수 있다. 상기 제2 터미네이션 장치(614)의 구성 및 구체적인 동작 설명 역시 도 5를 참고하여 상술한 상기 제2 터미네이션 장치(335)와 한 가지 차이점을 제외하고 동일하므로 생략된다. 상기 차이점은 상기 제2 터미네이션 장치(614)에 상기 제어 신호(CTL)가 입력되지 않는다는 것이다. 상기 제2 터미네이션 장치(614)는 상기 반도체 메모리 장치(600)가 동작하는 동안 턴 온 상태로 유지된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기한 것과 같이, 본 발명에 따른 반도체 메모리 장치 및 이를 구비하는 반도체 메모리 시스템은 신호 라인들을 통하여 수신되는 입력 신호들의 주파수에 따라 (상기 신호 라인들에 연결되는) 서로 다른 타입의 터미네이션 장치들을 구비하므로, 전송 왜곡과 소모 전력을 줄일 수 있는 효과가 있다.

Claims (23)

  1. 제어 핀들, 어드레스 핀들 및 데이터 핀들을 구비하는 반도체 메모리 장치에 있어서,
    상기 제어 핀들에 각각 연결되는 제1 입력 패드들과 외부 제어 신호 입력 버퍼들을 각각 연결하는 제1 신호 라인들;
    상기 어드레스 핀들에 각각 연결되는 제2 입력 패드들과 어드레스 신호 입력 버퍼들을 각각 연결하는 제2 신호 라인들;
    상기 데이터 핀들에 각각 연결되는 입출력 패드들과 데이터 신호 입력 버퍼들 및 데이터 신호 출력 버퍼들을 각각 연결하는 제3 신호 라인들;
    상기 제1 신호 라인들 각각에 연결되어 상기 제1 신호 라인의 임피던스를 제1 설정 값으로 매칭시키는 제1 터미네이션 장치;
    상기 제2 신호 라인들 각각에 연결되어 상기 제2 신호 라인의 임피던스를 상기 제1 설정 값으로 매칭시키는 제2 터미네이션 장치; 및
    상기 제3 신호 라인들 각각에 연결되어 상기 제3 신호 라인의 임피던스를 제2 설정 값으로 매칭시키는 제3 터미네이션 장치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 신호 라인들을 통하여 외부 제어 신호들이 전송되고, 상기 제2 신호 라인들을 통하여 어드레스 신호들이 전송되고, 상기 제3 신호 라인들을 통하여 데이터 신호들이 전송되고,
    상기 데이터 신호들의 주파수는 상기 외부 제어 신호들 및 상기 어드레스 신호들의 주파수 보다 더 높은 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 및 제2 터미네이션 장치들은 오픈-드레인(open-drain) 타입인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 및 제2 터미네이션 장치들 각각은 NMOS 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3항에 있어서,
    상기 제1 및 제2 터미네이션 장치들 각각은 PMOS 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제3항에 있어서,
    상기 제1 터미네이션 장치가 NMOS 트랜지스터를 포함하고, 상기 제2 터미네이션 장치가 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제3항에 있어서,
    상기 제1 터미네이션 장치가 PMOS 트랜지스터를 포함하고, 상기 제2 터미네이션 장치가 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 외부 제어 신호 입력 버퍼들을 통하여 수신되는 외부 제어 신호들에 응답하여 독출 커맨드 신호와 기입 커맨드 신호 중 어느 하나를 출력하는 커맨드 디코더;
    상기 독출 커맨드 신호 또는 상기 기입 커맨드 신호에 응답하여 데이터 입출력 제어신호를 발생하는 제어신호 발생부를 더 구비하고,
    상기 제3 터미네이션 장치는 상기 데이터 입출력 제어신호에 응답하여 인에이블되거나 또는 디세이블되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 제3 터미네이션 장치는 푸쉬-풀(push-pull) 타입인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서,
    상기 제어 신호 발생부는 상기 독출 커맨드 신호에 응답하여 상기 데이터 입출력 제어신호를 인에이블시키고, 상기 기입 커맨드 신호에 응답하여 상기 데이터 입출력 제어신호를 디세이블시키고,
    상기 제3 터미네이션 장치는,
    상기 입출력 제어신호가 인에이블될 때 턴 오프되고, 상기 입출력 제어신호가 디세이블될 때 턴 온되는 PMOS 트랜지스터; 및
    상기 입출력 제어신호의 반전 신호에 응답하여 턴 온되거나 또는 턴 오프되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제1 핀들과 제2 핀들을 구비하는 반도체 메모리 장치에 있어서,
    제1 패드들을 통하여 상기 제1 핀들에 각각 연결되는 제1 신호 라인들;
    제2 패드들을 통하여 상기 제2 핀들에 각각 연결되는 제2 신호 라인들;
    상기 제1 신호 라인들 각각에 연결되어 상기 제1 신호 라인의 임피던스를 제1 설정 값으로 매칭시키는 제1 터미네이션 장치; 및
    상기 제2 신호 라인들 각각에 연결되어 상기 제2 신호 라인의 임피던스를 제2 설정 값으로 매칭시키는 제2 터미네이션 장치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 제1 신호 라인들에 연결되는 제1 입력 버퍼들; 및
    상기 제2 신호 라인들에 연결되는 제2 입력 버퍼들을 더 구비하고,
    상기 제1 신호 라인들은 상기 제1 핀들로부터 수신되는 제1 신호들을 상기 제1 입력 버퍼들에 전송하고, 상기 제2 신호 라인들은 상기 제2 핀들로부터 수신되 는 제2 신호들을 상기 제2 입력 버퍼들에 전송하는 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 제2 신호들의 주파수는 상기 제1 신호들의 주파수 보다 큰 것을 특징으로 하는 반도체 메모리 장치.
  14. 제12항에 있어서,
    상기 제1 신호들은 어드레스 신호들이고, 상기 제2 신호들은 데이터 신호들인 것을 특징으로 하는 반도체 메모리 장치.
  15. 제11항에 있어서,
    상기 제1 터미네이션 장치는 오픈-드레인 타입이고, 상기 제2 터미네이션 장치는 푸쉬-풀 타입인 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 제1 터미네이션 장치는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제15항에 있어서,
    상기 제1 터미네이션 장치는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제15항에 있어서,
    상기 제2 터미네이션 장치는 소정의 제어신호에 응답하여 턴 온되거나 또는 턴 오프되는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 반도체 메모리 장치와 메모리 컨트롤러를 포함하는 반도체 메모리 시스템에 있어서,
    상기 반도체 메모리 장치는,
    상기 메모리 컨트롤러의 출력 핀에 연결되는 제1 핀;
    상기 메모리 컨트롤러의 입출력 핀에 연결되는 제2 핀;
    상기 제1 핀에 연결되는 제1 신호 라인;
    상기 제2 핀에 연결되는 제2 신호 라인;
    상기 제1 신호 라인에 연결되어 상기 제1 신호 라인의 임피던스를 제1 설정 값으로 매칭시키는 제1 터미네이션 장치; 및
    상기 제2 신호 라인에 연결되어 상기 제2 신호 라인의 임피던스를 제2 설정 값으로 매칭시키는 제2 터미네이션 장치를 구비하는 것을 특징으로 하는 반도체 메모리 시스템.
  20. 제19항에 있어서,
    상기 반도체 메모리 장치는 상기 제1 신호 라인과 상기 제2 신호 라인에 연결되는 내부 회로를 더 구비하고,
    상기 제1 신호 라인은 상기 제1 핀을 통하여 상기 메모리 컨트롤러로부터 수신되는 제1 신호를 상기 내부 회로에 전송하고, 상기 제2 신호 라인은 상기 제2 핀을 통하여 상기 메모리 컨트롤러로부터 수신되는 제2 신호를 상기 내부 회로에 전송하는 특징으로 하는 반도체 메모리 시스템.
  21. 제20항에 있어서,
    상기 제2 신호의 주파수는 상기 제1 신호의 주파수 보다 큰 것을 특징으로 하는 반도체 메모리 시스템.
  22. 제20항에 있어서,
    상기 제1 신호는 어드레스 신호이고, 상기 제2 신호는 데이터 신호인 것을 특징으로 하는 반도체 메모리 시스템.
  23. 제19항에 있어서,
    상기 제1 터미네이션 장치는 오픈-드레인 타입이고, 상기 제2 터미네이션 장치는 푸쉬-풀 타입인 것을 특징으로 하는 반도체 메모리 시스템.
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