JP2003044189A - 情報処理装置及び回路基板並びにモジュール接続方法 - Google Patents
情報処理装置及び回路基板並びにモジュール接続方法Info
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- Engineering & Computer Science (AREA)
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- Dram (AREA)
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Abstract
(57)【要約】
【課題】 高速バスに複数のモジュールが接続された情
報処理装置及び回路基板並びにモジュール接続方法に関
し、モジュールとコントローラ間の信号の伝送歪を低減
できる情報処理装置及び回路基板並びにモジュール接続
方法を提供することを目的とする。 【解決手段】 バスラインと複数のモジュールとの各分
岐点後にそれぞれに複数のモジュールの夫々と前記コン
トローラとの間の特性インピーダンスの整合をとるイン
ピーダンス整合用素子を間挿して実装し、モジュールと
コントローラとの間の特性インピーダンスを５０〔Ω〕
に整合させる。
報処理装置及び回路基板並びにモジュール接続方法に関
し、モジュールとコントローラ間の信号の伝送歪を低減
できる情報処理装置及び回路基板並びにモジュール接続
方法を提供することを目的とする。 【解決手段】 バスラインと複数のモジュールとの各分
岐点後にそれぞれに複数のモジュールの夫々と前記コン
トローラとの間の特性インピーダンスの整合をとるイン
ピーダンス整合用素子を間挿して実装し、モジュールと
コントローラとの間の特性インピーダンスを５０〔Ω〕
に整合させる。
Description
【０００１】
【発明の属する技術分野】本発明は情報処理装置及び回
路基板並びにモジュール接続方法に係り、特に、高速バ
スに複数のモジュールが接続された情報処理装置及び回
路基板並びにモジュール接続方法に関する。
路基板並びにモジュール接続方法に係り、特に、高速バ
スに複数のモジュールが接続された情報処理装置及び回
路基板並びにモジュール接続方法に関する。
【０００２】
【従来の技術】近年、コンピュータの分野では、処理の
高速化に伴ってデータ伝送速度が高速化している。例え
ば、マザーボード上ではメモリとシステムコントローラ
との間では、２６６ＭＨｚのデータ速度でデータ伝送が
行なわれている。
高速化に伴ってデータ伝送速度が高速化している。例え
ば、マザーボード上ではメモリとシステムコントローラ
との間では、２６６ＭＨｚのデータ速度でデータ伝送が
行なわれている。
【０００３】データ伝送速度の高速化に伴って、マザー
ボード上に配線されたバスのインピーダンスの不整合に
よる影響が問題化されている。マザーボード上でのデー
タ伝送速度を向上させるために、バス上のインピーダン
スを整合させる必要がある。
ボード上に配線されたバスのインピーダンスの不整合に
よる影響が問題化されている。マザーボード上でのデー
タ伝送速度を向上させるために、バス上のインピーダン
スを整合させる必要がある。
【０００４】従来のマザーボードでは、データ伝速速度
の高速化に対応するため、モジュール同士をできるだけ
近接して配置したり、モジュール内に直列抵抗を実装す
るなどしたりして対応していた。従来のマザーボード上
に搭載できるメモリモジュールは、例えば、データ伝送
速度２６６ＭＨｚのＤＤＲ ＳＤＲＡＭ（Double Data
Rate Synchronous DRAM）モジュールでは、実装枚数４
枚が限界であった。
の高速化に対応するため、モジュール同士をできるだけ
近接して配置したり、モジュール内に直列抵抗を実装す
るなどしたりして対応していた。従来のマザーボード上
に搭載できるメモリモジュールは、例えば、データ伝送
速度２６６ＭＨｚのＤＤＲ ＳＤＲＡＭ（Double Data
Rate Synchronous DRAM）モジュールでは、実装枚数４
枚が限界であった。
【０００５】図１は従来の一例の要部の等価回路図を示
す。
す。
【０００６】マザーボード１の要部の等価回路は、コン
トローラ１１、配線１２、メモリモジュール１３、終端
抵抗１４を含む構成とされている。
トローラ１１、配線１２、メモリモジュール１３、終端
抵抗１４を含む構成とされている。
【０００７】コントローラ１１は、配線１２を介してメ
モリモジュール１３と接続されており、メモリモジュー
ル１３のコントロールを行なう。配線１２は、マザーボ
ード上に配線されており、特性インピーダンスがＺ0と
されている。メモリモジュール１３は、内部の配線１５
が特性インピーダンスＺmとされている。
モリモジュール１３と接続されており、メモリモジュー
ル１３のコントロールを行なう。配線１２は、マザーボ
ード上に配線されており、特性インピーダンスがＺ0と
されている。メモリモジュール１３は、内部の配線１５
が特性インピーダンスＺmとされている。
【０００８】ここで、コントローラ１１側からみた点Ａ
のインピーダンスをＺcont、メモリモジュール１３側か
ら点ＡをみたインピーダンスをＺmemとすると、 Ｚcont＝１／（（１／Ｚm）＋（１／Ｚ0）） …（１） Ｚmem ＝１／（（１／Ｚ0）＋（１／Ｚ0）） …（２） で表される。
のインピーダンスをＺcont、メモリモジュール１３側か
ら点ＡをみたインピーダンスをＺmemとすると、 Ｚcont＝１／（（１／Ｚm）＋（１／Ｚ0）） …（１） Ｚmem ＝１／（（１／Ｚ0）＋（１／Ｚ0）） …（２） で表される。
【０００９】インピーダンスＺcont、Ｚmemは、理想的
には Ｚcont＝Ｚ0 …（３） Ｚmem ＝Ｚm …（４） になることが望ましい。しかし、上記式（１）、（２）
ではそのような解は存在しない。
には Ｚcont＝Ｚ0 …（３） Ｚmem ＝Ｚm …（４） になることが望ましい。しかし、上記式（１）、（２）
ではそのような解は存在しない。
【００１０】ここで、例えば、Ｚ0＝５０Ω、Ｚm＝７５
Ωとすると、式（１）、（２）からＺcont＝３０Ω、Ｚ
mem＝２５Ωとなる。前述の式（３）、（４）のように
Ｚcontは５０Ω、Ｚmemは７５Ωが理想であるので、理
想との間に大きな不整合が生じることがわかる。
Ωとすると、式（１）、（２）からＺcont＝３０Ω、Ｚ
mem＝２５Ωとなる。前述の式（３）、（４）のように
Ｚcontは５０Ω、Ｚmemは７５Ωが理想であるので、理
想との間に大きな不整合が生じることがわかる。
【００１１】
【発明が解決しようとする課題】従来のメモリモジュー
ルの接続方法では、特性インピーダンスの不整合により
配線１２からメモリモジュール１３をみた分岐点でのイ
ンピーダンスＺmem＝２５Ωとなり、理想とするインピ
ーダンスＺmem＝７５Ωより大幅に小さい値になってい
る。このため、反射波が生じ、伝送信号に歪を生じさせ
るなどの問題点があった。
ルの接続方法では、特性インピーダンスの不整合により
配線１２からメモリモジュール１３をみた分岐点でのイ
ンピーダンスＺmem＝２５Ωとなり、理想とするインピ
ーダンスＺmem＝７５Ωより大幅に小さい値になってい
る。このため、反射波が生じ、伝送信号に歪を生じさせ
るなどの問題点があった。
【００１２】本発明は上記の点に鑑みてなされたもの
で、モジュールとコントローラ間の信号の伝送歪を低減
できる情報処理装置及び回路基板並びにモジュール接続
方法を提供することを目的とする。
で、モジュールとコントローラ間の信号の伝送歪を低減
できる情報処理装置及び回路基板並びにモジュール接続
方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明の請求項１は、バ
スラインと複数のモジュールとの各分岐点の後、それぞ
れに複数のモジュールの夫々とコントローラとの間の特
性インピーダンスの整合をとるインピーダンス整合用素
子を間挿する。
スラインと複数のモジュールとの各分岐点の後、それぞ
れに複数のモジュールの夫々とコントローラとの間の特
性インピーダンスの整合をとるインピーダンス整合用素
子を間挿する。
【００１４】請求項２は、インピーダンス整合用素子を
チップインダクタンスとしたことを特徴とする。
チップインダクタンスとしたことを特徴とする。
【００１５】請求項３は、回路基板に予め実装された所
定数のコネクタにモジュールを装着する構成とされてお
り、所定数のコネクタのうちモジュールが搭載されない
コネクタには、モジュールと同等のインピーダンスを有
するダミーモジュールを装着することを特徴とする。
定数のコネクタにモジュールを装着する構成とされてお
り、所定数のコネクタのうちモジュールが搭載されない
コネクタには、モジュールと同等のインピーダンスを有
するダミーモジュールを装着することを特徴とする。
【００１６】本発明によれば、バスラインと複数のモジ
ュールとの各分岐点の後、それぞれに複数のモジュール
の夫々とコントローラとの間の特性インピーダンスの整
合をとるインピーダンス整合用素子を間挿し、複数のモ
ジュールの夫々とコントローラとの間の特性インピーダ
ンスを整合させることにより、反射による伝送波形の歪
を低減できる。これにより、伝送速度を高速化すること
ができたり、モジュールの実装枚数を増加させたりする
ことができる。
ュールとの各分岐点の後、それぞれに複数のモジュール
の夫々とコントローラとの間の特性インピーダンスの整
合をとるインピーダンス整合用素子を間挿し、複数のモ
ジュールの夫々とコントローラとの間の特性インピーダ
ンスを整合させることにより、反射による伝送波形の歪
を低減できる。これにより、伝送速度を高速化すること
ができたり、モジュールの実装枚数を増加させたりする
ことができる。
【００１７】
【発明の実施の形態】図２は本発明の一実施例の概略構
成図を示す。
成図を示す。
【００１８】本実施例では、情報処理装置としてパーソ
ナルコンピュータシステムを例にとって説明を行なう。
ナルコンピュータシステムを例にとって説明を行なう。
【００１９】本実施例の情報処理装置１００は、主に、
コンピュータ本体１０１、入力装置１０２、ディスプレ
イ１０３から構成されている。コンピュータ本体１０１
は、マザーボード１１１、記憶装置１１２、グラフィッ
クスボード１１３が筐体に内蔵された構成とされてい
る。
コンピュータ本体１０１、入力装置１０２、ディスプレ
イ１０３から構成されている。コンピュータ本体１０１
は、マザーボード１１１、記憶装置１１２、グラフィッ
クスボード１１３が筐体に内蔵された構成とされてい
る。
【００２０】マザーボード１１１には、記憶装置コネク
タＣ1、Ｉ／ＯコネクタＣ2、ＰＣＩ拡張コネクタＣ3が
実装されている。記憶装置コネクタＣ1には、記憶装置
１１２が接続される。Ｉ／ＯコネクタＣ2には、入力装
置１０２が接続されている。ＰＣＩ拡張コネクタＣ3に
は、グラフィックスボード１１３が接続されている。
タＣ1、Ｉ／ＯコネクタＣ2、ＰＣＩ拡張コネクタＣ3が
実装されている。記憶装置コネクタＣ1には、記憶装置
１１２が接続される。Ｉ／ＯコネクタＣ2には、入力装
置１０２が接続されている。ＰＣＩ拡張コネクタＣ3に
は、グラフィックスボード１１３が接続されている。
【００２１】記憶装置１１２は、ハードディスクドライ
ブ、ＣＤ−ＲＯＭドライブ、フロッピー（登録商標）デ
ィスクドライブなどであり、ＯＳ、各種プログラム、デ
ータが記憶される。入力装置１０２は、キーボード、マ
ウスなどであり、コマンド入力やデータ入力に使用され
る。
ブ、ＣＤ−ＲＯＭドライブ、フロッピー（登録商標）デ
ィスクドライブなどであり、ＯＳ、各種プログラム、デ
ータが記憶される。入力装置１０２は、キーボード、マ
ウスなどであり、コマンド入力やデータ入力に使用され
る。
【００２２】グラフィックスボード１１３は、画像デー
タを受信し、受信した画像データを画面データに展開
し、ディスプレイ１０３に出力する。ディスプレイ１０
３は、ＣＲＴ、ＬＣＤなどから構成され、グラフィック
スボード１１３からの画面データを表示する。
タを受信し、受信した画像データを画面データに展開
し、ディスプレイ１０３に出力する。ディスプレイ１０
３は、ＣＲＴ、ＬＣＤなどから構成され、グラフィック
スボード１１３からの画面データを表示する。
【００２３】次にマザーボード１１１について詳細に説
明する。
明する。
【００２４】図３は本発明の一実施例のマザーボードの
構成図である。
構成図である。
【００２５】マザーボード１１１は、多層基板３１上に
ＣＰＵソケット４１、システムコントローラ４２、チッ
プインダクタンス４３、終端抵抗４４、メモリ用コネク
タ４５、ＰＣＩ拡張コネクタ４６、ブリッジ回路４７、
ＲＯＭ４８、ＩＳＡ拡張コネクタ４９、記憶装置用コネ
クタ５０、Ｉ／Ｏ用コネクタ５１を実装した構成とされ
ている。また、多層基板３１には、システムバス６１、
メモリバス６２、ＰＣＩバス６３、ＩＳＡバス６４など
の各種配線が形成されている。
ＣＰＵソケット４１、システムコントローラ４２、チッ
プインダクタンス４３、終端抵抗４４、メモリ用コネク
タ４５、ＰＣＩ拡張コネクタ４６、ブリッジ回路４７、
ＲＯＭ４８、ＩＳＡ拡張コネクタ４９、記憶装置用コネ
クタ５０、Ｉ／Ｏ用コネクタ５１を実装した構成とされ
ている。また、多層基板３１には、システムバス６１、
メモリバス６２、ＰＣＩバス６３、ＩＳＡバス６４など
の各種配線が形成されている。
【００２６】ＣＰＵソケット４１には、ＣＰＵモジュー
ル７１が装着される。ＣＰＵモジュール７１には、ＣＰ
Ｕ、１次、２次キャッシュなどが内蔵されており、プロ
グラムに基づいた演算処理を行なう。
ル７１が装着される。ＣＰＵモジュール７１には、ＣＰ
Ｕ、１次、２次キャッシュなどが内蔵されており、プロ
グラムに基づいた演算処理を行なう。
【００２７】ＣＰＵソケット４１は、システムバス６１
を介してシステムコントローラ４２に接続されている。
システムコントローラ４２はメモリバス６２を介してｎ
個のメモリ用コネクタ４５と接続されている。メモリバ
ス６２は、主線６２ａ及び分岐線６２ｂから構成され
る。
を介してシステムコントローラ４２に接続されている。
システムコントローラ４２はメモリバス６２を介してｎ
個のメモリ用コネクタ４５と接続されている。メモリバ
ス６２は、主線６２ａ及び分岐線６２ｂから構成され
る。
【００２８】メモリバス６２の主線６２ａには、分岐線
６２ｂとの接続点の間にチップインダクタンス４３が間
挿されている。チップインダクタンス４３は、後で詳細
に説明するようにメモリバス６２の特性インピーダンス
を所望のインピーダンスに整合させる。なお、メモリ用
コネクタ４５には、メモリモジュール７２及びダミーモ
ジュール７３が装着される。
６２ｂとの接続点の間にチップインダクタンス４３が間
挿されている。チップインダクタンス４３は、後で詳細
に説明するようにメモリバス６２の特性インピーダンス
を所望のインピーダンスに整合させる。なお、メモリ用
コネクタ４５には、メモリモジュール７２及びダミーモ
ジュール７３が装着される。
【００２９】図４はメモリモジュールの構成図を示す。
図４（Ａ）は正面図、図４（Ｂ）は上面図、図４（Ｃ）
は裏面図、図４（Ｄ）は側面図を示す。
図４（Ａ）は正面図、図４（Ｂ）は上面図、図４（Ｃ）
は裏面図、図４（Ｄ）は側面図を示す。
【００３０】メモリモジュール７２は回路基板８１上に
メモリチップ８２を実装した構成とされている。回路基
板８１は、マザーボード１１１に実装されたメモリ用コ
ネクタ４５と接続されるコネクト部８３が形成されてい
る。このコネクト部８３がメモリ用コネクタ４５に挿入
される。コネクト部８３がメモリ用コネクタ４５に装着
されると、メモリモジュール７２がメモリバス６２の分
岐線６２ｂに接続される。
メモリチップ８２を実装した構成とされている。回路基
板８１は、マザーボード１１１に実装されたメモリ用コ
ネクタ４５と接続されるコネクト部８３が形成されてい
る。このコネクト部８３がメモリ用コネクタ４５に挿入
される。コネクト部８３がメモリ用コネクタ４５に装着
されると、メモリモジュール７２がメモリバス６２の分
岐線６２ｂに接続される。
【００３１】なお、ダミーモジュール７３は、メモリモ
ジュール７２と同じ形状であり、回路基板８１上にメモ
リモジュール７２の容量と同じ容量値を有するキャパシ
タンスが実装されている。
ジュール７２と同じ形状であり、回路基板８１上にメモ
リモジュール７２の容量と同じ容量値を有するキャパシ
タンスが実装されている。
【００３２】ダミーモジュール７３は、メモリ用コネク
タ４５のうち、空きコネクタに実装される。ダミーモジ
ュール７３を実装することにより、メモリ用コネクタ４
５にメモリモジュール７２が実装されない場合でも設計
どおりの特性インピーダンスを得ることができる。
タ４５のうち、空きコネクタに実装される。ダミーモジ
ュール７３を実装することにより、メモリ用コネクタ４
５にメモリモジュール７２が実装されない場合でも設計
どおりの特性インピーダンスを得ることができる。
【００３３】また、システムコントローラ４２は、ＰＣ
Ｉバス６３を介してＰＣＩ拡張コネクタ４６及びブリッ
ジ回路４７に接続されている。ＰＣＩ拡張コネクタ４６
には、グラフィックスボード１１３、通信用ボードなど
インタフェースがＰＣＩバス６３に対応した周辺機器が
接続される。
Ｉバス６３を介してＰＣＩ拡張コネクタ４６及びブリッ
ジ回路４７に接続されている。ＰＣＩ拡張コネクタ４６
には、グラフィックスボード１１３、通信用ボードなど
インタフェースがＰＣＩバス６３に対応した周辺機器が
接続される。
【００３４】ブリッジ回路４７には、ＲＯＭ４８が接続
されている。ＲＯＭ４８には、ＢＩＯＳなど起動用のプ
ログラムが記憶されている。また、ブリッジ回路４７に
は、ＩＳＡバス６４を介してＩＳＡ拡張コネクタ４９が
接続される。ＩＳＡ拡張コネクタ４９には、インタフェ
ースがＩＳＡバス６４に対応した周辺機器が接続され
る。
されている。ＲＯＭ４８には、ＢＩＯＳなど起動用のプ
ログラムが記憶されている。また、ブリッジ回路４７に
は、ＩＳＡバス６４を介してＩＳＡ拡張コネクタ４９が
接続される。ＩＳＡ拡張コネクタ４９には、インタフェ
ースがＩＳＡバス６４に対応した周辺機器が接続され
る。
【００３５】さらに、ブリッジ回路４７には、記憶装置
用コネクタ５０が接続される。記憶装置用コネクタ５０
には、フロッピーディスクドライブ、ハードディスクド
ライブ、ＣＤ−ＲＯＭドライブが接続される。ブリッジ
回路４７には、Ｉ／Ｏ用コネクタ５１が接続されてい
る。
用コネクタ５０が接続される。記憶装置用コネクタ５０
には、フロッピーディスクドライブ、ハードディスクド
ライブ、ＣＤ−ＲＯＭドライブが接続される。ブリッジ
回路４７には、Ｉ／Ｏ用コネクタ５１が接続されてい
る。
【００３６】Ｉ／Ｏ用コネクタ５１は、ＰＳ／２ポー
ト、シリアルポート、パラレルポート、ＵＳＢポートで
あり、筐体外部に表出しており、入力装置１０２などの
外部の周辺装置が接続される。なお、マザーボード３１
には、他に電源コネクタ、各種ＬＳＩが搭載される。
ト、シリアルポート、パラレルポート、ＵＳＢポートで
あり、筐体外部に表出しており、入力装置１０２などの
外部の周辺装置が接続される。なお、マザーボード３１
には、他に電源コネクタ、各種ＬＳＩが搭載される。
【００３７】次に、本実施例のメモリバス６２の特性イ
ンピーダンスについて詳細に説明する。
ンピーダンスについて詳細に説明する。
【００３８】図５は本発明の一実施例のメモリバス周辺
の等価回路図を示す。図５に示すように本実施例では、
メモリバス６２の主線６２ａ上にはチップインダクタン
ス４３が間挿されている。
の等価回路図を示す。図５に示すように本実施例では、
メモリバス６２の主線６２ａ上にはチップインダクタン
ス４３が間挿されている。
【００３９】これにより、メモリモジュール７２付近の
バスライン６２のインピーダンスＺsは、配線のインダ
クタンスをＬ0、キャパシタンスをＣ0、実装したチップ
インダクタンス４３のインダクタンスをＬとすると、 Ｚs＝√（（Ｌ＋Ｌ0）／Ｃ0） …（５） で表せる。
バスライン６２のインピーダンスＺsは、配線のインダ
クタンスをＬ0、キャパシタンスをＣ0、実装したチップ
インダクタンス４３のインダクタンスをＬとすると、 Ｚs＝√（（Ｌ＋Ｌ0）／Ｃ0） …（５） で表せる。
【００４０】式（５）に示すインピーダンスＺsを特性
インピーダンスＺ0として式（１）、（２）に代入する
と、 Ｚcont＝１／（（１／Ｚm）＋（１／Ｚs）） …（６） Ｚmem ＝１／（（１／Ｚs）＋（１／Ｚs）） …（７） で表すことができる。
インピーダンスＺ0として式（１）、（２）に代入する
と、 Ｚcont＝１／（（１／Ｚm）＋（１／Ｚs）） …（６） Ｚmem ＝１／（（１／Ｚs）＋（１／Ｚs）） …（７） で表すことができる。
【００４１】なお、式（３）、（４）より
Ｚcont＝Ｚ0
Ｚmem ＝Ｚm
であるのが理想であるので、バスライン６２に間挿する
チップインダクタンス４３のインダクタンスＬは、 Ｚ0 ＝１／（（１／Ｚm）＋（１／Ｚs）） …（８） Ｚm ＝１／（（１／Ｚs）＋（１／Ｚs）） …（９） に式（５）を代入して、式（８）、（９）を解くことに
より求めることができる。
チップインダクタンス４３のインダクタンスＬは、 Ｚ0 ＝１／（（１／Ｚm）＋（１／Ｚs）） …（８） Ｚm ＝１／（（１／Ｚs）＋（１／Ｚs）） …（９） に式（５）を代入して、式（８）、（９）を解くことに
より求めることができる。
【００４２】例えば、インピーダンスＺ0＝５０Ω、Ｚm
＝７５Ωとする場合には、Ｚs＝１５０Ωとなるように
チップインダクタンス４３のインダクタンスＬをバスラ
イン６３に間挿することにより、Ｚcont＝５０Ω、Ｚme
m ＝７５Ωとなり、ＺcontとＺ0、Ｚmem とＺmとが整合
する。
＝７５Ωとする場合には、Ｚs＝１５０Ωとなるように
チップインダクタンス４３のインダクタンスＬをバスラ
イン６３に間挿することにより、Ｚcont＝５０Ω、Ｚme
m ＝７５Ωとなり、ＺcontとＺ0、Ｚmem とＺmとが整合
する。
【００４３】なお、上記数式では、メモリ用コネクタ４
５の容量やメモリモジュール７２内部のデバイスの入力
容量などの成分は考慮していないが、これらを考慮して
チップインダクタンス４３のインダクタンスＬを求める
ことにより特性インピーダンスを理想に近似したインピ
ーダンスにすることができる。
５の容量やメモリモジュール７２内部のデバイスの入力
容量などの成分は考慮していないが、これらを考慮して
チップインダクタンス４３のインダクタンスＬを求める
ことにより特性インピーダンスを理想に近似したインピ
ーダンスにすることができる。
【００４４】このように、本実施例によれば、インピー
ダンスの整合をとることにより伝送信号の歪を低減でき
るため、システムコントローラ４２とメモリモジュール
間のデータ伝送速度を高速化しても伝送信号を確実に伝
送できる。また、メモリモジュール７２を数多く実装す
ることが可能となる。例えば、従来、４枚しか実装でき
なかった２６６ＭＨｚのＤＤＲ ＳＤＲＡＭ（Double D
ata Rate SynchronousDynamic Random Access Memory）
メモリモジュールが８枚実装可能となる。
ダンスの整合をとることにより伝送信号の歪を低減でき
るため、システムコントローラ４２とメモリモジュール
間のデータ伝送速度を高速化しても伝送信号を確実に伝
送できる。また、メモリモジュール７２を数多く実装す
ることが可能となる。例えば、従来、４枚しか実装でき
なかった２６６ＭＨｚのＤＤＲ ＳＤＲＡＭ（Double D
ata Rate SynchronousDynamic Random Access Memory）
メモリモジュールが８枚実装可能となる。
【００４５】なお、本実施例では、インダクタンス素子
としてチップインダクタンス４３を用いたが、例えば、
マザーボード１１１上に形成されたメモリバス６２の主
線６２ａの配線パターンを調整することにより、主線６
２ａに生じるインダクタンスを調整して、整合用のイン
ダクタンスＬを得るようにしてもよい。
としてチップインダクタンス４３を用いたが、例えば、
マザーボード１１１上に形成されたメモリバス６２の主
線６２ａの配線パターンを調整することにより、主線６
２ａに生じるインダクタンスを調整して、整合用のイン
ダクタンスＬを得るようにしてもよい。
【００４６】図６は本発明の一実施例の変形例の要部の
断面図を示す。
断面図を示す。
【００４７】図６に示すように主線６２の配線パターン
９１の幅ｗ、厚さｔ、電源電位Ｖcc、Ｖssからの高さＨ
を所望のインダクタンスＬが得られるように設定する。
なお、インダクタンスＬは、上記幅ｗ、厚さｔ、高さＨ
及び回路基板３１の誘電率εrによって既存の算出方法
によって決定される。
９１の幅ｗ、厚さｔ、電源電位Ｖcc、Ｖssからの高さＨ
を所望のインダクタンスＬが得られるように設定する。
なお、インダクタンスＬは、上記幅ｗ、厚さｔ、高さＨ
及び回路基板３１の誘電率εrによって既存の算出方法
によって決定される。
【００４８】なお、本実施例では、チップインダクタン
ス４３を主線６２ａ上に間挿したが、主線６２ａとメモ
リモジュール７２とを接続する分岐線６２ｂ上に間挿す
るようにしてもよい。
ス４３を主線６２ａ上に間挿したが、主線６２ａとメモ
リモジュール７２とを接続する分岐線６２ｂ上に間挿す
るようにしてもよい。
【００４９】また、本実施例では、メモリモジュール７
２のインピーダンスが容量性であるため、インダクタン
ス素子によりインピーダンス整合をとるようにしたが、
これに限定されるものではなく、接続されるモジュール
に応じてキャパシタンス素子によりインピーダンス整合
をとるようにしてもよい。
２のインピーダンスが容量性であるため、インダクタン
ス素子によりインピーダンス整合をとるようにしたが、
これに限定されるものではなく、接続されるモジュール
に応じてキャパシタンス素子によりインピーダンス整合
をとるようにしてもよい。
【００５０】さらに、本実施例では、情報処理装置とし
てパーソナルコンピュータを例にとって説明を行なった
が、本実施例の適用分野はパーソナルコンピュータに限
定されるものではなく、サーバなど他の情報処理装置に
適用することもできる。
てパーソナルコンピュータを例にとって説明を行なった
が、本実施例の適用分野はパーソナルコンピュータに限
定されるものではなく、サーバなど他の情報処理装置に
適用することもできる。
【００５１】以下に、周波数１３３ＭHz,メモリモジュ
ールを枚数8枚実装した場合のシミュレーション結果を
示す。
ールを枚数8枚実装した場合のシミュレーション結果を
示す。
【００５２】図７はメモリバスのシミュレーション波形
を示す。
を示す。
【００５３】図７（Ａ）はメモリモジュール７２へのラ
イト時、図７（Ｂ）はメモリモジュール７２からのリー
ド時の伝送信号のシミュレーション波形を示す。
イト時、図７（Ｂ）はメモリモジュール７２からのリー
ド時の伝送信号のシミュレーション波形を示す。
【００５４】ただし、図７（Ａ）、（Ｂ）において太い
実線は無負荷（終端抵抗以外は配線もメモリモジュール
も何も無い状態）における波形であり、基準とする波形
である。
実線は無負荷（終端抵抗以外は配線もメモリモジュール
も何も無い状態）における波形であり、基準とする波形
である。
【００５５】また、図７(Ａ)で破線は、インダクタンス
Ｌ＝０ｎＨのときのメモリバス６２のシステムコントロ
ーラ４２から最遠端のメモリモジュール上で見たライト
波形を示す。また、図７（Ａ）で一点鎖線はインダクタ
ンスＬ＝０ｎＨのときのメモリバス６２のシステムコン
トローラ４２の最近端のメモリモジュールで見たときの
ライト波形を示す。
Ｌ＝０ｎＨのときのメモリバス６２のシステムコントロ
ーラ４２から最遠端のメモリモジュール上で見たライト
波形を示す。また、図７（Ａ）で一点鎖線はインダクタ
ンスＬ＝０ｎＨのときのメモリバス６２のシステムコン
トローラ４２の最近端のメモリモジュールで見たときの
ライト波形を示す。
【００５６】また、図７(Ａ)で二点鎖線は、インダクタ
ンスＬ＝２７ｎＨとしたときのメモリバス６２のシステ
ムコントローラ４２から最遠端のメモリモジュールで見
たライト波形を示す。また、図７（Ａ）で細実線はイン
ダクタンスＬ＝２７ｎＨのときのメモリバス６２のシス
テムコントローラ４２の最近端のメモリモジュールで見
たときのライト波形を示す。
ンスＬ＝２７ｎＨとしたときのメモリバス６２のシステ
ムコントローラ４２から最遠端のメモリモジュールで見
たライト波形を示す。また、図７（Ａ）で細実線はイン
ダクタンスＬ＝２７ｎＨのときのメモリバス６２のシス
テムコントローラ４２の最近端のメモリモジュールで見
たときのライト波形を示す。
【００５７】このように、メモリバス６２にインダクタ
ンスＬ＝２７ｎＨを間挿した場合に方がインダクタンス
Ｌ＝０ｎＨ、すなわち、インダクタンスをメモリバス６
２に間挿しない場合に比べて太い実線、すなわち、基準
波形に対応したライト波形が得られる。
ンスＬ＝２７ｎＨを間挿した場合に方がインダクタンス
Ｌ＝０ｎＨ、すなわち、インダクタンスをメモリバス６
２に間挿しない場合に比べて太い実線、すなわち、基準
波形に対応したライト波形が得られる。
【００５８】また、図７(Ｂ)で破線は、インダクタンス
Ｌ＝０ｎＨのときのメモリバス６２のシステムコントロ
ーラ４２で見た最近端のメモリモジュールからのリード
波形を示す。また、図７（Ｂ）で一点鎖線はインダクタ
ンスＬ＝０ｎＨのときのメモリバス６２のシステムコン
トローラ４２で見た最遠端のメモリモジュールからのリ
ード波形を示す。
Ｌ＝０ｎＨのときのメモリバス６２のシステムコントロ
ーラ４２で見た最近端のメモリモジュールからのリード
波形を示す。また、図７（Ｂ）で一点鎖線はインダクタ
ンスＬ＝０ｎＨのときのメモリバス６２のシステムコン
トローラ４２で見た最遠端のメモリモジュールからのリ
ード波形を示す。
【００５９】また、図７(Ｂ)で二点鎖線は、インダクタ
ンスＬ＝２７ｎＨとしたときのメモリバス６２のシステ
ムコントローラ４２で見た最近端のメモリモジュールか
らのリード波形を示す。また、図７（Ｂ）で細実線はイ
ンダクタンスＬ＝２７ｎＨのときのメモリバス６２のシ
ステムコントローラ４２から最遠端のメモリモジュール
からのリード波形を示す。
ンスＬ＝２７ｎＨとしたときのメモリバス６２のシステ
ムコントローラ４２で見た最近端のメモリモジュールか
らのリード波形を示す。また、図７（Ｂ）で細実線はイ
ンダクタンスＬ＝２７ｎＨのときのメモリバス６２のシ
ステムコントローラ４２から最遠端のメモリモジュール
からのリード波形を示す。
【００６０】このように、メモリバス６２にインダクタ
ンスＬ＝２７ｎＨを間挿した場合に方がインダクタンス
Ｌ＝０ｎＨ、すなわち、インダクタンスをメモリバス６
２に間挿しない場合に比べて波形歪が少なく、振幅が大
きいリード波形が得られる。
ンスＬ＝２７ｎＨを間挿した場合に方がインダクタンス
Ｌ＝０ｎＨ、すなわち、インダクタンスをメモリバス６
２に間挿しない場合に比べて波形歪が少なく、振幅が大
きいリード波形が得られる。
【００６１】なお、本実施例は以下に示す付記の内容を
含む。
含む。
【００６２】（付記１） 複数のモジュールをコントロ
ールするコントローラが実装されるとともに、該複数モ
ジュールと該コントローラとを並列に接続するバスライ
ンが形成された回路基板を有する情報処理装置におい
て、前記バスラインと前記複数のモジュールとの各分岐
点後にそれぞれに前記複数のモジュールの夫々と前記コ
ントローラとの間の特性インピーダンスの整合をとるイ
ンピーダンス整合用素子を接続したことを特徴とする情
報処理装置。
ールするコントローラが実装されるとともに、該複数モ
ジュールと該コントローラとを並列に接続するバスライ
ンが形成された回路基板を有する情報処理装置におい
て、前記バスラインと前記複数のモジュールとの各分岐
点後にそれぞれに前記複数のモジュールの夫々と前記コ
ントローラとの間の特性インピーダンスの整合をとるイ
ンピーダンス整合用素子を接続したことを特徴とする情
報処理装置。
【００６３】（付記２） 前記インピーダンス整合用素
子は、チップインダクタンスであることを特徴とする付
記１記載の情報処理装置。
子は、チップインダクタンスであることを特徴とする付
記１記載の情報処理装置。
【００６４】（付記３） 前記インピーダンス整合用素
子は、インダクタンス素子であることを特徴とする付記
１又は２記載の情報処理装置。
子は、インダクタンス素子であることを特徴とする付記
１又は２記載の情報処理装置。
【００６５】（付記４） 前記複数のモジュールは、前
記回路基板に予め実装された所定数のコネクタに装着さ
れる構成とされており、前記所定数のコネクタのうち前
記モジュールが搭載されないコネクタには、前記モジュ
ールと同等のインピーダンスを有するダミーモジュール
を装着することを特徴とする付記１乃至３のいずれか一
項記載の情報処理装置。
記回路基板に予め実装された所定数のコネクタに装着さ
れる構成とされており、前記所定数のコネクタのうち前
記モジュールが搭載されないコネクタには、前記モジュ
ールと同等のインピーダンスを有するダミーモジュール
を装着することを特徴とする付記１乃至３のいずれか一
項記載の情報処理装置。
【００６６】（付記５） 複数のモジュールをコントロ
ールするコントローラが実装されるとともに、該複数モ
ジュールと該コントローラとを並列に接続するバスライ
ンが形成された回路基板において、前記バスラインと前
記複数のモジュールとの各分岐点のそれぞれで前記複数
のモジュールの夫々と前記コントローラとの間の特性イ
ンピーダンスの整合インピーダンス整合用素子を有する
ことを特徴とする回路基板。
ールするコントローラが実装されるとともに、該複数モ
ジュールと該コントローラとを並列に接続するバスライ
ンが形成された回路基板において、前記バスラインと前
記複数のモジュールとの各分岐点のそれぞれで前記複数
のモジュールの夫々と前記コントローラとの間の特性イ
ンピーダンスの整合インピーダンス整合用素子を有する
ことを特徴とする回路基板。
【００６７】（付記６） 前記インピーダンス整合用素
子は、前記チップインダクタンスであることを特徴とす
る付記５記載の回路基板。
子は、前記チップインダクタンスであることを特徴とす
る付記５記載の回路基板。
【００６８】（付記７） 前記インピーダンス整合用素
子は、インダクタンス素子であることを特徴とする付記
５又は６記載の回路基板。
子は、インダクタンス素子であることを特徴とする付記
５又は６記載の回路基板。
【００６９】（付記８） 前記複数のモジュールは、前
記回路基板に予め実装された所定数のコネクタに装着さ
れる構成とされており、前記所定数のコネクタのうち前
記モジュールが搭載されないコネクタには、前記モジュ
ールと同等のインピーダンスを有するダミーモジュール
を装着することを特徴とする付記６乃至７のいずれか一
項記載の回路基板。
記回路基板に予め実装された所定数のコネクタに装着さ
れる構成とされており、前記所定数のコネクタのうち前
記モジュールが搭載されないコネクタには、前記モジュ
ールと同等のインピーダンスを有するダミーモジュール
を装着することを特徴とする付記６乃至７のいずれか一
項記載の回路基板。
【００７０】（付記９） 複数のモジュールをコントロ
ールするコントローラが実装されるとともに、該複数モ
ジュールと該コントローラとを並列に接続するバスライ
ンが形成されたモジュール接続方法において、前記バス
ラインと前記複数のモジュールとの各分岐点のそれぞれ
で前記複数のモジュールの夫々と前記コントローラとの
間の特性インピーダンスの整合をとることを特徴とする
モジュール接続方法。
ールするコントローラが実装されるとともに、該複数モ
ジュールと該コントローラとを並列に接続するバスライ
ンが形成されたモジュール接続方法において、前記バス
ラインと前記複数のモジュールとの各分岐点のそれぞれ
で前記複数のモジュールの夫々と前記コントローラとの
間の特性インピーダンスの整合をとることを特徴とする
モジュール接続方法。
【００７１】（付記１０） 前記特性インピーダンスを
チップインダクタンスにより整合させることを特徴とす
る付記９記載のモジュール接続方法。
チップインダクタンスにより整合させることを特徴とす
る付記９記載のモジュール接続方法。
【００７２】（付記１１） 前記インダクタンスにより
前記特性インピーダンスを整合させることを特徴とする
付記９又は１０記載のモジュール接続方法。
前記特性インピーダンスを整合させることを特徴とする
付記９又は１０記載のモジュール接続方法。
【００７３】（付記１２） 前記バスラインには、前記
特性インピーダンスが整合された所定箇所に所定数のモ
ジュールが接続可能とされており、前記所定数の箇所の
うち前記モジュールが搭載されない箇所には、前記モジ
ュールと同等のインピーダンスを有するダミーモジュー
ルを装着することを特徴とする付記９乃至１１のいずれ
か一項記載のモジュール接続方法。
特性インピーダンスが整合された所定箇所に所定数のモ
ジュールが接続可能とされており、前記所定数の箇所の
うち前記モジュールが搭載されない箇所には、前記モジ
ュールと同等のインピーダンスを有するダミーモジュー
ルを装着することを特徴とする付記９乃至１１のいずれ
か一項記載のモジュール接続方法。
【００７４】
【発明の効果】上述の如く、本発明によれば、回路基板
のバスライン上にインピーダンス整合用素子を間挿して
実装し、モジュールとコントローラとの間の特性インピ
ーダンスを整合させることにより、反射による伝送波形
の歪を低減できる。これにより、伝送速度を高速化した
場合でもモジュールの実装枚数を増加させることができ
る等の特長を有する。
のバスライン上にインピーダンス整合用素子を間挿して
実装し、モジュールとコントローラとの間の特性インピ
ーダンスを整合させることにより、反射による伝送波形
の歪を低減できる。これにより、伝送速度を高速化した
場合でもモジュールの実装枚数を増加させることができ
る等の特長を有する。
【図１】従来の一例の等価回路図である。
【図２】本発明の一実施例の概略構成図である。
【図３】本発明の一実施例のマザーボードの構成図であ
る。
る。
【図４】メモリモジュールの構成図である。
【図５】本発明の一実施例のマザーボードの要部の等価
回路図である。
回路図である。
【図６】本発明の一実施例の変形例のマザーボードの断
面図である。
面図である。
【図７】シミュレーション結果を示す図である。
１００ 情報処理装置
１０１ コンピュータ本体
１０２ 入力装置
１０３ ディスプレイ
１１１ マザーボード
１１２ 記憶装置
１１３ グラフィックスボード
４１ ＣＰＵソケット
４２ システムコントローラ
４３ チップインダクタンス
４４ 終端抵抗
４５ メモリ用コネクタ
４６ ＰＣＩ拡張コネクタ
４７ ブリッジ回路
４８ ＲＯＭ
４９ ＩＳＡ拡張コネクタ
５０ 記憶装置用コネクタ
５１ Ｉ／Ｏ用コネクタ
６１ システムバス
６２ メモリバス
６２ａ 主線
６２ｂ 分岐線
６３ ＰＣＩバス
６４ ＩＳＡバス
７１ ＣＰＵモジュール
７２ メモリモジュール
７３ ダミーモジュール
８１ 回路基板
８２ メモリチップ
８３ コネクト部
Claims (5)
- 【請求項１】 複数のモジュールをコントロールするコ
ントローラが実装されるとともに、該複数モジュールと
該コントローラとを並列に接続するバスラインが形成さ
れた回路基板を有する情報処理装置において、 前記バスラインと前記複数のモジュールとの各分岐点の
後、それぞれに前記複数のモジュールの夫々と前記コン
トローラとの間の特性インピーダンスの整合をとるイン
ピーダンス整合用素子を間挿したことを特徴とする情報
処理装置。 - 【請求項２】 前記インピーダンス整合用素子は、チッ
プインダクタンスであることを特徴とする請求項１記載
の情報処理装置。 - 【請求項３】 前記複数のモジュールは、前記回路基板
に予め実装された所定数のコネクタに装着される構成と
されており、 前記所定数のコネクタのうち前記モジュールが搭載され
ないコネクタには、前記モジュールと同等のインピーダ
ンスを有するダミーモジュールを装着することを特徴と
する請求項１記載の情報処理装置。 - 【請求項４】 複数のモジュールをコントロールするコ
ントローラが実装されるとともに、該複数モジュールと
該コントローラとを並列に接続するバスラインが形成さ
れた回路基板において、 前記回路基板の前記バスライン上に間挿して実装され、
前記複数のモジュールの夫々と前記コントローラとの間
の特性インピーダンスの整合をとるインピーダンス整合
用素子を有することを特徴とする回路基板。 - 【請求項５】 複数のモジュールをコントロールするコ
ントローラが実装されるとともに、該複数モジュールと
該コントローラとを並列に接続するバスラインが形成さ
れたモジュール接続方法において、 前記バスラインと前記複数のモジュールとの各分岐点の
それぞれで前記複数のモジュールの夫々と前記コントロ
ーラとの間の特性インピーダンスの整合をとることを特
徴とするモジュール接続方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001230047A JP2003044189A (ja) | 2001-07-30 | 2001-07-30 | 情報処理装置及び回路基板並びにモジュール接続方法 |
| US10/029,201 US6680623B2 (en) | 2001-07-30 | 2001-12-28 | Information processing apparatus having a reduced signal distortion between a module and a memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001230047A JP2003044189A (ja) | 2001-07-30 | 2001-07-30 | 情報処理装置及び回路基板並びにモジュール接続方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003044189A true JP2003044189A (ja) | 2003-02-14 |
Family
ID=19062315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001230047A Pending JP2003044189A (ja) | 2001-07-30 | 2001-07-30 | 情報処理装置及び回路基板並びにモジュール接続方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6680623B2 (ja) |
| JP (1) | JP2003044189A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016539397A (ja) * | 2013-11-27 | 2016-12-15 | インテル・コーポレーション | 保守可能な不揮発性メモリモジュールを有効化するサーバプラットフォームアーキテクチャのための方法および装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003108512A (ja) * | 2001-09-27 | 2003-04-11 | Elpida Memory Inc | データバス配線方法、メモリシステム及びメモリモジュール基板 |
| US7054179B2 (en) * | 2003-10-30 | 2006-05-30 | Hewlett-Packard Development Company, L.P. | Double-high memory system compatible with termination schemes for single-high memory systems |
| KR100585128B1 (ko) * | 2004-02-16 | 2006-05-30 | 삼성전자주식회사 | 입력 신호들의 주파수에 따라 다른 타입의 터미네이션장치들을 가지는 반도체 메모리 장치 및 이를 구비하는반도체 메모리 시스템 |
| JP4486422B2 (ja) * | 2004-06-25 | 2010-06-23 | 矢崎総業株式会社 | 集中分岐型ネットワークシステム及びジョイントコネクタ |
| KR100570103B1 (ko) * | 2005-03-30 | 2006-04-11 | 삼성전자주식회사 | 정합 커패시터를 구비한 메모리 모듈 및 메모리 시스템 |
| KR100834826B1 (ko) | 2007-01-25 | 2008-06-03 | 삼성전자주식회사 | 취급손상을 줄인 집적회로 모듈의 구조 및 모듈의 종단저항 배치방법 |
| TW200921595A (en) * | 2007-11-14 | 2009-05-16 | Darfon Electronics Corp | Multi-lamp backlight apparatus |
| US7915912B2 (en) * | 2008-09-24 | 2011-03-29 | Rambus Inc. | Signal lines with internal and external termination |
| KR101599283B1 (ko) * | 2009-06-23 | 2016-03-04 | 삼성전자주식회사 | 표면실장형 커넥터가 장착된 메인보드를 구비하는 영상 및 음성 재생장치 |
| US9485854B2 (en) | 2014-08-20 | 2016-11-01 | Intel Corporation | Absorbing termination in an interconnect |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5287934A (en) | 1976-01-19 | 1977-07-22 | Fujitsu Ltd | Bus transmission route |
| US5955889A (en) * | 1994-05-20 | 1999-09-21 | Fujitsu Limited | Electronic circuit apparatus for transmitting signals through a bus and semiconductor device for generating a predetermined stable voltage |
| US6067594A (en) * | 1997-09-26 | 2000-05-23 | Rambus, Inc. | High frequency bus system |
| JP2000267775A (ja) | 1999-03-18 | 2000-09-29 | Fujitsu Ltd | 情報処理装置及びモジュール接続構造 |
| JP3820843B2 (ja) * | 1999-05-12 | 2006-09-13 | 株式会社日立製作所 | 方向性結合式メモリモジュール |
-
2001
- 2001-07-30 JP JP2001230047A patent/JP2003044189A/ja active Pending
- 2001-12-28 US US10/029,201 patent/US6680623B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016539397A (ja) * | 2013-11-27 | 2016-12-15 | インテル・コーポレーション | 保守可能な不揮発性メモリモジュールを有効化するサーバプラットフォームアーキテクチャのための方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6680623B2 (en) | 2004-01-20 |
| US20030020511A1 (en) | 2003-01-30 |
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