JP2001184297A - コンピュータシステムおよび電子機器並びにシステム回路基板 - Google Patents
コンピュータシステムおよび電子機器並びにシステム回路基板Info
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Abstract
(57)【要約】
【課題】製品モデル毎にシステム回路基板を設計し直す
ことなく、必要に応じて必要な個数の高速メモリメモリ
を実装できるようにする。 【解決手段】システム回路基板上には、コンデンサなど
の容量性デバイス１６をメモリバスライン４に接続する
ための接続端子、およびその容量性デバイス１６の実装
エリアが設けられている。容量性デバイス１６は、高速
メモリデバイス１４１〜１４４の実装個数による容量負
荷の違いを吸収するために使用されるものであり、これ
によりメモリデバイスの実装個数によらず、メモリバス
ライン４の特性インピーダンスを規定値に合わせること
ができる。よって、製品毎にシステム回路基板を設計し
直すことなく、必要に応じて必要な個数の高速メモリデ
バイスを実装して使うことが可能となる。
ことなく、必要に応じて必要な個数の高速メモリメモリ
を実装できるようにする。 【解決手段】システム回路基板上には、コンデンサなど
の容量性デバイス１６をメモリバスライン４に接続する
ための接続端子、およびその容量性デバイス１６の実装
エリアが設けられている。容量性デバイス１６は、高速
メモリデバイス１４１〜１４４の実装個数による容量負
荷の違いを吸収するために使用されるものであり、これ
によりメモリデバイスの実装個数によらず、メモリバス
ライン４の特性インピーダンスを規定値に合わせること
ができる。よって、製品毎にシステム回路基板を設計し
直すことなく、必要に応じて必要な個数の高速メモリデ
バイスを実装して使うことが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明はコンピュータシステ
ムおよび電子機器並びにシステム回路基板に関し、特に
高速メモリシステムの実装に好適なコンピュータシステ
ムおよび電子機器並びにシステム回路基板に関する。
ムおよび電子機器並びにシステム回路基板に関し、特に
高速メモリシステムの実装に好適なコンピュータシステ
ムおよび電子機器並びにシステム回路基板に関する。
【０００２】
【従来の技術】近年、パーソナルコンピュータなどのコ
ンピュータシステムにおいては、システム性能の向上を
図るために、メモリ速度の改善が進められている。一般
に、メモリ速度はＣＰＵ速度よりも遅い。このため、高
速ＣＰＵを用いても、メモリ速度がボトルネックとなり
十分なシステム性能の向上を行うことが出来なくなる。
これを改善するため、高速メモリの開発が進められてお
り、主記憶として使用されるメモリデバイスは、ＤＲＡ
ＭからＥＤＯモード付きＤＲＡＭ、シンクロナスＤＲＡ
Ｍへと移行し、また最近では、ラムバス社のＲａｍｂｕ
ｓＤＲＡＭなどの高速メモリデバイスが使用され始めて
いる。
ンピュータシステムにおいては、システム性能の向上を
図るために、メモリ速度の改善が進められている。一般
に、メモリ速度はＣＰＵ速度よりも遅い。このため、高
速ＣＰＵを用いても、メモリ速度がボトルネックとなり
十分なシステム性能の向上を行うことが出来なくなる。
これを改善するため、高速メモリの開発が進められてお
り、主記憶として使用されるメモリデバイスは、ＤＲＡ
ＭからＥＤＯモード付きＤＲＡＭ、シンクロナスＤＲＡ
Ｍへと移行し、また最近では、ラムバス社のＲａｍｂｕ
ｓＤＲＡＭなどの高速メモリデバイスが使用され始めて
いる。
【０００３】このようなメモリデバイスの高速化技術に
伴い、システム基板上でのメモリアクセスのサイクルタ
イムも年々高速化されおり、現在では、４百ＭＨｚ程度
の高速メモリバスの設計が必要とされつつある。このよ
うな高速メモリバスを使用する場合には、信号の反射等
による不具合を防止するために、厳密なインピーダンス
整合を図ることが必要となる。
伴い、システム基板上でのメモリアクセスのサイクルタ
イムも年々高速化されおり、現在では、４百ＭＨｚ程度
の高速メモリバスの設計が必要とされつつある。このよ
うな高速メモリバスを使用する場合には、信号の反射等
による不具合を防止するために、厳密なインピーダンス
整合を図ることが必要となる。
【０００４】
【発明が解決しようとする課題】ところで、シンクロナ
スＤＲＡＭを使った従来のコンピュータシステムにおい
ては、マザーボード（システム回路基板）上に予め複数
のメモリ実装エリアを用意しておき、必要に応じて必要
な個数のメモリを実装して使うことができた。これは、
マザーボードは共通で、製品毎に実装メモリ容量を変え
たシステムを作る上で非常に便利な方法である。製品毎
にマザーボードを設計し直す必要が無くなるので、コス
ト低減を図ることもできる。
スＤＲＡＭを使った従来のコンピュータシステムにおい
ては、マザーボード（システム回路基板）上に予め複数
のメモリ実装エリアを用意しておき、必要に応じて必要
な個数のメモリを実装して使うことができた。これは、
マザーボードは共通で、製品毎に実装メモリ容量を変え
たシステムを作る上で非常に便利な方法である。製品毎
にマザーボードを設計し直す必要が無くなるので、コス
ト低減を図ることもできる。
【０００５】しかしながら、厳密なインピーダンス整合
が要求される高速メモリシステムにおいては、メモリ自
体の容量負荷をも考慮することが必要となる。メモリの
実装個数によってメモリバスラインのインピーダンスが
変化してしまうからである。このため、全てのメモリ実
装エリアにメモリが実装されている場合と、空きメモリ
実装エリアが存在する場合とでは、メモリバスラインの
インピーダンスが異なってしまい、必要に応じて必要な
個数のメモリを実装して使うという上述の方法を利用す
ることは実際上困難である。
が要求される高速メモリシステムにおいては、メモリ自
体の容量負荷をも考慮することが必要となる。メモリの
実装個数によってメモリバスラインのインピーダンスが
変化してしまうからである。このため、全てのメモリ実
装エリアにメモリが実装されている場合と、空きメモリ
実装エリアが存在する場合とでは、メモリバスラインの
インピーダンスが異なってしまい、必要に応じて必要な
個数のメモリを実装して使うという上述の方法を利用す
ることは実際上困難である。
【０００６】本発明はこのような事情に鑑みてなされた
ものであり、実装されるメモリデバイスの個数によらず
にメモリバスラインのインピーダンスを規定値に設定で
きるようにし、製品毎にシステム回路基板を設計し直す
ことなく、必要に応じて必要な個数のメモリを実装して
使うことが可能なコンピュータシステムおよび電子機器
並びにシステム回路基板を提供することを目的とする。
ものであり、実装されるメモリデバイスの個数によらず
にメモリバスラインのインピーダンスを規定値に設定で
きるようにし、製品毎にシステム回路基板を設計し直す
ことなく、必要に応じて必要な個数のメモリを実装して
使うことが可能なコンピュータシステムおよび電子機器
並びにシステム回路基板を提供することを目的とする。
【０００７】
【課題を解決するための手段】上述の課題を解決するた
め、本発明のコンピュータシステムは、メモリデバイス
を実装するための複数のメモリ実装エリアを有する回路
基板と、前記複数のメモリ実装エリアに接続されるよう
に前記回路基板上に配設されたメモリバスラインと、前
記回路基板上に設けられ、メモリデバイスの実装個数に
よる容量負荷の違いを吸収するための容量性デバイスを
前記メモリバスライン上に接続するための接続端子とを
具備することを特徴とする。
め、本発明のコンピュータシステムは、メモリデバイス
を実装するための複数のメモリ実装エリアを有する回路
基板と、前記複数のメモリ実装エリアに接続されるよう
に前記回路基板上に配設されたメモリバスラインと、前
記回路基板上に設けられ、メモリデバイスの実装個数に
よる容量負荷の違いを吸収するための容量性デバイスを
前記メモリバスライン上に接続するための接続端子とを
具備することを特徴とする。
【０００８】このコンピュータシステムにおいては、容
量性デバイスをメモリバスライン上に接続するための接
続端子が回路基板上に予め設けられているので、メモリ
デバイスの実装個数による容量負荷の違いを、接続端子
に接続される容量性デバイスの負荷容量によって調整す
ることができる。よって、実装されるメモリデバイスの
個数によらずにメモリバスラインのインピーダンスを規
定値に設定できるようになり、製品毎にシステム回路基
板を設計し直すことなく、必要に応じて必要な個数のメ
モリを実装して使うことが可能となる。
量性デバイスをメモリバスライン上に接続するための接
続端子が回路基板上に予め設けられているので、メモリ
デバイスの実装個数による容量負荷の違いを、接続端子
に接続される容量性デバイスの負荷容量によって調整す
ることができる。よって、実装されるメモリデバイスの
個数によらずにメモリバスラインのインピーダンスを規
定値に設定できるようになり、製品毎にシステム回路基
板を設計し直すことなく、必要に応じて必要な個数のメ
モリを実装して使うことが可能となる。
【０００９】また、前記メモリバスラインについては、
前記複数のメモリ実装エリアの近傍の所定の配線領域に
おいてはインピーダンスが規定値よりも高くなるなるよ
うに構成し、前記接続端子は、実装されたメモリデバイ
スおよび前記容量性デバイスの容量負荷によって前記所
定の配線領域における前記メモリバスラインのインピー
ダンスが規定値に設定されるように、前記所定の配線領
域内のメモリバスライン上に設けることが好ましい。
前記複数のメモリ実装エリアの近傍の所定の配線領域に
おいてはインピーダンスが規定値よりも高くなるなるよ
うに構成し、前記接続端子は、実装されたメモリデバイ
スおよび前記容量性デバイスの容量負荷によって前記所
定の配線領域における前記メモリバスラインのインピー
ダンスが規定値に設定されるように、前記所定の配線領
域内のメモリバスライン上に設けることが好ましい。
【００１０】また、接続端子は半田づけ用の実装パッド
として実現する事ができる。また、ソケットなどによっ
て実現しても良く、これにより容量性デバイスを着脱自
在に装着することができる。
として実現する事ができる。また、ソケットなどによっ
て実現しても良く、これにより容量性デバイスを着脱自
在に装着することができる。
【００１１】また、容量性デバイスとしては、容量負荷
の値を可変設定可能な可変容量デバイスを使用すること
もできる。この場合、メモリ実装個数に応じて使用する
容量性デバイスの容量を変える必要が無くなるので、回
路基板の汎用性をより高めることが可能となる。可変容
量デバイスの容量負荷の調整は、メモリデバイスの実装
個数に応じて行えばよい。
の値を可変設定可能な可変容量デバイスを使用すること
もできる。この場合、メモリ実装個数に応じて使用する
容量性デバイスの容量を変える必要が無くなるので、回
路基板の汎用性をより高めることが可能となる。可変容
量デバイスの容量負荷の調整は、メモリデバイスの実装
個数に応じて行えばよい。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。図１には、本発明の一実施形態に係
るコンピュータシステムの構成が示されている。このコ
ンピュータシステムはノートブックタイプのパーソナル
コンピュータ（ＰＣ）であり、そのシステム回路基板
（マザーボードまたはシステムボードと称されることも
ある）上には、図示のように、ＣＰＵバス（プロセッサ
バス）１、ＰＣＩバス２、ＩＳＡバス３、メモリバス
４、ＣＰＵ１１、ホスト−ＰＣＩブリッジ１２、内部メ
モリ１４、メモリ拡張スロット１５、ＰＣＩ−ＩＳＡブ
リッジ１７、他の各種ＰＣＩデバイス１８、およびＢＩ
ＯＳ−ＲＯＭ１９などが実装されている。
施形態を説明する。図１には、本発明の一実施形態に係
るコンピュータシステムの構成が示されている。このコ
ンピュータシステムはノートブックタイプのパーソナル
コンピュータ（ＰＣ）であり、そのシステム回路基板
（マザーボードまたはシステムボードと称されることも
ある）上には、図示のように、ＣＰＵバス（プロセッサ
バス）１、ＰＣＩバス２、ＩＳＡバス３、メモリバス
４、ＣＰＵ１１、ホスト−ＰＣＩブリッジ１２、内部メ
モリ１４、メモリ拡張スロット１５、ＰＣＩ−ＩＳＡブ
リッジ１７、他の各種ＰＣＩデバイス１８、およびＢＩ
ＯＳ−ＲＯＭ１９などが実装されている。
【００１３】ＣＰＵ１１は本システム全体の動作を制御
するためのものであり、システムＢＩＯＳおよびオペレ
ーティングシステムを初め、各種アプリケーションプロ
グラムを実行する。ホスト−ＰＣＩブリッジ１２は、Ｃ
ＰＵバス１とＰＣＩバス２を双方向で接続するバスブリ
ッジ装置であり、ここにはシステム回路基板上に実装さ
れた内部メモリ１４、およびメモリ拡張スロット１５に
取り外し自在に装着される拡張メモリモジュールをアク
セス制御するためのメモリコントローラ１３が内蔵され
ている。メモリコントローラ１３は図示のようにメモリ
バスライン４を介して内部メモリ１４およびメモリ拡張
スロット１５に接続されている。
するためのものであり、システムＢＩＯＳおよびオペレ
ーティングシステムを初め、各種アプリケーションプロ
グラムを実行する。ホスト−ＰＣＩブリッジ１２は、Ｃ
ＰＵバス１とＰＣＩバス２を双方向で接続するバスブリ
ッジ装置であり、ここにはシステム回路基板上に実装さ
れた内部メモリ１４、およびメモリ拡張スロット１５に
取り外し自在に装着される拡張メモリモジュールをアク
セス制御するためのメモリコントローラ１３が内蔵され
ている。メモリコントローラ１３は図示のようにメモリ
バスライン４を介して内部メモリ１４およびメモリ拡張
スロット１５に接続されている。
【００１４】内部メモリ１４としては、ラムバス規格の
Ｒａｍｂｕｓメモリなどの高速半導体メモリデバイス１
４１〜１４３が使用される。システム回路基板上には高
速半導体メモリデバイスのチップを実装するための複数
のメモリ実装エリアが設けられており、最大でメモリ実
装エリアの数（図においては４個）だけメモリデバイス
を実装することができる。メモリデバイスの実装個数
は、本コンピュータシステムの製品モデルなどに合わせ
て決定される。
Ｒａｍｂｕｓメモリなどの高速半導体メモリデバイス１
４１〜１４３が使用される。システム回路基板上には高
速半導体メモリデバイスのチップを実装するための複数
のメモリ実装エリアが設けられており、最大でメモリ実
装エリアの数（図においては４個）だけメモリデバイス
を実装することができる。メモリデバイスの実装個数
は、本コンピュータシステムの製品モデルなどに合わせ
て決定される。
【００１５】また、システム回路基板上には、コンデン
サなどの容量性デバイス１６をメモリバスライン４に接
続するための接続端子、およびその容量性デバイス１６
の実装エリアも設けられている。容量性デバイス１６
は、メモリデバイスの実装個数による容量負荷の違いを
吸収するために使用されるものであり、これによりメモ
リデバイスの実装個数によらず、メモリバスライン４の
特性インピーダンスを高速メモリバスインターフェイス
規格に準拠した規定値に合わせることができる。
サなどの容量性デバイス１６をメモリバスライン４に接
続するための接続端子、およびその容量性デバイス１６
の実装エリアも設けられている。容量性デバイス１６
は、メモリデバイスの実装個数による容量負荷の違いを
吸収するために使用されるものであり、これによりメモ
リデバイスの実装個数によらず、メモリバスライン４の
特性インピーダンスを高速メモリバスインターフェイス
規格に準拠した規定値に合わせることができる。
【００１６】ＰＣＩ−ＩＳＡブリッジ１７は、ＰＣＩバ
ス２とＩＳＡバス３を双方向で接続するブリッジ装置で
あり、ホスト−ＰＣＩブリッジ１２と共に、本コンピュ
ータシステムの周辺チップセットとして機能する。
ス２とＩＳＡバス３を双方向で接続するブリッジ装置で
あり、ホスト−ＰＣＩブリッジ１２と共に、本コンピュ
ータシステムの周辺チップセットとして機能する。
【００１７】ＢＩＯＳ−ＲＯＭ１９には、システムＢＩ
ＯＳ（Ｂasic Ｉ／Ｏ Ｓystem ）が格納されている。
システムＢＩＯＳは、本コンピュータシステムのハード
ウェア制御のための機能を体系化したものであり、シス
テムの電源オン／オフ制御、およびシステム起動処理な
どを実行する。
ＯＳ（Ｂasic Ｉ／Ｏ Ｓystem ）が格納されている。
システムＢＩＯＳは、本コンピュータシステムのハード
ウェア制御のための機能を体系化したものであり、シス
テムの電源オン／オフ制御、およびシステム起動処理な
どを実行する。
【００１８】（メモリ実装構造）次に、図２を参照し
て、システム回路基板上における内部メモリ周りの実装
構造について説明する。メモリバスライン４はメモリコ
ントローラ１３からメモリ拡張スロット１５に渡って、
システム回路基板として用いられるプリント回路基板上
に延在されている。ここで、領域Ｂはシステム回路基板
上のメモリ実装エリアに対応する配線領域であり、また
その両端の領域Ａはそれぞれメモリコントローラ１３お
よびメモリ拡張スロット１５側に延びる配線領域であ
る。メモリバスライン４は、例えば１８ビット幅のデー
タ線、８ビット幅のアドレス／コマンド線、読み出しク
ロック信号線、書き込みクロック信号線、などを含む多
数の信号線から構成されているが、どの信号線も実装形
式は同じであるので、ここでは、各信号線を代表して一
つの信号線４１だけが示されている。
て、システム回路基板上における内部メモリ周りの実装
構造について説明する。メモリバスライン４はメモリコ
ントローラ１３からメモリ拡張スロット１５に渡って、
システム回路基板として用いられるプリント回路基板上
に延在されている。ここで、領域Ｂはシステム回路基板
上のメモリ実装エリアに対応する配線領域であり、また
その両端の領域Ａはそれぞれメモリコントローラ１３お
よびメモリ拡張スロット１５側に延びる配線領域であ
る。メモリバスライン４は、例えば１８ビット幅のデー
タ線、８ビット幅のアドレス／コマンド線、読み出しク
ロック信号線、書き込みクロック信号線、などを含む多
数の信号線から構成されているが、どの信号線も実装形
式は同じであるので、ここでは、各信号線を代表して一
つの信号線４１だけが示されている。
【００１９】領域Ｂには、メモリデバイス１４１〜１４
４を実装するための４個のメモリ実装エリアが予め用意
されている。これら４個のメモリ実装エリアには、それ
ぞれメモリデバイス実装パッド２０１〜２０４が設けら
れている。実際には、図３に示すように、各メモリ実装
エリア毎に、メモリバスライン４を構成するメモリ信号
線数の数（メモリデバイスのピン数）に相当する実装パ
ッド（部品取り付け穴）がシステム回路基板上に設けら
れることになる。
４を実装するための４個のメモリ実装エリアが予め用意
されている。これら４個のメモリ実装エリアには、それ
ぞれメモリデバイス実装パッド２０１〜２０４が設けら
れている。実際には、図３に示すように、各メモリ実装
エリア毎に、メモリバスライン４を構成するメモリ信号
線数の数（メモリデバイスのピン数）に相当する実装パ
ッド（部品取り付け穴）がシステム回路基板上に設けら
れることになる。
【００２０】また、領域Ｂには、容量性デバイス１６を
実装するための一対のコンデンサ実装パッド２０５，２
０６も設けられている。コンデンサ実装パッド２０５は
メモリバスライン４を構成する各信号線４１に接続さ
れ、またコンデンサ実装パッド２０６はグランド線に接
続されている。
実装するための一対のコンデンサ実装パッド２０５，２
０６も設けられている。コンデンサ実装パッド２０５は
メモリバスライン４を構成する各信号線４１に接続さ
れ、またコンデンサ実装パッド２０６はグランド線に接
続されている。
【００２１】メモリバスライン４を構成する各信号線４
１は、領域Ａにおいては規定のインピーダンス（＝２８
Ω）で形成されているが、領域Ｂにおいては図２に示さ
れているように配線のパターン幅を狭くすることによっ
て、領域Ａよりもインピーダンスが高く設定されてい
る。メモリデバイスには負荷容量Ｃが存在するため、メ
モリデバイスを実装すると、その分だけインピーダンス
が変化される。
１は、領域Ａにおいては規定のインピーダンス（＝２８
Ω）で形成されているが、領域Ｂにおいては図２に示さ
れているように配線のパターン幅を狭くすることによっ
て、領域Ａよりもインピーダンスが高く設定されてい
る。メモリデバイスには負荷容量Ｃが存在するため、メ
モリデバイスを実装すると、その分だけインピーダンス
が変化される。
【００２２】インピーダンスは、領域Ｂにおけるメモリ
バスライン４のインダクタンスをＬとし、領域Ｂにおけ
るメモリバスライン４の全容量をＣとすると、（Ｌ／
Ｃ）1/ 2で表すことができる。つまり、メモリデバイス
がメモリバスライン４上に追加されると、メモリバスラ
イン４のインピーダンスはその分だけ下がることにな
る。このことを考慮し、本実施形態では、領域Ｂにおけ
るメモリバスライン４そのものの線路インピーダンスは
規定値よりも高い値、例えば４１Ωに設定している。こ
の値は、４個のメモリデバイス１４１〜１４４が実装さ
れた時に、それら各メモリデバイスの負荷容量によって
領域Ｂのインピーダンスが規定のインピーダンス（＝２
８Ω）になるように決められたものである。
バスライン４のインダクタンスをＬとし、領域Ｂにおけ
るメモリバスライン４の全容量をＣとすると、（Ｌ／
Ｃ）1/ 2で表すことができる。つまり、メモリデバイス
がメモリバスライン４上に追加されると、メモリバスラ
イン４のインピーダンスはその分だけ下がることにな
る。このことを考慮し、本実施形態では、領域Ｂにおけ
るメモリバスライン４そのものの線路インピーダンスは
規定値よりも高い値、例えば４１Ωに設定している。こ
の値は、４個のメモリデバイス１４１〜１４４が実装さ
れた時に、それら各メモリデバイスの負荷容量によって
領域Ｂのインピーダンスが規定のインピーダンス（＝２
８Ω）になるように決められたものである。
【００２３】この場合、４個のメモリデバイス１４１〜
１４４を実装した状態においては、メモリバスライン４
を構成する各信号線４１にインピーダンスの不連続は生
じない（全て２８Ω）。したがって、４００ＭＨｚもの
高速信号を歪みなく伝達することができる。しかし、メ
モリデバイスの実装個数が４個よりも少ない場合には、
領域Ｂにおけるメモリバスライン４のインピーダンスは
規定値と異なってしまい、信号品質に影響を与えてしま
う。
１４４を実装した状態においては、メモリバスライン４
を構成する各信号線４１にインピーダンスの不連続は生
じない（全て２８Ω）。したがって、４００ＭＨｚもの
高速信号を歪みなく伝達することができる。しかし、メ
モリデバイスの実装個数が４個よりも少ない場合には、
領域Ｂにおけるメモリバスライン４のインピーダンスは
規定値と異なってしまい、信号品質に影響を与えてしま
う。
【００２４】本実施形態おいては、メモリ実装エリアの
中央部にコンデンサ実装パッド２０５，２０６を予め設
け、必要に応じて容量性デバイス１６を実装できるよう
に構成しているので、メモリデバイスの実装個数に合わ
せて、容量性デバイス１６として実装する素子の負荷容
量を変えることにより、領域Ｂのインピーダンスを目的
値に合わせ込むことができる。
中央部にコンデンサ実装パッド２０５，２０６を予め設
け、必要に応じて容量性デバイス１６を実装できるよう
に構成しているので、メモリデバイスの実装個数に合わ
せて、容量性デバイス１６として実装する素子の負荷容
量を変えることにより、領域Ｂのインピーダンスを目的
値に合わせ込むことができる。
【００２５】例えば、図２の点線で示されているよう
に、メモリデバイス１４２，１４３については実装せ
ず、メモリモリデバイス１４１，１４４だけを実装した
場合には、メモリデバイス１４２，１４３の２個分の負
荷容量を有する容量性デバイス１６をコンデンサ実装パ
ッド２０５，２０６に実装し、またメモリデバイス１４
１〜１４４の全てを実装する場合には、容量性デバイス
１６を実装しないことにより、インピーダンスを合わせ
ることができる。
に、メモリデバイス１４２，１４３については実装せ
ず、メモリモリデバイス１４１，１４４だけを実装した
場合には、メモリデバイス１４２，１４３の２個分の負
荷容量を有する容量性デバイス１６をコンデンサ実装パ
ッド２０５，２０６に実装し、またメモリデバイス１４
１〜１４４の全てを実装する場合には、容量性デバイス
１６を実装しないことにより、インピーダンスを合わせ
ることができる。
【００２６】なお、コンデンサ実装パッド２０５，２０
６としては、例えばソケットなどのように、容量性デバ
イス１６を着脱自在にシステム回路基板上に取り付けら
れる構造のものを使用しても良い。
６としては、例えばソケットなどのように、容量性デバ
イス１６を着脱自在にシステム回路基板上に取り付けら
れる構造のものを使用しても良い。
【００２７】また、容量性デバイス１６は領域Ｂ内のメ
モリバスライン４に接続されればよいので、容量性デバ
イス１６の実装エリアは必ずしもメモリ実装エリアの中
央部でなくとも良い。
モリバスライン４に接続されればよいので、容量性デバ
イス１６の実装エリアは必ずしもメモリ実装エリアの中
央部でなくとも良い。
【００２８】また、メモリデバイス１４１〜１４４はシ
ステム回路基板上に実装されるオンボードメモリである
ので、メモリデバイスの数は製造課程で予め決められ
る。このため、工場出荷時には、システム回路基板のコ
ンデンサ実装パッド２０５，２０６にメモリデバイスの
数に対応するコンデンサが実装された状態で出荷される
か、あるいはコンデンサが実装されずに出荷されること
になる。
ステム回路基板上に実装されるオンボードメモリである
ので、メモリデバイスの数は製造課程で予め決められ
る。このため、工場出荷時には、システム回路基板のコ
ンデンサ実装パッド２０５，２０６にメモリデバイスの
数に対応するコンデンサが実装された状態で出荷される
か、あるいはコンデンサが実装されずに出荷されること
になる。
【００２９】（メモリ実装構造＃２）次に、図４を参照
して、内部メモリ周りの実装構造の第２の例について説
明する。ここでは、容量性デバイス１６の代わりに、容
量負荷の値を可変設定可能な可変容量デバイス３０３を
メモリ実装エリアに設けている。すなわち、領域Ｂのメ
モリ実装エリアの中央部には、可変容量デバイス３０３
を実装するための一対のコンデンサ実装パッド３０１，
３０２が設けられている。コンデンサ実装パッド３０１
はメモリバスライン４を構成する各信号線４１に接続さ
れ、またコンデンサ実装パッド３０２は、容量制御用電
源Ｖが与えられる電源端子３０２に接続されている。
して、内部メモリ周りの実装構造の第２の例について説
明する。ここでは、容量性デバイス１６の代わりに、容
量負荷の値を可変設定可能な可変容量デバイス３０３を
メモリ実装エリアに設けている。すなわち、領域Ｂのメ
モリ実装エリアの中央部には、可変容量デバイス３０３
を実装するための一対のコンデンサ実装パッド３０１，
３０２が設けられている。コンデンサ実装パッド３０１
はメモリバスライン４を構成する各信号線４１に接続さ
れ、またコンデンサ実装パッド３０２は、容量制御用電
源Ｖが与えられる電源端子３０２に接続されている。
【００３０】可変容量デバイス３０３としては、例えば
ＰＮ接合ダイオードを用いたものなどを使用することが
できる。ＰＮ接合ダイオードのアノードを信号線４１側
に接続し、カソードを電源端子３０２に接続した場合、
電源端子３０２の容量制御用電源Ｖを変化させることに
より、ＰＮ接合ダイオードの寄生容量は図５のように変
化する。
ＰＮ接合ダイオードを用いたものなどを使用することが
できる。ＰＮ接合ダイオードのアノードを信号線４１側
に接続し、カソードを電源端子３０２に接続した場合、
電源端子３０２の容量制御用電源Ｖを変化させることに
より、ＰＮ接合ダイオードの寄生容量は図５のように変
化する。
【００３１】したがって、メモリデバイスの実装個数と
容量制御用電源Ｖとの関係を予め決めておくことによ
り、目的のインピーダンスを容易に得ることが可能とな
る。もちろん、メモリデバイス１４１〜１４４の全てを
実装する場合には、可変容量デバイス３０３の容量負荷
が実質的に零となるように設定すればよい。また、可変
容量デバイス３０３の容量負荷を零に設定できない場合
には、可変容量デバイス３０３の容量負荷をも考慮し
て、領域Ｂにおけるメモリバスライン４の線路インピー
ダンスの値を予め設計しておけばよい。
容量制御用電源Ｖとの関係を予め決めておくことによ
り、目的のインピーダンスを容易に得ることが可能とな
る。もちろん、メモリデバイス１４１〜１４４の全てを
実装する場合には、可変容量デバイス３０３の容量負荷
が実質的に零となるように設定すればよい。また、可変
容量デバイス３０３の容量負荷を零に設定できない場合
には、可変容量デバイス３０３の容量負荷をも考慮し
て、領域Ｂにおけるメモリバスライン４の線路インピー
ダンスの値を予め設計しておけばよい。
【００３２】容量制御用電源Ｖは可変電源電圧発生回路
３０４によって発生される。この可変電源電圧発生回路
３０４から発生される容量制御用電源Ｖの調整は、ディ
ップスイッチなどによって手動で行っても良いが、シス
テムＢＩＯＳの制御の下、可変電源電圧発生回路３０４
内のレジスタ３０５に制御データを設定し、その制御デ
ータの値に応じて容量制御用電源Ｖの値を可変制御して
も良い。
３０４によって発生される。この可変電源電圧発生回路
３０４から発生される容量制御用電源Ｖの調整は、ディ
ップスイッチなどによって手動で行っても良いが、シス
テムＢＩＯＳの制御の下、可変電源電圧発生回路３０４
内のレジスタ３０５に制御データを設定し、その制御デ
ータの値に応じて容量制御用電源Ｖの値を可変制御して
も良い。
【００３３】この場合のシステムＢＩＯＳの処理手順を
図６を用いて説明する。本コンピュータシステムがパワ
ーオンされると、システムＢＩＯＳは、まず、各種ハー
ドウェアの初期化処理などを行う。このとき、メモリデ
バイスの実装個数をチェックする（ステップＳ１０
１）。Ｒａｍｂｕｓメモリにおいては、その初期化制御
等のために使用される専用の信号線（ＳＩin，ＳＩout
など）が用意されている。この信号線はデイジーチェー
ンで複数のメモリデバイスに接続されている。例えば、
この信号線を介して、各メモリデバイス内のコントロー
ルレジスタをメモリコントローラ１３に最も近いメモリ
デバイスから順にアクセスしていき、次段へのアクセス
ができなくなるまでのアクセス回数等から、メモリデバ
イスの実装個数を検出することができる。
図６を用いて説明する。本コンピュータシステムがパワ
ーオンされると、システムＢＩＯＳは、まず、各種ハー
ドウェアの初期化処理などを行う。このとき、メモリデ
バイスの実装個数をチェックする（ステップＳ１０
１）。Ｒａｍｂｕｓメモリにおいては、その初期化制御
等のために使用される専用の信号線（ＳＩin，ＳＩout
など）が用意されている。この信号線はデイジーチェー
ンで複数のメモリデバイスに接続されている。例えば、
この信号線を介して、各メモリデバイス内のコントロー
ルレジスタをメモリコントローラ１３に最も近いメモリ
デバイスから順にアクセスしていき、次段へのアクセス
ができなくなるまでのアクセス回数等から、メモリデバ
イスの実装個数を検出することができる。
【００３４】次いで、システムＢＩＯＳは、予め決めら
れたメモリデバイス実装個数と容量制御用電源Ｖとの対
応関係情報に基づき、可変電源電圧発生回路３０４内の
レジスタ３０５に適切な制御データを設定する（ステッ
プＳ１０２）。これにより、可変容量デバイス３０３の
容量をメモリデバイスの実装個数に合わせて自動調整す
ることが可能となる。
れたメモリデバイス実装個数と容量制御用電源Ｖとの対
応関係情報に基づき、可変電源電圧発生回路３０４内の
レジスタ３０５に適切な制御データを設定する（ステッ
プＳ１０２）。これにより、可変容量デバイス３０３の
容量をメモリデバイスの実装個数に合わせて自動調整す
ることが可能となる。
【００３５】以上のように、図４の実装構造において
は、メモリ実装個数に応じて使用する容量性デバイスの
容量を変える必要が無くなるので、システム回路基板の
汎用性をより高めることが可能となる。
は、メモリ実装個数に応じて使用する容量性デバイスの
容量を変える必要が無くなるので、システム回路基板の
汎用性をより高めることが可能となる。
【００３６】なお、メモリ実装個数の検出は接点スイッ
チなどによって行うことも可能である。また、図２およ
び図３の実装構造は、高速メモリサブシステムを搭載す
る様々な回路基板に適用することができ、コンピュータ
システムの基板のみならず、高速メモリを使用するゲー
ム機やビデオプレーヤなどの各種電子機器の回路基板等
にも適用することができる。また、メモリデバイスだけ
を搭載し、メモリモジュールとして使用されるような回
路基板に適用しても良い。
チなどによって行うことも可能である。また、図２およ
び図３の実装構造は、高速メモリサブシステムを搭載す
る様々な回路基板に適用することができ、コンピュータ
システムの基板のみならず、高速メモリを使用するゲー
ム機やビデオプレーヤなどの各種電子機器の回路基板等
にも適用することができる。また、メモリデバイスだけ
を搭載し、メモリモジュールとして使用されるような回
路基板に適用しても良い。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
実装されるメモリデバイスの個数によらずにメモリバス
ラインのインピーダンスを目的とする規定値に設定でき
るようになり、製品毎にシステム回路基板を設計し直す
ことなく、必要に応じて必要な個数のメモリを実装して
使うことが可能となる。
実装されるメモリデバイスの個数によらずにメモリバス
ラインのインピーダンスを目的とする規定値に設定でき
るようになり、製品毎にシステム回路基板を設計し直す
ことなく、必要に応じて必要な個数のメモリを実装して
使うことが可能となる。
【図１】本発明の一実施形態に係るコンピュータシステ
ムの構成を示すブロック図。
ムの構成を示すブロック図。
【図２】同実施形態のコンピュータシステムで使用され
るシステム回路基板におけるメモリ周辺の実装構造の第
１の例を示す図。
るシステム回路基板におけるメモリ周辺の実装構造の第
１の例を示す図。
【図３】図２のシステム回路基板に設けられるメモリデ
バイス実装パッドとメモリバスラインとの関係を示す
図。
バイス実装パッドとメモリバスラインとの関係を示す
図。
【図４】同実施形態のコンピュータシステムで使用され
るシステム回路基板におけるメモリ周辺の実装構造の第
２の例を示す図。
るシステム回路基板におけるメモリ周辺の実装構造の第
２の例を示す図。
【図５】図４で使用される可変容量デバイスの電圧対容
量の特性を示す図。
量の特性を示す図。
【図６】同実施形態のコンピュータシステムのシステム
ＢＩＯＳによって実行される容量調整処理の原理を示す
フローチャート。
ＢＩＯＳによって実行される容量調整処理の原理を示す
フローチャート。
４…メモリバスライン １１…ＣＰＵ １２…ホスト−ＰＣＩブリッジ １３…メモリコントローラ １４…内部メモリ １４１〜１４４…高速メモリデバイス １５…メモリ拡張スロット １６…容量性デバイス １９…ＢＩＯＳ−ＲＯＭ ２０１〜２０４…メモリデバイス実装パッド ２０５，２０６…コンデンサ実装パッド ３０３…可変容量デバイス
Claims (14)
- 【請求項１】 メモリデバイスを実装するための複数の
メモリ実装エリアを有する回路基板と、 前記複数のメモリ実装エリアに接続されるように前記回
路基板上に配設されたメモリバスラインと、 前記回路基板上に設けられ、メモリデバイスの実装個数
による容量負荷の違いを吸収するための容量性デバイス
を前記メモリバスライン上に接続するための接続端子と
を具備することを特徴とするコンピュータシステム。 - 【請求項２】 前記メモリバスラインは、前記複数のメ
モリ実装エリアの近傍の所定の配線領域においてはイン
ピーダンスが規定値よりも高くなるなるように構成され
ており、 前記接続端子は、実装されたメモリデバイスおよび前記
容量性デバイスの容量負荷によって前記所定の配線領域
における前記メモリバスラインのインピーダンスが規定
値に設定されるように、前記所定の配線領域内のメモリ
バスライン上に設けられていることを特徴とする請求項
１記載のコンピュータシステム。 - 【請求項３】 前記接続端子は、前記容量性デバイスを
着脱自在に前記回路基板に取り付け可能な部材から構成
されていることを特徴とする請求項１記載のコンピュー
タシステム。 - 【請求項４】 前記容量性デバイスは、容量負荷の値を
可変設定可能な可変容量デバイスであり、 前記回路基板に実装されるメモリデバイスの個数に応じ
て、前記可変容量デバイスの負荷容量の値を調整する手
段をさらに具備することを特徴とする請求項１記載のコ
ンピュータシステム。 - 【請求項５】 メモリデバイスを実装するための複数の
メモリ実装エリアを有する回路基板と、 前記複数のメモリ実装エリアに接続されるように前記回
路基板上に配設されたメモリバスラインと、 前記メモリバスラインに接続されるように前記回路基板
上に設けられ、メモリデバイスの実装個数による容量負
荷の違いを吸収するための可変容量性デバイスとを具備
することを特徴とするコンピュータシステム。 - 【請求項６】 前記コンピュータシステムに実装された
メモリデバイスの個数を検出する手段と、 前記検出されたメモリデバイスの個数に応じて、前記可
変容量性デバイスの負荷容量の値を調整する手段とを具
備することを特徴とする請求項５記載のコンピュータシ
ステム。 - 【請求項７】 前記回路基板は、ＣＰＵおよびその周辺
チップセットが搭載されるシステム回路基板であること
を特徴とする請求項１または５記載のコンピュータシス
テム。 - 【請求項８】 メモリデバイスを実装するための複数の
メモリ実装エリアを有する回路基板と、 前記複数のメモリ実装エリアに接続されるように前記回
路基板上に配設されたメモリバスラインと、 前記回路基板上に設けられ、メモリデバイスの実装個数
による容量負荷の違いを吸収するための容量性デバイス
とを具備することを特徴とするコンピュータシステム。 - 【請求項９】 メモリデバイスを実装するための複数の
メモリ実装エリアを有する回路基板と、 前記複数のメモリ実装エリアに接続されるように前記回
路基板上に配設されたメモリバスラインと、 前記回路基板上に設けられ、メモリデバイスの実装個数
による容量負荷の違いを吸収するための容量性デバイス
を前記メモリバスライン上に接続するための接続端子と
を具備することを特徴とする電子機器。 - 【請求項１０】 メモリデバイスを実装するための複数
のメモリ実装エリアを有する回路基板と、 前記複数のメモリ実装エリアに接続されるように前記回
路基板上に配設されたメモリバスラインと、 前記回路基板上に設けられ、メモリデバイスの実装個数
による容量負荷の違いを吸収するための容量性デバイス
とを具備することを特徴とする電子機器。 - 【請求項１１】 メモリデバイスを実装するための複数
のメモリ実装エリアを有する回路基板と、 前記複数のメモリ実装エリアに接続されるように前記回
路基板上に配設されたメモリバスラインと、 前記メモリバスラインに接続されるように前記回路基板
上に設けられ、メモリデバイスの実装個数による容量負
荷の違いを吸収するための可変容量性デバイスとを具備
することを特徴とする電子機器。 - 【請求項１２】 コンピュータシステムを構成する各種
電子部品が実装されるシステム回路基板であって、 前記システム回路基板上に設けられ、メモリデバイスを
実装するための複数のメモリ実装エリアと、 前記複数のメモリ実装エリアに接続されるように前記シ
ステム回路基板上に配設されたメモリバスラインと、 前記システム回路基板上に設けられ、メモリデバイスの
実装個数による容量負荷の違いを吸収するための容量性
デバイスを前記メモリバスライン上に接続するための接
続端子とを具備することを特徴とするシステム回路基
板。 - 【請求項１３】 コンピュータシステムを構成する各種
電子部品が実装されるシステム回路基板であって、 前記システム回路基板上に設けられ、メモリデバイスを
実装するための複数のメモリ実装エリアと、 前記複数のメモリ実装エリアに接続されるように前記シ
ステム回路基板上に配設されたメモリバスラインと、 前記システム回路基板上に設けられ、メモリデバイスの
実装個数による容量負荷の違いを吸収するための容量性
デバイスとを具備することを特徴とするシステム回路基
板。 - 【請求項１４】 コンピュータシステムを構成する各種
電子部品が実装されるシステム回路基板であって、 前記システム回路基板上に設けられ、メモリデバイスを
実装するための複数のメモリ実装エリアと、 前記複数のメモリ実装エリアに接続されるように前記シ
ステム回路基板上に配設されたメモリバスラインと、 前記メモリバスラインに接続されるように前記システム
回路基板上に設けられ、メモリデバイスの実装個数によ
る容量負荷の違いを吸収するための可変容量性デバイス
とを具備することを特徴とするシステム回路基板。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37087499A JP2001184297A (ja) | 1999-12-27 | 1999-12-27 | コンピュータシステムおよび電子機器並びにシステム回路基板 |
| TW89124793A TW502145B (en) | 1999-12-27 | 2000-11-22 | System circuit board, computer system and electronic machine using the same |
| CNB00136474XA CN1175332C (zh) | 1999-12-27 | 2000-12-26 | 系统电路板以及使用该电路板的计算机系统和电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37087499A JP2001184297A (ja) | 1999-12-27 | 1999-12-27 | コンピュータシステムおよび電子機器並びにシステム回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001184297A true JP2001184297A (ja) | 2001-07-06 |
Family
ID=18497750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37087499A Pending JP2001184297A (ja) | 1999-12-27 | 1999-12-27 | コンピュータシステムおよび電子機器並びにシステム回路基板 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2001184297A (ja) |
| CN (1) | CN1175332C (ja) |
| TW (1) | TW502145B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6882241B2 (en) | 2001-09-27 | 2005-04-19 | Elpida Memory, Inc. | Method, memory system and memory module board for avoiding local incoordination of impedance around memory chips on the memory system |
| US7029285B2 (en) | 2001-09-13 | 2006-04-18 | Nec Corporation | Computer system, switch connector, and method for controlling operations of the computer system |
| JP2012008684A (ja) * | 2010-06-23 | 2012-01-12 | Elpida Memory Inc | メモリモジュール及び半導体記憶装置 |
| JP2014013520A (ja) * | 2012-07-05 | 2014-01-23 | Hitachi Ltd | 信号伝送回路 |
| US11422955B2 (en) | 2016-07-04 | 2022-08-23 | Hewlett-Packard Development Company, L.P. | Electronic device |
-
1999
- 1999-12-27 JP JP37087499A patent/JP2001184297A/ja active Pending
-
2000
- 2000-11-22 TW TW89124793A patent/TW502145B/zh not_active IP Right Cessation
- 2000-12-26 CN CNB00136474XA patent/CN1175332C/zh not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7029285B2 (en) | 2001-09-13 | 2006-04-18 | Nec Corporation | Computer system, switch connector, and method for controlling operations of the computer system |
| US6882241B2 (en) | 2001-09-27 | 2005-04-19 | Elpida Memory, Inc. | Method, memory system and memory module board for avoiding local incoordination of impedance around memory chips on the memory system |
| JP2012008684A (ja) * | 2010-06-23 | 2012-01-12 | Elpida Memory Inc | メモリモジュール及び半導体記憶装置 |
| JP2014013520A (ja) * | 2012-07-05 | 2014-01-23 | Hitachi Ltd | 信号伝送回路 |
| US11422955B2 (en) | 2016-07-04 | 2022-08-23 | Hewlett-Packard Development Company, L.P. | Electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1302001A (zh) | 2001-07-04 |
| TW502145B (en) | 2002-09-11 |
| CN1175332C (zh) | 2004-11-10 |
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