JP2000222283A - 配線基板及び配線基板を備えた電子機器 - Google Patents
配線基板及び配線基板を備えた電子機器Info
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- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
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Abstract
(57)【要約】
【課題】出荷前に搭載されるメモリの記憶容量をユーザ
の要求に応じて選択することができる配線基板を提供す
ること。 【解決手段】本発明による配線基板は、記憶容量が異な
るメモリを搭載可能な搭載領域を備え、この搭載領域
は、第１のメモリが搭載された場合にこの第１のメモリ
の全てのアドレスに対するアクセスを可能とするための
第１の配線と、前記第１のメモリと記憶容量が異なる第
２のメモリが搭載された場合にこの第２のメモリの全て
のアドレスに対するアクセスを可能とするための第２の
配線とを有する。このため、当該配線基板を搭載した電
子機器の出荷前に、搭載領域に搭載されるメモリをユー
ザの要求に応じて選択することができる。
の要求に応じて選択することができる配線基板を提供す
ること。 【解決手段】本発明による配線基板は、記憶容量が異な
るメモリを搭載可能な搭載領域を備え、この搭載領域
は、第１のメモリが搭載された場合にこの第１のメモリ
の全てのアドレスに対するアクセスを可能とするための
第１の配線と、前記第１のメモリと記憶容量が異なる第
２のメモリが搭載された場合にこの第２のメモリの全て
のアドレスに対するアクセスを可能とするための第２の
配線とを有する。このため、当該配線基板を搭載した電
子機器の出荷前に、搭載領域に搭載されるメモリをユー
ザの要求に応じて選択することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリの搭載領域
を有する配線基板及びこの配線基板が搭載された電子機
器に関する。
を有する配線基板及びこの配線基板が搭載された電子機
器に関する。
【０００２】
【従来の技術】コンピュータ等の電子機器を構成するプ
ロセッサ(ＣＰＵ等)やメインメモリ等の主要回路部品
は、マザーボードと呼ばれる基本回路基板(配線基板)に
搭載され、電子機器本体に収容される。メインメモリ
は、主にＣＰＵの作業領域として使用されるＲＡＭ(Ｄ
ＲＡＭチップ)であり、マザーボードに形成されたメイ
ンメモリの搭載部分(「パッド」と呼ばれる)に搭載さ
れ、パッドに接続された配線を通じて他の回路と電気的
に接続される。電子機器の出荷時におけるマザーボード
には、メーカーや販売業者たるベンダーによって選択さ
れた仕様(記憶容量，メインメモリバンクをなす記憶素
子の構成等)を持つメインメモリが搭載される。
ロセッサ(ＣＰＵ等)やメインメモリ等の主要回路部品
は、マザーボードと呼ばれる基本回路基板(配線基板)に
搭載され、電子機器本体に収容される。メインメモリ
は、主にＣＰＵの作業領域として使用されるＲＡＭ(Ｄ
ＲＡＭチップ)であり、マザーボードに形成されたメイ
ンメモリの搭載部分(「パッド」と呼ばれる)に搭載さ
れ、パッドに接続された配線を通じて他の回路と電気的
に接続される。電子機器の出荷時におけるマザーボード
には、メーカーや販売業者たるベンダーによって選択さ
れた仕様(記憶容量，メインメモリバンクをなす記憶素
子の構成等)を持つメインメモリが搭載される。
【０００３】
【発明が解決しようとする課題】上記したように、マザ
ーボードにはベンダーにより選択された特定の仕様を持
つメインメモリが出荷時までに搭載(半田付け)されるこ
と，及び，ユーザが電子機器の購入後に拡張メモリの追
加によってＣＰＵの作業領域を拡張できることから、メ
インメモリは、ユーザの購入後に交換されることを予定
していない。このため、マザーボードのメインメモリ用
の配線(パッドを含む)は、特定のメインメモリのみを搭
載できるように形成されていた。即ち、１種類のマザー
ボードに対応するメインメモリの仕様は１つしかなかっ
た。
ーボードにはベンダーにより選択された特定の仕様を持
つメインメモリが出荷時までに搭載(半田付け)されるこ
と，及び，ユーザが電子機器の購入後に拡張メモリの追
加によってＣＰＵの作業領域を拡張できることから、メ
インメモリは、ユーザの購入後に交換されることを予定
していない。このため、マザーボードのメインメモリ用
の配線(パッドを含む)は、特定のメインメモリのみを搭
載できるように形成されていた。即ち、１種類のマザー
ボードに対応するメインメモリの仕様は１つしかなかっ
た。
【０００４】ところで、近年におけるコンピュータシス
テムの多様化に伴い、ユーザが要求するコンピュータ等
の電子機器の仕様も多様化し、ユーザの要求が出荷時に
搭載されているメインメモリの記憶容量にまで及んでい
る。例えば、ＣＰＵの処理速度を可能な限り速くしたい
ユーザは、可能な限り大容量のメインメモリが搭載され
ていることを望み、電子機器の購入価格を少しでも抑え
たいユーザは、メインメモリの記憶容量が抑えられる代
わりに購入価格が低下することを望む。
テムの多様化に伴い、ユーザが要求するコンピュータ等
の電子機器の仕様も多様化し、ユーザの要求が出荷時に
搭載されているメインメモリの記憶容量にまで及んでい
る。例えば、ＣＰＵの処理速度を可能な限り速くしたい
ユーザは、可能な限り大容量のメインメモリが搭載され
ていることを望み、電子機器の購入価格を少しでも抑え
たいユーザは、メインメモリの記憶容量が抑えられる代
わりに購入価格が低下することを望む。
【０００５】しかしながら、従来のマザーボードには、
特定のメインメモリしか搭載することができなかったた
め、上記したユーザの要求に応じることができなかっ
た。また、仮に、ユーザの要求に応じてメインメモリの
仕様を変更することとすると、メインメモリの仕様毎に
マザーボードを用意する必要が生じ、多大なコスト及び
時間が必要となる。
特定のメインメモリしか搭載することができなかったた
め、上記したユーザの要求に応じることができなかっ
た。また、仮に、ユーザの要求に応じてメインメモリの
仕様を変更することとすると、メインメモリの仕様毎に
マザーボードを用意する必要が生じ、多大なコスト及び
時間が必要となる。
【０００６】本発明は、上記問題に鑑みなされたもので
あり、出荷前に搭載されるメモリの記憶容量を選択可能
とすることでユーザの要求に応じた電子機器を供給する
ことが可能な配線基板及び配線基板を備えた電子機器を
提供することを目的とする。
あり、出荷前に搭載されるメモリの記憶容量を選択可能
とすることでユーザの要求に応じた電子機器を供給する
ことが可能な配線基板及び配線基板を備えた電子機器を
提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記した問題
を解決するために以下の構成を採用する。即ち、請求項
１の発明は、記憶容量が異なるメモリを搭載可能な搭載
領域を備えた配線基板であり、この搭載領域は、第１の
メモリが搭載された場合にこの第１のメモリの全てのア
ドレスに対するアクセスを可能とするための第１の配線
と、前記第１のメモリと記憶容量が異なる第２のメモリ
が搭載された場合にこの第２のメモリの全てのアドレス
に対するアクセスを可能とするための第２の配線とを有
することを特徴とする。
を解決するために以下の構成を採用する。即ち、請求項
１の発明は、記憶容量が異なるメモリを搭載可能な搭載
領域を備えた配線基板であり、この搭載領域は、第１の
メモリが搭載された場合にこの第１のメモリの全てのア
ドレスに対するアクセスを可能とするための第１の配線
と、前記第１のメモリと記憶容量が異なる第２のメモリ
が搭載された場合にこの第２のメモリの全てのアドレス
に対するアクセスを可能とするための第２の配線とを有
することを特徴とする。
【０００８】請求項１の発明によれば、この搭載領域に
は、第１のメモリと第２のメモリとの一方を搭載するこ
とができるので、搭載領域に搭載されたメモリの総容
量、即ちメインメモリの総容量を変更することができ
る。従って、メインメモリの総容量をユーザの要求に応
じて選択することができる。
は、第１のメモリと第２のメモリとの一方を搭載するこ
とができるので、搭載領域に搭載されたメモリの総容
量、即ちメインメモリの総容量を変更することができ
る。従って、メインメモリの総容量をユーザの要求に応
じて選択することができる。
【０００９】ここに、本発明の搭載領域に搭載されるメ
モリは、ベンダーによって本発明の配線基板を搭載した
電子機器の出荷前に搭載され、その交換を予定していな
いメインメモリ(内部メモリ，内部ＲＡＭ，システムＲ
ＡＭ等と呼ばれる)を指し、配線基板を搭載した電子機
器の出荷後にユーザ等によって追加される拡張メモリ
(拡張ＲＡＭ)を含まない。また、本発明の配線基板は、
複数の搭載領域を持ち、搭載領域の少なくとも１つ又は
全ての搭載領域が請求項１に記載した構成を有していて
も良い。
モリは、ベンダーによって本発明の配線基板を搭載した
電子機器の出荷前に搭載され、その交換を予定していな
いメインメモリ(内部メモリ，内部ＲＡＭ，システムＲ
ＡＭ等と呼ばれる)を指し、配線基板を搭載した電子機
器の出荷後にユーザ等によって追加される拡張メモリ
(拡張ＲＡＭ)を含まない。また、本発明の配線基板は、
複数の搭載領域を持ち、搭載領域の少なくとも１つ又は
全ての搭載領域が請求項１に記載した構成を有していて
も良い。
【００１０】請求項２の発明は、請求項１の搭載領域が
配線基板の両面に夫々設けられていることで特定したも
のである。請求項２の発明によれば、配線基板上のスペ
ースを有効に用いることができる。
配線基板の両面に夫々設けられていることで特定したも
のである。請求項２の発明によれば、配線基板上のスペ
ースを有効に用いることができる。
【００１１】請求項３の発明は、請求項１又は２におけ
る第１のメモリが、複数の記憶素子からなり、前記第１
の配線は前記第１のメモリをなす各記憶素子と電気的に
接続され、前記第２のメモリは前記第１のメモリをなす
各記憶素子と同じビット構成を持ち同じ数だけ用意され
た複数の記憶素子からなり、前記第２の配線は前記第２
のメモリをなす各記憶素子と電気的に接続されることで
特定したものである。
る第１のメモリが、複数の記憶素子からなり、前記第１
の配線は前記第１のメモリをなす各記憶素子と電気的に
接続され、前記第２のメモリは前記第１のメモリをなす
各記憶素子と同じビット構成を持ち同じ数だけ用意され
た複数の記憶素子からなり、前記第２の配線は前記第２
のメモリをなす各記憶素子と電気的に接続されることで
特定したものである。
【００１２】請求項４の発明は、請求項１〜３の何れか
における第１の配線と前記第２の配線とが、第１のメモ
リ及び第２のメモリに対して共通で使用される部分を持
つことで特定したものである。
における第１の配線と前記第２の配線とが、第１のメモ
リ及び第２のメモリに対して共通で使用される部分を持
つことで特定したものである。
【００１３】請求項５の発明は、配線基板を備えた電子
機器であって、前記配線基板は、記憶容量が異なるメモ
リを搭載可能な搭載領域を備え、この搭載領域は、第１
のメモリが搭載された場合にこの第１のメモリの全ての
アドレスに対するアクセスを可能とするための第１の配
線と、前記第１のメモリと記憶容量が異なる第２のメモ
リが搭載された場合にこの第２のメモリの全てのアドレ
スに対するアクセスを可能とするための第２の配線とを
有することを特徴とする。
機器であって、前記配線基板は、記憶容量が異なるメモ
リを搭載可能な搭載領域を備え、この搭載領域は、第１
のメモリが搭載された場合にこの第１のメモリの全ての
アドレスに対するアクセスを可能とするための第１の配
線と、前記第１のメモリと記憶容量が異なる第２のメモ
リが搭載された場合にこの第２のメモリの全てのアドレ
スに対するアクセスを可能とするための第２の配線とを
有することを特徴とする。
【００１４】電子機器は、上記定義に従ったメモリが搭
載された配線基板を有するものであり、例えば、パーソ
ナルコンピュータ，ワークステーション，モバイルコン
ピュータ等が挙げられる。
載された配線基板を有するものであり、例えば、パーソ
ナルコンピュータ，ワークステーション，モバイルコン
ピュータ等が挙げられる。
【００１５】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態を説明する。図１は、本発明の実施形態によ
る配線基板としてのマザーボード１０の表面図であり、
図２は、図１に示したマザーボード１０の裏面図であ
る。図３は、図１に示したマザーボードをコンピュータ
本体に収容した状態を示す平面図であり、図４は、図３
に示したコンピュータ本体の底面図である。図５は、図
１に示したマザーボードの回路構成の一部を示す図であ
る。
の実施形態を説明する。図１は、本発明の実施形態によ
る配線基板としてのマザーボード１０の表面図であり、
図２は、図１に示したマザーボード１０の裏面図であ
る。図３は、図１に示したマザーボードをコンピュータ
本体に収容した状態を示す平面図であり、図４は、図３
に示したコンピュータ本体の底面図である。図５は、図
１に示したマザーボードの回路構成の一部を示す図であ
る。
【００１６】本実施形態によるマザーボード１０が適用
される電子機器は、図３及び図４に示すように、例え
ば、ノート型のパーソナルコンピュータ(パソコン)であ
り、６４ビットのデータバス幅に対応したＣＰＵによっ
て動作する設計となっている。
される電子機器は、図３及び図４に示すように、例え
ば、ノート型のパーソナルコンピュータ(パソコン)であ
り、６４ビットのデータバス幅に対応したＣＰＵによっ
て動作する設計となっている。
【００１７】図１及び図２に示すように、マザーボード
１０は、基板部材に所定の回路配置に従った回路パター
ンが形成され、ＣＰＵ等のプロセッサ，コントローラ，
ＲＯＭ等の回路チップや回路素子が基板に搭載された場
合に、これらの回路チップや回路素子が所定の設計に従
って電気的に接続されるように銅を用いた配線構造が形
成され、また、所定の回路チップを搭載するためのソケ
ットが形成されている。例えば、マザーボード１０の表
面には、ＣＰＵの搭載領域(ソケット)１と、メモリコン
トローラ２３(図５参照)の搭載領域(ソケット)２とが形
成されている。
１０は、基板部材に所定の回路配置に従った回路パター
ンが形成され、ＣＰＵ等のプロセッサ，コントローラ，
ＲＯＭ等の回路チップや回路素子が基板に搭載された場
合に、これらの回路チップや回路素子が所定の設計に従
って電気的に接続されるように銅を用いた配線構造が形
成され、また、所定の回路チップを搭載するためのソケ
ットが形成されている。例えば、マザーボード１０の表
面には、ＣＰＵの搭載領域(ソケット)１と、メモリコン
トローラ２３(図５参照)の搭載領域(ソケット)２とが形
成されている。
【００１８】図１に示すマザーボード１０の表面の中央
右側には、第１メインメモリ搭載領域(以下、「第１搭
載領域」と称する。：搭載領域に相当)１１が形成され
ている。一方、図２に示すマザーボード１０の裏面の中
央右側には、第２メインメモリ搭載領域(以下、「第２
搭載領域」と称する：搭載領域に相当)１２が形成され
ている。このように、第１搭載領域１１と第２搭載領域
１２とは、基板部材を介して近傍に配置されており、基
板部材の両面にメインメモリを搭載することで、マザー
ボード１０のスペースを有効利用できるようになってい
る。
右側には、第１メインメモリ搭載領域(以下、「第１搭
載領域」と称する。：搭載領域に相当)１１が形成され
ている。一方、図２に示すマザーボード１０の裏面の中
央右側には、第２メインメモリ搭載領域(以下、「第２
搭載領域」と称する：搭載領域に相当)１２が形成され
ている。このように、第１搭載領域１１と第２搭載領域
１２とは、基板部材を介して近傍に配置されており、基
板部材の両面にメインメモリを搭載することで、マザー
ボード１０のスペースを有効利用できるようになってい
る。
【００１９】第１搭載領域１１と第２搭載領域１２と
は、搭載されるメモリバンクをなす記憶素子(ＤＲＡＭ
チップ)の配置構成が異なる点を除き、ほぼ同じ構成を
有している。このため、第１搭載領域１１を例として説
明する。
は、搭載されるメモリバンクをなす記憶素子(ＤＲＡＭ
チップ)の配置構成が異なる点を除き、ほぼ同じ構成を
有している。このため、第１搭載領域１１を例として説
明する。
【００２０】第１搭載領域１１には、同一の４つのＤＲ
ＡＭチップが接続されてなるメモリバンク(メモリモジ
ュール)が搭載される。本実施形態では、マザーボード
１０は、メモリバンクとして、各ＤＲＡＭチップが６４
Ｍｂｉｔの記憶容量を持つ第１メモリバンク２１(図６
参照)と、各ＤＲＡＭチップが１２８Ｍｂｉｔの記憶容
量を持つ第２メモリバンク２２(図６参照)とを搭載でき
るように形成されている。即ち、第１搭載領域１１及び
第２搭載領域１２には、以下の構成(仕様)を持つ第１メ
モリバンク２１と第２メモリバンク２２とが搭載可能と
なっている。
ＡＭチップが接続されてなるメモリバンク(メモリモジ
ュール)が搭載される。本実施形態では、マザーボード
１０は、メモリバンクとして、各ＤＲＡＭチップが６４
Ｍｂｉｔの記憶容量を持つ第１メモリバンク２１(図６
参照)と、各ＤＲＡＭチップが１２８Ｍｂｉｔの記憶容
量を持つ第２メモリバンク２２(図６参照)とを搭載でき
るように形成されている。即ち、第１搭載領域１１及び
第２搭載領域１２には、以下の構成(仕様)を持つ第１メ
モリバンク２１と第２メモリバンク２２とが搭載可能と
なっている。
【００２１】 ６４Ｍｂｉｔ ：(４ＭＷ(ワード)×１６ｂｉｔ)×４ １２８Ｍｂｉｔ：(８ＭＷ(ワード)×１６ｂｉｔ)×４ 上記構成における各「１６ｂｉｔ」の部分は、ワードの
ビット構成と呼ばれ、第１搭載領域１１は、ビット構成
が共通である第１メモリバンク２１と第２メモリバンク
２２とを搭載することができる。例として、第１メモリ
バンク２１には、富士通株式会社製のＭＢ８１Ｆ６４１
６４２Ｃ−１０３ＦＮが用いられ、第２メモリバンク２
２には、三菱電機株式会社製のＭ２Ｖ２８Ｓ２０ＴＰ−
７が用いられる。
ビット構成と呼ばれ、第１搭載領域１１は、ビット構成
が共通である第１メモリバンク２１と第２メモリバンク
２２とを搭載することができる。例として、第１メモリ
バンク２１には、富士通株式会社製のＭＢ８１Ｆ６４１
６４２Ｃ−１０３ＦＮが用いられ、第２メモリバンク２
２には、三菱電機株式会社製のＭ２Ｖ２８Ｓ２０ＴＰ−
７が用いられる。
【００２２】このため、第１搭載領域１１には、第１メ
モリバンク２１又は第２メモリバンク２２をなす各ＤＲ
ＡＭチップを搭載するための４つの共通のパッド１３〜
１６が形成されており、各パッドは、第１メモリバンク
２１が搭載された場合にその各ＤＲＡＭチップを所定の
回路(プロセッサ，コントローラ等)と電気的に接続する
ための第１配線３１(図５参照)と、第２メモリバンク２
２が搭載された場合にその各ＤＲＡＭチップを所定の回
路と電気的に接続するための第２配線３２(図５参照)と
に接続されている。従って、第２配線３２は、第１搭載
領域１１に第２メモリバンク２２が搭載された場合にの
み、メモリバンクと電気的に接続される。
モリバンク２１又は第２メモリバンク２２をなす各ＤＲ
ＡＭチップを搭載するための４つの共通のパッド１３〜
１６が形成されており、各パッドは、第１メモリバンク
２１が搭載された場合にその各ＤＲＡＭチップを所定の
回路(プロセッサ，コントローラ等)と電気的に接続する
ための第１配線３１(図５参照)と、第２メモリバンク２
２が搭載された場合にその各ＤＲＡＭチップを所定の回
路と電気的に接続するための第２配線３２(図５参照)と
に接続されている。従って、第２配線３２は、第１搭載
領域１１に第２メモリバンク２２が搭載された場合にの
み、メモリバンクと電気的に接続される。
【００２３】図５に示すように、第１配線３１及び第２
配線３２は、メモリコントローラ２３やＤＭＡ(ダイレ
クトメモリアクセス)又はＣＰＵ等のメインメモリに対
してアクセスする対象が第１メモリバンク２１又は第２
メモリバンク２２の各ＤＲＡＭチップの各アドレスに対
してアクセスするための複数のアドレス線からなる。ア
ドレス線は、各ＤＲＡＭチップに応じて設けられてい
る。但し、図５では、各パッド１４,１６に搭載される
ＤＲＡＭチップに対する第１配線３１及び第２配線３２
が省略されている。
配線３２は、メモリコントローラ２３やＤＭＡ(ダイレ
クトメモリアクセス)又はＣＰＵ等のメインメモリに対
してアクセスする対象が第１メモリバンク２１又は第２
メモリバンク２２の各ＤＲＡＭチップの各アドレスに対
してアクセスするための複数のアドレス線からなる。ア
ドレス線は、各ＤＲＡＭチップに応じて設けられてい
る。但し、図５では、各パッド１４,１６に搭載される
ＤＲＡＭチップに対する第１配線３１及び第２配線３２
が省略されている。
【００２４】第２配線３２は、第１メモリバンク２１の
搭載用の第１配線３１に、第２メモリバンク２２を搭載
した場合に必要となる配線を追加することで構成されて
おり、第１配線３１の一部が第２メモリバンク２２用の
アドレス線として利用される。なお、本実施形態では、
第１配線３１に第２メモリバンク２２搭載用の１本のア
ドレス線及びパッドを追加することで、第２配線３２が
構成されている。以上の構成により、メモリコントロー
ラ２３は、第１,第２搭載領域１１,１２に搭載される第
１メモリバンク２１又は第２メモリバンクの全てのアド
レスに対し、アクセス(データの書込及び読出)が可能と
なっている。
搭載用の第１配線３１に、第２メモリバンク２２を搭載
した場合に必要となる配線を追加することで構成されて
おり、第１配線３１の一部が第２メモリバンク２２用の
アドレス線として利用される。なお、本実施形態では、
第１配線３１に第２メモリバンク２２搭載用の１本のア
ドレス線及びパッドを追加することで、第２配線３２が
構成されている。以上の構成により、メモリコントロー
ラ２３は、第１,第２搭載領域１１,１２に搭載される第
１メモリバンク２１又は第２メモリバンクの全てのアド
レスに対し、アクセス(データの書込及び読出)が可能と
なっている。
【００２５】第１搭載領域１１，第２搭載領域１２に搭
載される各メモリバンクは、プロセッサやコントローラ
が一度にアクセス可能な単位としてのバンクをなす。具
体的には、第１搭載領域１１に搭載されるメモリバンク
が第１バンクをなし、第２搭載領域１２に搭載されるメ
モリバンクが第２バンクをなす。プロセッサやコントロ
ーラは、第１バンクにアクセスしている場合には、第２
バンクにアクセスできず、第２バンクにアクセスしてい
る場合には、第１バンクにアクセスできないように、適
宜バンク切り換えを行う。なお、第１メモリバンク２１
及び第２メモリバンク２２は、主にメモリコントローラ
２３によってアクセスされる。
載される各メモリバンクは、プロセッサやコントローラ
が一度にアクセス可能な単位としてのバンクをなす。具
体的には、第１搭載領域１１に搭載されるメモリバンク
が第１バンクをなし、第２搭載領域１２に搭載されるメ
モリバンクが第２バンクをなす。プロセッサやコントロ
ーラは、第１バンクにアクセスしている場合には、第２
バンクにアクセスできず、第２バンクにアクセスしてい
る場合には、第１バンクにアクセスできないように、適
宜バンク切り換えを行う。なお、第１メモリバンク２１
及び第２メモリバンク２２は、主にメモリコントローラ
２３によってアクセスされる。
【００２６】図３に示すように、マザーボード１０は、
パソコン本体に収容された場合、パソコン本体のアッパ
ーカバー，キーボード及び放熱板金を外すと、その表面
が外部から視認可能となっている。また、図４に示すよ
うに、第２搭載領域１２に搭載されたメモリバンクは、
パソコン本体の底面に設けられたＤＩＭＭ(Dual In-lin
e Memory Module)ソケット用の蓋(ネジ止めされる)を外
すことで、外部から視認可能となっている。
パソコン本体に収容された場合、パソコン本体のアッパ
ーカバー，キーボード及び放熱板金を外すと、その表面
が外部から視認可能となっている。また、図４に示すよ
うに、第２搭載領域１２に搭載されたメモリバンクは、
パソコン本体の底面に設けられたＤＩＭＭ(Dual In-lin
e Memory Module)ソケット用の蓋(ネジ止めされる)を外
すことで、外部から視認可能となっている。
【００２７】以上の構成によって、ベンダーは、マザー
ボード１０の第１搭載領域１１及び第２搭載領域１２に
搭載されるメモリバンクの組み合わせを選択すること
で、マザーボード１０に搭載されるメインメモリの総容
量を幾つかのパターンから選択できる。図６は、メイン
メモリの総容量設定の説明図である。
ボード１０の第１搭載領域１１及び第２搭載領域１２に
搭載されるメモリバンクの組み合わせを選択すること
で、マザーボード１０に搭載されるメインメモリの総容
量を幾つかのパターンから選択できる。図６は、メイン
メモリの総容量設定の説明図である。
【００２８】例えば、ベンダーが第１搭載領域１１に第
１メモリバンク２１を搭載することのみとした場合に
は、メインメモリの総容量は、以下の通りとなる。６４
Ｍｂｉｔ×４ → ３２Ｍｂｙｔｅ ・・・(１)
１メモリバンク２１を搭載することのみとした場合に
は、メインメモリの総容量は、以下の通りとなる。６４
Ｍｂｉｔ×４ → ３２Ｍｂｙｔｅ ・・・(１)
【００２９】また、ベンダーが第１搭載領域１１及び第
２搭載領域１２の夫々に第１メモリバンク２１を搭載す
ることとした場合には、メインメモリの総容量は、以下
の通りとなる。 ６４Ｍｂｉｔ×８ → ６４Ｍｂｙｔｅ ・・・(２)
２搭載領域１２の夫々に第１メモリバンク２１を搭載す
ることとした場合には、メインメモリの総容量は、以下
の通りとなる。 ６４Ｍｂｉｔ×８ → ６４Ｍｂｙｔｅ ・・・(２)
【００３０】また、ベンダーが第１搭載領域１１に第２
メモリバンク２２を搭載することのみとした場合には、
メインメモリの総容量は、以下の通りとなる。 １２８Ｍｂｉｔ×４ → ６４Ｍｂｙｔｅ ・・・(３)
メモリバンク２２を搭載することのみとした場合には、
メインメモリの総容量は、以下の通りとなる。 １２８Ｍｂｉｔ×４ → ６４Ｍｂｙｔｅ ・・・(３)
【００３１】また、ベンダーが第１搭載領域１１と第２
搭載領域との一方に第１メモリバンク２１を搭載し且つ
他方に第２メモリバンク２２を搭載することとした場合
には、メインメモリの総容量は、以下の通りとなる。 (６４Ｍｂｉｔ×４)＋(１２８Ｍｂｉｔ×４) → ９６Ｍｂｙｔｅ・・・(４)
搭載領域との一方に第１メモリバンク２１を搭載し且つ
他方に第２メモリバンク２２を搭載することとした場合
には、メインメモリの総容量は、以下の通りとなる。 (６４Ｍｂｉｔ×４)＋(１２８Ｍｂｉｔ×４) → ９６Ｍｂｙｔｅ・・・(４)
【００３２】また、ベンダーが第１搭載領域１１及び第
２搭載領域１２の夫々に第２メモリバンク２２を搭載す
ることとした場合には、メインメモリの総容量は、以下
の通りとなる。 １２８Ｍｂｉｔ×８ → １２８Ｍｂｙｔｅ ・・・(５) このように、ベンダーはメインメモリの総容量を上記
(１)〜(５)の５パターンから選択することができる。
２搭載領域１２の夫々に第２メモリバンク２２を搭載す
ることとした場合には、メインメモリの総容量は、以下
の通りとなる。 １２８Ｍｂｉｔ×８ → １２８Ｍｂｙｔｅ ・・・(５) このように、ベンダーはメインメモリの総容量を上記
(１)〜(５)の５パターンから選択することができる。
【００３３】図５において、本実施形態におけるメモリ
コントローラ２３には、例えば、米国ＩＮＴＥＬ社製の
４４０ＤＸＰＣＩｓｅｔ ８２４４３ＤＸ Ｈｏｓｔ
Ｂｒｉｄｇｅ／Ｃｏｎｔｒｏｌｌｅｒが用いられてい
る。メモリコントローラ２３は、第１搭載領域１１及び
第２搭載領域１２に搭載されたメモリバンクの種類を検
出し、メインメモリの総容量を検出する。
コントローラ２３には、例えば、米国ＩＮＴＥＬ社製の
４４０ＤＸＰＣＩｓｅｔ ８２４４３ＤＸ Ｈｏｓｔ
Ｂｒｉｄｇｅ／Ｃｏｎｔｒｏｌｌｅｒが用いられてい
る。メモリコントローラ２３は、第１搭載領域１１及び
第２搭載領域１２に搭載されたメモリバンクの種類を検
出し、メインメモリの総容量を検出する。
【００３４】即ち、メモリコントローラ２３は、パソコ
ンの電源が投入された場合に起動し、以下のメモリチェ
ック処理を行う。最初に、メモリコントローラ２３は、
第１バンクをなす(第１搭載領域１１に搭載された)各Ｄ
ＲＡＭに接続された全てのアドレス線，即ち、第１配線
３１及び第２配線３２に“０”又は“１”の書込命令を
与える。
ンの電源が投入された場合に起動し、以下のメモリチェ
ック処理を行う。最初に、メモリコントローラ２３は、
第１バンクをなす(第１搭載領域１１に搭載された)各Ｄ
ＲＡＭに接続された全てのアドレス線，即ち、第１配線
３１及び第２配線３２に“０”又は“１”の書込命令を
与える。
【００３５】このとき、第１搭載領域１１に搭載された
メモリバンクが第１メモリバンク２１である場合には、
第１メモリバンク２１は、第２配線３２と電気的に接続
されないので、第１メモリバンク２１は、メモリコント
ローラ２３の書込命令を受け取ることができない。この
ため、書込命令は無視される。これに対し、第１搭載領
域１１に搭載されたメモリバンクが第２メモリバンク２
２である場合には、第２メモリバンク２２は、第２配線
３２から受け取った書込命令に応じて所定のアドレスに
“０”又は“１”を書き込む。
メモリバンクが第１メモリバンク２１である場合には、
第１メモリバンク２１は、第２配線３２と電気的に接続
されないので、第１メモリバンク２１は、メモリコント
ローラ２３の書込命令を受け取ることができない。この
ため、書込命令は無視される。これに対し、第１搭載領
域１１に搭載されたメモリバンクが第２メモリバンク２
２である場合には、第２メモリバンク２２は、第２配線
３２から受け取った書込命令に応じて所定のアドレスに
“０”又は“１”を書き込む。
【００３６】その後、メモリコントローラ２３は、上記
書込命令に応じて書き込まれた“０”又は“１”を読み
出す読出命令を第１配線３１及び第２配線３２に与え、
この読出命令に対する応答を待つ。
書込命令に応じて書き込まれた“０”又は“１”を読み
出す読出命令を第１配線３１及び第２配線３２に与え、
この読出命令に対する応答を待つ。
【００３７】このとき、第１搭載領域１１に搭載された
メモリバンクが第１メモリバンク２１である場合には、
第１メモリバンク２１は、当該読出命令に応じて“０”
又は“１”をメモリコントローラ２３に返すことができ
ない。これに対し、第１搭載領域１１に搭載されたメモ
リバンクが第２メモリバンク２２である場合には、第２
メモリバンク２２は、第２配線３２から受け取った読出
命令に応じて所定のアドレスに書き込まれた“０”又は
“１”をメモリコントローラ２３に与えることができ
る。
メモリバンクが第１メモリバンク２１である場合には、
第１メモリバンク２１は、当該読出命令に応じて“０”
又は“１”をメモリコントローラ２３に返すことができ
ない。これに対し、第１搭載領域１１に搭載されたメモ
リバンクが第２メモリバンク２２である場合には、第２
メモリバンク２２は、第２配線３２から受け取った読出
命令に応じて所定のアドレスに書き込まれた“０”又は
“１”をメモリコントローラ２３に与えることができ
る。
【００３８】従って、メモリコントローラ２３は、第１
バンクの全てのアドレス線(第１配線３１及び第２配線
３２)に対して発した書込命令に対応する読出結果が戻
ってこなかった場合には、第１バンクをなすメモリバン
ク(第１搭載領域１１に搭載されたメモリバンク)が、第
１メモリバンク２１であるものと認識し、第１バンクの
記憶容量が３２Ｍｂｙｔｅと認識する。
バンクの全てのアドレス線(第１配線３１及び第２配線
３２)に対して発した書込命令に対応する読出結果が戻
ってこなかった場合には、第１バンクをなすメモリバン
ク(第１搭載領域１１に搭載されたメモリバンク)が、第
１メモリバンク２１であるものと認識し、第１バンクの
記憶容量が３２Ｍｂｙｔｅと認識する。
【００３９】これに対し、第１バンクの全てのアドレス
線に対して発した書込命令に対応する読出結果が返って
きた場合には、第１バンクをなすメモリバンク(第１搭
載領域１１に搭載されたメモリバンク)が、第２メモリ
バンク２２であるものと認識し、第１バンクの記憶容量
が６４Ｍｂｙｔｅと認識する。
線に対して発した書込命令に対応する読出結果が返って
きた場合には、第１バンクをなすメモリバンク(第１搭
載領域１１に搭載されたメモリバンク)が、第２メモリ
バンク２２であるものと認識し、第１バンクの記憶容量
が６４Ｍｂｙｔｅと認識する。
【００４０】その後、メモリコントローラ２３は、上述
した処理を第２バンクについて実行し、第２バンクの記
憶容量を検出する。そして、第１バンクの記憶容量と第
２バンクの記憶容量とを加算することで、メインメモリ
の総容量を検出する。この検出結果は、必要に応じてＣ
ＰＵ等のプロセッサやコントローラに通知され、通知を
受けたプロセッサやコントローラは、通知されたメイン
メモリの総容量に従ってメインメモリの管理・使用を行
う。
した処理を第２バンクについて実行し、第２バンクの記
憶容量を検出する。そして、第１バンクの記憶容量と第
２バンクの記憶容量とを加算することで、メインメモリ
の総容量を検出する。この検出結果は、必要に応じてＣ
ＰＵ等のプロセッサやコントローラに通知され、通知を
受けたプロセッサやコントローラは、通知されたメイン
メモリの総容量に従ってメインメモリの管理・使用を行
う。
【００４１】以上説明した本実施形態によるマザーボー
ド１０によると、第１バンクに第１メモリバンク２１又
は第２メモリバンク２２の２種類のメモリバンクを搭載
することができるので、ベンダーは、メインメモリの総
容量を(１)又は(３)から選択することができる。
ド１０によると、第１バンクに第１メモリバンク２１又
は第２メモリバンク２２の２種類のメモリバンクを搭載
することができるので、ベンダーは、メインメモリの総
容量を(１)又は(３)から選択することができる。
【００４２】また、マザーボード１０には、第１バンク
と第２バンクとが用意されており、第１及び第２バンク
の夫々に２種類のメモリバンクを搭載することができる
ので、ベンダーは、メインメモリの総容量を上記(１)〜
(５)のパターンから選択することができる。
と第２バンクとが用意されており、第１及び第２バンク
の夫々に２種類のメモリバンクを搭載することができる
ので、ベンダーは、メインメモリの総容量を上記(１)〜
(５)のパターンから選択することができる。
【００４３】このため、ベンダーは、マザーボード１０
を搭載したパソコンを出荷する前に、当該パソコンを購
入するユーザの要求をきき、要求に応じた総容量のメイ
ンメモリを搭載して出荷することで、ユーザの要求に応
じたパソコンをユーザに供給することができる。
を搭載したパソコンを出荷する前に、当該パソコンを購
入するユーザの要求をきき、要求に応じた総容量のメイ
ンメモリを搭載して出荷することで、ユーザの要求に応
じたパソコンをユーザに供給することができる。
【００４４】また、市場調査等を行った後、その市場調
査結果に応じて、メインメモリの総容量のみが異なる５
種類のパソコンを用意して出荷することで、ユーザの要
求に応じたパソコンをユーザに供給することもできる。
査結果に応じて、メインメモリの総容量のみが異なる５
種類のパソコンを用意して出荷することで、ユーザの要
求に応じたパソコンをユーザに供給することもできる。
【００４５】また、(２)のパターンと(３)のパターンと
は、メモリの総容量が同一であるが、搭載されるメモリ
バンクが異なり、６４Ｍｂｉｔ×４のメモリバンクと１
２８Ｍｂｉｔ×４のメモリバンクとでチップの価格が異
なることから、パソコンの価格設定を変更することがで
きるので、より多くのユーザの要求に応えることができ
る。
は、メモリの総容量が同一であるが、搭載されるメモリ
バンクが異なり、６４Ｍｂｉｔ×４のメモリバンクと１
２８Ｍｂｉｔ×４のメモリバンクとでチップの価格が異
なることから、パソコンの価格設定を変更することがで
きるので、より多くのユーザの要求に応えることができ
る。
【００４６】このように、電子機器の出荷前にユーザの
要求に応じた総容量のメインメモリを１種類のマザーボ
ード１０に搭載することができるので、メインメモリの
総容量に応じたマザーボードを用意する必要がなく、ベ
ンダーのコストや時間に係る負担を軽減することができ
る。
要求に応じた総容量のメインメモリを１種類のマザーボ
ード１０に搭載することができるので、メインメモリの
総容量に応じたマザーボードを用意する必要がなく、ベ
ンダーのコストや時間に係る負担を軽減することができ
る。
【００４７】なお、本実施形態では、配線基板としてマ
ザーボードに適用した場合について説明したが、マザー
ボードに限らず、メモリ素子を搭載するメモリモジュー
ル用の配線基板に適用することも可能である。
ザーボードに適用した場合について説明したが、マザー
ボードに限らず、メモリ素子を搭載するメモリモジュー
ル用の配線基板に適用することも可能である。
【００４８】
【発明の効果】本発明による配線基板及び配線基板を備
えた電子機器によれば、出荷前に搭載されるメモリの記
憶容量を選択できるので、ユーザの要求に応じた電子機
器をユーザに供給することができる。
えた電子機器によれば、出荷前に搭載されるメモリの記
憶容量を選択できるので、ユーザの要求に応じた電子機
器をユーザに供給することができる。
【図１】本発明の実施形態によるマザーボードの表面図
【図２】図１に示したマザーボードの裏面図
【図３】図１に示したマザーボードをコンピュータ本体
に収容した状態を示す平面図
に収容した状態を示す平面図
【図４】図３に示したコンピュータ本体の底面図
【図５】図１に示したマザーボードの回路構成の一部を
示す図
示す図
【図６】メインメモリの総容量決定の説明図
１０ マザーボード(配線基板) １１ 第１メモリバンク搭載領域(搭載領域) １２ 第２メモリバンク搭載領域(搭載領域) １３〜１６ パッド ２１ 第１メモリバンク（第１のメモリ） ２２ 第２メモリバンク（第２のメモリ） ２３ メモリコントローラ ３１ 第１配線 ３２ 第２配線
Claims (5)
- 【請求項１】記憶容量が異なるメモリを搭載可能な搭載
領域を備え、当該搭載領域は、第１のメモリが搭載され
た場合にこの第１のメモリの全てのアドレスに対するア
クセスを可能とするための第１の配線と、前記第１のメ
モリと記憶容量が異なる第２のメモリが搭載された場合
にこの第２のメモリの全てのアドレスに対するアクセス
を可能とするための第２の配線とを有することを特徴と
する配線基板。 - 【請求項２】前記搭載領域を当該配線基板の両面に夫々
備えたことを特徴とする請求項１記載の配線基板。 - 【請求項３】前記第１のメモリは複数の記憶素子からな
り、前記第１の配線は前記第１のメモリをなす各記憶素
子と電気的に接続され、前記第２のメモリは前記第１の
メモリをなす各記憶素子と同じビット構成を持ち同じ数
だけ用意された複数の記憶素子からなり、前記第２の配
線は前記第２のメモリをなす各記憶素子と電気的に接続
されることを特徴とする請求項１又は２記載の配線基
板。 - 【請求項４】前記第１の配線と前記第２の配線とが、第
１のメモリ及び第２のメモリに対して共通で使用される
部分を持つことを特徴とする請求項１〜３の何れかに記
載の配線基板。 - 【請求項５】配線基板を備えた電子機器であって、 前記配線基板は、記憶容量が異なるメモリを搭載可能な
搭載領域を備え、当該搭載領域は、第１のメモリが搭載
された場合にこの第１のメモリの全てのアドレスに対す
るアクセスを可能とするための第１の配線と、前記第１
のメモリと記憶容量が異なる第２のメモリが搭載された
場合にこの第２のメモリの全てのアドレスに対するアク
セスを可能とするための第２の配線とを有することを特
徴とする電子機器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11025122A JP2000222283A (ja) | 1999-02-02 | 1999-02-02 | 配線基板及び配線基板を備えた電子機器 |
| US09/494,533 US6501633B1 (en) | 1999-02-02 | 2000-01-31 | Wiring board and electronic device having circuit board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11025122A JP2000222283A (ja) | 1999-02-02 | 1999-02-02 | 配線基板及び配線基板を備えた電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000222283A true JP2000222283A (ja) | 2000-08-11 |
Family
ID=12157146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11025122A Pending JP2000222283A (ja) | 1999-02-02 | 1999-02-02 | 配線基板及び配線基板を備えた電子機器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6501633B1 (ja) |
| JP (1) | JP2000222283A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2865316B1 (fr) * | 2004-01-21 | 2006-07-21 | Siemens Vdo Automotive | Optimisation du nombre de sorties de puissance d'un circuit integre |
| EP3037464A1 (en) | 2014-12-24 | 2016-06-29 | Akzo Nobel Coatings International B.V. | Coating composition comprising an alkyd-comprising resin and a drier |
| CN109450720B (zh) * | 2017-10-12 | 2022-10-25 | 贵阳朗玛信息技术股份有限公司 | 一种监控服务器存活状态的方法及系统 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06243028A (ja) | 1993-02-17 | 1994-09-02 | Sanyo Electric Co Ltd | メモリアドレス制御方法 |
| JP3447835B2 (ja) | 1995-03-03 | 2003-09-16 | 株式会社東芝 | Ｒａｍチップ識別方式 |
| JPH09180431A (ja) | 1995-12-26 | 1997-07-11 | Nec Niigata Ltd | シングルインラインメモリモジュールシステム |
| US6004139A (en) * | 1997-06-24 | 1999-12-21 | International Business Machines Corporation | Memory module interface card adapter |
| US5982655A (en) * | 1998-09-29 | 1999-11-09 | Cisco Technology, Inc. | Method and apparatus for support of multiple memory types in a single memory socket architecture |
-
1999
- 1999-02-02 JP JP11025122A patent/JP2000222283A/ja active Pending
-
2000
- 2000-01-31 US US09/494,533 patent/US6501633B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6501633B1 (en) | 2002-12-31 |
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Legal Events
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