JPH08756U

JPH08756U - メモリモジュール用のアドレスをイネーブルする装置

Info

Publication number: JPH08756U
Application number: JP005760U
Authority: JP
Inventors: ディー．ダーキンマイクル; エヌ．スチュワートグレッグ; エィチ．ホルマン，ジュニアトーマス
Original assignee: デルユーエスエー，エル．ピー．
Priority date: 1990-06-19
Filing date: 1995-06-12
Publication date: 1996-04-30
Also published as: EP0462786A2; DE69131948T2; JPH04233046A; EP0462786B1; EP0462786A3; DE69131948D1; US5241643A

Abstract

(57)【要約】（修正有）【目的】少なくとも１個のメモリモジュールが前記相互
接続手段に装着されているときのみ、アドレス信号によ
りアクセスされるメモリ回路を提供する。【構成】ＳＩＭＭ（シングル・インライン・メモリモジ
ュール）がソケット７８〜８８に装着されているとき
に、ＳＩＭＭの接地されたＰＲＥＳピンとアドレスバッ
ファ７０，７２，７４の出力イネーブルピン１０４，１
０６，１０８とが、アドレスデータ線１６２，１６４，
１６６を介して相互接続される。この線にはプルアップ
抵抗器１７０，１７２，１７４が接続されているので、
ＳＩＭＭがソケットに装着されてなければ、アドレスバ
ッファはディスイネーブルされる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案はメモリシステムに関するものであり、特に、メモリモジュールとそれに関連するアドレスバッファとを含むメモリシステムに関するものである。

【０００２】

【従来の技術】

ディジタルデータ処理システムは一般に中央処理装置（ＣＰＵ）と、主メモリと少なくとも１台の入出力装置とから成る。入出力装置には例えばカードリーダ、磁気テープリーダ、磁気ディスク、プリンタなどがあり、これらは入出力コントローラ（ＩＯＣ）を介して前記ＣＰＵや主メモリとインタフェイスがとられている。代表的なデータ処理システムでは、システムで用いられる主メモリの容量は通常概ね最低から最大まで変えられるようになっている。データ処理システムのユーザが各システムに実際に組込むメモリの容量を決定する。主メモリの容量を増やす必要があるときには、通常メモリユニットを追加する形で、システムに加えることができる。コンピュータシステムに組込む主メモリの容量は通常、実行するコンピュータプログラムの大きさと数、処理するデータ量およびデータを処理しなければならない速度の関数である。したがって、代表的なデータ処理システムでは、特定のシステムに実際に組込まれる主メモリの容量は可能な最大容量より少ない。

【０００３】通常、コンピュータ内の主メモリはダイナック・ランダム・アクセス・メモリ（ＤＲＡＭ）チップから構成されている。その名前が示すように、ＤＲＡＭチップはメモリに記憶されている任意のデータワードを多くの周辺とは独立に読み出してＣＰＵに提供することができる。このことが確実に行われるのは、ＤＲＡＭチップがデータの個々のビットを多数の行列の形に組まれたセルの中に記憶しており、各データビットにはそれぞれ唯一のアドレスが与えられているからである。ＣＰＵによりアクセスされるＤＲＡＭチップ内の特定の行列のセルを指示する信号をメモリコントローラから受信するのに、アドレスバッファが用いられる。アドレスバッファは、実際に、前記チップのセルにデータを記憶し検索するために必要な信号を前記メモリチップに与える。

【０００４】１９８３年頃、ワングラボラトリー社（ＷａｎｇＬａｂｏｒａｔｏｒｉｅｓ）はコンピュータメモリのコストと空間が著しく少なくてすむＤＲＡＭの実装方法を開発したと発表した。開発されたものは９個の別々の６４ｋＲＡＭチップを０．７５×３インチ（１９．０５×７６．２ｍｍ）の空間の中に集積化したシングル・インライン・メモリモジュール、すなわちＳＩＭＭであった。ＳＩＭＭは、本質的には小さい印刷回路基板上にメモリチップアレイを搭載したもので、印刷回路基板の片面または両面に実装されたプラスチックリードチップキャリア面にメモリチップアレイが組込まれている。ＳＩＭＭは発展して今や９個の１メガビットＤＲＡＭ、または９個の２５６キロビットＤＲＡＭを有するようになった。ＳＩＭＭは一般にシステムに追加するのが容易なように、コネクタソケットに挿入するようになっており、ＳＩＭＭを印刷回路基板に直接ハンダ付けする難しさと危険性が回避されている。

【０００５】本考案のシステムと方法により解決されるある種の問題の根本的な理由として認識すべきことは、コンピュータ技術では、各システムの小型化と効率化を最適にするために、要素の数を最小限に保つが、各要素に拡張可能性を持たせて使うという努力がなされている、という点である。コンピュータメモリの実装に関していえば、各ＤＲＡＭＳＩＭＭがそれ自身に個別に関連したアドレスバッファを有するが、しばしば１個のアドレスバッファで２個のＤＲＡＭＳＩＭＭを駆動する方式が採用されている。コンピュータシステムはしばしば二対以上のＤＲＡＭＳＩＭＭを含むから、ソケットに対を成したＤＲＡＭＳＩＭＭを多数装着し、各ＳＩＭＭ対には１個のアドレスバッファを関連させるのが普通である。

【０００６】前述のように、コンピュータメモリは一般にシステムに組込み可能な最大のメモリ容量より少ないように構成される。このようなシステムを最も効率よく構築するには、アドレスバッファと、メモリモジュールを搭載するＳＩＭＭソケットとを最初に完全に装備することであるが、メモリモジュールの数は使用者が当初のシステムで必要とする数だけ実装すればよい。したがって、この新しいシステムではＳＩＭＭソケットのすべてにメモリモジュールが実装されているわけではないということになろう。必要に応じて後でメモリを追加するのはすばやくかつ簡単にできる。すなわち、新しく追加されるメモリにアクセスするためのアドレスバッファはシステム内に既に実装されているので、メモリモジュール、例えばＳＩＭＭ、を空のソケットに差し込みさえすればよい。

【０００７】

【考案が解決しようとする課題】

前述のようにシステムを組むのは効率が良いとともに好ましい特性を有する設計法であるが、いくつかの欠陥と欠点があった。例えば、ソケットに新しく実装されたメモリモジュールをアドレスバッファが直ちに駆動できるようにするには、アドレスバッファを常にイネーブルの状態にしておかなければならない。すべてのＳＩＭＭソケットに対するアドレスバッファを常にイネーブルにしておけば、ＤＲＡＭＳＩＭＭが実装されているときには例えばＤＲＡＭＳＩＭＭ向けのアドレス線を駆動すること（すなわち行列の情報をＤＲＡＭに供給すること）が保証されるが、ＳＩＭＭが実装されてない場合でもアドレスバッファはアドレス線を駆動することになる。アドレスバッファから不必要な電圧出力信号が供給されるので、システム内に余分な電流が流れると共に電気ノイズの原因ともなる。余分な電流が流れると電力消費量が増すから望ましくないし、また、アドレスバッファ信号の高速スイッチングにより電磁干渉（ＥＭＩ）ノイズが発生してデータを誤らせることがあるから好ましくない。

【０００８】これらの問題を解決するために提案された他のシステムでは、手動のＤＩＰスイッチまたはジャンパを用いてシステムメモリを構成することにより、アドレスバッファのイネーブルを制御した。しかしユーザが手動で正しくスイッチを切替えたりジャンパを設定したりすることに頼るのは、複雑なコンピュータメモリシステムでは信頼できる解決法ではない。

【０００９】このような事情を考えると、メモリモジュールに関連したアドレスバッファを常にイネーブルに保つだけの理由があることを認めざるをえない。しかしこの方法には欠点と欠陥がつきまとう。これ迄これらの問題を解決しようとの試みがあったが、それらは不適当であることがわかった。

【００１０】

【課題を解決するための手段】

本考案は従来技術の欠点と欠陥を克服するものであって、本考案により提供されるメモリ回路は、メモリモジュールが装着されるとは限らないが、少なくとも１個のメモリモジュール用の相互接続手段と、前記少なくとも１個のメモリモジュールが装着されているときにのみ、アドレス信号を前記少なくとも１個のメモリモジュールに伝送する手段とを含む。

【００１１】本考案のある実施例では、中央処理装置とメモリモジュール相互接続手段との間の回路中に接続された少なくとも１個のアドレスバッファを含み、該相互接続手段は前記少なくとも１個のメモリモジュールを取り付け得るソケットを含む。本考案の他の面においては、前記少なくとも１個のメモリモジュールが装着されているときにのみアドレス信号を前記少なくとも１個のメモリモジュールに伝送する手段は、もしメモリモジュールが前記ソケットに取り付けられてなければ、前記少なくとも１個のアドレスバッファをディスエーブル（不能）にする手段を含む。

【００１２】本考案の他の実施例では、ＤＲＡＭＳＩＭＭ用のソケットが少なくとも２個あり、該少なくとも２個のソケットが１個のアドレスバッファによって駆動される。この実施例では、プルアップ抵抗器を有する線が前記１個のアドレスバッファの出力イネーブルピンと、前記少なくとも２個のソケットに取り付けられた各ＤＲＡＭＳＩＭＭの接地されたＰＲＥＳピンとを相互接続する。更にこの実施例では、両方のＤＲＡＭＳＩＭＭがないときには、前記プルアップ抵抗器の作用で、前記出力イネーブル線をハイにすることにより、前記アドレスバッファのディスエーブルにする。他方、ＤＲＡＭＳＩＭＭが片方または両方ある場合には、前記出力イネーブル線をローにして前記アドレスバッファをイネーブル（有効）にする。

【００１３】本考案による装置は、ディスエーブル可能なアドレスバッファ手段を用いて、メモリモジュールを受けるコネクタにアドレス信号を供給する手段と、もしアドレス信号を送るべき相手のメモリモジュールが存在しなければ、前記アドレスバッファ手段をディスエーブルにする手段とを含む。

【００１４】したがって、本考案の目的は、オプションのメモリモジュールが装着されてないとき、それに関連するアドレスバッファをディスエーブルにすることである。本考案の他の目的は、負荷が接続されてないアドレス線を駆動するのを避けることである。無負荷のアドレス線を駆動すると、余分な電流が流れると共に余分な電気的ノイズが発生するが、これらは両方ともコンピュータメモリシステムにとって好ましくないからである。

【００１５】

【実施例】

図面中参照番号が同じものは同じかもしくは類似の要素を示す。図１はコンピュータシステムの一般的なハイレベルのブロック図である。本考案のシステムは最初はこのレベルで考え、引続きいくつかのもっと詳しいレベルで、本考案が有用である環境における本考案の役割と働きについて説明し、理解と評価を確実なものにしていくことにする。

【００１６】図１は本考案のシステムを採用したパーソナルコンピュータシステムを示し、４個の主要なバスは最上位の各種要素間の主要なインタフェイスを表わしている。第１のメモリコネクタ２及び第２のメモリコネクタ４は、それぞれプロセッサ６，８とそれぞれのプロセッサ専用のメモリ１０，１２および１４との間に固有のインタフェイスを有する。プロセッサバス１６は、多重マスタバスであり、プロセッサ６，８を含むプロセッサと、ＩＳＡ，ＥＩＳＡまたはマイクロチャネルなどの標準インタフェイスから成るＩ／Ｏチャネル２０との間のアーキテクトチャのブレーク（ａｒｃｈｉｔｅｃｔｕｒａｌｂｒｅａｋ）である。

【００１７】プロセッサバス１６はいろんな働きをする。まず第１に、プロセッサバス１６は各要素間の接続部として働く。すなわち、プロセッサ６，８とインテリジェントＩ／Ｏおよび／またはプロセッサ１４間の接続部として、また、すべてのシステムメモリ１０，１２とオプションメモリ１４間の接続部として、更にまた、システムＩ／Ｏチャネル２０とそのＩ／Ｏ拡張スロット２２−４０間の接続部として働く。システムメモリ１０，１２および１４は、２個のバンク付きの仮想６４ビットインタリーブメモリとして構成されており、２個のバンクは３２ビットのダブルワードを記憶するためのもので、片方は奇数用で、もう片方は偶数用である。従って、プロセッサバス１６の働きにより、各プロセッサ６，８が他方のプロセッサ８，６のメモリにアクセスすることができる。このアクセスはメモリに直接接続されているプロセッサを介して可能になる。すなわち、プロセッサバス１６に接続されている一方のプロセッサが他方のプロセッサのメモリの記憶場所にアクセスしたいという要求があると、他方のプロセッサは自分のメモリへのアクセスを終了し、プロセッサバス１６からアドレスを受信してプロセッサバス１６との間でデータのやり取りを行う。更に、プロセッサバス１６はプロセッサ６，８と１４との間の通信リンクとしても働く。プロセッサ間通信機構（この詳細は本考案にとって必須のものではないので、ここでは省略する）を介して、各プロセッサは他方のプロセッサにアクセスして割込むことができる。

【００１８】更に、プロセッサバス１６はプロセッサメモリ群１０，１２，１４とＩ／Ｏチャネル２０との間のインタフェイスとしても働く。アドレスとデータが、システム／バスコントローラ４２の制御下で、１組のトランシーバ４４および４６を介して、プロセッサバス１６とＩ／Ｏチャネル２０との間で転送される。トランシーバ４４および４６は例えばテキサスインスツルメント社製のモデル７４ＡＬＳ２４５トランシーバで構成することができる。このインタフェイスを介してプロセッサバスマスタは、Ｉ／Ｏ拡張スロット２２，２４，２６，２８，３０，３２，３４，３６，３８，４０の各々のみならず、システムＩ／Ｏおよび周辺装置１８にもアクセスすることができる。更にまた、プロセッサバス１６はＩ／ＯからＩ／Ｏへアクセスするためのデータ通信路としても働く。システムおよびバスのコントローラ４２はデバイス間通信に必要なプロトコルをフォーマットする「アクションコード」を発生して、広範囲の種々のインテリジェントカードをＩ／Ｏ拡張スロットに差し込むことを可能にする。そしてこれらのカードが、プロセッサバス１６に接続されている他のＩ／Ｏカードまたはプロセッサとメモリにさえアクセスすることができるようになる。

【００１９】システム／バスコントローラ４２は、ルーチン情報を提供しアクションコードを生ずるほかに、プロセッサバス１６の仲裁をすべて取り扱い、ＩＳＡ「コマンド」、ＤＭＡ制御信号および割込みなどのシステムＩ／Ｏバス１８に対するすべての制御信号をインタフェイスする。

【００２０】図２には、図１のコンピュータシステムに採用されているプロセッサカードの主な要素のブロック図を示す。図１を参照すると、プロセッサモジュール６はメモリコネクタ２とプロセッサバス１６を介して、コンピュータシステムの残りの要素とインタフェイスするのがわかる。

【００２１】プロセッサモジュール６には、マイクロプロセッサ４８（たとえば、インテル８０３８６）、数値演算コプロセッサ５０（たとえば、インテル８０３８７）、オプションのコプロセッサ５２（たとえば、ウェイテック（Ｗｅｉｔｅｋ）３１６７）、キャッシュサブシステム、クロック回路５４、ＰＯＳＴＲＯＭ（パワーオン、自己検査、リードオンリメモリ）５６、データフロー／ＥＣＣコントローラ５８、および、メモリ／バスコントローラ６０が含まれる。

【００２２】前記キャッシュサブシステムは、キャッシュメモリ（ＳＲＡＭの２個の別々のバンク６２Ａと６２Ｂから成るように示されている）とキャッシュコントローラ６４（例えば、インテル８２３８５）とを含む。前記キャッシュサブシステムは、プロセッサが最もひんぱんに必要とするデータに高速でアクセスすることができる、きわめて速い「スケッチパッドのような（ｓｋｅｔｃｈｐａｄ−ｌｉｋｅ）」メモリとして働く。もしキャッシュ可能な読み取りがプロセッサによりなされると、前記メモリコントローラは４個の連続するダブルワードをシステムメモリから前記キャッシュに返すように、前記システムには４ダブルワードのキャッシュラインサイズを持つキャッシュメモリを採用することができる。この動作が一対のインタリーブされた３２ビットのダブルワードメモリバンクから誤り訂正および／または検出回路まで起こる際の精度を最適化することは、後述するように、本考案のシステムの主要な目的のひとつである。

【００２３】キャッシュ６２Ａ，６２Ｂを持つシステムでは、必要ならば、アドレスを無効にするために、発生した各プロセッサのアドレスを保存するためのスヌープアドレスラッチ６６を設けられるだろう。更に、キャッシュメモリ付きのシステムでは、キャッシュメモリ６２Ａ，６２Ｂと、キャッシュコントローラ６４と、メモリ／バスコントローラ６０の間を通るアドレス信号及び制御信号を制御するために、プログラマブルアレイロジック（ＰＡＬ）ライン拡張ロジック６８も含まれるだろう。

【００２４】プロセッサモジュール６にはまた、ローカルのアドレスバス、データバスおよび制御のバス（図２において種々の矢印で示されている）が含まれる。これらのバスは、データフロー／ＥＣＣコントローラ５８およびメモリ／バスコントローラ６０のみならず、マイクロプロセッサ４８、コプロセッサ５０，５２およびキャッシュ６２Ａ，６２Ｂを相互接続する。これらのバスはＲＯＭ５６の読出しやコプロセッサのサイクルやキャッシュ読出しヒットのようなローカルサイクル用に使われる。ＲＯＭ５６に対するアクセスは、データフロー／ＥＣＣコントローラ５８およびメモリ／バスコントローラ６０の動作を経てなされ得る。しかしながら、キャッシュの書込み、キャッシュの読み出し誤り、ノンキャッシュエイブルサイクルおよびＩ／Ｏサイクルのような全体的なサイクルのときには、プロセッサモジュール６はそのアクセスオフボード（ａｃｃｅｓｓｏｆｆ−ｂｏａｒｄ）を完了しなければならない。

【００２５】オフボードサイクルのとき、メモリ／バスコントローラ６０は前記ローカルのアドレス信号および制御信号を復号化し、そのアクセスがプロセッサバス１６向けか、それとも前記専用メモリ向けなのかを判定する。メモリサイクルのとき、メモリ／バスコントローラ６０はメモリ制御信号（すなわち、ＲＡＳ，ＣＡＳおよびＷＥ）を発生し、前記メモリカードにアクセスする。メモリ／バスコントローラ６０はまた各リフレッシュ期間中にメモリカード、例えば要素１０、にリフレッシュ信号を送る。データフロー／ＥＣＣコントローラ５８もメモリバスコントローラ６０と共同して誤りの監視と訂正を行う。

【００２６】メモリカード１０に向けられてないオフボードサイクルのとき、メモリ／バスコントローラ６０はプロセッサバス要求信号を発生し、許可されたときプロセッサバス１６を制御する。ここでも、データフロー／ＥＣＣコントローラ５８と共同して、メモリ／バスコントローラ６０がプロセッサバス１６へのアクセスを完了する。

【００２７】図３にはメモリカード１０の主な要素のブロック図を示す。図１に示すように、メモリカード１０はメモリコネクタ２を介してシステムの残りの要素とインタフェイスしている。

【００２８】前述のように、各メモリカード１０は好ましくは３２ビットダブルワードの２個のインタリーブバンク（一方が奇数で他方が偶数）の形態で仮想６４ビットワードを記憶する。各カード１０は、１個のＲＡＳ，ＣＡＳ，リフレッシュコントローラ６８、４個のアドレスバッファ７０，７２，７４，７６、８個のシングル・インライン・メモリ（ＳＩＭＭ）スロット７８，８０，８２，８４，８６，８８，９０，９２，および４個のインタリーブコントローラ９４，９６，９８，１００を含む。ＲＡＳ，ＣＡＳ，リフレッシュコントローラ６８はメモリインタフェイス１０２（図１参照）から制御信号を受信して、ＳＩＭＭスロット７８，８０，８２，８４，８６，８８，９０，９２に制御信号を送り、読み出し、書込みおよびリフレッシュの制御を行う。なお、メモリインタフェイス１０２（図１参照）はメモリ／バスコントローラ６０（図２参照）により駆動される。４個のインタリーブコントローラ９４，９６，９８，１００の各々はメモリコネクタ２とＳＩＭＭスロット７８，８０，８２，８４，８６，８８，９０，９２との間の８ビットのデータを多重化する。

【００２９】前述のように、各メモリカード１０と１２はアドレスバッファ７０，７２，７４，７６と、ＳＩＭＭスロット７８，８０，８２，８４，８６，８８，９０，９２とを含む。アドレスバッファ７０，７２，７４，７６として例えば、ＶＴＣ社製のモデル７４ＦＣＴ８２８と７４ＦＣＴ８２７のデータバッファを使うことができる。平均アドレス線信号スイッチングを最小にして電気ノイズを最小にするために、反転型バッファ（７４ＦＣＴ８２８’ｓ）と非反転型バッファ（７４ＦＣＴ８２７’ｓ）とを使うことができる。ＳＩＭＭスロット７８，８０，８２，８４，８６，８８，９０，９２は、パリティ機構またはＥＣＣ機構を持つ、１，２，４，８メガバイトのいずれかのＳＩＭＭを収容するようになっている。アドレスバッファ７０，７２，７４，７６とＳＩＭＭスロット７８，８０，８２，８４，８６，８８，９０，９２は本考案のシステムと方法において重要な役を果たすので、以下詳細に説明する。

【００３０】図４には従来技術のメモリ回路のブロック図を示す。概してこの回路は図３の一部に対応する。具体的に云うと、この部分は、例えはアドレスバッファ７０，７２，７４および対応するＳＩＭＭソケット７８，８０，８２，８４，８６，８８を含む。一対のＳＩＭＭソケットに１個のバッファが、例えばソケット７８，８０にはバッファ７０が関連しているが、各バッファに関連するＳＩＭＭソケットは１個だけでもあるいは３個以上でもよい。

【００３１】図４の従来の構成では、アドレスデータは図３に示したようなメモリコネクタ２から線１０２を通ってアドレスバッファ７０，７２，７４に集められる。前述のように、これらのバッファとしてＶＴＣ社製の反転型バッファ７４ＦＣＴ８２８または非反転型バッファ７４ＦＣＴ８２７のいずれかを使うことができる。当業者には周知であるが、この型のアドレスバッファには出力イネーブルピン１０４，１０６，１０８が付いている。出力イネーブルピン、例えばバッファ７０のピン１０４がローのとき、そのバッファはイネーブル状態にある。他方、前記出力イネーブルピン１０４がハイのとき、そのバッファはディスエーブルの状態にある。

【００３２】前記アドレスデータは、アドレスバッファ７０−７４にいったん記憶された後、線１１０，１１２，１１４をそれぞれ通って、ＳＩＭＭが取り付け可能なＳＩＭＭソケット７８，８０に送られる。アドレスバッファ７０−７４から出力された信号は、メモリにアクセスするために、ソケット７８−８８に挿入されたＳＩＭＭに搭載されているＤＲＡＭメモリのアドレス線を駆動する。

【００３３】関連技術の部分で説明したように、商業的に出荷されたコンピュータシステムでは、いくつかのＳＩＭＭメモリソケットにはＳＩＭＭが装着されてないというのは当たり前のことである。その理由は、コンピュータシステムは実際には最大収容能力よりも少ないメモリを付けて売られることがしばしばあるからである。その種のシステムはメモリモジュールを追加できるようになっており、空のスロットを利用してすばやくかつ容易にメモリを拡張したり高級化したりすることができるようになっている。本考案のシステムを説明する目的で、図４の構成では４組の利用可能なＳＩＭＭソケットのうち、例えばスロット７８，８０，８２に３個のＳＩＭＭが装着されているものとする。

【００３４】従来技術を示した図４において、バッファ７０，７２，７４の出力イネーブルピン１０４，１０６，１０８は接地されている。したがって、各出力イネーブルピンの電圧レベルはローであるから、バッファ７０，７２，７４は常にイネーブルの状態にある。したがって、ＳＩＭＭがＳＩＭＭスロット７８，８０，８２，８４，８６，８８のうちのいずれか１個または２個以上に装着されているか否かにかかわらず、アドレスデータは常にＳＩＭＭスロット７８，８０，８２，８４，８６，８８に供給される。図４の従来技術の構成では、スロット対８６および８８にはＳＩＭＭが装着されてないということや、スロット対８２及び８４に関してはスロット８２にだけＳＩＭＭが装着されているということに関係なく、これらの空のスロット８４，８６，８８を含むすべてのＳＩＭＭスロットが駆動される。前述のように、このために不必要な電流が多く流れるとともに回路ノイズが生ずる。これらはどちらもメモリシステムでは極めて望ましくない回路特性である。

【００３５】図５に図４に示したものとよく似た回路を示すが、これは本考案の技術を採用して改良されたものである。図５のメモリ回路は線１０２、出力イネーブルピン１０４，１０６，１０８付きのアドレスバッファ７０，７２，７４、ＳＩＭＭソケットまたはスロット７８，８０，８２，８４，８６，８８，および、バッファ７０，７２，７４とＳＩＭＭソケット７８，８０，８２，８４，８６，８８とを相互接続するアドレスデータ線１１０，１１２，１１４，１１６，１１８，１２０，１２２，１２４，１２６を含む。メモリ回路のこれらの各要素は図４に示した従来技術の構成と、図５に示した本考案の思想を採用してつくった構成とにおいて共通している。

【００３６】図６にはＳＩＭＭ１２８の一部を示す。ＳＩＭＭ１２８は小さな長方形の印刷回路基板１３６に複数個のＤＲＡＭ１３０，１３２…１３４を搭載している。この基板１３６にはたとえばピン１３８，１４０，１４２，ＰＲＥＳピン１４６などの複数個のピンが付いている。本考案の技術の一面によれば、ＳＩＭＭ１２８のＰＲＥＳピン１４６はＳＩＭＭ１２８の印刷回路基板上で接地されている。

【００３７】再び図５を参照して、図６に関連して説明したような改良されたＳＩＭＭ１２８をＳＩＭＭソケット７８，８０，８２，８４，８６，８８の各々に取り付けることができる。説明のために、改良されたＳＩＭＭ１２８はソケット７８，８０，８２にだけ装着して、ソケット８４，８６，８８は空にしておくことにする。

【００３８】図４と図５とを比較すると、図５が図４と異なる点は、アドレスバッファ７０，７２，７４の出力イネーブルピン１０４，１０６，１０８が接地されないで、ＳＩＭＭソケット７８，８０，８２，８４，８６，８８上の点１５０，１５２，１５４，１５６，１５８，１６０に接続されていることである。本考案によれば、これらの点１５０，１５２，１５４，１５６，１５８，１６０はソケット７８，８０，８２，８４，８６，８８に装着されたＳＩＭＭ１２８の接地されたＰＲＥＳピン（例えばピン１４６）と接触するような位置にある。また、本考案によれは、ピン１０４，１０６，１０８とピン１５０，１５２，１５４，１５６，１５８，１６０とを相互接続する線１６２，１６４，１６６にはプルアップ抵抗器１７０，１７２，１７４が接続されている。

【００３９】図５において、もしＳＩＭＭ１２８がＳＩＭＭソケット対７８および８０の両方のソケットに装着されているならば、これらに関連する出力イネーブルピン１０４がローになるので、関連するアドレスバッファ７０がイネーブルになる。この場合、アドレス信号はバッファ７０を通って、ソケット７８，８０に装着されたＳＩＭＭ１２８に転送される。他方、もしソケット８６と８８のように一対のソケットのどちらにもＳＩＭＭが装着されていないならば、線１６６とプルアップ抵抗器１７４の働きでアドレスバッファ７４の出力イネーブルはハイになるので、アドレスバッファ７４は出力信号の供給が不能とされる。したがって、アドレスバッファ７４は行き場のないアドレス信号で空のＳＩＭＭを駆動しようとするような無駄なことはしなくてすむ。最後に、ソケット対８２と８４におけるソケット８２のように、一対のソケットのうち一方だけにＳＩＭＭが装着されている場合には、アドレスバッファ７２はイネーブルになるのでその装着されているＳＩＭＭ１２８は正しく駆動される。

【００４０】

【考案の効果】

以上説明したように、本考案はもしメモリモジュールが装着されていればアドレスデータをメモリモジュールに適切に供給するが、受け手のないアドレス信号で空のソケットを駆動することは実質的に軽減されるという、比較的簡単で安価なシステムと方法とを提供するものである。このように不必要な信号の供給を軽減するので、電流の流れ（ｃｕｒｒｅｎｔｄｒａｗ）と回路ノイズが軽減され、ひいてはシステム全体の性能を改善することができる。

【００４１】以上の説明から、多くの修正や変更が可能なことは明らかである。例えば、各ＳＩＭＭソケットにそれ自身のアドレスバッファを持たせることができよう。もしそのようなシステムに本考案の線とプルアップ抵抗器を採用すれば、不必要な電流の流れとノイズの発生を更に除去することができよう。勿論、システムにいくつのアドレスバッファとＳＩＭＭソケットを採用するかという問題はコストと効率のかね合いとなる。とにかく、ある１個のアドレスバッファに関連するいくつかのソケットが全部空であるような場合にはすべて、本考案によりシステム性能が改善されるであろう。その他多くの修正や変形が可能である。したがって、本考案の範囲内で、ここで例示した以外のやり方で本考案を実施することができよう。

【図面の簡単な説明】

【図１】本考案のメモリ回路が採用されるコンピュータ
システムのブロック図。

【図２】図１のコンピュータシステムに用いられたプロ
セッサモジュールのブロック図。

【図３】図１のコンピュータシステムに用いられたメモ
リモジュールのブロック図。

【図４】従来技術のメモリ回路のブロック図。

【図５】本考案によるメモリ回路のブロック図。

【図６】本考案によるメモリ回路に使用するために改良
されたＤＲＡＭＳＩＭＭの概略図。

【符号の説明】

６プロセッサモジュール１０メモリカード７０，７２，７４アドレスバッファ７８，８０，８２，８４，８６，８８ＳＩＭＭソケッ
ト１０４，１０６，１０８出力イネーブルピン１２８ＳＩＭＭ１３０，１３２…１３４ＤＲＡＭ１４６ＰＲＥＳピン１７０，１７２，１７４プルアップ抵抗器

Claims

【実用新案登録請求の範囲】

【請求項１】データ処理システムにおいて使用され、
アドレス信号によりアクセスされるメモリ回路におい
て、メモリモジュールが装着されるとは限らないが、少なく
とも１個のメモリモジュール用の相互接続手段と、前記少なくとも１個のメモリモジュールが前記相互接続
手段に装着されているときにのみアドレス信号を前記相
互接続手段に送る手段と、を含むことを特徴とする、メ
モリ回路。
【請求項２】プロセッサと、該プロセッサに作動的に
接続されたメモリと、該メモリに作動的に接続されたメ
モリコントローラと、を含むコンピュータシステムにお
いて、前記メモリは、メモリモジュールが装着されるとは限らないが、少なく
とも１個のメモリモジュール用の相互接続手段と、前記少なくとも１個のメモリモジュールが前記相互接続
手段に装着されているときにのみアドレス信号を前記相
互接続手段に送る手段と、を含むことを特徴とする、コ
ンピュータシステム。
【請求項３】関連するメモリモジュールを有するとは
限らないメモリモジュール用の相互接続手段をアドレス
する装置において、前記相互接続手段に送るアドレス信号を少なくとも１個
のアドレスバッファに記憶する手段と、もし前記相互接続手段にそれと関連するメモリモジュー
ルが１個も装着されていなければ、前記少なくとも１個
のアドレスバッファをディスエーブルにする手段と、を
含むことを特徴とする、アドレスする装置。