JP3880286B2

JP3880286B2 - 方向性結合式メモリシステム

Info

Publication number: JP3880286B2
Application number: JP2000126234A
Authority: JP
Inventors: 英樹大坂; 豊彦小松; 隆司常広; 光一木村; 進波多野; 和弥伊藤; 利夫管野
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 1999-05-12
Filing date: 2000-04-20
Publication date: 2007-02-14
Anticipated expiration: 2020-04-20
Also published as: US6978328B1; JP2001027918A; TW494305B

Description

【０００１】
【発明の属する技術分野】
本発明は情報処理装置においてマルチプロセッサやメモリ等の素子間（例えばＣＭＯＳ等により構成されたデジタル回路間又はその機能ブロック間）での信号伝送のための技術に関し、特に、複数の素子が同一の伝送線に接続されデータ転送を行うバス伝送の高速化技術に関する。特に、複数のメモリモジュールとメモリコントローラを接続するバスとこれを用いるシステムに関する。
【０００２】
【従来の技術】
多数のノードが接続され高速にデータを転送するためのバス方式として特開平７−１４１０７９の非接触バス配線があった。従来技術の基本方式を図５に示す。これは２ノード間のデータ転送をクロストーク、すなわち方向性結合器を用いて行っていた。すなわち、図５は、バスマスタ１０−１とスレーブ１０−２〜１０−８間の転送を２線間すなわち配線１−１と１−２〜１−８間のクロストークを用いて転送する技術である。図５は、バスマスタ１０−１とスレーブ１０−２〜１０−８間の転送には適していおり、すなわちメモリとメモリコントローラ間のデータ転送に適している。
【０００３】
【発明が解決しようとする課題】
しかし、従来の技術の特開平７−１４１０７９では方向結合器が占める配線長がモジュール間隔を決めていた。このため、モジュールの間隔を短縮するには方向性結合器の配線長を短くする必要があるが、配線長の短縮は伝送の効率すなわち結合度を下げる原因となるので、ある一定の間隔以下にすることができなかった。そのため、メモリモジュール間の間隔を狭くすることでメモリの高密度実装を行うことが第１の課題である。
【０００４】
また、第２の課題として、高速データ伝送において伝送速度が増すにつれて表皮効果など周波数依存性のある効果により波形歪みが増大するという課題がある。これはパルス波形の立上り、立下がりの肩の部分が鈍るという現象になって現れ、この影響でパルス波形をレシーバにて取り込む際にスキューの増大となって現れている。すなわち、レシーバに入力されるパルス波形の肩が鈍っているためにレシーバの基準電圧（Vref）を超えるまたは下回る時間が増大し、結果としてレシーバの取り込み時間が増大しスキューの原因となっていた。
【０００５】
表皮効果がパルスの肩を鈍らせる理由として以下のように説明できる。
【０００６】
高速パルスはその遷移（立上り・立ち下がり）時間の逆数に応じて高周波成分を持つ。例えばＴｒの遷移時間を持つパルスが持つ帯域（ｆｋｎｅｅ）は次式で表される。
【０００７】
【数１】
ｆknee＝0.35/Tr （数１）
このため、１Ｇｂｐｓのパルスを伝送する場合、その３０％が遷移時間とするとｆｎｅｅ＝０．３５／（０．３［ｎｓ］）〜１ＧＨｚである。この時の表皮効果による抵抗増加分を計算してみる。
【０００８】
20 [℃]における銅の体積抵抗率ρは1.72*10^-8 [Ω・m]であり、標準的に用いられている基板の配線（配線幅0.1 [mm]、配線厚み0.030[mm]）の場合ではＤＣの抵抗値5.7［ｍΩ／ｍｍ］となる。ここで、「^」は、べき乗を表わす。又、表皮効果による単位長さ当たりの抵抗は、
【０００９】
【数２】
ｒ＝２．６＊１０^−６√ｆ［Ω／ｍｍ］（数２）
であり、１ＧＨｚでは、
【００１０】
【数３】
ｒ＝８２［ｍΩ／ｍｍ］（数３）
となり、ＤＣの抵抗値６［ｍΩ／ｍｍ］と比べると抵抗は遷移時間では１３倍に増加している。すなわち、遷移時間のみ高抵抗となるのでこれにより波形が鈍りることになる。これは高周波数ほど抵抗成分が大きくなり立上り・立ち下がり時に影響が大きいためである。
【００１１】
これを克服する技術としてパルス波形をドライバにて遷移時（立上り・立下がり）の波形を急峻にすればよい。例えば "Limits of Electrical Signaling (Transmitter Equalization)";IEEE HOT interconnect V (1997,9/21-23),pp48にドライバ（transmitter)のDAC(Digital Analog Converter)を用いた等化器の方式が記載されている。これはドライバの波形を鈍り量に応じて逆に急峻に遷移波形を変化させることで行っていた。
【００１２】
これを用いた場合では、ドライバが複雑になり、ＬＳＩに多数の素子を搭載することが難しいと言う課題があった。
【００１３】
第３の課題として、複数のメモリはメモリコントローラからみて近いか遠いかに応じて配線長に差があった。このことからリードデータとライトデータに時間差が生じる。チップの配置場所によってデータの到達時間が異なり、これを補正するというのはシステム設計に非常な困難さをもたらし、この時間差を無くすことが課題である。
【００１４】
【課題を解決するための手段】
第１の課題を解決するための手段として、メモリコントローラからの配線（メインライン）を途中で折り返し、折り返される前の配線と折り返された後の配線に方向結合器を形成できるので、結果として結合器の配線長はそのままにモジュール間のピッチをより短くすることができ高密度実装が可能となる。
【００１５】
第２の課題を解決するための手段として、前方クロストークを生成できる方向性結合器をＴ字型に構成することで後方クロストーク成分と前方クロストーク成分をＮＲＺ信号の遷移時間に重畳することにより、波形を急進にできるので表皮効果などの波形鈍りを補正できる。その結果、ドライバに特別な制御を施す必要が無くＬＳＩが単純になる。
【００１６】
第３の課題を解決するための手段として、同一の信号に方向性結合器により接続される、メモリコントローラから近い位置に配置されているメモリチップも遠い位置に配置しているメモリチップも配線を折り返し、リードサイクルとライトサイクルで切り換えることで場所による遅延差を無くすことで設計が容易になる。また、これを可能にするために、第２の手段Ｔ字型に方向性結合器を接続することで、両方向に信号が生成される特性を利用している。
【００１７】
【発明の実施の形態】
第１の実施例を図１を用いて説明する。
【００１８】
１０−１はメモリコントローラ制御機構を有するＬＳＩチップ(以下MC: Memory Controllor)であり、２−２〜２−９はメモリチップ１０−２〜１０−９を複数搭載したメモリモジュールである。プリント配線板１(Printed Circuit Board)は、ＭＣ１０−１とメモリモジュール２−２〜２−９を実装し、ＭＣ１０−１とメモリモジュール２−２〜２−９内のメモリチップ１０−２〜１０−９間でデータ転送を可能とする配線を有しているマザーボード（Mother Board）である。メモリモジュール２−２〜２−９はコネクタ（connector）を介してマザーボードに接続されている。
【００１９】
ＭＣ１０−１はメモリチップ１０−２〜１０−９に対しデータの読み書き（リード・ライト）の動作を行う。この読み書きのためのデータ転送用配線が１−１〜１−９であり、この中で特にＭＣ１０−１に接続される配線１−１をメインライン(main line)と呼ぶ。
【００２０】
マザーボード１内の波線ｍ１，ｃ１，ｍ２，ｃ２はそれぞれ基板内の信号層を表している。配線１−１〜１−９はそれぞれ一方の端をＭＣ１０−１ならびにメモリチップ１０−２〜１０−９に接続され、他方の端は終端抵抗Ｒｔｔを介して終端電圧Ｖｔｔに接続されている。この終端電圧Ｖｔｔに接続されている終端抵抗Ｒｔｔを黒い四角（■）で表した。この終端抵抗はそれぞれ配線１−１〜１−７の持つ配線特性インピーダンスとおおむね同じ値の抵抗値を持つ。このため、配線１−１〜１−７からの信号はこの終端部で吸収され反射が生じないよう動作する。
【００２１】
ＭＣ１０−１とメモリチップ１０−２〜１０−９間のデータ転送は反転した”Ｃ”字で表されたＣ２〜Ｃ９の方向性結合器で行われる。この方向性結合器は特開平７−１４１０７９記載のものと等価である。すなわち、これは、２ノード間のデータ転送を２並行配線間の結合であるクロストーク（方向性結合器）を用いて行っていた。すなわち、ＭＣ（バスマスタ）１０−１とメモリチップ（バススレーブ）１０−２〜１０−９間の転送を２線間すなわちメインライン１−１と配線１−２〜１−８間のクロストークを用いて転送する。このクロストーク信号はドライブパルスのエッジに対して生成され、ある時間後、終端電圧に戻る。この為、ドライブ信号が矩形波であるＮＲＺ信号であれば方向性結合器により生成される信号はＲＴＺ信号と見ることができ、この意味で方向性結合器はＮＲＺ信号からＲＴＺ信号への変換器であるといえる。
【００２２】
マザーボード１に於いて、これに搭載されるメモリモジュール２−２〜２−９の間隔（ピッチ）は特開平７−１４１０７９に於いては方向性結合器が連続して配置しているためこの結合器の長さ以下には出来ないという課題があった（図７）。
【００２３】
それに対し本実施例では、メインライン１−１の配線はＭＣ１０−１から見てｍ１層を図面右手方向に、メモリチップからのｃ１層の配線１−２，１−４，１−６，１−８との結合器Ｃ２，Ｃ４，Ｃ６，Ｃ８を構成した後、マザーボード１上の配線層をｍ２に変えて、図面左手方向に折り返される。この折り返されたメインライン１−１はメモリチップからのｃ２層の配線１−９，１−７，１−５，１−３との結合器Ｃ９，Ｃ７，Ｃ５，Ｃ３を構成し、その後終端される。ここで、結合器Ｃ２，Ｃ４，Ｃ６，Ｃ８はマザーボード１のｍ１層とｃ１層との間（上方層）で構成され、結合器Ｃ３，Ｃ５，Ｃ７，Ｃ９はマザーボード１のｍ２層とｃ２との間（下方層）で構成される。
【００２４】
結合器Ｃ２〜Ｃ９はメインライン１に対して配線の特性インピーダンスが一定になるように連続して配置されている。ＭＣ１０−１とメモリチップ１−２〜１−９との間のデータ転送が何れの結合器に於いても後方クロストークを用いて行われるよう配置・配線されている。すなわち、メインライン１−１の上方層にある結合器Ｃ２，Ｃ４，Ｃ６，Ｃ８と、下方層にある結合器Ｃ９，Ｃ７，Ｃ５，Ｃ３とでは配線が反対方向であるが、メインライン１−１に対しては同じ向きとなっているので、これにより後方クロストークが何れの転送に於いても生じるよう配置されていることになる。
【００２５】
図１のように、結合器を構成する片方の配線であるメインライン１−１を一方の層から他方の層へと１回折り返し、それぞれの層で方向性結合器を構成出来るので、メモリモジュール２−２〜２−９の間隔を、方向性結合器Ｃ２〜Ｃ９の結合器の配線長の半分程度に出来る。このため、１枚のマザーボード１にメモリモジュールを高密度で実装できる。
【００２６】
このような場合でも結合に必要な結合長は同じで、信号伝搬のための必要な結合量は、図７に示す従来技術の場合と同じであり、同等の信号波形品質を有していることになる。
【００２７】
すなわち、従来技術に於いては、図７のようにマザーボード１に搭載されるメモリモジュール２−２〜２−４の間隔（ピッチ）は方向性結合器が連続して配置しているため、この結合器の長さ以下には出来ないという課題があった。しかし、図１のようにメインラインを折り返したことで、マザーボード１に搭載されるメモリモジュール２−２〜２−４の間隔（ピッチ）を結合器の長さの半分にできシステムとして高密度実装が可能となる。
【００２８】
図２にマザーボード１の層構成の例を示す。
【００２９】
図２は、図１のマザーボード１のメインライン１−１に対して垂直な方向の断面である。図２は、上層からＣＡＰ１層、電源層（Ｖ１）、グランド層（Ｇ１）、信号層（ｍ１）、信号層（ｃ１）、グランド層（Ｇ２）、電源層（Ｖ２）、信号層（ｍ２）、信号層（ｃ２）、グランド層（Ｇ３）、電源層（Ｖ３）、ＣＡＰ２層となっている例である。一般的にプリント配線板は両面を銅で覆われた銅張板をプリプレグで接着してあり、このプリプレグを２本の波線で表した。
【００３０】
ｍ１層、ｃ１層の上下層に並んだ並行配線１−１，１−２により、図１中の方向性結合器Ｃ２を構成している。同様に、ｍ２層、ｃ２層の上下層に並んだ並行配線１−１，１−３により、図１中の結合器Ｃ３を構成している。
【００３１】
ここで、信号層（ｍ１）のメインライン１−１と信号層（ｍ２）のメインライン１−１は図１のように折り返された同じ配線である。
【００３２】
これらのｍ１層−ｃ１層とｍ２層−ｃ２層の結合器間にグランド層或いは電源層が位置しており、方向性結合器ｃ２−ｃ３間の結合である信号間のノイズを防ぐよう機能している。図２のように構成することにより、結合器間の信号の結合、すなわち漏話ノイズが小さくなり、高速のデータ転送が可能となる。
【００３３】
また、図３のように、結合器は断面に対して上下方向に結合しているが、当然、横方向に配置して結合するように構成しても良い。ここで、横方向とは、同一層を用いて結合器を構成することである。例えば、楕円で囲った結合器ｃ２ａは配線１−１ａと配線１−２ａからなり、折り返されたメインライン１−１ａはｍ２層で配線１−３ａと結合器ｃ３ａを形成する。同様に、信号ビットの異なるメインライン１−１ｂはｍ１層で配線１−２ｂと結合して結合器ｃ２ｂを形成し、折り返された１−１ｂは配線１−３ｂと結合器ｃ３ｂを形成する。それぞれの結合器Ｃ２ａ、Ｃ２ｂ、Ｃ３ａ、Ｃ３ｂ間の結合によって生ずるノイズの量を低減するために、層間にはレベル（level）（平面の）電源層を設け、かつ、層内では電源層間に距離を置いている。図３のように構成することにより、図２に比べて、結合器を構成するための層数が少なくて済むという効果が図２がある。
【００３４】
図４に、図１の回路で図３の層構成の実装方式の鳥瞰図を示す。用いた記号の意味はこれまでの図と同じである。ＭＣ１０−１から引き出されたメインライン１−１ａと１−１ｂは、ＣＡＰ１層からｍ１層へ層を変えて配線され、ｍ１層では図３のような断面を持つ結合器Ｃ２ａ，Ｃ４ａ，Ｃ２ｂ，Ｃ４ｂを形成し、その後、層をｍ２層に変えて同様に結合器Ｃ３ａ，Ｃ３ｂを形成し、層をＣＡＰ２層に変えて終端されている。結合器からの配線はそれぞれメモリモジュール２−２〜２−４に搭載されているメモリ１０−１〜１０−４に接続されている。図４の例では2ビット（bit）の信号のみ記載してある。
【００３５】
また、図１、及び図４で更に、折り返しを２つ以上設けることで、メモリモジュール２−２〜２−９間隔を方向性結合器の長さに依らず更に短くできることも容易に理解できる。すなわち、メインライン１−１の折り返し部分を２つ設け、異なる層で方向性結合器を構成し、かつ、同一層で重複しないように配置することでモジュール間隔を結合器長の１／３程度に短く実装できる。このため、１回折り返した場合よりも更にメモリモジュールの高密度実装が可能である。同様に、折り返し部分を３つ設けて方向性結合器が重ならないように折り込むことで、モジュール間隔を結合器の長さの１／４程度に短く実装でき、更に高密度実装が可能である。
【００３６】
本実施例ではメモリモジュールの枚数は２−２〜２−９の８枚であるが、それ以上でもそれ以下でも良く、その枚数はシステム構成により異なる。また、終端抵抗Ｒｔｔはマザーボード１の上面にあっても下面に有っても、その機能は違わないので、どちらにあっても良い。
また、本実施例の方向性結合器は後方クロストークを利用したものであるが、前方クロストークを利用したものでも良い。この場合の結合器を構成するメインライン１−１と配線１−２〜１−９の信号伝搬の向きは反対方向となる。この場合でも、メインライン１−１を折り返すことで結合配線の長さ以下のピッチでメモリモジュールを実装できる。
【００３７】
第２の実施例として図６に示すように配置・配線しても高密度実装が実現できる。
【００３８】
図６に於いて各記号は図１のそれと同じ機能を有している。図６で、図１と異なるのは方向性結合器の構成である。すなわち、メインライン１−１は直線的に配置され、メインライン１−１の両側左右に互い違いになるようにもう片方の結合器Ｃ２〜Ｃ６の配線１−２〜１−６を構成している。
この図６のマザーボード１の配線例を図７に示す。図７は図６のメモリシステムをボードの上面から見た図であり、図７に示されている配線は同じ信号層内にある多数の配線のうちの１ビット（bit）のデータである。マザーボード１にはＭＣ１０−１とメモリモジュール２−２〜２−６が接続されるコネクタ２〜６が配置されている。メモリシステムのデータ信号は、バス接続されるので各コネクタの同じ位置の信号ピンに電気的に接続される。すなわち、コネクタの中で１つの信号ピンに注目すると、この信号は各コネクタとも同じピンから信号配線が引き出され、この信号配線が基板１上でメインライン１−１と結合することにより信号の伝達が可能となる。
【００３９】
図７に於いて、ＭＣ１０−１から引き出されたメインライン１−１が終端に向かって配線され、その両側に方向性結合器Ｃ２〜Ｃ６が定インピーダンスになるように形成されている。コネクタ３とコネクタ４の間に、結合器Ｃ２のメインライン１−１と配線１−２がコネクタ３の信号配線引出し用ＶＩＡを避けるように伸びており、さらに結合器と配線長分だけ結合した後、終端抵抗Ｒｔｔにより終端される。
【００４０】
コネクタ３とコネクタ４との間に於いて、メインライン１−１の一方の側に結合器Ｃ２用の配線１−２が配置され、他方の側に結合器Ｃ３用の配線１−３が同じ結合度を保つように同じ配線ピッチで配置されている。同じ配線ピッチで配置している理由は、コネクタ３と４に同じ機能を有するモジュールが接続出来るためには、結合器Ｃ２とＣ３とで同じ振幅の信号電圧を生成できるように、結合の度合いを同じにする必要があるためである。逆に言えば、同じ間隔で配線を配置することにより、メインライン１−１と配線１−２、１−３はそれぞれ同じクロストーク係数を持つことができ、コネクタ３、及びコネクタ４に装着されるメモリモジュールからのデータを同じ信号振幅で読み書きできる。
【００４１】
このように、他の信号についても同様な配置配線で方向性結合器Ｃ２とＣ３，Ｃ３とＣ４、Ｃ４とＣ５、Ｃ５とＣ６をそれぞれメインライン１−１の両側に形成することで、結合器Ｃ２〜Ｃ６に必要な配線長に比べて約半分までコネクタ２〜６のピッチを狭めることができる。その結果、第一の実施例の図１と同様な効果を持ち、かつ、マザーボード１に高密度のメモリを搭載できる。
【００４２】
ここで、コネクタ２とコネクタ３との間では、メインライン１−１の片側にしか配線１−２がないが、この２つの配線の結合とメインライン１−１の両側にある３つの配線の結合とが異なることによるインピーダンスのミスマッチングを防ぐ目的で、ダミーの配線をコネクタ２とコネクタ３の間のメインライン１−１の配線１−２とは反対側に終端配線しても良い。その結果、メインライン１−１のインピーダンスがよりフラットになるため、インピーダンスミスマッチが少なくなって信号歪みが小さくなり、さらに、高速なデータ転送ができる。
【００４３】
また、第３の実施例として図８のように高密度実装を同一層内で実現する折り返しメインラインを構成しても良い。
【００４４】
図８は電気的には図１と同じ構成であり、図８は図７と同様にマザーボード１をボードの上面より見た図である。図８では、ＭＣ１０−１からのメインライン１−１が基板（マザーボード）１内の同一信号層で折り返されている。ＭＣ１０−１からの信号はコネクタ２〜６の同じ位置にある信号ピンに結合するが、メインライン１−１はこの信号ピンを囲むように同一層で配線されている。
【００４５】
このメインライン１−１に対してコネクタ２〜６からの配線１−２〜１−６は、結合器Ｃ２〜Ｃ６のそれぞれが、順に並んでいるコネクタの一つおきに対応するように構成され、折り返される前のメインライン１−１と折り返された後のメインライン１−１にそれぞれ結合している。もちろん、コネクタ２〜６、及びメインライン１−１は終端されており、終端部で反射歪みはない。また、ＭＣ１０−１からのデータ配線（メインライン）はメモリモジュールのデータビット数に応じて４バイト、８バイト、１６バイトと多数引き出されるが、マザーボード１において単一層のみを使用して配線する場合に配線密度が高すぎて配線できない時、複数有る信号に応じて、メインライン１−１を、それぞれ別の単一層を用いて配線しても良い。例えば、図８のメインライン１−１が偶数番目のデータだとすると、奇数番目の信号に対しては別の信号層を使用することで配線密度を半分に減らすことができる。同様に信号の番号に対する３の剰余に応じて信号層を割り当てれば同一層内の配線密度を１／３に低減できる。
【００４６】
更に、別の効果として、同一の配線層を使用してメインライン１−１を配線することにより、図１に比べて折り返し部にＶＩＡを用いる必要が無く、ＶＩＡに依るインピーダンスの乱れが殆ど無いので、メインライン１−１の特性インピーダンスが一定となる。これにより、ＶＩＡ部での信号の反射がより少なくなって波形歪みが少なくなるので、更に高速なデータ転送を実現できる。
【００４７】
第４の実施例を図９を用いて説明する。
【００４８】
本実施例は第１の実施例或いは第２、第３の実施例の両方に適用できるメモリモジュールに関する。
【００４９】
図９（ａ）はメモリモジュール２−２内の信号接続図である。図９（ａ）に示すメモリモジュール２−２は１つの信号線１−２に２つのメモリチップ１０−２ａ，１０−２ｂを接続することで、モジュール当たりのメモリ容量を倍増できる。図９（ｂ）はモジュール２−２の基板断面である。メモリチップ１０−２ａ，１０−２ｂはモジュール２−２の基板の両側に配置されており、同じ信号ピン同士を最短で接続するよう配線１−２の端に信号用ＶＩＡを設け、このＶＩＡによりチップ１０−２ａ，１０−２ｂを接続している。図９（ｂ）のように配置配線することで、配線１−２に接続されているメモリチップ１０−２ａ，１０−２ｂが最短で接続され、チップ上の入力及び出力波形をそれぞれほぼ同じにすることが出来る。このため、１モジュール当たりのメモリ搭載容量を倍増できる。その結果、システムとして高密度のメモリを実装できる。
【００５０】
第５の実施例を図１０を用いて説明する。
【００５１】
本実施例は方向性結合器用のトランシーバを別部品として設けることで、更にメモリモジュールの搭載容量を増加させるものである。
【００５２】
トランシーバ３−１〜３−９はドライバ６ー２とレシーバ５−１からなり、ドライバ６−２とレシーバ５ー１の出力制御を行う方向制御機能を有する。図１０では、ドライバ６−２は三角形で示され、方向性結合器に接続されたレシーバ５−１は底辺が２本有る三角形で示されている。ドライバ６−２は通常のディジタル信号（矩形パルス）であるＮＲＺ（Non Return to Zero)信号を入力し、この信号をＮＲＺ信号で出力する。方向性結合器によりＮＲＺ信号からＲＴＺ（Return To Zero）信号へ変換された信号を、レシーバは元のディジタル信号であるＮＲＺ信号へ復調することができる。すなわち、ＲＴＺ信号からＮＲＺ信号へ変換する。
【００５３】
モジュール２−１はメモリコントローラ１０−１とトランシーバ３−１を有する。メモリモジュール２−２〜２−９はメモリチップをそれぞれ複数搭載しており、これらモジュール２−１〜２−９はマザーボード１上にコネクタを介して配置されている。
【００５４】
メインライン１−１は他方の端を終端電圧Ｖｔｔに整合終端されている。方向性結合器Ｃ２〜Ｃ９では、メモリモジュール２−２〜２−９内のトランシーバ３−２〜３−９から引き出された配線がメインライン１−１と共に結合器を成している。これらの配線はメインライン１−１と同様に終端電圧Ｖｔｔに整合終端されている。メインライン１−１は図１、図７、及び図８のように折り返されて平行結合器を構成しても良い。
【００５５】
ＭＣ１０−１は、メモリリード、ライトの状態に応じてトランシーバ３−１〜３−９への信号伝達方向を制御するためのリードライト（Ｒ／Ｗ）信号４を送出する。信号４はまた、メモリチップに対するリードライト信号と兼用しても良い。図１０では、リードライト信号Ｒ／Ｗは全てのチップが接続されているが、ＭＣ１０−１ドライバのファンアウトとＲ／Ｗ信号の動作周波数の関係で、ファンアウトが多い場合はこれを減らすようにトランシーバを追加しても良く、このトランシーバ間のデータのやりとりは動作周波数が低いのでＮＲＺからＮＲＺへの伝達でよい。
【００５６】
次に、図１０のＭＣ１０−１からデータを書き込むライト動作について説明する。
【００５７】
まず、ＭＣ１０−１は、Ｒ／Ｗ信号をライトモードにしてトランシーバ３−１内のバッファ６−２をイネーブルにし、バッファ５ー１をディセーブルにする。逆に、ＭＣ１０−１は、メモリモジュール２−２〜２−９内のトランシーバ３−２〜３−９に内蔵されているバッファ６−２をディセーブルにし、バッファ５ー１をイネーブルにする。このようにすることで、ＭＣ１０−１から各メモリに対する書き込みの準備ができる。
【００５８】
バンク・ＲＡＳ(Raw Address Strobe)／ＣＡＳ(Column Address Strobe)アドレスを送信して書き込みが準備できた後、ＭＣ１０−１はディジタル（ＮＲＺ）のデータを送出する。送出されたＮＲＺ信号は、結合器Ｃ２〜Ｃ９でＲＴＺ信号に変換され、メモリモジュール２−２〜２−９内のトランシーバ３−２〜３−９に伝達される。伝達されたＲＴＺ信号はトランシーバ３−２〜３−９内のそれぞれのバッファ５−１でＲＴＺ信号からＮＴＺ信号に復調され、バス２０−２〜２０−９を介してメモリチップにデータが伝えられ、これをメモリに書き込むことでライト動作が完了する。
【００５９】
次に、ＭＣ１０−１へデータを読み込むリード動作について説明する。
【００６０】
まず、ＭＣ１０−１はＲ／Ｗ信号をリードモードにしてトランシーバ３−１内のバッファ５ー１をイネーブルにバッファ６ー２をディセーブルにする。逆に、ＭＣ１０−１は、メモリモジュール２−２〜２−９内のトランシーバ３−２〜３−９に内蔵されているバッファ５ー１をディセーブルにし、バッフ６ー２をイネーブルにする。このようにすることで、各メモリからＭＣ１０−１に対する読み込みの準備ができる。
【００６１】
バンク・ＲＡＳ／ＣＡＳアドレスを送信して読み込みが準備できた後、アドレス指定されたメモリからディジタル（ＮＲＺ）のデータが送出される。伝達されたＲＴＺ信号は、トランシーバ３−２〜３−９内のそれぞれのバッファ６−２でＮＲＺ信号のまま送出され、結合器Ｃ２〜Ｃ９でＲＴＺ信号に変換され、メインライン１−１に伝搬される。伝達されたＲＴＺ信号は、トランシーバ３−１内のバッファ５−１でＲＴＺ信号からＮＲＺ信号に復調され、ＭＣ１０−１にデータが伝えられ、これをＭＣ１０−１が読み込むことでリード動作が完了する。ここで、リード時又はライト時に先立ち、アドレスやリードライト状態を決めておくことは言うまでもない。
【００６２】
このように、メモリコントローラモジュール内に設けられたトランシーバ３−１を方向性結合器Ｃ２〜Ｃ９と組み合わせることで、低歪みでかつ高速にデータを転送できるため、ＭＣ１０−１は全ての信号をＮＲＺで高速に送受信することが出来る。その結果、レシーバにＲＴＺ信号復調用の特別な回路を持つ必要がなく、ＮＲＺ転送用のみのドライバレシーバを持つメモリコントローラも接続できる。また、メモリコントローラをモジュール形式にすることによりメインライン１−１に直接接続できるＲＴＺレシーバを有するメモリコントローラを接続することもできる。その結果、システムの構成を柔軟にできる。
【００６３】
このように、メモリモジュール内に設けられたトランシーバ３−２〜３−９を方向性結合器Ｃ２〜Ｃ９と組み合わせることで低歪みかつ高速にＭＣ１０−１とのデータ転送ができる。更に、このような構成によって、メモリチップは従来のＮＲＺ信号のみのインタフェースを持つだけでよく、低価格なチップを接続できるという効果がある。更に、メモリモジュール２−２内のデータバスは一般にメインライン１−１に比べて短いので高速動作が可能であり、メモリモジュール間の方向性結合器を用いたバスと同様な高速動作が可能である。その結果、システムとして、メモリモジュール内にメモリチップを多数搭載することが出来るのでメモリシステムの高密度化が可能である。
【００６４】
トランシーバの構成を図１１を用いて説明する。
【００６５】
トランシーバ３−１にはデータ入出力用の信号ピンが２つあり、それぞれＤＡ，ＤＹと記した。バッファ５−１，５−２，６−１，６−２がトランシーバ３−１内に設けられて並列接続されてトランシーバ回路を構成し、バッファ５ー１、６−１はＲＴＺ信号をＮＲＺ信号に復調する機能を有する。トランシーバ内のバッファ５−２と６−２はＮＲＺ信号を入力し、ＮＲＺ信号を出力する。
【００６６】
バッファ５−１，５−２，６−１，６−２は全て排他的に動作し、ただ一つのみ選択されることで伝送方向と信号変換種が選択される。
【００６７】
例えば、データＤＹからＤＡへのデータの転送には、方向制御信号ＡｔｏＹ信号をＨにし、バッファ５−１または５−２をイネーブルにする。バッファ５−１か５−２の選択にはＲＴＺ信号を用いる。データＤＡからＤＹへのデータの転送には、ＡｔｏＹ信号をＬにバッファ６−１または６−２をイネーブルにし、バッファ６ー１か６−２の選択にはＲＴＺ信号を用いる。
【００６８】
また、Ｖｒｅｆはバッファ５−１，５−２，６−１，６−２の入力信号に対する基準電圧であり、それぞれ矢印で示した端子に接続されている。この基準信号で入力信号が判定される。
【００６９】
図１１のように構成することで、ＤＡ，ＤＹ信号はデータ転送の方向に対し対称になり、ＲＴＺ信号もＮＲＺ信号もどちらの信号からもデータ転送できるようになる。なお、図１１で、バッファ５−１，５−２，６−１，６−２を４つ並列接続しているが、ＲＴＺ用のバッファ５ー１とＮＲＺ信号用のバッファ６−２のみを並列接続する構成も可能である。このような場合でも、図１０に示すトランシーバ３−１〜３−９の機能を果たすことが出来る。なぜなら、図１０のライト時、リード時とも、ＭＣ１０−１或いはチップ側から信号を送出する場合はＮＲＺ信号用バッファ６ー２を選択し、マザーボード１からのＲＴＺ信号を受ける場合はＲＴＺ信号用のバッファ５ー１を選択すればデータ転送が行えるためである。
【００７０】
先に述べたように、高速データ伝送において伝送速度が増すにつれて表皮効果など周波数依存性のある効果により波形歪みが増大するという課題がある。これを克服する技術として、ドライバによって遷移時（立上り・立下がり）のパルス波形を急峻にする技術もあるがドライバの構成や制御が複雑である。これをドライバではなく結合器により行うことが本実施例の目的である。
【００７１】
上記の目的を達成するために、Ｔ字型結合器を用いたメモリバスを図１６に示し、このＴ字型結合器の原理を図１２、及び図１３を用いて説明する。
【００７２】
図１６はＴ字型結合器をメモリバスシステムに適応した図であり、メモリコントローラ１０−１、及びメモリチップ１０−２がＴ字型結合器に接続されている。コントローラ１０−１，及びメモリ１０−２ともデータ送受信用のドライバ、レシーバからなるインタフェース回路を有している。すなわち、このメインタフェース回路にはＮＲＺ信号ドライバとＲＴＺ信号レシーバを含む。
【００７３】
図１６でＴ字型結合器Ｔ１は、片方の端が終端されているメインライン１−１に結合した結合器Ｃ１，Ｃ２と引出し配線からなり、その引き出し線の両端が終端抵抗Ｒｔｔａ，Ｒｔｔｂで終端されている。本実施例では結合器Ｃ１とＣ２は同じ長さの結合配線長を持つ。
【００７４】
図１２は、図１６に示したＴ字型結合器のメモリライト動作の説明図であり、図１３はリード動作の説明図である。
【００７５】
図１２，及び図１３で白抜きの箱は伝送線路を示している。メインライン１−１に対応する配線は伝送線Ｌ１，Ｌ２，Ｌ３，Ｌ４からなり、図１６の配線１−２に対応する配線は伝送線Ｌ５，Ｌ６，Ｌ７からなる。伝送線Ｌ２とＬ５が結合器C1を形成し、伝送線L3とＬ６が結合器Ｃ２を形成している。
【００７６】
本実施例では、点線で示されたＴ字型結合器Ｔ１は、互いに接続された２つの結合器Ｃ１とＣ２と、これらの引き出し用の伝送線Ｌ７を有する部分を呼ぶこととする。
【００７７】
結合器Ｔ１の各端子は、結合器の裸の（真の）電気特性を明らかにする目的で終端電源Ｖｔｔに終端抵抗Ｒｔｔに接続され、これにより各点での伝送路の反射がない。
【００７８】
図１２のライト動作では、図１６のＭＣ１０−１のドライバは図１２でのパルス源（ｖｐｕｌｓｅ）、その内部抵抗ｒｄ及びＭＣ１０−１が持つ静電容量Ｃｐ１からなる等価回路として表現している。また、図１６のメモリ１０−２のレシーバは、図１２ではノードｓ５に接続された静電容量Ｃｐ５と抵抗ｒｓで表現した。また、リード動作ではＭＣ１０−１のレシーバは図１３のノードｄ１に接続された静電容量Ｃｐ１と抵抗ｒｄで表わし、メモリ１０−２のドライバはパルス源、その内部抵抗ｒｓと等価容量Ｃｐ５で表した。
【００７９】
このＴ字型結合器の特性を明らかにするため回路シミュレーションを行った。
【００８０】
各点での信号波形を図１４と図１５に示す。
【００８１】
回路シミュレーションにはＳＰＩＣＥ（Simulation Program for Integrated Circuit Emphasis）を用いた。ただし、使用したＳＰＩＣＥでは表皮効果が扱えないので表皮効果のない波形すなわち、波形の鈍りがない状態を模擬している。実際は表皮効果がこのシミュレーション結果に重畳されることになり、一般的には信号波形の肩が減衰あるいは鈍る。
【００８２】
図１４は図１２に対応したリード動作での各点（ｄ１，ｄ４，ｓ１，ｓ４，ｓ５）の波形、図１５は図１３に対応したライト動作での各点（ｄ１，ｄ４，ｓ１，ｓ４，ｓ５）の波形である。図１４、図１５はドライブ位置が異なるのみで他の回路の定数は同じである。
【００８３】
図１４でドライブ位置は図１２のノード（点）ｄ１である。波形の観測点はドライブ点のｄ１、メインライン１−１の終端点ｄ４、ｒｓの入力端ｓ５と結合器の両側終端部でのｓ１，ｓ４である。
【００８４】
各パラメータはそれぞれ以下の通りである。
【００８５】

である。
【００８６】
ここで、ｒ１１，ｒ２２は単位長さ当たりの配線抵抗、Ｌ１１，Ｌ２２は配線の単位長さ当たりの自己インダクタンス、ＣＲ１，ＣＲ２はは配線の単位長さ当たりの自己キャパシタンス、Ｌ１２，Ｃ１２は単位長さ当たりの相互インダクタンスと相互キャパシタンスである。
【００８７】
図１４においてノードｄ１は送信信号波形、ノードｄ４はメインライン１−１の終端抵抗位置での波形、ｓ１，ｓ４，ｓ５はＴ字型結合器の他方の配線の各点の波形である。図１４で受信波形はｓ５の太い実線で書かれた波形であり、遷移時に急峻な鋭い波形をなしている。これにより表皮効果などの信号波形の肩の減衰を補正することが出来ているのが分かる。
【００８８】
同様に図１５は図１３に対応する波形であり、ノードｓ５からの送信波形は矩形であり、受信ノードｄ１の波形は図１４と同様に遷移時間に急峻な鋭い波形をなしている。これにより表皮効果などの信号波形の肩の減衰を補正することが出来ているのが分かる。
【００８９】
次に、波形が急峻にできる理由を図１８、図１９を用いて説明する。
【００９０】
図１８（１）はライトデータであり図１２のｖｐｕｌｓｅ或いは図１６のＭＣ１０−１からのＮＲＺ信号波形である。これがメインライン１−１を伝搬し、Ｔ１時間後、結合器Ｃ１とＣ２の接続点（分岐点）に対応するメインライン１−１上の位置に到達するとする。この時刻の結合器Ｃ１に生成される信号が図１８（２）となり、これは結合器Ｃ１がＭＳＬ(Micro Strip Line)の場合、前方クロストーク（FWXT:Forward Crosstalk)として生じる。これはＭＣ１０−１の出力波形の立上り時間（Ｔａ）と同程度のパルス幅となる。このＦＷＸＴはメインライン１−１上を伝搬するパルスと同じ速度で併走する性質を持ち、メインライン１−１上のＬ２とＬ３の接続点に到達するのと同時刻に配線１−２の分岐点であるＬ５とＬ６の接続点にクロストークとして生じる。なお、結合器がＳＬ(Strip Line)の場合は結合係数がゼロなのでＦＷＸＴは生じない。
【００９１】
更に、メインライン１−１上のＮＲＺ信号は終端に向かってＬ３上を無反射で伝搬するが、この伝搬パルスが結合器Ｃ２に後方クロストーク（ＢＷＸＴ：Backward Crosstalk)を生じさせる。このクロストーク波形が図１８（３）である。このクロストーク波形図１８（３）は結合器Ｃ２の配線長を往復伝搬する時間幅だけ続く。
【００９２】
例えば、結合器がガラスエポキシ系プリント基板で出来ているとすると比誘電率はおおよそεｒ＝４．６である。結合長が３０［ｍｍ］の場合、パルスの伝搬速度を７．１５［ｐｓ／ｍｍ］（＝√（比誘電率＝４．６）／光速）を掛けると、往復の伝搬遅延時間は４２９［ｐｓ］となる。
【００９３】
図１２に示す結合器Ｔ１では、結合器Ｃ１で生じた前方クロストークと結合器Ｃ２で生じた後方クロストーク信号が重畳される。これが図１８（４）であり、図１６のメモリチップ１０−２に伝搬する。
【００９４】
表皮効果は波形の肩が鈍る現象であり、この波形鈍りを打ち消すにはパルスの立上りをオーバーシュートを起こせばよく、まさに図１８（４）はその通りの波形になっている。
図１８は図１６に於いてＭＣ１０−１からチップ１０−２のデータ転送に関する波形であるが、同様にチップ１０−２からＭＣ１０−１のデータ転送に対しても同じ波形が生成される。これを図１９を用いて説明する。
【００９５】
図１９（１）はチップ１０−２からのＮＲＺ信号である。これが配線１−２の分岐点に到達した後、結合器Ｃ１（Ｌ５）とＣ２（Ｌ６）の両方に進行する。その後、図１８で説明した波形生成プロセスが逆方向に生じる。図１９（２）はＭＣ１０−１側の図１５ではｄ１の電圧波形である。ここで、結合器Ｃ１によるＦＷＸＴが生成され伝送線Ｌ５を伝送するパルス波形と併走して伝送線Ｌ２をパルスを増大させながら進行する。他方、結合器Ｃ２による生成されたＢＷＸＴは配線１−２の分岐点にパルスが入力したと同時刻に生成され、生成されたＢＷＸＴは伝送線Ｌ２を進行する。このパルス幅は図１８と同じＴｂ時間である。この結合器Ｃ１で生成された前方クロストークと結合器Ｃ２で生成された後方クロストークは伝送線Ｌ２を同時刻に進行し結果として、図１９（２）の様な波形となる。これはＭＣ１０−１ドライブの場合の図１８（４）と同じである。逆に、図１３のｄ４側の波形は図１９（３）のようになる。これは図１９（２）と到達時間を除いて同じ波形である。なぜならば、メインライン１−１に生じるＢＷＸＴとＦＷＸＴがＭＣ１０−１とは反対に結合器Ｃ２とＣ１でそれぞれ生成されるが、そのクロストーク生成過程は同じためである。
【００９６】
以上のようにＴ字型の結合器を用いた場合、遷移時間のみエッジが急峻に立ち上がる（オーバーシュート）にも関わらず、結合器Ｃ２のみ用いていた場合と同じパルス幅を持ちパルス幅が太くならない。すなわち、Ｔ字型結合器を用いても表皮効果による波形鈍りを補正できると同時に結合器Ｃ２のみ用いた場合と同じパルス幅が保たれるので高速動作を低下させることはない。
【００９７】
このオーバーシュート分はＦＷＸＴで生じているので、Micro Strip Lineを結合器に選ぶべきである。また、ＦＷＸＴに於いても基板の構成によってはその前方クロストーク係数が正であったり負であったりするので正になるように基板の配線構造を選ぶことが重要である。
【００９８】
このように動作するので、図１６のメモリシステムではＭＣ１０−１とメモリチップ１０−２〜１０−４間で表皮効果による波形鈍りをＴ字型結合器Ｔ１〜Ｔ３で生成されるオーバシュートにより補正できるのでより高速化できる。
【００９９】
次に、このＴ字型結合線路を用いたメモリシステムを図１７を用いて説明する。本実施例の目的は第１の実施例の高密度メモリ搭載の他に、高速データ転送に不可欠なデータ取り込みタイミング設計を簡単にすることを目的としている。
【０１００】
１０−１はメモリコントローラ（ＭＣ）で、メモリチップ１０−２〜１０−７に対してリード信号・ライト信号とクロック信号を送受信している。７ー１はクロック信号用のメインラインである。７ー２〜７ー７はメインライン７ー１と結合したＴ字型結合器であり、メモリチップ１０−２〜１０−７にそれぞれ接続されている。
【０１０１】
クロック信号ＣＬＫｏｕｔはＭＣ１０−１からＭＣ１０−１内のクロック位相φに同期して出力され、メインライン７ー１を通ってＭＣ１０−１のクロック入力信号ＣＬＫｉｎに再入力される。メインライン７ー１はＭＣ１０−１の近くで両端が終端されており、この端での反射はほとんどない。
【０１０２】
スイッチ９のライト，リード信号端子はデータ用のメインライン８ー１に接続され、スイッチ９は、ライト時にはWrite方向へ、リード時にはRead方向に低インピーダンスで接続される。データ用のメインライン８ー１と結合器８−２〜８−７はクロック用の配線７−１と結合器７−２〜７−７と同じ配線位置（同形）で配線されている。スイッチ９の伝搬遅延時間は有限の値を持つが、この時間と等しい伝搬遅延時間を持つ配線がクロック信号ＣＬＫｏｕｔの配線７−１に足されており、ＭＣ１０−１から見て同形配線となる。
【０１０３】
ここで、図１７にはＣＬＫ信号とデータ信号のみ図示したがその他の信号、例えばアドレス信号や制御信号、チップセレクト信号などチップに対して書き込むだけの一方向の信号はスイッチ９の様な切替え器は持つ必要がない。
【０１０４】
ＭＣ１０−１からデータを書き込む場合（ライト動作）を図２９を用いて説明する。符号とその意味は図１７と同じである。
【０１０５】
まず、ＭＣ１０−１はメモリ書き込に先立ちスイッチ９を制御しWrite側に切り換えておく。バンク・ＲＡＳ／ＣＡＳアドレスを送信し、ライトデータ動作の準備できた後、ＭＣ１０−１はＮＲＺのライトデータをクロックＣＬＫｏｕｔと同期して送出する。
【０１０６】
例えば、メモリ１０−２に対して書き込み動作を行う場合、送出されたクロック信号（ＣＬＫｏｕｔ）とライトデータのＮＲＺ信号はそれぞれのＴ字型結合器７−２，８−２でＲＴＺ信号に変換される。
【０１０７】
クロック信号ＣＬＫｏｕｔは配線７−１、７−２上を伝搬する経路Ｒ１でメモリ１０−２に到達する。ライトデータは配線８−１、８−２上を伝搬する経路Ｒ２でメモリ１０−２に到達する。経路Ｒ１とＲ２はスイッチ９を含めて等長配線であるので、結果としてメモリ１０−２においてクロック信号とライトデータが同位相で到達することになる。ここで、位相とはクロック信号とデータ信号の信号波形の位相を言い、同位相とは位相差がリード／ライト動作では無視できるほど小さいことを言う。
【０１０８】
同様に、他のメモリ１０−３〜１０−７に対してもクロック信号とライトデータ信号の位相差は、ＭＣ１０−１からの伝搬遅延時間の差はあるものの、同形配線のため同じである。すなわち、クロック信号とライトデータ信号の位相差は各メモリチップ１０−２〜１０−７で同じなので、メモリ１０−２〜１０−７はクロック信号ＣＬＫｏｕｔを用いてデータを取り込む（ラッチ）ことができる。このように、どのメモリに対しても、同じ位相差を持つクロック信号ＣＬＫｏｕｔとライトデータを伝達できる。
【０１０９】
ＭＣ１０−１からデータを読み出す場合（リード動作）の動作を図３０を用いて説明する。
【０１１０】
まず、ＭＣ１０−１はＲ／Ｗ信号をreadモードにする。バンク・ＲＡＳ／ＣＡＳアドレスを送信して読み込みが準備できた後、アドレス指定されたメモリからＮＲＺ信号のリードデータがクロック信号ＣＬＫｏｕｔに同期して送出される。
【０１１１】
例えばメモリ１０−２から読み込むとする。クロック信号ＣＬＫｏｕｔは図２９と同じく配線７−１，７−２の経路Ｒ３でメモリ１０−２に入力されている。リードデータはメモリ１０−２から入力されたクロック信号ＣＬＫｏｕｔに同期して出力される。出力されたリードデータは配線８−２，８−１の経路Ｒ４でスイッチ９を会してＭＣ１０−１に入力される。すなわち、ＭＣ１０−１からみてメモリ１０−２のリードデータの到着時刻は”経路Ｒ３の伝搬遅延時間”＋”メモリ１０−２の入力クロックＣＬＫｏｕｔからリードデータ信号までの出力時間”＋”経路Ｒ４の伝搬遅延時間”となり、これはどのメモリ１０−２〜１０−７に対しても同じである。なぜならば、経路Ｒ３と経路Ｒ４の和がどのメモリに対しても同じであるからである。すなわち、ＭＣ１０−１から近いメモリ１０−２では経路Ｒ３は短いがその分経路Ｒ４は長い。ＭＣ１０−１から遠いメモリ１０−３では経路Ｒ３は長いがその分経路Ｒ４は短い。つまり、メモリチップはＭＣ１０−１に対し電気的に伝搬遅延時間が近い場合も遠い場合もＭＣ１０−１に対し同時刻にリードデータは到着することになる。このため、ＭＣ１０−１内では戻ってきたクロック信号ＣＬＫｉｎを用いれば、どの位置のメモリチップからのリードデータであっても同位相でラッチできることになり、データタイミングに掛かる設計が大幅に容易になる。
【０１１２】
このようにライトデータに対してもリードデータに対しても同位相差とできるのは、方向性結合器７ー２〜７ー７あるいは８ー２〜８ー７によるインピーダンスの乱れが無いこと、Ｔ字型結合器により前方にも後方にも同じパルスを送出できることによる。この場合でも更にＴ字型結合器を用いることで遷移時間パルスを急峻にできるので表皮効果などの波形歪みに対しても有効に高速動作させることができる。
【０１１３】
次に、この実施例の更なる応用例を図２０を用いて示す。
【０１１４】
図２０は図１７に比べて、ＭＣ１０−１のデータ用の信号回路が異なる。これはライトデータとリードデータ用のインタフェース回路を分けて、それぞれがドライバ及びレシーバを有する実施例である。ここで、ライトデータ送出用のドライバとリードデータ受信用のレシーバの内部インピーダンスはメインライン７−１，８ー１の特性インピーダンスＺｏと同じであり、ＭＣ１０−１の端子に於いて信号の反射波はない。このように構成することで図１７と同じようにリード・ライトデータのタイミングが揃い、パルス遷移を急峻にでき、高密度実装を実現できる上に、データ用の終端抵抗とスイッチ９を無くすことができ低価格化を実現できる効果がある。
【０１１５】
次に、Ｔ字型結合器を用いた別の実施例を図２１を用いて説明する。
【０１１６】
本実施例に於いて図１７の実施例と異なるのはＣＬＫ信号の変わりに、ストローブ信号（ＤＱＳ）を用いて、データの送受信を行う点である。
【０１１７】
ＤＱＳ信号はＭＣ１０−１の内部クロック信号φに同期してデータライト時に送出される。メモリチップ１０−２〜１０−７は、メインライン８ー１に結合したＴ字型結合器８ー２〜８ー７で生成されたライトデータ（ＤＱ信号）をＤＱＳ信号を用いてラッチする。これは先の実施例（図２０）と同じくＤＱＳ信号とＤＱ信号の伝搬位相差がどのメモリに於いても同じになる事による。
【０１１８】
リードデータに対しては、各チップからのリードデータ（ＤＱ）は結合器とメインライン８ー１を介してＭＣ１０−１に入力される。これと同時にリードデータを送出したメモリチップからはストローブ信号（ＤＱＳ）も送出される。これによりメモリチップ１０−２〜１０−７のＭＣ１０−１に対する遅延時間が異なるような配置に対してもリードデータ（ＤＱ）とストローブ信号（ＤＱＳ）信号の位相差が等しいのでＭＣ１０−１ではＤＱＳ信号によりリードデータＤＱをラッチすることができる。すなわち、配線を折り返さない場合でもリードデータをタイミングを揃えて取り込むことができる。更に、ＤＱＳ信号ＤＱ信号に対して図７、図８で説明したようなメインラインに対し左右に結合する結合器を用いることで高密度実装が可能となる。
【０１１９】
次に高密度実装を実現する実施例を図２２を用いて説明する。
【０１２０】
図２２に於いて、メインライン１−１はＭＣ１０−１から引き出され、ＭＣ１０−１付近で分岐しており分岐配線の端がそれぞれ終端されている。メモリモジュール２−２〜２−９からの配線はこのメインライン１−１と方向性結合器を構成することでデータの送受信を可能としている。図２２ではメインライン１−１はマザーボード１の上方の層（ｍ１）と下方の層（ｍ２）にＭＣ１０−１付近で分岐しており、分岐したメインライン１−１に対してモジュール２−２〜２−９からの配線がそれぞれの層（ｃ１，Ｃ２）で交互に結合している。
【０１２１】
このようにメインライン１−１を分岐させ、この分岐したメインライン１−１に対して結合器Ｃ２〜Ｃ９を構成することにより、結合器Ｃ２〜Ｃ９の配線長よりも短いピッチでメモリモジュールを実装することができる。
【０１２２】
又、同様に図２３のように高密度実装が可能な構成とできる。
【０１２３】
ＭＣ１０−１から引き出されたメインライン１−１はＭＣ１０−１付近の配線層ｍ１で左右に分岐し、この分岐した配線が配線層ｍ２にそれぞれ折り返され、これら折り返されたメインライン１−１に対し結合器Ｃ２〜Ｃ９を構成するようにメモリモジュール２−２〜２−９が配置されている。この配置は図２２と比べてＭＣ１０−１がメモリモジュール２−２〜２−９に対して中央に配置されている。このように、製品を構成する上で放熱や部品の干渉、といった実装上の制約条件に応じて、図２２のような構成でも、図２３のような構成でも実装が可能なことを示しており、製品設計に自由度を増すことができる。
【０１２４】
さて、上述の結合部を別の部品、すなわち結合素子として構成してもよい。この実施例を図２４を用いて説明する。
【０１２５】
図２４（ａ）は方向性結合器を多数搭載したチップ（素子）６０を示す。図２４（ａ）のチップでは４ビット分の信号端子ＤＡ１〜ＤＡ４，ＤＹ１〜ＤＹ４，ＥＡ１〜ＥＡ４，ＥＹ１〜ＥＹ４を有する。４ビットのデータ信号番号をｉで示すとすると、チップ６０内では、端子ＤＡｉとＥＡｉ間の特性インピーダンスがＺｏである配線と、端子ＤＹｉとＥＹｉ間の特性インピーダンスがＺｏである配線が設けられ、更にこれらの配線間に方向性結合器Ｃｉが形成されている。結合器Ｃｉ同士間の結合は無視できるぐらい小さい。これにより、ビット間の干渉を低減できる。
【０１２６】
この結合器６０の部材として、エポキシ系樹脂上に形成された配線ばかりでなく、ポリイミド系樹脂やアルミナやムライトなどのセラミック、更にシリコン上に形成した配線であっても与える機能は同じである。
図２４（ａ）のように構成することにより、多ビットの結合器をマザーボードに持たせなくても、別部品とすることができ、基板密度が更に上がるばかりでなくマザーボード設計の自由度が増す。
【０１２７】
また、図２４（ｂ）に示すように、終端電源Ｖｔｔに接続された終端抵抗Ｒｔｔを内蔵するように結合器チップ６１を構成しても良い。これは図２４（ａ）に比べて、端子ＥＡｉに対応する部分に終端抵抗を設けることでチップ上のピン数を減らすと共に、マザーボード上から終端抵抗を減らすことができるという効果がある。更に、図２４（ｃ）のように、Ｔ字型結合器を両端に終端抵抗を内蔵するように構成しても良い。信号の入出力は図２４（ｂ）と同じであるが結合器Ｃ１，Ｃ１’の両端がＶｔｔ端子で終端されている。
【０１２８】
なお、図２４（ｂ）、（ｃ）の素子６１，或いは６２内の終端抵抗は実装設計上の自由度を高める目的で素子６１，６２内に設けられたスイッチにより制御されてもよい。例えば、スイッチをオンにすれば抵抗が低インピーダンスとなり図２４（a）のように終端抵抗のない状態になり、あるいはスイッチをオフにすれば図２４（ｂ）のように抵抗値のある状態に制御できる。
【０１２９】
図２４の結合素子をメモリシステムに応用した実施例を図２５を用いて説明する。
【０１３０】
図２５はＭＣ１０−１とメモリモジュール２−２〜２−５に搭載されたメモリチップ間でデータを送受信するシステムの基板断面を含む配線模式図である。ＭＣ１０−１から引き出された配線１−１が結合素子６１−２の図２４（ｂ）に示すＤＹｉに相当する端子に接続され、結合素子６１−２のＤＡｉに相当する端子にはメモリモジュール２−２が配線されている。
【０１３１】
また、結合素子６１−２の端子ＥＹｉからマザーボード１上に配線１−２が引き出され、第２の結合素子６１−３に接続されて、配線は以降同様であり、結合素子６１−５からの配線１−５は終端されている。
【０１３２】
図２５のように配置配線することにより、ＭＣ１０−１からのデータ信号は結合素子６１−２〜６１−５を介してメモリモジュール２−２〜２−５に結合し、データを伝送することができる。また、配線１−１〜１−５と結合素子６１−２〜６１−５の特性インピーダンスがＭＣ１０−１から見た配線の特性インピーダンスＺｏに一致していれば無反射で伝送することができこれにより低ノイズでデータ転送できる。
また、結合素子６１−２〜６１−５を別チップに構成することにより、マザーボードの設計に自由度を持たせることができる。すなわち、結合器の配線長が制限以下になるようにメモリモジュールを搭載することができ高密度実装が可能である。また、マザーボード１の層構成に結合器を持たせなくて済むので層数を減らすことができ基板を低価格化できる。更に、結合素子を別部品とすることにより、マザーボード１の基板全体の中に結合器を設けるよりも、部品の製造上のバラツキを抑える事ができる。
【０１３３】
ここで、当然結合素子６１−２〜６１−５はマザーボード１に対してメモリモジュール２−２側に搭載するばかりでなく、裏面側に搭載することもできる。
【０１３４】
次に、方向性結合器を用いたデータ転送に好適なＭＣの内部ブロック図を図２６に示す。
【０１３５】
点線で示した１０はＭＣの制御を示すブロック図である。メモリへのアクセスはアドレス変換部１７、リードデータ信号１５、ライトデータ１６を介して行われる。すなわち、ライトアクセスは、アドレス変換部１７でのアドレス計算によって、論理アドレスを物理アドレスへ変換し、物理アドレスの番地に対応したメモリにデータ信号１６のデータを送る。これをＭＣ１０内では、その他必要に応じてシーケンサ１９がＭＣ１０に接続されているメモリに応じたタイミングで各ブロックを制御する。例えば、ＲＡＳ，ＣＡＳの切替え、ベースアドレスＢＡ、チップセレクトＣＳの送信のシーケンス・タイミング管理を行う。これに必要ならばデータにＥＣＣ(Error Correct Code)を生成部ＥＣＣｇにて生成し、データに付加させて送信する。
【０１３６】
同様に、リードアクセスに対してはメモリに対するリード要求とアドレスをＲＡＳ，ＣＡＳの切替え、ベースアドレスＢＡ、チップセレクトＣＳの送信により行う。このほかに、当然、リードライト切替え信号やデータマスク信号も含む場合もある。メモリがリードデータを送信したのを見計らってレシーバ５よりデータを受信し、ＥＣＣ部でデータエラーの検出訂正を行った後、ＭＣ制御部１０はリード要求に対するデータを返す働きを行う。尚、レシーバ５はＲＴＺ信号をＮＲＺ信号に復調できる機能も持っている。このほかシーケンサ部１９はドライバ６のイネーブル制御や、DRAMのリフレシュ制御、ｐｏｗｅｒｏｎ制御なども当然行う。
【０１３７】
このような機能を有することでシステムの別の部位からのメモリアクセス要求、例えばI/O側からのＤＭＡ転送要求や、プロセッサからのメモリアクセス要求に対し、データのメモリへの格納（ライト）、参照（リード）が可能である。
【０１３８】
次に、図２７に本発明の方向性結合器を用いたメモリバスシステムを応用した実施例を示す。
【０１３９】
図２７は４つのＣＰＵとチップセット３００がプロセッサバス２０１により相互接続されている。また、ＤＲＡＭを制御するメモリコントローラを内蔵するチップセット３００がメモリバス２０２により相互接続されている。更にＰＣＩなどの周辺装置を接続するためのI/OポートＬＳＩとチップセット３００がI/Oバス２０３により相互接続されている。また、グラフィックポートとして、チップセット３００とグラフィック制御ＬＳＩがグラフィックバス２０４を介して接続されている。
【０１４０】
これらのバス２０１〜２０４はチップセット３００に接続されている。チップセット３００はバス２０１〜２０４は各バス間のデータ送受信を司る。
【０１４１】
ここで、メモリバス２０２に本発明の方向性結合器を用いたデータ転送を行っている。これによりメモリアクセルの高速動作が可能でスループットが向上し、レイテンシが短くなるのでシステム性能が向上するという効果がある。
【０１４２】
又、本発明の方向性結合器を図２８のようにプロセッサモジュール４００内のキャシュメモリバス４１０に応用しても同等な効果が得られる。この場合、結合器はプロセッサモジュール内に構成され、例えば、ＭＣＭ（Multi Chip Module)のように多数の半導体素子を１つのパッケージに実装する技術を用いれば、キャシュコントローラを内蔵するプロセッサとキャシュメモリとをパッケージに構成された結合器により結合させることができ、これにより高速なデータ転送が可能となる。
【０１４３】
【発明の効果】
メインラインを折り返し、この折り返したメインラインに対し方向性結合器を構成することで、メモリモジュールの間隔を方向性結合器の結合器の配線長の半分程度に出来る。
【０１４４】
Ｔ字型結合器を用いることで、波形が急峻になり表皮効果に対して補償する効果がある。このため、高速動作が可能となる。
【０１４５】
複数のメモリに対しメモリコントローラからのクロック信号とデータ信号の配線を折り返しクロック信号を再入力することで、リードデータとライトデータに時間差を無くすことができる。このことによりシステム設計に非常な容易になった。
【図面の簡単な説明】
【図１】第１の実施例を説明する図である。
【図２】第１の実施例の基板構成図である。
【図３】第１の実施例の別の基板構成図である。
【図４】第１の実施例の鳥瞰図である。
【図５】従来の方式である。
【図６】第２の実施例のメモリモジュールを高密度で実装するための配線方式である。
【図７】第２の実施例の基板配線である。
【図８】第２の実施例の別の基板配線である。
【図９】メモリモジュールである。
【図１０】方向性結合式伝送用トランシーバを用いたメモリシステムである。
【図１１】方向性結合式伝送用トランシーバの内部構造である。
【図１２】Ｔ字型結合器等価回路（ライト動作）である。
【図１３】Ｔ字型結合器等価回路（リード動作）である。
【図１４】シミュレーション波形（ライト動作）である。
【図１５】シミュレーション波形（リード動作）である。
【図１６】Ｔ字型結合器を用いたメモリシステムである。
【図１７】リターンクロックとＴ字型結合器を用いたメモリシステムである。
【図１８】Ｔ字型結合器を用いたメモリシステムの説明図（ライト動作）である。
【図１９】Ｔ字型結合器を用いたメモリシステムの説明図（リード動作）である。
【図２０】リターンクロックとＴ字型結合器を用いたメモリシステムである。
【図２１】ＤＱＳ信号とＴ字型結合器を用いたメモリシステムである。
【図２２】折り返し配線を用いた方向性結合式メモリ方式である。
【図２３】折り返し配線を用いた方向性結合式メモリ方式である。
【図２４】方向性結合素子である。
【図２５】方向性結合素子を用いたメモリシステムである。
【図２６】メモリコントローラブロック図である。
【図２７】折り返しメインラインを用いたメモリバスを持つシステムである。
【図２８】折り返しメインラインを用いたキャシュメモリバスを持つシステムである。
【図２９】メモリシステムのライト動作説明図である。
【図３０】メモリシステムのリード動作説明図である。
【符号の説明】
１・・・・・・・・・・・・・・・・・・・・プリント基板（マザーボード）
１−１・・・・・・・・・・・・・・・・・・メインライン
１−２〜１−８・・・・・・・・・・・・・・バス配線
２、２−１〜２−６・・・・・・・・・・・・データ転送を行う半導体素子をそれぞれ搭載するモジュール基板
２−ａ〜２−ｄ・・・・・・・・・・・・・・メモリモジュールを多数搭載するメモリサブシステム
３、３−１〜３−５・・・・・・・・・・・トランシーバ
４・・・・・・・・・・・・・・・・・・・リード、ライト方向制御信号
５、５−１、５ー２，５−３，５−４・・・差動型レシーバ
６、・・・・・・・・・・・・・・・・・・・ドライバ
７，７−１・・・・・・・・・・・・・・・クロック信号線
８，８−１・・・・・・・・・・・・・・・データ信号線
９・・・・・・・・・・・・・・・・・・・・リードライト切替えスイッチ
１０・・・・・・・・・・・・・・・・・・・システムチップセット
１０−１・・・・・・・・・・・・・・・・・メモリコントローラ（部）
１０−２〜１０−８・・・・・・・・・・・・データ転送を行う半導体素子（メモリ）
１５・・・・・・・・・・・・・・・・・・・リードデータ信号
１６・・・・・・・・・・・・・・・・・・・ライトデータ信号
１７・・・・・・・・・・・・・・・・・・・アドレス変換部
２０−２〜２０−９・・・・・・・・・・・モジュール内データバス
３０・・・・・・・・・・・・・・・・・・・プロセッサ（ＣＰＵ）部
４０・・・・・・・・・・・・・・・・・・・グラフィック部
５０・・・・・・・・・・・・・・・・・・・Ｉ／Ｏ部
６０、６１・・・・・・・・・・・・・・・・方向性結合チップ

Claims

１つのバスマスタと複数のバススレーブ間でデータ転送を行うバスシステムにおいて、
該バスマスタから引き出された配線に対し該バススレーブのそれぞれから引き出された配線の一部が非接触かつ近接して平行に配置された方向性結合器を形成し、
該バスマスタから終端抵抗まで引き出された該配線が折り返して配線され、該バスマスタからの該引出し配線の該バスマスタから折り返し点までの第１の配線部、及び折り返し点から終端抵抗までの第２の配線部に対し該バススレーブから引き出された該配線の一部を交互に順次配置して方向性結合器を構成することを特徴としたバスシステム。
請求項１において、
バスマスタからの引出し配線が前記バスマスタ付近にて２つに分岐して引き出され、それぞれの分岐引き出し配線に対し該バススレーブから引き出された配線の一部が方向性結合器を構成することを特徴としたバスシステム。
請求項２において、
該バスマスタと該バススレーブ間のデータ伝達を行うため、該バスマスタから引き出された配線に対し該バススレーブからそれぞれ引き出された配線の一部が非接触かつ近接して平行に配置されて方向性結合器を形成し、
該バスマスタからの引出し配線が該バスマスタ付近にて２つに分岐して引き出されたそれぞれの分岐引き出し配線が折り返して配線され、該引出し配線の該分岐から折り返し点までの第１の配線部、及び折り返し点から終端抵抗までの第２の配線部に対し該バススレーブから引き出された該配線が方向性結合器を構成することを特徴としたバスシステム。
請求項１、請求項２、請求項３において、
バスマスタからの引出し配線とバススレーブからの引出し配線により構成される方向性結合器がプリント配線基板に形成され、更に前記方向性結合器が前記プリント基板の同一配線層に形成されたことを特徴とするプリント配線基板。
請求項１、請求項２、請求項３において、
バスマスタからの引出し配線とバススレーブからの引出し配線とにより構成される方向性結合器がプリント配線基板に形成され、更に前記方向性結合器のそれぞれが前記プリント基板の異なる配線層に形成されたことを特徴とするプリント配線基板。
１つのバスマスタと複数のバススレーブ間でデータ転送を行うバスシステムにおいて、
該バスマスタと該バススレーブ間のデータ送受信を行うため、該バスマスタから終端抵抗まで引き出された配線に対し該バススレーブのそれぞれから終端抵抗まで引き出された配線の一部が非接触かつ近接して平行に配置されて方向性結合器を形成し、
該バススレーブから引き出された該配線が、該バスマスタからの該引出し配線の同一基板層内の該バスマスタからの該引出し配線の両側にそれぞれ形成された方向性結合器を、交互に順次配置し、かつ両側で重なるように配置することを特徴としたバスシステム。
請求項１、請求項２、請求項３、請求項４、請求項５、請求項６において、
バスマスタとしてメモリコントローラの機能を有し、バススレーブとしてデータの読み書きできるメモリの機能を有し、前記バススレーブであるメモリを多数搭載したメモリモジュールがコネクタを介して前記バスマスタであるメモリコントローラを搭載したプリント基板に接続されることを特徴としたメモリシステム。
請求項７において、
メモリから方向性結合器に接続されるメモリモジュール内の引出し配線に、複数個の前記メモリが接続され、該メモリがメモリモジュールプリント基板の両面に搭載されたことを特徴とするメモリモジュール。
２つのデータ用端子を有し、一方から他方へ双方向にデータの流れを制御する方向制御機構と、
ＮＲＺ（Non-Return to Zero）信号を入力しＮＲＺ信号で出力するＮＲＺ入力トランシーバと、
ＲＴＺ（Return To Zero）信号を入力しＮＲＺ信号に復調出力するレシーバの機能を有するＲＴＺ入力トランシーバとを持ち、
前記方向制御機構により双方向にデータの流れを制御してデータ出力し、及びＮＲＺ信号からＮＲＺ信号にあるいは、ＲＴＺ信号からＮＲＺ信号に、前記ＮＲＺ入力トランシーバとＲＴＺ入力トランシーバを切り替えることで信号変換することを特徴とする半導体素子。
請求項１〜３，請求項６〜７、及び、請求項９において、
方向性結合器が形成されたプリント基板に接続され、複数のメモリとＮＲＺからＲＴＺへ変換する前記トランシーバとを搭載したモジュールであって、前記方向性結合器からのＲＴＺ信号をＮＲＺ信号に前記トランシーバにて復調して前記メモリに伝え、前記メモリからのデータをＮＲＺ信号のままドライブすることを特徴とするメモリモジュール。
請求項１〜３，請求項６〜７、及び、請求項９において、
方向性結合器が形成されたプリント基板に接続され、メモリコントローラを搭載したモジュールであって、前記方向性結合器からのＲＴＺ信号をＮＲＺ信号に復調して前記メモリコントローラに伝え、前記メモリコントローラからのデータをＮＲＺ信号のままドライブする前記トランシーバを有することを特徴とするメモリコントローラモジュール。
請求項１０記載のメモリモジュールと請求項１１記載のメモリコントローラモジュールとが接続されるプリント基板に方向性結合器が形成され、前記メモリコントローラモジュール内のメモリコントローラと前記メモリモジュール内のメモリ間でデータの転送を行うことを特徴としたメモリシステム。
請求項１〜３，請求項６，７、１２において、
１つのバスマスタと１つ以上のバススレーブ間でデータ転送を行うバスシステムであって、該バスマスタと該バススレーブ間のデータ伝達を行うため、該バスマスタから終端抵抗まで引き出された配線と近接して平行に配置することで形成される方向性結合器を構成する２つの配線を接続し、前記バススレーブから前記２つの配線の接続点までＴ字型に配線し、かつ、バススレーブ側のＴ字型の方向性結合器の両端を整合終端することでデータ転送を可能としたことを特徴とするバスシステム。
請求項１３において、
正の前方クロストーク係数を有する方向性結合器を２つＴ字型に接続することで、バスマスタからＮＲＺ（Non-Return to Zero）信号のデータ転送において前記バスマスタに近い側の前記方向性結合器により正の前方クロストークを生成し、前記バスマスタに遠い側の前記方向性結合器により正の後方クロストークを生成し、接続点にてこれらが重ね合わされ、バススレーブに於いて、急峻な立上り又は立下がりを有するＲＴＺ（Return To Zero）信号を生成することを特徴とする方向性結合器。
請求項１３，１４おいて、
メモリコントローラからクロック信号とデータ信号に対して配線が引き出し折り返され、
前記クロック信号と前記データ信号でそれぞれメモリから引き出された配線と前記メモリコントローラからの引出し配線がＴ字型結合器を構成し、前記メモリコントローラから折り返し点までの配線部、及び折り返し点以降の配線部に対し、該メモリから引き出された前記クロック信号と前記データ信号用の配線が交互に順次配置されて複数のＴ字型結合器を構成し、前記クロック信号と前記データ信号用のそれぞれの前記Ｔ字型結合器が、前記メモリと前記メモリコントローラとの間でデータ伝搬遅延時間が同じになるように構成したことを特徴とするメモリシステム。
請求項１５おいて、
メモリコントローラからクロック信号に対する配線が引き出して折り返され、
折り返された後の前記クロック信号が前記メモリコントローラに再び入力し、
前記メモリコントローラのデータ信号に対する折り返されたデータ信号用配線の両端が接続されたスイッチを、リード動作とライト動作に対して前記メモリコントローラのデータ信号の伝搬の向きとクロック信号伝搬の向きとが同じになるように切り換え、更にメモリから引き出された配線と前記メモリコントローラからの引出し配線がＴ字型結合器を構成し、
ライト動作では、
前記メモリコントローラからはクロック信号に同期してライトデータを送出し、前記スイッチはクロック信号の伝搬方向と同じ向きになるようにデータ信号の伝搬の向きを切り換え、前記メモリでは送信された前記クロック信号により同位相で到達したライトデータをラッチし、
リード動作では、
前記メモリからは受信された前記クロック信号に同期してリードデータを送出し、前記スイッチはクロック信号の伝搬方向と同じ向きになるように前記ライト動作とは反対になるようデータ信号の伝搬の向きを切り換え、前記メモリコントローラに戻ってきた前記クロック信号を用いて前記メモリからの前記リードデータをラッチすることを特徴とするメモリシステム。
請求項１５おいて、
メモリコントローラからクロック信号とデータ信号に対する配線が引き出して折り返され、
折り返された後の前記クロック信号が前記メモリコントローラに再び入力し、
折り返された後の前記データ信号が前記メモリコントローラに再び入力し、
前記メモリコントローラのデータ信号の伝搬の向きとクロック信号伝搬の向きとで、信号伝搬遅延時間が同じになるよう配線され、
前記メモリコントローラからはクロック信号に同期してライトデータを送出し、前記メモリからは送信された前記クロック信号により、ライトデータをラッチし、
前記メモリからは受信された前記クロック信号に同期してリードデータを送出し、前記メモリコントローラに戻ってきた前記クロック信号を用いて前記メモリからの前記リードデータをラッチすることを特徴とするメモリシステム。
請求項１３、請求項１４おいて、
メモリコントローラから引き出されたデータ信号とデータストローブ信号用の配線が引き出され、
前記データ信号と前記データストローブ信号に対するメモリから引き出された配線と前記メモリコントローラからの引出し配線とがＴ字型結合器を構成し、
前記メモリコントローラからの前記データストローブ信号に同期してライトデータを送出し、前記メモリコントローラに戻ってきた前記データストローブ信号を用いてメモリからのリードデータをラッチすることを特徴とするメモリシステム。
配線の特性インピーダンスが一定な２つの配線を非接触かつ近接して平行に配置することで方向性結合器を構成し、前記方向性結合器を独立した複数信号ビット分内蔵したことを特徴とする方向性結合素子。
請求項１９において、
前記方向性結合器は、２つの配線からなり、１つの配線に対し片方の端子を整合終端したものであることを特徴とする方向性結合素子。
請求項１９において、
終端されたＴ字型結合器を複数信号ビット分内蔵したことを特徴とする方向性結合素子。
メモリコントローラとメモリを複数搭載するメモリモジュール間の結合に請求項１９、請求項２０或いは請求項２１記載の方向性結合素子を用いたことを特徴とするメモリシステム。
請求項１〜３、請求項６，７、或いは請求項１２或いは請求項１５〜１８、２２において、
リードデータ信号の送信にＮＲＺ信号を送信し、ライトデータの取り込みにＲＴＺ信号を受信するインタフェースを内蔵し、アドレス・制御信号用にＮＲＺの信号を受信するインタフェースを内蔵したことを特徴とするメモリコントローラ。
請求項１〜３、請求項６，７、或いは請求項１２或いは請求項１５〜１８、２２において、
プロセッサが処理するデータを格納・読み込みのため、また、I/O部からＤＭＡ（Direct Memory Access）転送するため、或いはグラフィック部から画像表示するメモリアクセスのため、方向性結合器を用いたメモリシステムを用いたことを特徴とする情報処理装置。
請求項１〜３、請求項６，７、或いは請求項１２或いは請求項１５〜１８、２２において、
プロセッサが処理するデータを格納・読み込みのため、２次キャシュメモリに方向性結合器を用いたメモリシステムを用いたことを特徴とするプロセッサ。