JPH0221351A - 相互接続用バスおよび該バスを用いた高周波帯域幅データ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高周波帯域幅データを扱う同期式相互接続用
バスの構造およびプロトコルに関し、特に、該同期式相
互接続用バスを組み込んで高周波帯域幅の計算システム
を構築するようにしたデータ処理システムに関する。

〔従来の技術、および発明が解決しようとする課題〕

大量のデータの特別な反復処理を必要とする計算システ
ム、例えば視覚もしくはグラフィック信号処理に関連し
た計算システムにおいて、重要な必要条件は、十分詳細
な画像を構成するためのデータを提供しかつ該画像の動
きまたは再計算に関連した変化を提供するように十分な
リアルタイム処理を行うことである。そのようなグラフ
ィック計算システムにおいて、信号はメモリと制御用コ
ンピュータとグラフィック・イメージ・テスク動作用プ
ロセッサの間で転送され、これらは従来技術においてラ
スク動作として知られている。しかしながら、画像の詳
細およびグラフィック処理動作の精度と本質が増大する
に伴い、転送される信号の周波数帯域幅は劇的に増大す
る。ここで、周波数帯域幅は実質的に、処理されたデー
タを表すビットの数とそのビットで表されたデータが転
送されている期間との積により規定される。高周波帯域
幅データ転送を特定の変化しない構造において行うこと
も可能だが、処理システムにとって必要なことは、シス
テムの変形および拡張を実現するための適応性とモジュ
ール性を備え、それによって画像処理の変化に適応させ
ると共に、データの蓄積およびデータフローの増大に適
応させるようにすることである。

特定の高周波帯域幅データ転送を行うように構成された
システムにおいて、データを転送するためのバス構造と
一部を共有する処理用素子を付加すると、実質的に許容
し難いシステムの処理能力の低下が生じる。これは、シ
ステムの高周波帯域幅の好ましくない低下として反映さ
れ、該システムへの付加的な素子により提供される性能
の向上を相殺するものである。さらに、非データバスを
指向した通信により行う特定のデータ転送、すなわちＤ
ＭＡデータ転送、を実現するための付加的なハードウェ
アを組み込むことによってシステムを増強しようとする
試みは、現実的な解決を提供しない。これは、このよう
な転送を実現しようとすると、別個の取り扱いが困難な
システムプログラミングの問題が生じ、システムのモジ
ュール性と柔軟性とを低減させるからである。従ってか
かるデータは、高速画像処理素子によって間接的にのみ
アクセス可能であろう。

本発明の目的は、ユニット式高周波帯域幅データバスと
プロトコルとを提供し、それにハードウェアモジュール
要素を接続して用いることにより、高いデータ帯域幅と
データ処理能力とを有すると共にその能力がハードウェ
ア拡張の影響を受けにくいデータ処理システムを提供す
ることにある。

〔課題を解決するための手段、および作用〕本発明は、
前記課題を解決するため、高速同期バックブレーンバス
すなわち同期相互接続用バス（ＳＩＢ）を提供する。こ
の相互接続用バスは全てのシステムプロセッサ、メモリ
、および人出力（Ｉｌｏ）デバイスコントローラに対し
て共用の通信経路を提供する。相互接続用バスは８個の
３２ビツトワードを１グループとしたデータブロックを
転送する。この相互接続用バスの支援するアドレスの細
かさは、メモリアクセスについては各データブロックご
とであり、各ハードウェアレジスタデータ転送について
はバイトごとである。相互接続用バスアドレス空間は、
２１６セグメントの仮想アドレス空間を提供する。各セ
グメントは２３５０８ビツトバイトからなり、２３２バ
イトの物理メモリアドレス空間（仮想とは区別される）
を提供し、２２８バイトのハードウェアレジスタアドレ
ス空間を提供する。これらハードウェアレジスタは、デ
ータ経路の外部からシステムパラメータを確立するため
に使用される。相互接続用バスに接続される各デバイス
は、そのハードウェアレジスタに対して１つのベースア
ドレスを有する。このベースアドレスは、当該デバイス
のバックプレーンにおけるスロット番号から得られる。

本発明では、ボード機能におけるエラー、例えばメモリ
パリティ−エラーなどを検出し、それにフラグを付け、
要求を出したマスクユニットに戻す。これによりデータ
転送処理は打ち切られ、再試行される。

相互接続用バスプロトコルに基づくデータ転送は、２つ
のフレーム列に亘って行われる。第１のフレームは仮想
アドレスと制御信号とを転送し、第２のフレームは物理
アドレスと実際のデータとを転送する。これら転送は、
マスクおよびスレーブとして指定された各デバイス間に
おいて相互接続用バス上で実行される。本発明に基づき
、各フレームに対応する信号は、独立した信号リード線
上に発生するか、またはフレームの異なる部分において
発生する。このため１回のデータ転送における第１のフ
レームの信号転送は、第２のフレームの信号転送に対し
て独立であり、時間的にオーバーラツプする。これによ
って必要なシステム帯域幅を提供する。

相互接続用バスの物理的な構成において、プロセッサ、
マスク処理装置、およびメモリなどのシステム要素を実
質的に各スロット独立に割り当てる。ここでこれらシス
テム要素の数は相互接続用バス上において数スロットま
たは数箇所まで拡張できる。また相互接続用バスの各ス
ロットは多重の機能を提供できる。相互接続用バスのス
ロット独立構成の唯一の例外は、クロック発生回路とア
ービタ回路である。このクロック発生回路は、好適実施
例にふいて中央位置に配置される。例えば９スロツトの
バックプレーン構成ではスロット位置５に配置される。

相互接続用バスバックプレーンに接続される前記クロッ
ク発生回路やその他回路は、均一な長さのクロック信号
経路を有して約７５オームのインピーダンスを提供し、
これにより時間的に等しい各クロックタイミング信号を
提供する。特に、相互接続用バス上の信号線は終端され
ない。このため、連続するデータ転送に対して、該＃端
していない相互接続用バス信号線の一端から少なくとも
１回の信号反射が得られる。これにより、必要な電圧レ
ベルの変化が相互接続用バス信号線上に提供され、所望
の信号状態が明確に確立される。

前記バスプロトコルのスロット独立構成は、仮想アドレ
スから物理アドレスへのマツピングデバイスを内蔵する
。このデバイスはページャと呼ばれ、仮想アドレス信号
を物理アドレス信号に翻訳する機能を提供する。この物
理アドレス信号は、前記システムのスロットに収容され
ている物理的な素子を示すものである。前記ページャは
、参照テーブル情報によって前記翻訳機能を実現するが
、この参照テーブル情報はソフトウェアオペレーティン
グシステムによってハードウェアレジスタ内に設定され
る。さらに本発明は、１個以上のページャ素子を収容す
るための相互接続用バスプロトコルとシステム構成とを
提供する。これらページャ素子は相互接続用バスのいず
れのスロットに配置してもよい。また他のシステム機能
素子と独立にまたは組み合せて配置できる。これにより
、システムに最大の柔軟性とモジュール拡張性とを与え
る。

従って、本発明に基づく相互接続用バスを含むシステム
は、高周波帯域幅データ信号転送を提供する。このシス
テムは追加システム要素または異なるシステム要素を収
容する上で構造が柔軟でありモジュール拡張性がある。

上記およびその池水発明の特徴は、図面を参照して以下
に詳細に説明する。

〔実施例〕

第１図のブロック図５０は、シリアル相互接続用バス（
ＳＩＢ）バックプレーン５２を有する処理装置を示す。

相互接続用バスは信号線を具備し、これら信号線はプロ
トコルに基づいて付勢される。

このプロトコルについては第２図のタイミング図８０に
関連して説明する。相互接続用バスバックプレーン５２
は、９スロツトを備えた計算システムに対し、簡素な構
造の相互接続用バス信号線を提供する。この計算システ
ムの各コネクタスロット６０は、１から９までの番号を
付して順次配置され、スロット５はそれらの中央に位置
する。ただし本発明の特徴は、さらに多数のコネクタス
ロットについても、それらが以下に説明する本発明の詳
細に対して適合する構成であれば、適用可能である。

相互接続用バスは高周波帯域幅データ用の計算システム
を提供し、システムのモジュール拡張性を高め、各シス
テム素子の配置における柔軟性を高める。例えば、相互
接続用バスを制御してデータ転送を行うデバイスは「バ
スマスタ」と呼ばれる。一方、データを受は取るべく指
定される素子は「スレーブデバイス」と呼ばれる。一般
に、バスマスタとスレーブデバイスとは同一のデバイス
５４であることが多いが、両者はシステム処理の各時点
において選択的に異なる機能を提供する。

本明細書において、相互接続用バスプロトコルの特定の
セルにおいて規定される信号は、「アクティブコな信号
または「有効」な信号と云う。前記セル以外の時点にお
ける相互接続用バス信号は、当該特定の動作に対して偽
または無関係なものである。スロット５にはアービタを
設ける必要がある。多数のボードにアービトレーション
論理を設けることが可能であるが、実際にはスロット５
に差し込まれた１つのボードのアービトレーションのみ
が作動される。これはバックブレーンの配線によるもの
である。有効信号は「真」または「否定」の状態で出現
する。

第１図のブロック図５０において、アドレスおよびスレ
ーブ要素５４は、相互接続用バスバックプレーン５２の
いずれのスロットにも選択的に配置でき、その数を変化
させることができる。一般にシステムは、まずＣＰＵ　
、メモリ、Ｉ１０インタフェース、ページャなど最小数
のユニットで構成し、次に使用者の特定の目的に応じて
用意されるスロットに多数のユニットを追加する。

本発明のさらに別の特徴は、相互接続用バスのいくつか
のスロットに差し込まれる単一の差込みボード（単一の
スロットに収容される）に数個のユニットを収容できる
ことである。図示のように、ページャとオプションのア
ドレスマスタ／スレーブとの組合せ（スロット７）、ク
ロック／アービタユニット５８とオプションのアドレス
マスタ／スレーブとの組合せ（スロット５）、オプショ
ンの追加ページャ５６Ａとアドレスマスタ／スレーブと
の組合せくスロット３）などが可能である。

本発明によれば、相互接続用バスと信号プロトコルとを
有する計算システムは、スレー　フ７’　ハイスの実際
の３０ビツトの論理アドレスまたは物理アドレスをアク
セスするにあたり、まず４６ビツト仮想アドレスを与え
、この仮想アドレスをページャ５６のユーザプログラム
を介して物理アドレスに翻訳またはマツプする。このペ
ージャ５６は、相互接続用バスの別のスロットに配置し
てもよい。

これはページャ５６の提供する仮想メモリアドレス空間
（２”）が大きいからである。この仮想メモリアドレス
空間は、スレーブデバイスの特定のアドレス空間に関連
付けられる。当業者に知られているように、ページャは
一般にメモリテーブル参照デバイスの一形態であり、本
特許出願で説明する相互接続用バス構成を有するシステ
ムに適用可能である。さらに本発明に基づく相互接続用
バス構成は、１つ以上のページャ５６を収容できる。

これは例えば本発明に基づくシステムにおけるオプショ
ンの追加ページャ５６Ａである。これらページャは互い
に矛盾せずに動作する。

本計算システムのスロット独立式構成における唯一の例
外は、ユニット５８のクロック回路およびアービタ回路
の位置である。相互接続用バスプロトコルは、バスアク
セスが要求される際、全スロット位置に送られる共通信
号に加えてアービトレーシ、ヨン信号を必要とする。こ
れらアービトレーション信号はスロット５０アービタが
受信し処理する。このアービタについては後述する。ア
ービトレーション信号を提供する信号経路は、各コネク
タスロット６０からスロット５に向かう独立または専用
のアービトレーション信号経路で構成される。これら経
路には相互接続用バスバックプレーンにおけるアービト
レーション信号も含まれる。この信号はスロット５のい
ずれかのユニット（クロック発生器、アービタなど）で
発生され、スロット５のアービタに再び戻される。

本発明に基づく相互接続用バスは、時間を等しくしたク
ロック信号６２を各スロットに提供する。

このため、専用クロック信号線がスロット５から各スロ
ットに延びる。これらクロック信号線にはスロット５で
発生されるクロック信号も含まれる。

このクロック信号は相互接続用バスバックプレーン５２
上でスロット５に再び戻される。スロット５のユニット
５８のクロック回路が提供する前記クロック信号は時間
的に等しくされ、その経路長さは伝播時間が等しくなる
ように設定されている。

すなわちバックプレーン５２における前記クロック信号
の各経路の物理的な長さは実質的に同じである。これに
ついては第１７図を参照してさらに詳細に説明する。

相互接続用バス構成とプロトコルとは、アドレスマスク
とスレーブユニット５４とに含まれるデータ処理素子間
に高周波帯域幅データ転送を提供する。データ処理に関
連する信号転送に加え、ハードウェアスペースレジスタ
への情報の個別転送も実現する。これらレジスタはペー
ジャをバイパスしてバスマスクにより（物理アドレスに
よって）直接アドレス指定される。ハードウェアスペー
スレジスタへの信号転送は、非信号データ転送として確
保される。一般にこのようなハードウェアレジスタは、
他のシステムパラメータや識別情報を確立するためのも
のである。前記識別情報としては、システムスロットの
各ボードにおける一致情報、改定番号情報、処理状態情
報、およびページャ５６のマツピングメモリに含まれる
マツピング情報などがある。かかるハードウェアスペー
ス情報は、ハードウェアレジスタの選択時にシステムプ
ログラムによって処理され、ハードウェアスペース（Ｈ
ＷＳ）信号経路に制御信号を出現させることによって示
される。

制御信号のうち読出し／書込み制御（Ｒ／Ｗ）信号は、
当業者に知られている方法で動作し、゛相互接続用バス
上の転送データの読出しまたは書込みを示す。スーパバ
イザ／ユーザ（Ｓ／Ｕ）信号は、システム監視プログラ
ムまたはユーザオペレーティングシステムが発生する信
号に応じて信号バス転送制御を提供する。保持（）ＩＬ
Ｄ）信号は、セル５内においてバスマスタにより発生さ
れ、セル５に出現している間、バスの制御を示し保持す
る。

仮想アドレスがページャマツピング領域の範囲内に置か
れると、ページャは仮想空間アクセスの間、発見（ＦＮ
Ｄ）信号を出現させ、スレーブデバイスが発見されたこ
とを示す。このＦＮＮ倍信号アドレスマスクに受信され
る。ＦＮＮ倍信号ハードウェアスペース（ＨＷＳ）スレ
ーブによっても発生され、スレーブデバイスがＨＷＳア
ドレスに応答していることを示す。このＨＷｓスレーブ
はビジー信号（ＢＳＹ）　ヲ発生することもある。この
信号はそのデバイスが応答できないことを示す。ページ
ャはビジー検査（ＢＧＣに）信号を発生することにより
マツピングを発見したことを示す。あるシステムにおい
て１個以上のページャモジュールを使用する場合、各ペ
ージャは自身のＢＡＲＢ線を使用してＢＧＣに信号を伝
送する。１個以上のＢＧＣに信号が特定のフレーム期間
中に受信された場合、これは仮想アドレスから物理アド
レスへのマツピングが１個以上のページャにおいて発見
されたことを示す。このためエラーが発生し、システム
は強制的に停止する。アドレス信号およびデータ信号の
有効性はアドレス指定有効（ＡＤＲＶ）信号およびデー
タ有効（ＤＶ）信号によって確認される。これら有効信
号は、相互接続用バス上に提供される対応するアドレス
信号およびデータ信号に応答して提供される。前記ＤＶ
倍信号、メモリユニットから読出しおよび書込みに対し
て提供され、読出しにおけるデータエラーを示すと共に
、メモリが実際には読出しおよび書込みの両方に応答し
たことを示す。また前記ＤＶ倍信号、相互接続用バスの
読出し動作に対してフレーム２のセル５からフレーム３
のセル０までの期間中に出現すると共に、相互接続用バ
スの書込み動作に対してフレーム２のセル２からフレー
ム２のセル９までの期間中に出現し、訂正不能エラー（
マスク読出し）が存在しないことを示すと共に、メモリ
ユニットが実際にデータを読み出していることを示す。

前記期間中のいずれかの時点において前記ＤＶ倍信号否
定されれば、転送されたデータに欠陥があると見なされ
る。第１図において、前記した各制御信号は信号の集合
グループ７６として示される。

仮想アドレスの大部分は相互接続用バス信号リード線？
　２　（Ｖ／ＰＡＤＲ）上に提供される。この信号に続
いてページャからスレーブデバイスに物理アドレス信号
が提供される。仮想アドレス空間には１６ビツト信号経
路が付加される。これにより全４６ビツト仮想アドレス
空間が提供される。前記１６ビツト信号経路はＡＳ　Ｉ
　／ＡＣＣＰＲＯＴ７０で示され、この経路は本システ
ムのアクセス保護データフロー制御も提供する。

本発明のデータ転送は、連続する８個の３２ビツトデー
タワードを転送することを目的とする。

しかしながら、ハードウェアスペース（）ＩＷＳ）レジ
スタへの転送では、より細かなアドレス指定が可能であ
る。これは、ＨＷＳ転送において転送される単一の３２
ビツトデータワード中の各８ビツトデータバイトを選択
することで可能となる。この選択は経路６８上の４ビツ
トバイト選択（ＢＹＴＥＳＥＬ）信号によって行われる
。

これら制御信号、アドレス信号、およびデータ信号に加
え、本発明は前記したアービトレーション制御を提供し
、１つの指定された信号バスマスクのみに相互接続用バ
スを制御させる。このため、アービトレーション信号リ
ード線６２　（ＢＡＲＢ）　ハ、各アドレスマスクから
のバス要求を収容すると共に、アービタが成るバス要求
を許可した場合、それに応じてアービタ回路から出力さ
れる許可信号を提供する。さらにバグ検査（ＢＧＣＫ）
信号がページャからアービタに提供され、アービタ動作
の確認がなされる。これについては第６図を参照して後
述する。

ユニット５８のクロック回路は、時間を等しくした６０
．　Ｑｎｓのクロック信号をリード線６４を介して各ス
ロットに提供する。これにはスロット５も含まれるが、
このスロット５における前記クロック信号の時間スキュ
ーまたは時間オフセットは、他の各コネクタスロット６
０のそれ以外のコネクタスロット６０に対する各時間ス
キューのうち最小である。第２図のデータ転送タイミン
グ図８０は、２つのフレーム９８．９９すなわち１回の
テ°−タ転送を示す。各フレームは各５Ｑｎｓの１２個
のクロックパルスで構成され、リード線６６のクロック
同期（ＳＹＮＣ）信号によって同期が取られる。各フレ
ームにおける第１クロツク（セル）はセル０で示される
。このように、本説明の規則として、１回の信号転送は
２個のフレームで構成され、各フレームは１２個の時間
セルで構成されるものとする。

すなわち各データ転送は２つのフレーム転送時間を有し
、このフレーム転送時間は第１のフレーム、例えばフレ
ーム９８で始まる。フレーム９８は同期信号で始まる（
８２　Ａ　）。次にバスマスクがハス制御要求信号（Ｂ
ＵＳＲＥＱ）をフレーム１のセル２で発生する（８３　
Ａ　）。これに対しアービタはバス許可信号（ＢＵＳＧ
ＮＴ）を返す（８４Ａ）。前記バスマスクはバスに仮想
アドレスを提供しく８７Ａ）、フレーム１のセル５にお
いてＷ／Ｒ信号およびＳ／Ｕ信号を出現させ、（８９Ａ
　、　９０Ａ）　、同時にＨＬＤ。

ＡＤＤＲ，および八ＤＲＶＬＤの各信号を出現させる。

前記仮想アドレスはページャによって受は取られる。

このページャはフレーム１のセル５においてアドレス有
効信号（ＡＤＲＶＬ［ｌ）を受は取り（８５Ａ）、保持
信号（ＨＬＤ）を受は取る（９１Ａ）。前記ページャは
フレーム２のセル０において、マツプした物理アドレス
を生成すると共に（８８Ｂ）、発見（ＦＮＤ）信号とＢ
ＳＹ信号とＡＣＣＰＲＯＴ信号とＢＧＣＫ信号とを出現
させる　（９２Ｂ　、　９３Ｂ　、　９．４Ｂ　、　９
５Ｂ）。一般にＦＮＤ信号は１つの有効なスレーブによ
って発生される。

有効なスレーブとは、そのアドレスが相互接続用バス上
のアドレスに翻訳される事実を発見するスレーブである
。いずれのスレーブもアドレスの翻訳を発見できない場
合、マスクはＦＮＤ信号が否定されたと見なし、アドレ
ス障害トラップと同等のｔＭ’ｌＥを行う。ハードウェ
アスペースアドレスは翻訳される必要がなく、ＦＮＤ信
号は同一タイミングにおいて「レジスタ存在」信号とし
て使用される。

この信号はアドレス指定されたスレーブ（スロット番号
により決定される）が発生する。同時に、物理アドレス
によってアドレス指定されたデバイスに対しＷ／Ｒ信号
が再び有効となる（８９Ｂ）と共に、物理アドレス有効
信号がページャによって生成され（８６Ｂ）有効物理ア
ドレス信号を示す。

スレーブがフレーム２のセル０において適切な信号を受
は取れば、要求されたデータ転送は第２フレーム９９の
９７で示す８個の連続するセル４〜１１において行われ
る。なおこのデータ転送は本発明のプロトコルに基づ（
データ転送の１つであり、データ読出し機能として行わ
れるものである。アドレス指定されたスレーブデバイス
がデータを転送すると、そのデバイスは内部処理とデー
タ検査とを提供する。すなわち読出し動作においては、
アドレス指定されたスレーブは、データを提供した後、
データ有効信号を発行する（９６Ｂ）。

データ検査とは、当業者に知られているように、パリテ
ィ検査や他のシステム処理検査などである。

９６ＢにおけるＤＶ倍信号長いパルスとして示されてい
るが、この信号は直前の各セルにおけるデータ転送に対
応している。つまり第２図に示すように、８セル分のデ
ータの有効転送に対し、８個の連続するセルにＤＶ倍信
号出現する。

本発明の特徴の１つにおいて、１つのデータ転送フレー
ム中のアドレス信号は、前のデータ転送フレーム中のデ
ータ信号と重なることがある。例えば信号９２Ａ　、　
９３Ａ　、　９４Ａ　、　９５Ａ　、　９６Ａ　、　９
７Ａは、図示されていない前のフレームで提供されたア
ドレス指定信号および制御信号の結果であり、信号８２
Ｂ　、　８３Ｂ　、　８４Ｂ　、　８５Ｂ・８６Ｃ、８
７Ｂ　、　８８Ｃ。

８９Ｃ，８９Ｄ、９０Ｂ、９１Ｂ、９２Ｃ，９３Ｃ，９
４Ｃ。

９５Ｃは、次のフレームのデータ転送の信号に対応する
。また信号８２Ｃおよび８３Ｃは、さらに次のフレーム
のデータ転送に対応する。

データ転送における信号転送には少なくとも２つ多くて
４つの別個のシステムユニットが関係してくる。第３図
〜第８図は、バスマスクと指定スレーツユニット間のデ
ータ転送において、システム素子間の信号転送を示す。

ハードウェアレジスタに対するデータ転送は第９図およ
び第１Ｏ図に示す。これら第９図および第１０図は、第
３図〜第８図の手順における第５図および第８図に代わ
るものである。

バスマスタ５３は、第１図に示す相互接続用バスバック
ブレーン５２のいずれかのスロットに配、置される。こ
のバスマスタ５３は、フレームＩのセルｌにおいて第３
図に示すようにアービタ５８に対して有効なバス要求信
号を発生してバスを要求する。アービタ５８については
第１２図を参照して詳細に説明するが、このアービタは
全ての競合するバスマスクの中から１つを選択し、その
選択したバスマスタに対して単一のバス許可信号を発行
する。このバス許可信号は、フレーム１のセル３におい
て第４図に示すようにＢＡＲＢ経路６２に送出される。

バス許可信号を受は取ったバスマスクは、Ｖ／ＰＡＤＲ
信号リード線７２とＡＳＩ信号経路７０とを介してペー
ジャ５６に対して目的とするスレーブの仮想アドレスを
発生する。この時、バスマスクの発生する各有効制御信
号Ｒ／Ｗ、Ｓ／Ｕ、ＨＬＤ。

ＨＷＳ　、　ＡＯＲＩ／＾しも第１図に示す信号経路を
介してページャ５６に対して発生される。これらは、タ
イミング図のフレーム１のセル５に示す通りである。

次に、フレーム２のセル０において、ページャ５６はア
ービタ５８に対してＢＧＣに信号を発生すると共に、バ
スマスタ５３に対してＦＮＤ信号およびＡＣＣＰＲＯＴ
信号を発生する。同時にページャ５６は、Ｖ／ＰＡＤＲ
リード線７２を介してスレーブユニット５５に対して物
理アドレスを発生する。さらに前記ページャはスレーブ
に対してＲ／Ｗ信号を発生する。このように、第６図に
示す各信号は第１図に示す適切な信号リード線または信
号経路上に発生される。

物理アドレスがスレーブ５５を含む全てのスロットに与
えられると、物理空間アドレス指定された各受信デバイ
スは、ビット（２７：２４）と各自のスロット番号とを
比較し、アドレスが一致するかどうかを示す。なお残り
のアドレスビットは、ボードで規定されるマツピング機
能に基づき、スレーブメモリ内の位置を選択するもので
ある。前記マツピング機能は全てのピットを使用するわ
けてはない。スレーブメモリ内のアドレスが与えられれ
ば、第７図または第８図に基づくデータ転送が行われる
。バスマスタ５３からスレーブ５５へのデータ書込み転
送は、Ｗ／Ｒ信号の対応する状態によって決定される。

第７図においては８個の３２ビツトワードがフレーム２
のセル１〜８においてバスマスタ５３からスレーブ５５
へ連続シて転送される。スレーブ５５はセル２〜９にお
いてＤＶ倍信号提供し、スレーブデバイスの存在を確認
する。ＤＶ倍信号存在しないことは、存在しない物理ア
ドレスに対してページャマツピングが行われたという障
害状態を示す。

第８図はデータ読取り転送を示す。これはスレーブ５５
からバスマスタ５３へ８個の３２ビツトワードを連続転
送するものであり、フレーム２のセル４〜１１で行われ
る。スレーブユニット５５のデータパリティ−およびユ
ニット機能は有効ＤＶ倍信号よって確認され、この信号
はフレーム２のセル５からフレーム３のセル０までの８
セル期間中、第１図の適切な信号リード線２０に出現す
る。

本発明はハードウェアレジスタに対するｆ−９転送も提
供する。このようなデータ転送は、第３図、第４図およ
び第５図に関連して示したものと実質的に同様の信号系
列で構成される。ただしフレームｌのセル５においてＡ
ＳＩ信号経路上にアドレスは提供されない。その代わり
フレーム１のセル５では、第９図に示すように、バイト
選択信号の転送と各アドレス指定されたハードウェアス
ペースレジスタでの受信とが提供される。前記バイト選
択信号は各ユニットおよび第１図に示す各コネクタスロ
ットに一意であり、バックブレーンの特定のピンによっ
て符号化される「ハードワイヤード」アドレスによって
提供される。これについては第１７図を参照して説明す
る。特に物理アドレス信号の特定のビット（２４〜２７
）は４ビツトのスロット番号値と比較される。マスクは
１個のアドレス有効信号を発生し、それを相互接続用バ
スに送って相互接続用バスの有効アドレスを示す。

アドレス信号が一致すれば、スレーブはフレーム２のセ
ル０においてＦＮＤ信号を出現させる。

ハードウェアレジスタへのデータ書込み転送はフレーム
２のセル１において提供される。ハードウェアレジスタ
からバスマスタへの書込み転送はフレーム２のセル４に
おいて提供、される。第９図および第１０図に示すよう
に、ハードウェアレジスタへのアクセスは、一般にバス
マスタ５３を介してＣＰ［Ｉ５１のプログラム制御の指
示でなされ、特定のソフトウェアオペレーティングシス
テムの必要条件と関連して使用される。ハードウェアレ
ジスタは一般に計算したシステムの各ユニットに存在し
、オペレーティングシステムが各スロットに質問を発し
既知のデバイスと交信することを可能にするが、ハード
ウェアレジスタはこうした動作をシステムの相互接続用
バスコネクタスロットに配置されるユニットの特定の構
成にソフトウェアを合わせることなく実現する。ハード
ウェアレジスタには、ユニット識別データやシステム診
断データおよびスロット番号データを格納するレジスタ
、ページャマツピングメモリ、バージョンおよびエンジ
ニアリングチェンジオーダ（ＥＣＵ）番号割込みレジス
タ（非マスカブル割込み発生に関係する）などがある。

またボードタイプ情報、機能情報、変更情報、連続番号
情報などを含むボードアクセス情報ＦＲＯＭもある。さ
らにソフトウェアシステム構成をサポートするデバイス
独立型レジスタや、ページャマツピングメモリのような
デバイス依存型レジスタもある。

第１１図は本発明のさらに詳細を示す構成図である。こ
の図は本発明に基づく相互接続用バス上でのクロック信
号発生と代表的なユニットにおけるクロック信号の再生
動作とを示す。第１２図〜第１６図は第３図〜第１０図
に示したデータ転送の各時間部分に対応する図である。

なおこのデータ転送は、第１図に示した相互接続用バス
バックブレーンのスロット６０に対して第２図のタイミ
ング図に沿って行われる。

第１１図は、クロック分配回路構成１００と、スロット
５のユニット５８におけるクロック発生回路と、代表的
なスロット７における代表的なユニットとを示す。同図
においてクロック発振器１０１は３Ｑｎｓのクロック信
号を分周器１０２に提供する。

分周器１０２は（３Ｑｎｓの信号を発生する。この信号
はクロックトライバ１０３に受は取られる。クロックト
ライバ１０３は、分周器１０２から６０ｎｓの前記信号
を受は取ると共通接続（１０４）　　された出力信号を
提供する。各リード線１０４からの前記出力信号は、各
直列抵抗１０５を介してユニットボードの端末に至る。

前記出力信号は第２図の信号８１である。この信号は相
互接続用バスバックプレーン５２で受信され、各専用ク
ロック信号リード線６４Ａ、６４Ｂ、６４Ｃ，６４Ｄ、
６４Ｅ、６４Ｆ、６４Ｇ。

６４Ｈ，６４Ｊによってバックプレーン５２上に分配さ
れる。これらリード線は実質的に同一長さを有しており
、相互接続用バスバックプレーン５２の各スロットに対
して時間的に等しい信号経路を提供する。これら時間的
に等しい信号経路については第１７図を参照してさらに
詳細に説明する。相互接続用バスバックプレーン５２上
のこれら時間的に等しいクロック信号経路６４Ａ〜６４
Ｊは、それら自身が終端していない。本発明の一形態に
おいて、受信クロック信号間の時間スキニーは最小であ
る。これはスロット５で発生したクロック信号を相互接
続用バスバックプレーン５２に送り、それを再びスロッ
ト５の回路に戻すことによって提供される。スロット５
０回路は同期信号や他のクロック駆動信号を発生する。

スロット５のクロック回路において、クロック信号は３
個のバッファ素子１１０．１１１．１１２で受は取られ
る。これらバッファ素子は、受は取った信号を格納し、
受は取ったクロック信号に均一な時間遅延を与える。こ
の時間遅延は他のクロック信号に対しての遅延である。

他のクロック信号とは、第１１図に示すスロット５やス
ロット７などシステムの他の箇所の回路における信号で
ある。論理素子１１２は代表的にテキサスインスツルメ
ント社製の部品番号７４ＡＳ８０４Ａ（または７４ＡＳ
８０４Ｂ）の素子または同等品である。

この論理素子１１２に格納された信号はモジュール１２
０カウンタ１１２に受は取られる。カウンタ１１２の出
力信号は、１／１２デコーダ１１３に受は取られる。デ
コーダ１１３は、モジニール１２カウンタ１１２と連係
し、論理素子１１２によって提供される１２個のクロッ
ク信号に対して１個の同期信号を生成する。デコーダ１
１３の出力はドライバ１１４に受は取られる。ドライバ
１１４は相互接続用バスバックプレーン同期リード線６
６に接続され、前記同期信号は相互接続用バスバックプ
レーンに差し込まれている全てのユニットに受は取られ
る。

このようにして、発生されたクロック信号は各コネクタ
スロット６０のユニットに受は取られる。

第１１図において、代表的に例示したスロット７のデバ
イス５４は、スロット５のクロック回路５８Ａまたはユ
ニット５８から、対応するクロック信号６４Ｇを受は取
る。本発明においては、システム全体を通して均一なり
ロック期間を維持するため、各デバイス５４に提供され
る各クロック信号間のスキユーは、例えばリード線６４
Ｇを介して受は取られる単一のクロック信号から生成さ
れ、等しい数の論理ゲートを介して分配される。追加の
クロック信号を必要とする回路については、平行ゲート
素子を適切な論理出力点（例えば第１のゲート１２１の
後）に接続するか、あるいはクロック負荷の要件を満た
しながら第２の「第１」ゲートを追加することによって
実現する。この詳細は後述する。各デバイスにおけるク
ロック回路構成は、代表的に自走クロック受信回路１２
０とゲート制御クロック受信回路１２４とを含み、ゲー
ト制御クロック信号を提供する。このクロック信号は図
に示した各セルの終端において立ち上がる。自走クロッ
ク受信回路は３個の論理素子１２１．１２２．１２３を
有する。これら素子は直列接続され、他の信号による割
込みや制御を必要とせずに論理素子１２３の出力におい
てバッファされたクロック信号を提供する。自走クロッ
ク受信回路の第２分岐は、論理素子１２７．１２８を有
し、論理素子１２８の出力が論理素子１２３の出力と時
間的に正確に一致するようになっている。ゲート制御ク
ロック受信回路１２４は論理素子１２５．１２６を有す
る。素子１２６は、例えばリード線１２９を介して必要
な制御信号を受は取り、論理素子１２６の出力にクロッ
ク信号を発生させる。

好適実施例においては最後のクロックステージのみがゲ
ート制御される。第１１図に示すデバイス５４の各論理
素子は、第１１図のユニッ）５８Ａのクロック回路にお
ける論理素子１１０．１１１．１１２と同一の部品番号
のデバイスである。生成されたクロック信号はユニット
内の各回路、特に制御信号復号回路１４０とタイミング
状態マシン１４５によって受は取られる。同期信号１１
５は、相互接続用バスからバストランシーバ１３１　と
記憶レジスタ１３２とを介して制御信号復号論理回路１
４０に提供される。同様に相互接続用バスバックプレー
ン制御信号経路７６の信号は、トランシーバ１３３によ
って受は取られ、レジスタ１３４に格納され、制御信号
復号回路１４０　とタイミング状態マシン１４５とに受
は取られる。制御信号復号回路１４０は、前記バッファ
されたクロック信号とバッファされた同期信号とバッフ
ァされた制御信号とを受は取り、いずれかの特定のフレ
ームの１つ以上のセル期間に対応する１個以上の内部ク
ロック信号を復号する。

例えば第２図において、セル０．１，２，４．５等は相
互接続用バス上に出現する各特定の信号に対応する。従
って制御信号復号回路１４０は、必要な内部タイミング
を提供し、必要なセル時間において信号を提供する。制
御信号復号回路は、当業者に知られている各種の技術に
よって実現可能であり、これによって本発明に基づくプ
ロトコルを提供できる。適切なセルのクロック信号を提
供するには、リード線１４１を介して論理素子１２６に
クロック許可信号を提供することにより記憶素子１４２
にクロック信号を提供する。記憶素子１４２は代表的に
７４Ｆ３７４論理素子であり、その信号は制御信号復号
回路１４０の制御下でゲートされる。また特定のユニッ
トはセル用の前記クロック信号回路を１個以上有するこ
とも可能であり、あるいはセル用の多重クロック信号を
提供することもできる。

その他にも信号が提供されて各ユニットの回路にふいて
使用される。例えば、トランシーバ出力許可および方向
制御信号や他のインタフェースタイミング信号などがタ
イミング状態マシン１４５　によって提供される。一般
にトランシーバへの方向信号などの信号は、そのデバイ
スの機能に関連して特定のいかなる時間にでも与えられ
る。このため、タイミング状態マシン１４５は、論理素
子１２８からのデバイスユニット制御信号およびクロッ
ク信号とレジスタ１３４からの制御信号とに基づき、所
望のユニットインタフェースタイミング信号を生成する
。本発明を逸脱することなく当業者に知られている技術
に基づきタイミング状態マシンの特定の形態を実現し、
本発明に基づく相互接続用ハスプロトコルとシステムと
の必要条件を満たすことが可能である。

第１１Ａ図は、トランシーバとレジスタとの組み合せの
さらに詳細を示す。この組み合せは本発明の実施例を通
して一般に使用されるものであり、例えばトランシーバ
１３１．１３３およびレジスタ１３２゜１３４などであ
る。第１図に示したように、幾つかの信号はオーブンコ
レクタ駆動回路によって提供される。このオーブンコレ
クタ駆動回路は代表的に論理素子７４３３８　（各社製
）で構成され、第１１Ａ図に１３６Ａ、　　１３６Ｂで
示すものである。これら素子は受信レジスタ１３７と関
連して動作し、相互接続用バスからのＦＮＤ信号および
ＢＳＹ信号を送受信する。論理素子１３６Ａ、　　１３
６Ｂ用の駆動信号はレジスタ１３８を介して提供される
。このレジスタ１３８は、第１４図を参照して説明する
マツピングメモリやその他の信号デバイスなどの回路か
ら必要な駆動信号を受は取る。受信信号レジスタ１３７
と送信信号レジスタ１３８　とは、タイミング状態マシ
ン１４５やその等価回路によって発生されるクロック信
号および出力許可信号によって制御される。

ＢＹＴＢＳＢＬ信号、ＡＳＩ／ＡＣＣＰＲＯＴ信号、Ｖ
／ＰＡ［ＪＲ倍信号データ信号などの相互接続用バス上
に分配される一群の信号は、各ユニット内においてトラ
ンシーバ素子１４７を介して送受信される。このトラン
シーバ素子１４７は、他のシステム要素からレジスタ１
４８を介して送信される信号を受信し、トランシーバ１
４７によって受信された信号はレジスタ１４９に格納さ
れ、その後、該ユニット内のどこかで使用される。レジ
スタ１４８．１４９は代表的に部品番号７４Ｆ３７４の
素子で構成され、トランシーバ１４７は代表的に部品番
号７４Ｆ２４５の素子で構成される。

これら素子はフェアチャイルド社製やその同等品である
。論理素子１４７．１４８．１４９は、クロック信号（
ＣＫ）や出力許可信号（ＯＥ）などの信号によって制御
される。これら信号は前記した状態マシン１４５などの
回路内で提供される。簡単のためおよび調和をとるため
、第１１図〜第１６図において説明するトランシーバと
レジスタとの組合せ構成は第１１Ａ図の回路と実質的に
同一とし、当業者が採用可能なものとする。添付構成図
のうちデータレジスタからの一方向のデータ転送を示す
構成図においては、２つのレジスタ１４８．１４９の一
方のみが使用される。しかしながら他方の指定されない
レジスタは、交互のデータ転送モードにおいて使用され
るので、その目的のため接続されている。前記交互のデ
ータ転送モードの例としては、データ読出しまたはデー
タ書込みにおける相違が最も分かり易い。データをスレ
ーブに転送するデータ書込みモードでは、トランシーバ
１４７とレジスタ１４９とをスレーブにおいて使用し、
トランシーバ１４７とレジスタ１４８とをバスマスタに
おいて使用する。一方、前記モードを読出し動作に変更
すると、スレーブおよびバスマスクにおけるレジスタ１
４８．１４９の位置が逆になる。

システムアービトレーションは第１２図に示すデバイス
およびアービタ回路１５０によって提供される。第１２
図は、第３図および第４図のシステムブロック図と第２
図のタイミング図と関連してあり、本発明の一実施例を
示すものである。例えばスロット４の代表的なデバイス
５４のレジスタ１５４は、バスマスタ５４Ａからのバス
要求信号をリード線１５２を介して受は取ると共にクロ
ック信号１５３を受は取る。前記レジスタ１５４は前記
バス要求信号を格納する。このバス要求信号はゲート１
５５によってＢＡＲＢ信号経路６２に送出される。また
レジスタ１５５は、前記制御信号復号回路１４０などの
回路が発生したフレーム１のセル１の許可信号を格納す
る。アービタのＢＡＲＢ信号は専用信号なので、各相互
接続用バススロット６０とアーとりの配置されているス
ロット５との間には各別個のアービタ信号経路が設けら
れている。第１２図のデバイス５４はスロット４にある
ので、信号経路６２Ｄが示されている。ＢＡＲＤ信号経
路６２を介して受信される信号は、９個のインタフェー
ス回路１６０の対応する１個によって受信される。受信
された信号はバッファ素子１６１を通る。このバッファ
素子１６１は代表的にヒステリシス論理デバイスであり
、当業者に知られているように受信信号を整形して提供
する。バッファ素子１６１の出力はレジスタ１６２に受
は取られ、フレーム１のセル１のクロック信号に基づい
て該レジスタに格納される。

前記クロック信号には第１１図に関連して説明した方法
において発生される。レジスタ１６２の出力信号はアー
ビタ論理１７０に受は取られる。このアービタ論理１７
０では、まず１７１において全ての受信したバス要求信
号（合計９個あり、レジスタ１６２およびその等価回路
から受信する）は対応する番号に符号化される。複数の
要求が実質的に同時に（同一フレーム中に）受信される
と、１７２において最も低位の゛要求を出しているスロ
ット番号が提供され、１７３において前回使われたスロ
ット番号と比較される。要求を出しているスロット番号
が前回使われたスロット番号よりも大でなくかつ１７４
において他のスロットバス要求が存在していれば、１７
５において次に低位の要求を出しているスロット番号が
与えられ、１７３において比較が行われる。現在の要求
スロット番号が前回使われたスロット番号よりも大であ
れば、１７６においてバス使用許可（ＢＵＳＧＮＴ）信
号が発生される。その信号はバッファ回路１６０のレジ
スタ１６３に受は取られ、フレーム１のセル２のクロッ
ク信号に基づいて該レジスタ１６３に格納される。前記
クロック信号は既に説明した方法に基づいて発生される
ものである。もし１７４において全てのバス要求スロッ
ト番号が検査されれば、最も低位の要求を出しているス
Ｃ１ッ）　番号（１７６）　カＢＵＳＧＮＴ信号を受は
取る（１７？）。

結果的に登録されたセルカウント信号（６０ｎｓパルス
）は、Ｆ３７４レジスタ１６３からＢＡＲＢ信号経路６
２Ｄへ送出される。前記信号はフレーム１のセル３にお
いてのみ出現し、ゲート論理デバイス１６４によって受
は取られる。このデバイス１６４は代表的に部品番号７
４３３８であり各社製がある。登録されたセルカウント
（ゲート制御セルクロツタから区別される）は、代表的
にタイミング状態マシンの出力であり、レジスタの出力
における信号であって自走クロックによってクロック制
御される。次に、古い（使われた）スロット番号１７８
において使用スロット番号として設定される。これによ
りアービタ論理要素１７０は後続の要求ユニットに対し
、来たものから順に許可を与えるという方法で動作する
。ただし次の最高位の要求ユニットを優先するという条
件で動作する。本発明範囲においてて−ビタ論理回路１
７０に他の方法を適用することも可能であり、前記した
特定のアービタ論理１７０に必ずしも限定されない。

前記バス使用許可信号は、前記アービタ論理回路からレ
ジスタ１６３と論理素子１６４とを介してバス６２Ｄに
送られる。この時、前記バス使用許可信号は、セル２に
おいてゲート制御クロックでタイミングが取られ、セル
３において登録されたセルカウントで割込み許可される
。次に前記バス使用許可信号はバッファ１５６で受は取
られレジスタ１５７に格納される。この時のタイミング
はフレーム１のセルのクロック信号の受信に基づく。該
クロック信号の生成については前記した通りである。レ
ジスタ１５７に格納されたバス使用許可信号は、対応す
るユニットによって受は取られる。このユニットは次に
決定される論理ステップを実行する。

第１３図は本発明に基づく相互接続用バス信号系列の次
の段階を示す。まず相互接続用バスに仮想アドレスが置
かれる。仮想アドレスはレジスタ２０２とトランシーバ
２０４とを介してＡＤＲ信号経路とＡＳＩ信号経路とを
動作させる。この時、セル４のゲート制御クロックによ
ってタイミングが取られ、セル５において登録されたセ
ルカウント信号によって出力許可がなされる。これら信
号は前記した通りの回路によって提供される。前記仮想
アドレス信号は、ページャ５６内にある仮想／物理マツ
ピングメモリおよび論理ブロック２１０に受は取られる
。前記仮想アドレスは、フレーム１のセル５のゲート制
御クロック信号に応じてトランシーバ２１１　に受は取
られレジスタ２１２　に格納される。

ページャ５６のマツピングメモリおよび論理ブロック２
１０は、前記仮想アドレスを物理アドレスに変換し、そ
の条件に応じて各種の制御信号を発行する。これら制御
信号は第１４図の構成図に示す通りである。この第１４
図は第６図に示した信号転送を示すものである。ページ
ャ５６は参照テーブルとして動作する。ページャ５６内
において、仮想アドレスが前記参照テーブルとして働く
要素２１０（第１３図）内のレジスタ５７　（第９図）
に供給されると、そこから物理アドレスが提供される。

このように前記レジスタ５７は仮想アドレスから物理ア
ドレスへのマツピングを行うが、この動作をバスマスタ
（一般にＣＰＵ５１を含む）から情報をロードすること
によって実行する。アクティブなＦＮＤ信号がセル１１
のゲート制御クロック信号に基づいてマツピングメモリ
および論理ブロック２１０からレジスタ２１５に提供さ
れる。レジスタ２１５の出力はゲート２１６に受は取ら
れる。ゲート２１６は、フレーム２のセル０において、
登録されたセルカウント信号を受は取ると前記ＦＮＤ信
号をＦＮＤ信号線に送出する。同様にＢＧＣＫ信号およ
びＡＣＣＰＲＯＴ信号がマツピングメモリおよび論理ブ
ロック２１０によって発生され、レジスタ２１７および
トランシーバ２１８ヲ介シてフレーム１のセル１１のク
ロック信号に基づき各々の信号線に送出される。

前記ＢＧＣＫ信号はトランシーバ２５２およびレジスタ
２５４によって受は取られ、「停止」信号を提供する。

この停止信号は相互接続用バス信号ドライバの使用を禁
止すると共に、マスク１０Ｐに対して相互接続用バスが
停止したこと（システムをリセットさせる）を知らせる
。ただしこれは１個以上のＢＧＣＫ信号が受は取られた
場合である。これにより、特定の仮想アドレス要求に対
して１個以上のページャユニットが同時に動作したこと
に起因するハードウェアバグまたはソフトウェアバグが
示される。

アクセス保護（ＡＣＣＰＲＯＴ）信号はトランシーバ２
５７とレジスタ２５８　とによって受は取られ、フレー
ム２のセル０のクロック信号の受信によって前記レジス
タ２５８に格納される。

Ｗ／Ｒ信号はバスマスタ５３によって提供される。この
信号はフレーム１のセル５のクロック信号の受信により
、レジスタ２６１とトランシーバ２６２とを介して相互
接続用バスに送られる。前記Ｗ／Ｒ信号はフレーム１の
セル６において、ページャ５６のトランシーバ２２１　
とレジスタ２２２とによって受は取られ格納される。ま
たフレーム１のセル１１のクロック信号の受信に応じて
相互接続用バスにエコーされる。レジスタ２２２の一部
はフレーム１のセル１１のゲート制御クロックでタイミ
ングが取られる。トランシーバ２２１および２３５は、
フレーム２のセル０において、登録されたセルカウント
で許可される。レジスタ２３６はセル１の登録されたセ
ルクロックでタイミングが取られる。

前記マツピングメモリおよび論理ブロック２１０は、レ
ジスタ２２４とトランシーバ２２５とを介して相互接続
用バスに物理アドレスを提供すると共に、レジスタ２２
７とトランシーバ２２８とを介して相互接続用バスおよ
びスレーブに有効アドレス信号を提供する。前記レジス
タ２２７はセル１１のゲート制御クロックによって駆動
され、トランシーバ２２８はその出力がフレーム２のセ
ル０の登録されたセルカウント信号によって許可される
。

スレーブユニットは、トランシーバ２３１．２３３゜２
３５を介して前記物理アドレスとＡＣＣＰＲＯＴ信号と
有効アドレス信号とＷ／Ｒ信号とをそれぞれ受は取り、
フレーム２のセル０のゲート制御クロック信号に基づき
レジスタ２３２．２３４．２３６にそれぞれ格納する。

前記有効アドレス信号とＷ／Ｒ信号とは、論理ブロック
２４０に基づき、タイミング、レジスタおよびトランシ
ーバにより制御される信号を生成するために使用される
。トランシーバおよびレジスタ回路の詳細は第１１図に
示す通りである。基準トランシーバ制御信号および他の
共通論理信号の発生は第１１図に示す代表的な構成内で
提供される。

第１５図は、第７図および第８図を参照して説明したデ
ータ転送に関係する特定の論理素子を示す。最も代表的
な構成において、バスマスクはｃｐｕ　、データメモリ
または他のデータソース（またはシンク）３１０を有す
る。このデータメモリ３１０は、スレーブユニッ）５４
Ｂ内のメモリまたはデータソース（またはシンク）３３
０に対してのデータ転送を開始する。本発明の一実施例
において、８個の連続する３２ビツトデータワードを転
送する場合、メモリまたはＣＰＵ３１０からレジスタ３
０２へ、またはレジスタ３０２からＣＰＵ３１０ヘデー
タの順次転送が行われる。前記レジスタ３０２．３０３
は、第１１Ａ図に詳細を示した相互接続用バスデータ線
７４に対してデータを転送する。このデータ転送はバス
マスタ内にある論理回路３０９によって制御される。

論理回路３０９はメモリまたはＣＰＵ３１０とレジスタ
３０３、３０２との間におけるデータ転送を制御するも
のであり、レジスタとトランシーバとの特定のクロック
を制御して、フレーム２のセル１〜８０期間に書込みデ
ータストリームを提供すると共に、フレーム２のセル４
〜１１０期間に読出しデータストリームを提供する。こ
れらのデータストリームは、対応するスレーブの双方向
トランシーバ３２１とレジスタ３２２．３２３に対して
送受される。これにより、特定のスレーブユニット５４
Ｂによって規定される動作に基づき、スレーブのメモリ
またはデータソース／シンク３３０に対するデータ転送
が提供される。前記スレーブの動作はモニタされる。こ
のモニタはスレーブに対して送受転送されるデータのパ
リティ−などを含み、論理ブロック３３３によって行わ
れる。この論理ブロック３３３は、レジスタ３３４およ
びトランシーバ３３５を介して相互接続用バスにデータ
有効信号を提供する。この提供は相互接続用バスデータ
転送のクロック期間よりも１クロック期間遅れて行われ
る。前記データ有効信号は、トランシーバ３１３および
レジスタ３１４を介してバスマスタ５４Ａの制御論理ブ
ロック３０９に受は取られる。前記レジスタ３１４は、
前記した特定のセル期間中に相互接続用バスに送出され
る信号を捕捉するように適切にタイミングが取られる。

第１６図は、選択されたハードウエアスペース（ＨＷＳ
）レジスタへの送受転送を示す。この転送は第１６図の
構成図３５０の論理において提供される。

また第１６図は前記した第９図および第１０図の信号の
流れに対応する。単一の３２ビツトワードのデータ転送
は、バスマスタユニット５４Ａ内のハードウェアレジス
タ３６０　とスレーブ要素内のハードウェアレジスタ３
７０　との間のデータリード線７４を介して提供される
。または、レジスタ３６０の機能および構成に代えて他
のデータソースまたはデータシンクの形態を取ることも
できる。スレーブ内のハードウェアレジスタ３７０は、
特定のスレーブユニット機能またはタイプ、およびモニ
タ信号に応答可能である。さらに、ハードウェアレジス
タは、診断機能や初期化機能などシステムを初期化した
りデバイスを動作させたりする機能を有スる。ハードウ
ェアレジスタ３６０と相互接続用バスデータ経路７４と
の間の信号経路は、双方向トランシーバ３５２　とレジ
スタ３５３．３５４とによって提供される。相互接続用
バスからハードウェアレジスタ３６０への受信データは
、フレーム２のセル４のクロック信号によってレジスタ
３５４に格納される。データ経路７４は、双方向トラン
シーバ３７２とレジスタ３７３．３７４とを介してハー
ドウェアレジスタ３７０に接続される。ハードウェアス
ペースレジスタ３７０から相互接続用バスへ提供される
データは、フレーム２のセル３のクロック信号によって
レジスタ３７４に格納される。一方、相互接続用バスデ
ータ経路から受は取られるデータはフレーム２のセル１
のクロック信号によってレジスタ３７３に格納される。

前記ハードウェアスペースデータ転送は、アドレスおよ
びバイト選択信号によって提供される。これら信号は各
々有効な対応する信号経路６８および７２に提供される
が、これはフレーム１のフル４のクロック信号の受信に
より、対応するレジスタ３６３．３６４を介してＣＰＵ
３６２によって実行される。このようにして提供された
アドレス右よびバイト選択信号は、フレーム１のセル５
のクロック信号を受信すると、トランシーバ３７６およ
びレジスタ３７７を介して比較論理回路３８０に提供さ
れる。また比較論理回路３８０は、４ビツトのスロット
番号信号を受は取る。この信号は相互接続用バスバック
プレーンの各スロット位置６０に一意であり、相互接続
用バスバックブレーンに提供される論理ハードワイヤー
ドアドレスに基づき提供される。これについては第１７
図を参照して説明する。従って各スロットはそれぞれ一
意のスロット番号を有し、リード線６８上に提供サレる
ハードウェアスペースアドレス信号の特定の部分と順次
に比較され、ハードウェアスペースレジスタ３７０に対
して許可信号を発生し、レジスタ３８１およびオーブン
コレクタドライバ３８２を介して相互接続用バスＦＮＤ
信号およびＢＳＹ信号を発生する。前記ＦＮＤおよびＢ
ＳＹ信号はレジスタ３６５によって受信され、フレーム
２のセル１のクロック信号の受信に応じてＣＰＵ３６２
に受は取られる。さらに、ハードウェアスペースデータ
転送の制御はＷ／Ｒ信号によっても提供される。このＷ
／Ｒ信号は、一般にＣＰＵ３６２の制御下でハスマスタ
５４で発生され、レジスタ３６６およびトランシーバ３
６７を介して相互接続用バス制御信号経路７６の一部に
送られる。さらにＣＰ［Ｊ３６２は、レジスタ３６６お
よびトランシーバ３６７を介して、有効ＨｌｔｌＳ信号
とＡＤＲＶＡＬ信号とを提供する。これら信号はＷ／Ｒ
信号と共に、フレーム１のセル５のクロック信号の受信
に応じてトランシーバ３７８およびレジスタ３７９に受
信される。これら制御信号は制御Ｗ／Ｒ論理ブロック３
８５に受は取られる。この論理ブロック３８５はトラン
シーバ３７２とレジスタ３７３および３７４とハードウ
ェアスペースレジスタ３７０　とを制御する。

前記した相互接続用バスと相互接続用バスプロトコルと
インタフェースデバイスとの実現により本発明に基づく
高周波帯域幅データ転送が提供される。これは相互接続
用バスバックプレーン５２上の信号経路の特別の配置に
よって実現される。

この配置は本発明のバックプレーンの第１７図の破断図
５２Ａに示す通りである。この図において実質的に均一
な長さを有する時間的に等しいクロック信号経路は、各
々６４Ａ　、　６４Ｂ　、　６４Ｃ、６４Ｄ　。

６４Ｅ　、　６４Ｆ　、　６４Ｇ　、　６４Ｈ、６４Ｊ
で示されている。

これらクロック信号経路６４Ａ〜６４Ｊは実質的に同−
の長さ、すなわち同一の時間遅延特性を有している。こ
れらクロック信号経路は、全てのクロック信号が均一な
りロック信号遅延を提供するという要件を満たすため、
曲折したループなどの方法を採用している。特にスロッ
ト５に対応するコネクタが発生するクロック信号は、そ
のスロット５から出て経路６４Ｅをたどり再びスロット
５のコネクタに戻る。

データ信号リード線７４Ａ等の信号リード線は、相互接
続用バスバックプレーン５２Ａにおいて、両端において
も中間のいかなる箇所においても終端せずに延びる。該
信号リード線は、第１図に示した信号線の下部に実質的
に均一に平坦に設けられた導線４００と関連して、相互
接続用バス信号用の終端していない伝送線を形成してい
る。相互接続用バスバックプレーン５２Ａは一般に多層
回路板で構成される。この多層回路板は、一方の表面上
に信号経路を有する。これら信号経路はファイバーグラ
ス層４０２によって平坦な導電層４００または実質的に
平坦な導電領域から分離されている。それらの下にはさ
らに別のファイバーグラス層および導電層４０４がある
。導電面４００は必ずしも均一である必要はなく、介在
物なしに必要な接地面特性を提供し、その上に配置され
る信号経路の伝送線特性を生成することもできる。本発
明の一特徴に基づき、伝送線のような前記信号経路は、
実質的に７５オームの特性を示す。しかしながら、終端
されていないので、信号経路のいずれの端部においても
反射が生ずる。本発明の設計は前記反射を有効に利用し
、第１１図のトランシーバ１４７によってバスマスク内
で発生される信号を、対応するスレーブユニット内の対
応するトランシーバ１４７に送る。この時、終端されて
いないオープン回路である伝送線に生じる反射が、駆動
トランシーバの生成した信号レベルに加わる。これによ
り、所望の論理電圧レベルが受信側トランシーバ１４７
内に確立される。このため、本発明においては６０ｎｓ
のクロック信号が提供されるが、少なくとも１回の反射
を含めて相互接続用バス信号線を介して伝送される信号
の望ましい最悪整定時間は１２ｎＳ以下である。

バックプレーン５２上の相互接続用バス信号経路に関す
る規則をさらに詳細に説明する。

各相互接続用バス信号は、１インチ間隔で配置された９
個のＰＣＢスロットを有するバックブレーン上に存在す
る。各ＰＣＢスロットは２インチを超えない長さのトラ
ックを介して各信号を駆動する。

相互接続用バスの合計長さは最大で１２インチであり、
相互接続用バスは最大７個のスタブを有しており、各ス
タブの長さは２インチを超えない。

標準の相互接続用バストランシーバは、フェアチャイル
ド社製のＦＡＳＴデバイス７６Ｆ２４５である。各ボー
ドは特に本明細書において明記しない限り、単一の７４
Ｆ２４５素子のＢポートのみで各相互接続用バス信号を
駆動し受信する。

符号ｒＲＰ（Ｊ」を付した各線は、抵抗プルアップを有
し低レベルを示す。このためこれら各線は、各線が有効
であると見なされるセルにおいて駆動されていない場合
、信号を出現させない。各プルアップネットワークはク
ロックアービタボードに配置される。ＢＡＲＢ信号線は
専用線であり、スロット５を含む各スロットからバック
ブレーンを介してスロット５内のボードのクロックアー
ビタに接続される。これらＢＡＲＢ信号線は各端部にお
いて同一の抵抗プルアップネットワークを有する。各Ｂ
ＡＲＢ信号線はバス要求とバス許可とバス検査との各機
能の信号を搬送する。理論的には相互接続用バスは１５
ボードまでをサポートする。これは１５本のＢＡＲＢ信
号が理論的に定義されるからである。しかしながら、本
明細書に規定する電気的な実施形態は、９ボードのみを
使用許可する。これによって信号の電気的保全性を維持
する。これはＢＡＲＢ　（９：　ｌ）、Ｌのみが定義さ
れるからである。

スロット（ＳＬＯＴ）信号線はハードワイヤードボード
位置の指示（スロット番号）を与え、論理１に対しては
開回路として定義され、０ボルトの論理０に対しては閉
回路として定義される。

停止（ＨＡＬＴ）信号が発生されると、この信号は各モ
ジュールによって使用され、相互接続用バス上の全ての
トライステートドライバを使用禁止にする。これにより
、同一の仮想ページが２つの異なるページャモジュール
にマツプされた場合、相互接続用バスドライバが電気的
に損傷するの杢防止する。

クロック発生および分配ネットワークは第１１図に示す
通りである。クロックは、３０ｎｓの水晶発振器を７４
５１１２素子で２分割し、６個の７４ＡＳ８０４Ａゲー
トでバッファして得られる。これら６個のゲートは単一
のパッケージでありそれらの出力は共通である。前記ク
ロックは次にバックプレーンを介して全てのボードに分
配される。この時、各ボード上の受信素子までの経路の
長さは同一である。

前記クロックは３ステージの７４＾５８０４Ａゲートに
よってバッファされる。これらゲートの各々は多数の遅
延線（ＰＣＢ　）ラックの長さ）を駆動する。各ゲート
は５０ｐＦの負荷にできるだけ近い値を駆動する必要が
あるので、各ゲートにはキャパシタによって負荷が加え
られる。このキャパシタの値は前記ゲートとトラック負
荷とに依存する。極性反転クロックが必要な場合は、ス
テージ３において通常の７４＾８８０４＾の代わりに７
４ＡＳ８０８Ａを使用することによってそれを発生でき
る。この技術を使用する場合、設計者は、７４ＡＳ８０
８Ａが７４ＡＳ８０４Ａよりも大きなｌ、５ｎｓの最大
伝播遅延を有していること、および正のエツジクロック
に関する最悪スキューが一方向だけで１．５ｎｓ大きく
なるので負のエツジクロック方向では前記圧のエツジク
ロック方向におけるよりも最悪スキューが遅くなること
を考慮する必要がある。

このため第２図に示す相互接続用バスクロック信号は期
間が５Ｑｎｓであり、その負方向のエツジは各セルの境
界を規定する。各ボード上のクロック分配ネットワーク
は３つの反転ステージを含むので、ネットワークの出力
においては正方向のエツジがセルの境界を規定する。従
ってモルの中間のエツジは出力においては負方向であり
、同一のゲート出力における正方向のエツジに対して３
０±５ｎｓにおいて発生する。

３９オームの直列抵抗がクロック発生器ボードの各クロ
ック信号線においてソースゲートにできるだけ近接して
配置される。このため、なにも無いバックブレーンの場
合、空のボードスロットからの反射はクロック分配を妨
げない。これにより両クロックエツジは切換えスレッシ
ョルド領域において単調である。クロックエツジの立上
りおよび立下がり時間は、各ボードの受信ゲート入力に
おいてまたはそれ以降においていずれの点においても２
，５ｎｓより大きくならない。

各トラックは固有の（無負荷）インピーダンス７５オー
ムを有する。クロック発生器のクロック駆動ゲートの出
力は１つの共通の星形接続点において互いに接続される
。各出力から前記星形接続点までのトラック長さは最大
０．５インチであり０．１インチの範囲で互いに等しい
。前記星形接続点から各抵抗までのトラック長さは最大
０．５インチであり０．１インチの範囲で互いに等しい
。各抵抗からコネクタまでのトラック長さは最大２イン
チで０．１インチの範囲で互いに等しい。

バックプレーン上のトラック長さは最大５インチであり
０．１インチの範囲で互いに等しい。各ボード上のバッ
クブレーンコネクタから受信（状態Ａ）ゲート（１００
）までのトラックは、最大２インチであり最小１．５イ
ンチである。各ボード上には２ステージのＡゲートがあ
る。両方のゲートは単一のパッケージ内にあり、両ゲー
トともコネクタへのトラックに星形接続されている。こ
のため各ゲートからコネクタへのトラック長さは実質的
に同一である。

このため、単位クロック分配回路における遅延線の合計
長さは１８±３インチであって、これは３．３±０．５
５ｎＳの遅延を与える。

各線は終端されず１．端部に近接して最大２つまでの負
荷に対して最大８インチの長さであり、端部に近接して
４つまでの負荷に対して６インチの長さであり、いかな
る負荷も各トラックの端部から２インチ以上離れてはな
らない。負荷を星形接続してドライバから等距離となる
ようにすることもできる。この場合、星形接続点から各
負荷までのスタブ長さ（トラックの長さ）は２インチを
超えてはならない。各負荷についての単位クロツク分配
回路のく遅延）線の値は、その負荷からドライバまでの
距離として計算する必要がある。

前記規則は、全ボードにわたるクロック分配に適用され
る。すなわち、システムクロックを使用する全ての非相
互接続用バス論理と相互接続用バス論理自体とは前記ク
ロック分配構成を使用する。

前記規則は、ステージＢゲー）　（１１１）がボードの
中心に配置され、そこから「Ｂ」リード線が放射状に論
理出力されてボードの全ての部分にクロックを分配する
ように設計されている。

各ゲートは最大で４遅延線、８ゲート、６０ｐＰ（ゲー
ト入力、トラック、トリマキャパシタンスを含む）を駆
動できる。

クロックトライバとの連ながりにおいて、あるステージ
における各ゲートは同一パッケージ内のゲートによって
実現される。しかしながら、別個のステージにおける各
ゲートは、ステージごとの別個のパッケージ内になけれ
ばならない。このため、どのパッケージも非反転素子と
しては働かない。これは、共通モードノイズフィードバ
ックによる素子の自己発振を防止する。

クロック駆動ゲートを含むパッケージのゲートは他の信
号を扱わない。これにより共通モードノイズによるクロ
ックと他の信号との相互干渉を防止する。

ＶＬＳＩデバイスへの経路形成の規則は、使用するＶＬ
ＳＩデバイスの各タイプに応じて別個に計算する必要は
ない。

全ての使用されないゲートの入力はＯｖに接続しなけれ
ばならない。

トリミングキャパシタの必要値を計算するためには次の
式を使用しなければならない。

Ｃ＝５０−　Ｌ、　Ｃｏ　−Ｎ、　Ｃｇ　−Ｑ、　Ｃ。

Ｃ：キャパシタの値（ｐＦ） Ｌ：ゲートによって駆動されるトラックの合計長さ　（
インチ） Ｃｏ：２．６ｐＦ　（１インチ当りのトラックキャパシ
タンス） Ｎ：ゲートによって駆動されるゲート人力の総数 Ｃｇ：４ｐＦ（ゲート入力キャパシタンス）Ｑ：ゲート
からキャパシタまでのスタブ長さ（インチ） ここで、キャパシタは長さ３インチ上１インチのスタブ
を介してゲート出力に接続しなければならない。これは
、いくらかのインダクタンスによってゲートを保護する
ことにより共通モードノイズを緩和することを助ける。

相互接続用バスクロックから論理素子におけるクロック
までの計算上の合計遅延は１１．５５ｎｓ±１．８０Ｓ
である。クロックスキニーは、異なるボード上の２つの
ゲート制御クロックの正のエツジの到着時間における最
大差として定義される。これは相互接続用バスクロック
信号の同一の負のエツジの遷移の結果として発生する。

計算上の最悪クロックスキニーは５．５ｎｓである。他
の予測しえないシステム範囲の影響がクロックスキュー
をその計算最大値より大きくすることがある。このため
、さらに５０％を許容する。すなわち前記計算最大スキ
ニーに３ｎｓを加える。これにより有効最悪クロックス
キューは８，６ｎｓである。

相互接続用バスは１インチ間隔で配置された９ボードス
ロツトを有するバックブレーンを備え、９ボードまでが
そこに配置される。各ボードは１個の７４Ｆ２４５素子
を有し、この素子は２インチ以下のスタブを介して各相
互接続用バス信号を駆動し受信する。このため各端部に
１ボードを有すれば、相互接続用バスの合計長さは最大
１２インチであり７Ｘ２インチまでのスタブを有する。

全てのトラックの固有インピーダンスは７５オームであ
る。

これはコネクタと７４Ｆ２４５との容量負荷によって減
少する。

前記バスは終端されない。すなわち、電圧／電流波頭が
バスの端部に到達すると電圧の倍増が発生する。この特
性を利用することにより相互接続用バスの欠点を克服で
きる。すなわち、バスインピーダンスが低いため、ドラ
イバは十分に電流を同期することができず、単一の遷移
においてバスを高レベルから低レベルに十分に駆動でき
ないという欠点があるが、前記特性によりこれを克服で
きる。ここで、バスを整定するために多重反射が求めら
れる。最悪整定時間は１１．６ｎｓである。

相互１　続用バスは、バストランシーバをマスクおよび
スレーブユニットで共用し、相互接続用バスアドレス／
データ／制御の信号線に対し１スロツト当たり１つのみ
の接続を与える。例えば、ページャとハードウェアスペ
ース（ＨＷＳ）資源とを有するマスクボードにおいて、
アドレストランシーバとデータトランシーバと制御トラ
ンシーバとは共用される（共通使用される〉。ただし３
ペアまでの異なるレジスタを追加できる。例えば、第１
５図のトランシーバ２５２は、第１６図のマスタボード
上のトランシーバ３５２と物理的に同一である。

抵抗プルアップ（ＲＰＩＪ）を有する信号は次の要件を
有する。５ＤＶＡＬ信号は高レベルまたは低レベルへの
１セル内で整定しなければならない。従って５ＤＶＡＬ
信号は７４Ｆ２４５　（または７４Ｆ２４３）デバイス
によって駆動される。抵抗プルアップガ（実現されるの
で、格納モジュールが物理アドレスに対しての応答に失
敗した場合、その転送を開始させたマスクは自動的にデ
ータエラーを受は取る。これに、よりＤＶ倍信号７４３
３８オープンコレクタゲートによって駆動される。ＡＤ
ＲＶＡＬ信号およびＨＬＯ信号はアドレス信号に対して
同一のタイミングを有しているため、７４Ｆ２４５デバ
イスによって駆動される。前記両信号は抵抗プルアップ
を有し、与えられた相互接続用バスフレーム内において
バスがいずれのマスクによっても要求されない場合（従
って駆動されない場合）前記両信号が確実に否定される
ようになっている。ＦＮＤ信号およびＢＳＹ信号はその
定義によりシステム内の各ページャによって同時に駆動
される。従って前記両信号は出現状態にのみ駆動され、
非出現状態に駆動されてはならない。

従って前記両信号は７４３３８オーブンコレクタゲート
によって駆動される。ＢＡＲＢ線は１セル時間内に否定
状態を実行しなければならない。これはドライバが停止
した場合、バグ検査が次のセルにおいて偽のバス要求を
発生するのを防止するためである。ＢＡＲＢ線は他の信
号に対して一意のタイミングを有しているので、可能で
あればこれらをオープンコレクタゲートで駆動すること
により経済性を高めることができる。ＡＣＬＯＷ信号お
よびＤＣＬＯＩ！ｌ信号は、オーブンコレクタゲートに
よってＰＳＵマスタＩ１０ボード上に提供される。ＤＣ
電源が許容範囲内にない場合、前記信号を出現状態にし
ておくため（例えばＯｖにする）、前記オーブンコレク
タゲートと並列にリレーを使用してもよい。

第１１Ａ図は、オープンコレクタ抵抗プルアップ信号用
の基本トランシーバ回路を示す。ドライバは７４３３８
オーブンコレクタバツフアであり、レシーバは７４Ｆ７
４または７４Ｆ３７４のＤタイプである。負荷キャパシ
タンスは、Ｃ３７４人力について４ｐＦであり、３３８
出力について８ｐＦである。これらの組合せキャパシタ
ンスは１２ｐＦであり、これはＦ２４５のキャパシタン
スと同等である。−抵抗プルアップ（ＲＰＵ）ネットワ
ークはアービタボードに配置され、公称終端抵抗４９５
オームを３．６３ボルトに与える。

３３８の電流／電圧特性は、Ｆ２４５の電流／電圧特性
と似ているが、ダイオードフィードバックネットワーク
によって引き起こされる特別の緩衝はない。

しかしながら前記終端抵抗ネットワークの効果によって
、開始電圧は３．８ボルト以上には決してならない。前
記と同一のレジスタネットワークがＢＡＲＢ線の各端部
に配置される。これは、ＢＡＲＢ線に対する正味キャパ
シタンスが極めて少ないという事実と関連して、ドライ
バが停止された場合の必要な急速立上り時間を与えると
共に、オープンコレクタ駆動の使用を可能にする。

９スロツトの全てが負荷を有している単一ネットワーク
の場合、高レベルから低レベルへの遷移についての最悪
整定時間は１１，５ｎｓである。

低レベルから高レベルへの遷移については、Ｖ＝ＶＡ　
（ａ　−ｅｘｐ（−ｔ／ＣＲ）　）を使用して、４セル
中に到達する電圧は４セル＝２４０ｎｓで最小３．２ボ
ルトである。

ＢＡＲＢ線については２負荷のみしかなく、電気特性は
やや異なる。インピーダンスは高く、最小５６．９オー
ム（負荷状態）である。これはドライバから見れば、駆
動端末における終端器の４８９オーム（最小）と平行な
ので最小５０．９７オームの負荷インピーダンスとなる
。これをペルゲロン図に描くと、ドライバは最初の１動
作でその出力を安全な低レベルに引き下げ、正味１遅延
時間Ｔ内で整定することが分かる。最悪の場合のＴの値
は２．６５ｎｓである。低レベルから高レベルへの場合
、バスを荷電させるために使用可能な時間を知る必要が
ある。クロックからドライバのターンオフ点までの遅延
は４６．５Ｑｎｓであり、これは８．６０ｎｓのクロッ
クスキューを含む。このためバスを荷電させるために使
用可能な時間は１３．４０ｎｓである。これを前記した
式に代入して、最悪状態に対するＶ　＝　２．２２ボル
トが得られる。これは最低２２０ｍＶのノイズ抵抗を与
える。

一実施例における各ユニット上の信号バスは、一端に７
４Ｆ２４５＾ボートを有すると共に、（通常は）モジニ
ール当り７４Ｐ３７４の１出力と１人力とを有する。満
足な相互接続用バスタイミングを与えるため、ボードバ
ス遅延は、０〜５ｎｓの範囲に保ち、許可信号線の遅延
は０〜４ｎｓの範囲に保つ必要がある。これは次の規則
を導く。バスの最大トラック長さは８インチである。バ
スに対する最大接続性は、３個の７４Ｆ３７４出力と３
個の７４Ｆ３７４人力とである。すなわち７４Ｆ２４５
Ａポートを含めて最大３モジユールまたは最大４２９Ｆ
である。７４Ｆ２４５の出力許可線の最大トラック長さ
は６インチである。ドライバ当りの７４Ｆ２４５の許可
の最大数は６である。

〔発明の効果〕

以上説明したように本発明によれば、ユニット式高周波
帯域幅データバスとプロトコルとが提供され、それにハ
ードウェアモジュール要素を接続して用いることにより
、高いデータ帯域幅とデータ処理能力とを有すると共に
その能力がハードウェア拡張の影響を受けにくいデータ
処理システムが実現できる。

【図面の簡単な説明】

第１図は、相互接続用バスおよび該バスに収容されたシ
ステム素子の全体配置と、特定の形にグループ化されて
相互接続用バス上を転送される信号とを簡単に示す構成
図、 第２図は、本発明におけるデータ転送用の信号タイミン
グを示すタイミング図、 第３図〜第８図は、本発明の一実施例を示し、バスマス
クとスレーブとの間のデータ転送における各相互接続用
／’（大信号を示す一連のブロック図、第９図および第
１０図は、本発明の一実施例を示し、第３図〜第５図と
組み合せてハードウェアスペースデータ転送の手順を示
す信号フロー図、第１１図は、本発明の一実施例に基づ
くクロック発生回路と代表的なデバイスのクロック回路
とを示す構成図、 第１１Ａ図は、相互接続用バスからの信号転送に関係す
る他の素子回路および機能の代表的な論理素子を示す構
成図、 第１２図は、第３図および第４図に示した信号転送に関
連する論理素子を示す構成図、第１３図は、第５図のデ
ータ転送に関連する論理素子を示す構成図、 第１４図は、第６図のデータ転送に関連する論理素子素
子を示す構成図、 第１５図は、第７図および第８図に関連するデータ転送
を示す構成図、 第１６図は、第９図および第１０図のデータ転送に関連
する論理素子を示す構成図、そして第１７図は、相互接
続用バスバックブレーンの平面構成と特に時間的に等し
くした各クロック分配経路とを示す図、 である。 （符号の説明） ５１　・ＣＰＵ　。 ５２・・・相互接続用バスバックプレーン、５４・・・
マスタ／スレーブユニット、５６・・・ページャ、 ５８・・・クロック／アービタユニット、６０・・・コ
ネクタスロット、 ６２・・・アービトレーション信号等用専用経路、６４
・・・クロック信号用専用経路、 ６６．６８．７０・７２．７４・７６・・・共通経路、
９８・・・第１のフレーム、 ９９・・・第２のフレーム、 １００・・・クロック分配回路、 １０１・・・クロック発振器、 １０２・・・分周器、 １０３・・・クロックトライバ、 １２０・・・自走クロック受信回路、 １３６Ａ、　　１３６Ｂ・・・オープンコレクタ駆動回
路、１３７・・・受信信号レジスタ、 １３８・・・送信信号レジスタ、 １４０・・・制御信号復号回路、 １４５・・・タイミング状態マシン、 １４７・・・トランシーバ素子、 １５０・・・アービタ回路、 １６０・・・インタフェース回路、 １７０・・・アービタ論理素子、 ２１０・・・仮想／物理マツピングメモリ、３１０、３
３０．３６０・・・データソース／シンク。 体 体 手 続 補 正 害 （方式） 補正の対象 平成１年２月３日

Claims (1)

1. 【特許請求の範囲】 １、高周波帯域幅データ処理システムにおいて各々が信
   号転送手段を含むと共にインピーダンスを有する複数の
   デバイスを相互接続するためのシステム相互接続用バス
   であって、 アクセスを提供するための接続手段を有すると共に各々
   が特定のインピーダンスを有する複数の終端されていな
   い信号経路と、 前記複数のデバイスのうち少なくとも１つのデバイスに
   設けられ、前記信号経路の接続手段と前記信号転送手段
   とを接続する終端されていない区間信号経路とを具備し
   、 前記接続手段を有する複数の信号経路は、前記信号転送
   手段により供給される信号の変化に応答して前記信号経
   路の終端部において大きな信号反射を提供するように不
   完全に終端されていることを特徴とするシステム相互接
   続用バス。 ２、少なくとも１組の専用信号経路を含む好適な接続手
   段を有し、該１組の専用信号経路は該好適な接続手段か
   ら前記システム相互接続用バスに沿って他の接続手段へ
   延びることを特徴とする請求項１に記載のシステム相互
   接続用バス。 ３、前記専用信号経路は時間的に等しくされて実質的に
   均一な信号伝播を終始提供することを特徴とする請求項
   ２に記載のシステム相互接続用バス。 ４、前記好適な接続手段から当該好適な接続手段まで延
   びる専用経路をさらに備え、当該好適な接続手段におい
   て前記システム相互接続バスに接続されたデバイス内で
   使用される信号は、前記１組の専用経路を介して転送さ
   れる信号と時間的に等しくされて前記専用経路を搬送さ
   れることを特徴とする請求項３に記載のシステム相互接
   続用バス。 ５、前記好適な接続手段は前記終端されていない信号経
   路の中間点に配置されることを特徴とする請求項２〜４
   のいずれかに記載のシステム相互接続用バス。 ６、９個の接続手段を具備し、その中で前記好適な接続
   手段は５番目の接続手段であることを特徴とする請求項
   ５に記載のシステム相互接続用バス。 ７、前記専用経路はクロック信号経路とバスアービトレ
   ーション信号経路の少なくとも１つを有することを特徴
   とする請求項２〜６のいずれかに記載のシステム相互接
   続用バス。 ８、高周波帯域幅データ処理システムの共通バスに複数
   が各々取り外し自在に接続されるユニットであって、 前記共通バスからのフレーム時間間隔を規定するクロッ
   ク信号および同期信号に応答して前記ユニットで使用さ
   れるタイミング信号を提供するタイミング手段と、 前記共通バスからの物理的アドレス信号に応答する物理
   的アドレス手段と、 前記共通バスからの制御信号と前記タイミング信号とに
   応答してユニット制御信号を提供する制御手段と、 ２個の前記同期信号によって規定される期間内に、前記
   タイミング信号と前記ユニット制御信号とに基づき、一
   連のデータワードを前記共通バスに提供するデータ転送
   手段とを具備することを特徴とするユニット。 ９、前記一連のデータワードを提供するためにデータソ
   ース／シンク、メモリおよびハードウェアスペースレジ
   スタの１つをさらに含むことを特徴とする請求項８に記
   載のユニット。 １０、前記一連のデータワードは連続する一連のデータ
   ワードであることを特徴とする請求項８または９に記載
   のユニット。 １１、前記データ転送手段は一連の８個のデータワード
   を提供することを特徴とする請求項８〜１０のいずれか
   に記載のユニット。 １２、前記データワードの各個は複数のバイトからなる
   ことを特徴とする請求項８〜１１のいずれかに記載のユ
   ニット。 １３、システム相互接続用バスに相互接続された複数の
   デバイスを有する高周波帯域幅データ処理システムであ
   って、 同期信号を提供するタイミング手段、仮想アドレス信号
   を提供する仮想アドレス転送手段、および、データ転送
   手段を含む第１のデバイスと、前記同期信号に応答する
   タイミング手段、アドレス空間内で物理的アドレス信号
   に応答する物理的アドレス手段、および、データ転送手
   段を含む第２のデバイスと、 仮想アドレス信号を物理的アドレス信号に変換するため
   のページャ手段とを具備し、 前記システム相互接続用バスは前記第１のデバイスと前
   記第２のデバイスと前記ページャ手段とを相互に接続し
   、該ページャ手段は該システム相互接続用バス上で独立
   にかつ分離して配置されると共に該第１および第２のデ
   バイスから物理的に区別され、該ページャ手段によって
   前記仮想アドレスが前記アドレス空間内で物理的アドレ
   スに変換されている時に前記第１および第２のデバイス
   間でデータ転送が行われることを特徴とする高周波帯域
   幅データ処理システム。 １４、前記ページャ手段を複数個具備し、該ページャ手
   段の少なくとも２つの同時動作を検出するための手段を
   さらに含むことを特徴とする請求項１３に記載の高周波
   帯域幅データ処理システム。 １５、要求している第１のデバイスに対し前記システム
   相互接続用バスの制御を選択的に許可するためのアービ
   タ手段をさらに含むことを特徴とする請求項１３または
   １４に記載の高周波帯域幅データ処理システム。 １６、システム用クロックと前記同期信号を発生するた
   めのクロック手段をさらに含み、前記システム相互接続
   用バスは、時間を等しくした各クロック信号を前記第１
   のデバイスと前記第２のデバイスと前記ページャ手段と
   に提供するための複数のクロックデータ経路を含むこと
   を特徴とする請求項１３〜１５のいずれかに記載の高周
   波帯域幅データ処理システム。 １７、同期式データ転送方式であって、 クロック手段からシステム用クロック信号を提供するス
   テップと、 １２個のシステム用クロック信号のうち最初（０）のク
   ロック信号毎に前記クロック手段から同期信号を提供し
   、０から１１まで順次番号付けられた１２個のシステム
   用クロック信号からなるフレームを規定するステップと
   、 第１のフレームのクロック信号１の時に第１のデバイス
   からバス要求信号を提供するステップと、前記バス要求
   信号に応答して前記第１のフレームのクロック信号３の
   時にアービタ手段からバス許可信号を提供するステップ
   と、 前記バス許可信号に応答して前記第１のフレームのクロ
   ック信号５の時に前記第１のデバイスから仮想アドレス
   信号を提供するステップと、前記仮想アドレス信号に応
   答して前記第１のフレームに続く第２のフレームのクロ
   ック信号０の時にメモリマッピング手段から物理的アド
   レスを提供するステップと、 前記第２のフレームにおいて前記第１のデバイスと第２
   のデバイスの間でデータ転送を提供するステップとを具
   備することを特徴とする同期式データ転送方法。 １８、前記データ転送を提供するステップは、クロック
   信号１から８までを通して前記第１のデバイスから前記
   第２のデバイスにデータを転送するステップを含むこと
   を特徴とする請求項１７に記載の方法。 １９、前記データ転送を提供するステップは、クロック
   信号４から１１までを通して前記第２のデバイスから前
   記第１のデバイスにデータを転送するステップを含むこ
   とを特徴とする請求項１７に記載の方法。 ２０、前記第１のフレームのクロック信号５の時にアド
   レス有効信号、読出し／書込み信号、スーパバイザ／ユ
   ーザ信号、および保持信号の少なくとも１つを提供する
   ステップをさらに含むことを特徴とする請求項１７〜１
   ９のいずれかに記載の方法。 ２１、前記第２のフレームのクロック信号０の時に物理
   的アドレス有効信号、読出し／書込み信号、発見信号、
   ビジー信号、アクセス保護信号、およびバグ検査信号の
   少なくとも１つを提供するステップをさらに含むことを
   特徴とする請求項１７〜２０のいずれかに記載の方法。 ２２、前記第１のデバイスおよび第２のデバイス間のデ
   ータ転送に応答してデータ有効信号を提供するステップ
   をさらに含むことを特徴とする請求項１７〜２１のいず
   れかに記載の方法。 ２３、同期式データ転送方法であって、 クロック手段からシステム用クロック信号を提供するス
   テップと、 １２個のシステム用クロック信号のうち最初（０）のク
   ロック信号毎に前記クロック手段から同期信号を提供し
   、０から１１まで順次番号付けられた１２個のシステム
   用クロック信号からなるフレームを規定するステップと
   、 第１のフレームのクロック信号１の時に第１のデバイス
   からバス要求信号を提供するステップと、前記バス要求
   信号に応答して前記第１のフレームのクロック信号３の
   時にアービタ手段からバス許可信号を提供するステップ
   と、 前記第１のフレームのクロック信号５の時に前記第１の
   デバイスからハードウエアスペータ信号とアドレス信号
   とを提供するステップと、 前記第１のフレームに続く第２のフレームの時に前記第
   １のデバイスと第２のデバイスとの間でデータ転送を提
   供するステップとを具備することを特徴とする同期式デ
   ータ転送方法。 ２４、前記データ転送を提供するステップは、クロック
   信号０の時に前記第１のデバイスから前記第２のデバイ
   スにデータを転送するステップを含むことを特徴とする
   請求項２３に記載の方法。 ２５、前記データ転送を提供するステップは、クロック
   信号３の時に前記第２のデバイスから前記第１のデバイ
   スにデータを転送するステップを含むことを特徴とする
   請求項２３または２４に記載の方法。