JP3755338B2 - 無反射分岐バスシステム - Google Patents
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Description
【発明の属する技術分野】
本発明は情報処理装置においてマルチプロセッサやメモリ等の素子間(例えばCMOS等により構成されたデジタル回路間又はその機能ブロック間)での信号伝送のための技術に関し、特に、複数のLSIが同一の伝送線に接続され、LSI間でデータ転送を行うバス伝送の高速化技術に関するものである。
【0002】
【従来の技術】
マルチプロセッサ装置のように多数のノード間を高速にデータを転送するためのバス方式としてJEDEC(JointElectron Device Engineering Council)標準のSSTL(Stub Series terminated Transceiver Logic)(EIA/JESD8-8)インターフースが有る。このインタフェースは図2のように、受信用のレシーバ21〜25とデータ送信用のドライバ11〜21を有する入出力インタフェースを内蔵するLSI間のデータ送受信に用いられるバス配線で、データバス配線(メインライン)3の両端を終端抵抗Rttで整合終端させることで両端での反射を無くし、かつ、メインライン3とインタフェース回路を接続するスタブライン61〜65上にマッチング抵抗31〜35が配置されている。このマッチング抵抗31〜35はドライバ11〜15の一つがデータを出力する場合、これに接続しているスタブとメインライン3との間のインピーダンス不整合による反射波を抑える働きをする。
【0003】
【発明が解決しようとする課題】
しかしながら図2のSSTLインタフェースではメインライン3上を伝搬する信号波形にインパーダンスの不整合に起因する反射波が生じ高速動作の妨げとなっていた。すなわち、例えば図2でドライバ11からレシーバ25にデータ伝送する場合、ドライバ11からの信号波形はスタブ61とマッチング抵抗31を介し、メインライン3に到達する。一般的にマッチング抵抗31の抵抗値はスタブ61の特性インピーダンスZoとメインライン3の特性インピーダンスZo’から(数1)のように決められる。
【0004】
【数1】
Rm=Zo−Zo’/2…(1)
ここで、Rmはマッチング抵抗3である。(数1)はスタブ側からメインラインを見た場合の整合終端条件である。たとえば、メインライン3の特性インピーダンスZo’とスタブ61の特性インピーダンスZoがそれぞれ50Ωの場合Rm=25Ω=50−50/2となる。
【0005】
他方、メインライン3に到達した、ドライバ11からの信号波形は左右に伝搬し、左に進行する波形は終端抵抗Rttで終端され反射波はない。しかし、右側に進行する信号は分岐点52〜55を通過する。この点52での反射係数Γは、(数2)の通りとなる。
【0006】
【数2】
Γ=(Z1−Zo)/(Z1+Zo)…(2)
ここで、Z1はメインライン3とマッチング抵抗32を介したスタブ62の合成インピーダンスであり、(数3)の通りになる。
【0007】
【数3】
Z1=(Zo’(Rm+Zo))/(Zo’+Rm+Zo)=30Ω…(3)
よって点52での反射係数Γ=0.25となり、25%反射することが分かる。
【0008】
すなわち、ドライバ11からのデータはメインライン3上の分岐点を1つ通過する毎に25%反射波が重畳されることになる。この反射波はスタブ61〜65の往復伝搬遅延時間生じるので高速伝送のための低ノイズ化にはスタブ線路長の制限があった。すなわち、装置構造に大きな制約を課していた。
【0009】
本発明の第一の目的はこの分岐点でのインピーダンスの乱れを少なくすることで反射波によるノイズを低減することにある。これにより、SSTLに比べて更なる高速動作を提供する事が出来るようになる。
【0010】
本発明の第2の目的はLSIからメインラインの分岐点までのスタブライン長制限を緩めることにある。これにより、SSTLより装置の構造に大きな自由度を与えることが出来る。
【0011】
本発明の第3の目的は、高速バスに必要な終端抵抗をLSIに内蔵することでこれを無くし、実装の面積を低減することにある。
【0012】
【課題を解決するための手段】
LSIのインタフェース回路を終端抵抗内蔵としこのインタフェース部でのスタブ配線を伝搬する信号の反射波を無くす。またメインライン上で3方向に分岐している点に可変抵抗素子を直列に入れる。線路の特性インピーダンスZoに合わせ、LSIがデータを受信する或いは送受信しない場合、該LSIが接続されているスタブ線に繋がった可変抵抗器を該線路の特性インピーダンスZoの1/3に合わせる。LSIがドライブする場合、該LSIが接続されているスタブ線に繋がった可変抵抗器を5Ω以下程度の低抵抗に、分岐する他の2線路に接続されている可変抵抗をメインライン側を低抵抗に、他方の抵抗を該線路の特性インピーダンスZoに合わせる。
【0013】
このように構成することで、LSIがデータを受信する或いは送受信しない場合、該LSIが接続されているスタブ線に繋がった可変抵抗器を該線路の特性インピーダンスの1/3に合っているので、この分岐点ではどの配線からも完全整合終端しているように作用する。このため、分岐点で無反射となっているのでノイズが無くデータ転送が行える。
【0014】
また、LSIがドライブする場合、該LSIが接続されているスタブ線に繋がった可変抵抗器を1Ω程度の低抵抗に、分岐する他の2線路に接続されている可変抵抗をメインライン側を低抵抗に、他方の抵抗を該線路の特性インピーダンスに合っているので、ドライバからメインラインへのデータ伝搬は約80%伝搬し、これが更に他方の可変抵抗器に伝搬する場合、無反射で約40%伝搬するように作用するので信号レベルが充分な大きさで伝搬することができる。
【0015】
【発明の実施の形態】
第1の実施例を図1を用いて説明する。
図中5つのLSIa〜eは配線と可変抵抗器を介して相互に接続されデータを送受信する。1、2は可変抵抗器である。LSIaと可変抵抗器1は配線Taで、LSIbと可変抵抗器1は配線Tbで、LSIcと可変抵抗器2は配線Tcで、LSIdと可変抵抗器2は配線Tdで接続され、LSIeは配線Te1,Te2で可変抵抗器1、2に接続されている。
【0016】
配線da〜ddは可変抵抗器1、2を制御するための制御信号配線である。
LSIa〜eには図1には記載していないデータ送受信用ドライバとレシーバからなるインタフェースを持っている。図1の配線はこれらのインタフェース間の接続を示したもので、アドレスやデータのビット幅分同等な相互接続バスがある。
【0017】
次に図3を用いて可変抵抗器1、2の構成を示す。
可変抵抗器1aは信号入出力端子にa〜cを持ち、端子a〜c間をY字型に可変抵抗ra〜rcが接続されている。この可変抵抗ra〜rcは制御回路50により抵抗値を制御される。この抵抗制御回路50は端子d1,d2を介して行われる。
【0018】
この可変抵抗器1aの端子a〜cは図1の可変抵抗器1では、端子aが配線Taに、端子bが配線Tbに端子cが配線Te1に接続されている。端子d1は配線da、端子d2は配線dbに接続されている。
【0019】
同様に可変抵抗器2の端子a〜cでは、端子aが配線Tcに、端子bが配線Tdに、端子cが配線Te2に接続されている。端子d1は配線dc、端子d2は配線ddに接続されている。
【0020】
可変抵抗値ra〜rcの値は制御信号d1,d2により図4で示したように変化する。この図ではd1,d2は正論理で表現されており、Hで制御信号ONを意味するものとする。
【0021】
ここで、roは図1の配線Ta,Tb,Te1が同じ特性インピーダンスZoを持つ場合、このZoの1/3である。また、rhは該特性インピーダンスZoであり、rlは5Ω以下の低抵抗値である。
【0022】
制御信号d1、d2ともにL或いはHの場合、抵抗ra〜rcは接続されている配線の特性インピーダンスの1/3であるので、一種のパワースプリッタとなっている。この場合の配線から見た反射係数Γ1を計算すると反射係数Γ1は”0”となる。電圧等価係数T1は”1/2”である。
【0023】
反射係数Γ1=0となる理由は、インピーダンスZoの配線Ta、Tb,Tcが抵抗ra,rb,rcに接続されているとして、配線Taからみたインピーダンスは、1/3・Zoの直列抵抗raと、並列接続された1/3・Zoの抵抗rb,rcを介した特性インピーダンスZoの配線Tb,Tcが直列接続されているので1/3・Zo+1/2(1/3・Zo+Zo)=Zoとなり、配線Taの特性インピーダンスZoと同じになるため結果としてΓ1=”0”となる。
【0024】
等価係数T1=1/2となる理由は、以下の通り。抵抗ra〜rcが接続している1点を合流点と呼ぶことにすると、スタブ配線Taから伝搬してきた電圧波形はこの合流点の電圧では、1/3・Zoの抵抗による分圧で入射電圧の2/3となる。
【0025】
また、配線Tbの透過電圧を求めるため、合流点の電圧から線路Tbの電圧比を求めると、直列接続された抵抗rb=1/3・Zoと線路TbのインピーダンスZoの分圧比であるから3/4=(Zo/(1/3+1)Zo)となり、合流点の電圧比2/3との積になるので、結果として透過電圧係数は1/2(=2/3・3/4)となる。
【0026】
このように反射係数Γ1が0になるため、制御信号d1,d2が同じ場合、可変抵抗器1aはパワースプリッタとして機能し、それぞれに接続した配線に対し、無反射で分岐接続する。
【0027】
次に、制御信号d1,d2のどちらかが入力した場合、抵抗ra〜rcは端子a〜cからの信号の流れを変えるように抵抗ra〜rcを制御する。d1がHになった場合、抵抗ra、rcは低抵抗rlになり、抵抗rbはrhとなる。このため、端子aから端子cへのインピーダンスは低抵抗(2rl)で接続されることになる。他方端子aから端子bへの接続は高い抵抗(rl+rh)で接続されることになる。
【0028】
この場合の配線Taから見た反射係数Γ2と配線Tbに透過した透過係数T2を計算しておく。
【0029】
抵抗ra〜rcの合流点から配線Tb、Tcの合成抵抗をr0とすると、
【0030】
【数4】
r0=(rl+Zo)//(Zo+rh)…(4)
ここで、記号”//”は並列接続合成抵抗の演算子でa//b=(ab)/(a+b)と定義される。このため、配線Taから見た反射係数Γ2は、以下の通りとなる。
【0031】
【数5】
Γ2=(rl + r0 - Zo)/(rl + r0 + Zo)=(2 rh rl + rl^2 + 2 rl Zo - Zo^2)/((rl + Zo) (2 rh + rl + 3 Zo))…(5)
ここで、rh=Zoを代入し、Zo>>rlで整理すると、以下の通りになる。
【0032】
【数6】
Γ2 〜 −(Zo−4rl)/(5Zo+6rl)…(6)
rl=0なら、反射係数Γ2=−0.2となる。
【0033】
同様に透過係数T2は、以下の通りになる。
【0034】
【数7】
T2=(Zo (rl + Zo))/(2 rh rl + rl^2 + rh Zo + 3 rl Zo + Zo^2)…(7)
ここで、rh=Zoを代入し、Zo>>rlで整理すると、以下の通りとなる。
【0035】
【数8】
T2=(Zo (rl + Zo))/(rl^2 + 5 rl Zo + 2 Zo^2)−(rl + Zo)/(5 rl + 2 Zo)…(8)
rl=0の場合、T2=1/2となり、T1に等しくなることが分かる。
【0036】
また、線路Tcに伝搬する透過電圧係数T3は、
透過電圧係数T3=(1+Γ2)(Zo / (Zo + rl))…(9)
となり、rl=0ならばT3="0.8”となる。
【0037】
すなわち、端子d1,d2のどちらかにHが入力されると、それに応じて抵抗ra〜rcの抵抗が制御され端子d1にHが入力されると端子a−端子c間が低抵抗で接続され、端子aから端子bへの透過係数T2がほぼ1/2、T3が0.8となる。逆に端子d2にHが入力されると端子b−端子c間が低抵抗で接続され、端子bから端子aへの透過係数T2がほぼ1/2、等価係数T3が0.8となる。
【0038】
このように構成することで、可変抵抗器1aは制御信号d1,d2により信号伝搬の方向を低反射係数で制御することが出来る。また、抵抗ra〜rcの接続方法はY字型だけでなくΔ型であっても基本的に同じ機能を実現できる。
【0039】
次に図5を用いて図1中のLSIa〜dに内蔵しているインタフェースの回路を説明する。
【0040】
図5(a)において、11は出力イネーブル(OE-N)付のドライバであり、OE_Nがアサートされた場合に、data端子のデータを出力する。21はレシーバでVref端子の電圧とI/OPADの電圧とを比較するコンパレータであり、この比較結果をLSI内部のコア論理に出力する。
【0041】
ここで、ドライバ11とレシーバ21はI/OPADで接続されており、ここには記載されていないLSIパッケージを介して外部配線に接続されている。
【0042】
ドライバ11はドライバが接続された配線のインピーダンスZoに調整可能であるが、ドライブ時も出力イネーブル(OE_N)がネゲートされたときもI/O PADからみて出力インピーダンスは一定である。すなわち、ドライバ11の出力インピーダンスは調整可能であり、出力インピーダンスが一定のまま出力電圧が変化することにより信号を出力する。 ここで、ドライバ11に接続される配線のインピーダンスは便宜上50[Ω]であり、出力インピーダンスは50[Ω]に設定されている。このため、ドライバへの波形は無反射となりノイズが低減する。
【0043】
更に、このドライバ11を図5(b)を用いて説明する。図5(b)はドライバの図5(a)の等価回路を更に詳細に記述した回路図である。
【0044】
11−hはI/O PADと電源Vccに接続されたMOSトランジスタで構成され、図では可変抵抗器で示している。 11−lはI/O PADとグランドに接続されたMOSトランジスタで構成され、図5(b)では可変抵抗器で示している。 これらの可変抵抗器11−h,11−lはdata信号とOE_N信号で制御されている。
【0045】
data信号とOE_N信号で制御された可変抵抗11−hと11−lの抵抗値(Rhi,Rlo)とI/O PADの電圧(Vio)を図6に示す。
【0046】
data=0,OE_N=0の場合ドライバからLが出力されるが、ドライバの出力インピーダンスはRloの50[Ω]であり、出力電圧Vio=0[V]となる。 data=0,OE_N=1の場合、ドライバからの出力は切れるが、ドライバの出力インピーダンスはRlo=100[Ω]とRhi=100[Ω]の並列接続の50[Ω]となり、出力電圧VioはVcc=1.0[V]の場合、0.5[V]となる。 更に、data=1,OE_N=0の場合ドライバからHが出力されるが、ドライバの出力インピーダンスはRhiの50[Ω]であり、出力電圧Vio=1.0[V]となる。 data=1,OE_N=1の場合、ドライバからの出力は切れるが、ドライバの出力インピーダンスはRlo=100[Ω]とRhi=100[Ω]の並列接続の50[Ω]となり、出力電圧VioはVcc=1.0[V]の場合、0.5[V]となる。
【0047】
このようにして、data,OE_Nが何れの状態にあっても出力インピーダンスは常に50[Ω]となっている。そして、出力電圧Vioは、dataの状態により、Vio(H)=1.0、Vio(L)=0[V]であり、出力しない場合、Vio=0.5[V]となっている。
【0048】
このように構成することにより、I/Oインタフェースはドライバがどのような状態でもインピーダンスが設定された50[Ω]となっており、ドライバ11に接続された配線のインピーダンスと等しいためI/Oインタフェースでの反射はほとんどなく、波形歪みが少ないデータ転送を提供することが出来る。また、図5(c)は図1のLSIeの等価モデルである。
【0049】
ドライバはOE_Nがネゲートされているときハイインピーダンスとなる。また、OE_Nがアサートされているとき出力インピーダンスはRs=Zo/2で無負荷時Vcc−グランド間の電圧である1.0[V]の振幅をドライブする。50[Ω]の伝送線路が2本接続されている場合は信号振幅はVcc−グランド間の電圧の半分の0.5[V]となる。
【0050】
次に、図3の可変抵抗器1aと、図5のインタフェースを図1のバス配線に用いた場合の波形を図8〜図11、13〜15に示す。これらの図はSPICE(Simulation Program with Integrated Circuit Emphasis)と呼ばれる回路シミュレーションの結果であり、シミュレーション回路を図7に示した。
【0051】
図6において、点線で囲ったa〜dはインタフェース回路の等価回路であり、それぞれ抵抗Rra〜Rrdと静電容量Cioが並列に接続されている。図7においてはドライバはインタフェースaであり、抵抗Rraがノードdatainにおいてパルス電源に接続されている。そのほかのインタフェースb〜dは信号をドライブしておらず信号受信の状態の等価回路である。すなわち、インタフェースは電源Vttに接続されインタフェースが持つインピーダンスがRrb〜Rrd=Zoである回路の等価回路である。
【0052】
配線はそれぞれTa〜Tdで示した伝送線路モデルである。可変抵抗器1、2はY字型接続されている3つの抵抗Ra,Rb,Re1とRc,Rd,Re2が等価回路である。
【0053】
可変抵抗1、2間を接続する配線の等価回路はTe1,Te2で示された伝送線路モデルである。
【0054】
また、図1のLSIeに対応するモデルは伝送線路Te1、Te2の間に有る静電容量CioとRreである。これは図1のLSIeのインタフェースがLSIa〜LSIdのインタフェースとは異なりインピーダンスがHiZで有ることを模擬している。
【0055】
各LSIa〜eのピンに対応したノードはa1〜e1で記した。
【0056】
また、各素子のインピーダンスは以下の通りであり、可変抵抗器1にはドライバaから制御信号が出力され図4のd1がHになった状態である。また、可変抵抗器2は制御信号がd1,d2とも入力されていない状態である。
【0057】
伝送線路Ta〜Td,Te1,Te2のインピーダンスZo=50[Ω]
インタフェースa〜dのインピーダンスRra〜Rrd=50[Ω]
インタフェースeのインピーダンスRre=1K[Ω]
可変抵抗器のインピーダンス Ra=Re1=0[Ω]
可変抵抗器のインピーダンス Rb=50[Ω]
可変抵抗器のインピーダンス Rc=Rd=Re2=50/3[Ω]
また、伝送線路の長さはTa〜rd=50[mm]、Te1,Te2=100[mm]である。また、インタフェースa〜eの静電容量Cioは全て2pFであり、ドライバの立上り、立ち下がり時間は0.5[ns]である。
【0058】
図8は図7の回路のシミュレーション波形である。横軸は[秒]を単位とする時間で、縦軸は電圧[V]と電流[A]の大きさを表している。
【0059】
図中凡例にあるように、実線はdatainのドライブ波形である。0V−1V振幅のパルス幅2nsのパルスで、データ転送速度は500[MT/s](Mega Transaction per Second)である。破線はa1での、点線はb1での、細かい点線はc1での、1点鎖線はd1での、太い1点鎖線はe1での、電圧波形である。
【0060】
各レシーブ点b1〜e1での波形は極めてなめらかな、矩形波であることが分かる。また、ドライブ点a1の波形は、立上り、立下がりでドライバのインピーダンスRra=50[Ω]伝送線路TaのインピーダンスZo=50[Ω]との分圧比の0.5[V]である。しかし、可変抵抗1の20%のインピーダンスミスマッチにより進行波の20%がドライバ側に戻ってきており、この反射波が0.1[V]=0.5[V]x0.2であるので、結果として約0.1[V]のオーバーシュートとなっている。しかし、この20%の反射波はドライバも伝送線路Taと整合終端しているので再反射されることはない。ただし、立上り時間だけインタフェースaの持つ静電容量Cioにより再反射される。この静電容量のインピーダンスZcはj*ω*Cioであり、ここでjは−1の平方根であり、ωは各周波数である。立上り時間が今、0.5[ns]であるので、ω=2π/trであるので抵抗50[Ω]と並列接続された静電容量による反射係数を計算するとΓ=−0.1−j0.3となる。反射係数Γは小さな位相遅れだけであり、波形に大きな乱れは生じさせない。
【0061】
また、インタフェースb〜eのピン位置b1〜e1での電圧波形はドライバの電圧波形の1/2程度で、終端電圧0.5[V]に対して±0.2[V]になっている。ノードe1で振幅0.4[V]となっているのはドライバaからの進行波が可変抵抗器1を通過後も、これが図4のように制御されるので低抵抗で接続され伝搬係数T3=0.8すなわち0.4[V]で伝搬する。また、Rreが1K[Ω]でここでのインピーダンスの乱れが少ない。
【0062】
この±0.2[V]の振幅はC−MOSのゲートアレーなどに用いられる差動回路では充分に弁別できる大きさである。また、遅延時間がb1〜e1で生じておるがこれはドライバからの配線長差に起因するものである。
【0063】
この様にしてドライバaからの波形は受信点b1〜e1においてドライブ波形のa1に対して約半分の大きさで歪みが少なく高速に伝送できることがわかった。
【0064】
バスが高速化されデータ伝搬時間がデータパルス幅と同程度以上になると、データの干渉いわゆる符号間干渉が生じる。これを調べるために、datainのパルスを疑似ランダム化して同様のシミュレーションを行った波形を図9〜10に示す。
【0065】
図9はドライブ点a1での波形で繰り返しを重ねて表示したいわゆるアイパターン(eye pattern)である。図10はb1でのアイパターン、図11はe1でのアイパターンである。図10も図11もノイズが乗っているのが50[mV]以下と極めて小さく、また、立上りと立ち下がりの交差点はほとんど変化が無いので符号間干渉によるjitterが極めて少ないことが分かる。このため、500MT/sでは問題なくデータ転送できるといえる。
【0066】
図7はLSIaドライブであるが対称性からLSIb〜dドライブでも同じ波形となることが分かる。ただし、可変抵抗器1、2はドライバの位置により図4に従うように遷移するものとする。
【0067】
次にLSIeドライブについてシミュレーションを行った。図12はその等価回路である。図7と異なるのはインタフェースaがレシーバでありRra=50[Ω]がVccに接続されていること、インタフェースeがRreを介してパルス電源が接続されていることである。このパルス電源は図7のインタフェースa内のそれと接続点以外同じ波形を出力する。インタフェースeの出力インピーダンスRreは線路Te1,Te2の特性インピーダンスZoの半分の25[Ω]である。これは配線が2本が並列接続されているためインタフェースeからの見かけの線路のインピーダンスが半分になっているためである。また、可変抵抗器1、2内の抵抗は全てZo/3である。
【0068】
このインタフェースeドライブのシミュレーション波形は図13である。datainの波形は実線で示されており0−1[V]の500MT/sのパルスであり、ノードe1での波形は一点鎖線で示された0.5[V]振幅の波形であり、ノードa1〜d1ではインタフェースeからの配線長が等しいため重なって表示されており、0.5[V]を中心に振幅±0.125[V]の矩形波で非常にノイズが小さいことが分かる。これは、可変抵抗器1、2とそれに接続されている伝送線路Ta〜Tdがそれぞれ伝送線路Te1,Te2からみて完全整合終端されているためである。
【0069】
図14と図15にノードe1、ノードa1のアイパターンを示す。図9〜図11に比べて更に低ノイズ、低jitterであることが分かる。このため、インタフェースeドライブにおいても低ノイズで高速データ転送を行うことができることがわかる。
【0070】
このようにバスを構成することによりLSIa〜eのいずれがドライバになっても低ノイズで高速にデータ転送することができることが分かった。これにより、本発明を用いた高速データ転送を内蔵する装置を提供できる。
【0071】
更に動作原理から可変抵抗器1、2とLSIa〜dまでの配線は1対1配線であり無損失で近似できる長さで特性インピーダンスが一定ならば長さの制限が無く波形は低歪みのまま伝送できることがわかる。このことにより、スタブ配線である図1の配線Ta〜tdの配線長制限が基本的にない。すなわち、長さの制約がないので構造設計に自由度を持たせられるという効果がある。
【0072】
また、このように構成することで配線に終端抵抗が不要となり実装面積を削減することができるという効果がある。
【0073】
次に第2の実施例である無反射整合終端を実現する定インピーダンス・インタフェースを図16を用いて説明する。このインタフェースは図6で記載の出力インピーダンスと出力電圧VioをC−MOSで実現したものである。
【0074】
点線で囲った11はドライバ部で、data端子とデータ出力制御端子(OE_N)により出力インピーダンスが変化する。21はレシーバでドライバ11とI/Opadを共用しており、I/Opadを通じて入力された受信信号を基準電圧Vrefと比較することでデータのH,Lを検出する。
【0075】
ドライバ11はP−MOSとN−MOSがそれぞれ並列接続されたpush−pull型のトーテンポールである。P−MOSは電源VccとI/Opadに接続され、N−MOSはグランドとI/Opadに接続されている。それぞれのゲート電圧は51、52で示されたドライバインピーダンス制御回路に接続されて制御されている。なお、図6の機能を実現するためVccの電位は1.0[V]であるが、本来任意であり、選択するデバイスや給電システムの使用可能電源あるいはレシーバの感度から決まる電圧であり、1.0[V]以上であっても1.0[V]以下であっても良い。
【0076】
インピーダンス制御回路51、52はdata、OE_NによりP−MOS、N−MOSのゲート電圧を制御しドライバ11の出力インピーダンスと出力電圧を制御する。この制御回路の一例を図17を用いて説明する。
【0077】
図17においてドライバの出力段は幅(W)の等しい2つのN−MOSトランジスタとP−MOSトランジスタがペアとなり、この幅Wの2倍、4倍、8倍の幅を持つP−MOS,N−MOSトランジスタがそれぞれ並列接続されている。
【0078】
51−aはH側のP−MOSトランジスタのインピーダンスを設定するためのレジスタであり、w,2w,4w,8wのトランジスタを2つあるうち1つづつ複数組み合わせて選択することによりインピーダンスを制御することができる。すなわち、選択の組合せはwのトランジスタのインピーダンスを単位として1/15まで離散的に制御可能である。同様に52−aはL側のN−MOSトランジスタのインピーダンスを設定するためのレジスタであり、w,2w,4w,8wのトランジスタを2つあるうち1つづつ複数組み合わせて選択することによりインピーダンスを制御することができる。今、レジスタ51−a,52−aの設定値はインタフェースが接続されている伝送線路の特性インピーダンスZo=50[Ω]の倍の100[Ω]に設定されている。
【0079】
このレジスタ51−a,52−aの設定信号とdata、OE_Nの信号を入力とするAND,NAND回路により図17に示されるような配線によりそれぞれのP−MOS,N−MOSトランジスタは制御され、図6で示されたインピーダンスと出力電圧を実現している。
【0080】
例えば、dataがHでOE_NがLの場合、N−MOSは全て切れる状態となり、また、P−MOSはインピーダンス制御回路51−aで選択されたトランジスタの組合せの倍のトランジスタがOnすることになる。すなわち100[Ω]に設定されているP−MOSトランジスタのゲート幅が倍になりインピーダンスは半分の50[Ω]となる。そしてI/Opad出力電圧は無負荷時Vcc=1.0[V]になる。また、50[Ω]の特性インピーダンスを持つ配線が接続されている場合は、抵抗分圧比の1/2の0.5[V]が出力される。
【0081】
更にOE_NがHの場合、すなわち出力が切れる場合はP−MOSはインピーダンス制御回路51−aで選択されたトランジスタの組合せのトランジスタがOnすることになる。すなわちP−MOSのインピーダンスの合計は100[Ω]である。N−MOSもインピーダンス制御回路51−bで選択されたトランジスタの組合せのトランジスタがOnすることになる。すなわちN−MOSのインピーダンスの合計は100[Ω]である。これにより出力インピーダンスは半分の50[Ω]となり、出力電圧はVcc−グランド間の半分の0.5[V]となる。
【0082】
このように構成することにより図6の出力インピーダンスと出力電圧をC−MOSトランジスタのみで実現することができ、LSIに搭載することが簡単にできる。これはまた、図7の等価回路を持つインタフェースを実現した回路となっている。
【0083】
次に図18を用いてインピーダンス調整回路の実現方法を説明する。これはLSIの外部に精度の高い抵抗Rargを設けて、この抵抗RargをVccとI/Opadに接続し、図17のドライバと同じ種類のセルをこのI/Opadに接続する。このI/Opadには更に21のコンパレータ型レシーバが接続されており電圧Vrefと比較結果をインピーダンス調整回路53に伝える。Rarg=100[Ω]に選びVcc=1.0[V]に選べばインピーダンス調整回路53はN−MOSトランジスタの幅を選択的に変えることでRargとドライバ11の分圧比に応じた電圧がVrefに対して大きいか小さいかをモニターできる。インピーダンス調整回路53はドライバ11のN−MOSトランジスタを幅wが最小幅から順に大きくなるようにOnすることでインピーダンスを小さくしていくことができ、Rargと同じかそれ以下になったときレシーバ21の出力が反転するのでこの変移点をモニタする事ができる。更に今度は逆にトランジスタの幅を最大幅から順に小さくすることでドライバのインピーダンスを大きくしていくことができ、Rargと同じかそれ以上になったときレシーバ21の出力が反転するのでこの変移点をモニタする事ができる。この2つの変移点の設定の中に目標のRargが有ることが分かる。これにより、先の2つの変移点の設定のどちらかを採用することでRargに最小の誤差を持ってドライバ11のインピーダンスをVds=0.5[V]で設定することができる。更に、この設定値を他のドライバが有している図17のインピーダンス制御レジスタ52−bに書き込むことで書き込まれたドライバ全てのL側のインピーダンスを100[Ω]に設定できる。
【0084】
同様に、RargをI/Opadとグランドに接続したセルを用意し、これのP−MOSを順位選択することでRargと同じインピーダンスに最小の誤差を持って設定できる。更に、この設定値を他のドライバが有している図17のインピーダンス制御レジスタ52−aに書き込むことで書き込まれたドライバ全てH側を100[Ω]に設定できる。
【0085】
この設定はシステムがパワーオンしたときに行っても良いし、温度が一定とみなせる例えば5分間隔に行っても良い。
【0086】
このようにLSIがインピーダンス調整用の回路を持つことで目標の100[Ω]に設定できる。これにより、製造バラツキや温度バラツキに起因するインピーダンスの誤差を取り除くことができる。
【0087】
第3の実施例として可変抵抗器1を図19を用いて説明する。これは図4の可変抵抗器1をMOSトランジスタを用いて実現した実施例である。端子a〜c間のインピーダンスを55a〜55cで示したインピーダンス調整回路で制御する。可変抵抗ra〜rcを実現するトランジスタは幅の異なるトランジスタが並列接続されており、その組み合わせてインピーダンスを調整する。図ではwから32wまでの6個のMOSトランジスタが並列接続されている。このインピーダンス調整回路は更に端子d1,d2に接続されている方向制御回路50により制御されている。d1,d2の状態により図4に示したように抵抗ra〜rcが変化する。図4では抵抗ra〜rcは3つの状態があり、それぞれ低抵抗のrl,高抵抗のrh(=Zo),線路インピーダンスのr0(=Zo/3)で表されている。
【0088】
ここで、図4のrlは低抵抗を意味し全てのトランジスタがオンすることを意味する。また、rhは可変抵抗器1に接続される線路の特性インピーダンスZoと同じであり、第1の実施例では50[Ω]である。この50[Ω]を実現するMOSトランジスタの幅の3倍の組合せでr0=Zo/3の状態を作る事ができる。
【0089】
インピーダンス調整回路は第2の実施例と同じく図18と同じ回路を有すれば簡単に実現できる。この場合、目標のインピーダンスは50[Ω]なのでRargは50[Ω]を選べばよい。
【0090】
図18のインピーダンス設定をインピーダンス制御回路55−a〜55−cに設定すればrhを設定できる。
【0091】
ここで、トランジスタはN−MOS型のトランジスタで記載しているがP−MOSとN−MOSが並列接続されたパストランジスタでも構わないし、P−MOSのみでも構わない。この可変抵抗1に供給する電源電圧Vccが供給される場合それぞれの制御回路55−a〜55−cがトランジスタを所定のインピーダンスに遷移できるかどうかでトランジスタの種類を選べばよい。
【0092】
また、図20に示すように3端子間の可変抵抗を集合させることで実装面積を削減することができる。図では9ビット構成であり、それに方向制御回路50とインピーダンス調整回路53を1つづつ共用することができる。ピン数が増加するが図20では3端子間の可変抵抗間をグランド(vss)でビット間のクロストークを低減させることができる。ピン数を削減するためにVssピンを削減することも可能である。
【0093】
更に、1つの定インピーダンスインタフェースを持つLSIaからデータ信号を出力する場合、データ信号送出に先立ち、可変抵抗器1の抵抗値制御信号d1を抵抗値が図4のように遷移するのに必要な時間以上前にLSIaから出力されることで確実に抵抗値を遷移させることができ、安定なデータ転送を行うことができる。当然、データ転送後は制御信号daはネゲートするのがよい。例えばマルチプロセッサバスに本発明のバスシステムが応用された場合通常はプロセッサが有するキャシュメモリの内容一致(コヒーレンシ)のため、バスをスヌープするためレシーブ状態となっているためである。すなわち本発明はマルチプロセッサバスにも応用することができるという効果がある。
【0094】
このように構成することにより、高精度のインピーダンス制御を安価なMOSを用いて実現でき、更に多ビット構成することができるので、実装面積を削減できる効果もある。
【0095】
第4の実施例を図21を用いて説明する。プリント基板100に4つのコネクタ70−a〜70−dが搭載され、このコネクタ70−a〜70−dとLSIe間を可変抵抗器1、2と配線3で接続されている。ここには示されていない可変抵抗1、2がそれぞれのコネクタ70−a〜70−dから抵抗1、2へ一本づつ配線されている。すなわち、インピーダンス制御信号はコネクタ70−aと70−bから可変抵抗器1へ、コネクタ70−cと70−dから可変抵抗器2へ接続されている。
【0096】
図22は図21のコネクタ70−a〜70−dに挿抜可能なドータボード101である。ドータボード101に搭載されているコネクタ71はコネクタ70−a〜70−dに挿入可能である。このコネクタ71にLSIからデータ、アドレス信号Taが接続されそのほか図21の抵抗1或いは抵抗2を制御するための制御信号daが接続されている。図22のLSIは図6で記載されたインピーダンスを持つインターフェースを有する。図21のLSIはドライブ時は配線3の特性インピーダンスの半分のインピーダンスで、レシーブ時にはハイインピーダンスとなるようなインタフェースが搭載されている。
【0097】
このように構成することで配線に終端抵抗が不要となり実装面積を削減することができるという効果がある。また、ドータ基板をコネクタ接続できるのでプロセッサなどの高機能LSIをシステムの性能に応じて交換することができる。これはまた、壊れたドータ基板の交換もできる事を意味する。また、ドータ基板101を4枚搭載する必要がない場合はVttに50[Ω]で終端された終端基板を装着する必要がある。これはこの終端基板が無い場合、終端状態が崩れるためである。
【0098】
また、図23のように接続することにより、ドータ基板を両面に搭載することもできる。図23は断面図である。ドータ基板101a〜101dが基板100の両面に実装されている。表面にはドータ基板101aと101bの中間に可変抵抗1が搭載されている。裏面にはドータ基板101cと101dの中間に可変抵抗2が搭載されている。そして可変抵抗1、2間にLSIeが来るようにグランド・電源層でセパレートされた2層の信号配線を上下に配して接続することで第1の実施例と同じバスシステムを構成することができる。この第2バスを他方の側に設けることができる。第2のバスに接続されるドータ基板は102a〜102dであらわしてあり、信号の層も第1のバスト共有することができる。
【0099】
このように構成することで、同じサイズの基板100に2本バスを搭載することができ、システムの機能を向上することができる。
【0100】
第5の実施例として本バスを用いたシステム構成例を図24のに示す。
図は4つのCPUがプロセッサバス201により相互接続されている。また、DRAMを制御する4つのメモリコントローラをメモリバス202により相互接続されている。更にPCIなどの周辺装置を接続するためのI/OポートLSIを4つ接続するI/Oバス203により相互接続されている。これらのバス201〜203がセンタブリッジに接続されている。センタブリッジはバス201〜203の丁度真ん中に来るように配線されている。そして、各バスは第1の実施例のように可変抵抗を有し、高速データ転送を可能にしている。
【0101】
更に、このプロセッサバス201、メモリバス202、I/Oバス203とセンタブリッジを有するCPUモジュールを単位として、CPUモジュールを複数接続するためのモジュールバス204を有している。このように構成することにより大規模なマルチプロセッサ機を構成することができる。また、互いのデータ転送を高速にできるので高性能な装置を構成することができる。
【0102】
【発明の効果】
第1の実施例のように構成することにより、LSIa〜eのいずれがドライバになっても分岐点で無反射或いは低反射率となり低ノイズで高速にデータ転送することができる。これにより、本発明を用いた高速データ転送を内蔵する装置を提供できる。
【0103】
更に動作原理から可変抵抗器1、2とLSIa〜dまでの配線は1対1配線であり無損失で近似できる長さで特性インピーダンスが一定ならば長さの制限が無く波形は低歪みのまま伝送できることがわかる。このことにより、スタブ配線である図1の配線Ta〜tdの配線長制限が基本的にない。すなわち、長さの制約がないので構造設計に自由度を持たせられるという効果がある。
【0104】
また、このように構成することで配線に終端抵抗が不要となり実装面積を削減することができるという効果がある。
【0105】
第2の実施例のように構成することにより、図6の出力インピーダンスと出力電圧をC−MOSトランジスタのみで実現することができ、LSIに搭載することが簡単にできる。これはまた、図7の等価回路を持つインタフェースを実現できる。
【0106】
また、 このようにLSIがインピーダンス調整用の回路を持つことで目標の100[Ω]に設定できる。これにより、製造バラツキや温度バラツキに起因するインピーダンスの誤差を取り除くことができる。
【0107】
第3の実施例のように構成することにより、 高精度のインピーダンス制御を安価なMOSを用いて実現でき、更に多ビット構成することができるので、実装面積を削減できる効果もある。
【0108】
第4の実施例のように構成することにより、高精度のインピーダンス制御を安価なMOSを用いて実現でき、更に多ビット構成することができるので、実装面積を削減できる効果もある。
【図面の簡単な説明】
【図1】第1の実施例を説明する図。
【図2】従来技術の(SSTL)信号配線図。
【図3】第1の実施例を説明する図。
【図4】第1の実施例の制御回路遷移表。
【図5】第1の実施例のインタフェース回路。
【図6】第1の実施例の制御回路遷移表。
【図7】第1の実施例のシミュレーション等価回路。
【図8】第1の実施例のシミュレーション波形。
【図9】第1の実施例のシミュレーション波形。
【図10】第1の実施例のシミュレーション波形。
【図11】第1の実施例のシミュレーション波形。
【図12】第1の実施例のシミュレーション等価回路。
【図13】第1の実施例のシミュレーション波形。
【図14】第1の実施例のシミュレーション波形。
【図15】。第1の実施例のシミュレーション波形。
【図16】第1の実施例を説明する図。
【図17】第1の実施例を説明する図。
【図18】第1の実施例を説明する図。
【図19】第2の実施例を説明する図。
【図20】第2の実施例を説明する図。
【図21】第2の実施例を説明する図。
【図22】第2の実施例を説明する図。
【図23】第2の実施例を説明する図。
【図24】第3の実施例を説明する図。
【符号の説明】
1,2…可変抵抗器、3…メインライン。
Claims (5)
- 少なくとも3つの半導体素子を有する無反射分岐バスシステムにおいて、
3つの半導体素子間に接続された可変抵抗器を有し、
該可変抵抗器は、該3つの半導体素子のそれぞれに接続するための3つの信号端子と、該信号端子とは別に該3つの半導体素子のそれぞれに対する該可変抵抗器の抵抗値を制御するための2つの制御信号端子とを有し、
該2つの制御信号端子のそれぞれに入力される制御信号をd1,d2で表し、該制御信号の状態がONか否かをH、Lで表し、該3つの半導体素子のそれぞれに対する該可変抵抗器の抵抗値をra,rb,rcで表し、該3つの半導体素子のそれぞれと該可変抵抗器との間の特性インピーダンスをZoで表すとき、
d1がL,d2がLである場合、raがro,rbがro,rcがroであり、
d1がL,d2がHである場合、raがrh,rbがrl,rcがrlであり、
d1がH,d2がLである場合、raがrl,rbがrh,rcがrlであり、
d1がH,d2がHである場合、raがro,rbがro,rcがroであり、
但し、ro=Zo/3、rh=Zo,rl<5Ω
という関係を満足するよう、該3つの半導体素子のそれぞれに対する該可変抵抗器の抵抗値を設定することを特徴とする無反射分岐バスシステム。 - 請求項1の無反射分岐バスシステムにおいて、
該可変抵抗器は、ゲート幅が倍数関係にあるMOSトランジスタを複数並列接続して構成され、
該MOSトランジスタのゲート電圧を印加・非印加することで該特性インピーダンスZoを可変することを特徴とする無反射分岐バスシステム。 - 請求項2の無反射分岐バスシステムにおいて、
該可変抵抗器外に設けられ、該特性インピーダンスZoと同等の基準インピーダンスを有する基準インピーダンス素子を有し、
該基準インピーダンス素子の該基準インピーダンスに対する該並列接続されたMOSトランジスタのインピーダンスを比較することで該並列接続されているMOSトランジスタのインピーダンスの大小を判定し、該判定結果に基づいて該並列接続されているMOSトランジスタの選択の組合せを変えることで該可変抵抗器のインピーダンスを該特性インピーダンスZoに制御して、rh=Zoの状態にすることを特徴とする無反射分岐バスシステム。 - 請求項2または3の無反射分岐バスシステムにおいて、
該並列接続されているMOSトランジスタ全てを導通状態にすることでrl<5Ωの状態にすることを特徴とする無反射分岐バスシステム。 - 請求項3の無反射分岐バスシステムにおいて、
前記基準インピーダンスに等価なMOSトランジスタのゲート幅に対し、該MOSトランジスタのゲート幅を1/3に設定することでr0=Zo/3の状態にすることを特徴とする無反射分岐バスシステム。
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