JP3640800B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＳＲＡＭ等の半導体装置に係り、特に前記半導体装置の出力バッファのインピーダンス制御に関する。
【０００２】
【従来の技術】
高速インタフェースとして最近使われている、ＨＳＴＬなどの微小振幅インタフェースにおいては、システムボードでのバスラインのインピーダンスとそのバスラインに繋げる例えばＳＲＡＭ等の出力バッファのインピーダンスを一致させることが重要であり、一致していない場合は信号の反射が生じ、システムとして高速動作が得られなかった。
【０００３】
そこで、メモリの出力バッファとシステムのバスラインのインピーダンスを一致させる技術として、プログラマブルインピーダンス出力回路という仕様が標準化されてきた。プログラマブルインピーダンス出力回路とは、ユーザが仕様で決められたある範囲の大きさの外部抵抗をメモリのＺＱピンと電源ＶＳＳとの間に接続すると、メモリ側があるサイクルでサンプリングしながら出力バッファのインピーダンスを外部抵抗の定数倍（一例として１／５）のインピーダンスに設定して、プログラムする技術である。
【０００４】
これにより、システムの電源電圧が変化しても、メモリの出力バッファのインピーダンスは、ユーザが指定していたインピーダンスに常に合わせ込まれることになり、高速動作を可能とする。
【０００５】
図６は従来のＺＱピンに接続した外部抵抗ＲＱの抵抗値をモニタする回路（基準電圧検出回路に同じ）である。ＭＯＳトランジスタなどの負荷回路１１と外部抵抗ＲＱの抵抗比により、ＺＱの電位が決まる。このＺＱの電位を検出して外部抵抗ＲＱの抵抗値を検出する。
【０００６】
図７は従来のプログラマブルインピーダンス出力回路の構成図である。インピーダンス合わせ込み回路８１は基準電圧検出回路とＡ／Ｄ変換回路から成り、外部抵抗ＲＱの値をＺＱピンの電位によって検出し、サンプリングクロック発生回路８４から供給されるサンプリングクロックに同期して、Ａ／Ｄ変換回路（ダミーバッファ）のインピーダンスを外部抵抗ＲＱのインピーダンスに合わせる。その後、インピーダンス合わせ込み回路８１は出力バッファ８２のインピーダンスを外部抵抗ＲＱのインピーダンスに又は、その定数倍のインピーダンスに合わせる。
【０００７】
図８は図７に示したインピーダンス合わせ込み回路８１の詳細例である。点線で囲った部分は基準電圧検出回路８２２である。外部抵抗ＲＱはパッドＺＱと電源ＶＳＳの間に挿入されている。抵抗Ｒ０、Ｒ１は固定であるため、ＲＱが大きくなるとＶＺＱの電位は高くなり、逆にＲＱが小さくなると、ＶＺＱの電位は低くなる。
【０００８】
制御回路８２１は負荷回路（例えばＭＯＳトランジスタ）１１をオンにした後、ＶＺＱの電位とＶＥＶＡＬの電位が一致するようにＭＯＳトランジスタ１Ｘ、２Ｘ、３Ｘ、４Ｘをオンオフするように、Ａ０、Ａ１、Ａ２、Ａ３の値（１か０）を決める。又、上記したＭＯＳトランジスタ１Ｘ、２Ｘ、３Ｘ、４Ｘは外部抵抗ＲＱとメモリの出力バッファ８２とを合わせ込むためのダミーバッファであり、制御回路８２１は出力バッファ８２を図８に示した合わせ込み情報（Ａ０〜Ａ３）に基づいて、外部抵抗ＲＱのインピーダンス又は、その定数倍に合わせ込む。
【０００９】
ところで、ＭＯＳトランジスタの１Ｘ、２Ｘ、３Ｘ、４Ｘのドレイン、ソース電圧ＶＤＳは、外部抵抗ＲＱにより異なる。ＭＯＳトランジスタの３極管特性は抵抗のようにＶ−Ｉ特性がリニアではない。それ故、上記のように制御回路８２１がＡ０、Ａ１、Ａ２、Ａ３の値を適切に設定することにより、外部抵抗ＲＱと等しくなるようなＭＯＳトランジスタのサイズを決めても、ＶＤＳを変えてしまうと、ＭＯＳトランジスタのドレイン、ソース電流ＩＤＳは抵抗に流れる電流とずれてしまう。しかし、出力バッファ８２のインピーダンスはＶＤＳがある一定の値（一般的にはＶＤＤＱ／２）で定義しているため、従来の装置では、外部抵抗ＲＱと出力バッファ８２のインピーダンスを正確に合わせ込むことはできなかった。
【００１０】
【発明が解決しようとする課題】
上記のような従来の半導体装置では、外部抵抗ＲＱのインピーダンスに、出力バッファ８２のインピーダンスを合わせ込んだ場合、ＭＯＳトランジスタの特性による合わせ込み誤差が発生するという問題がある。図９はＭＯＳトランジスタのソース、ドレイン電圧ＶＤＳとソース、ドレイン電流ＩＤＳとの関係を示し、上記したＭＯＳ特性により発生する合わせ込み誤差を説明する特性図である。
【００１１】
一般的な例として、１７５Ω≦ＲＱ≦３５０Ωのインピーダンスの定義の電位をＶＤＤＱ／２、ＶＤＤＱ＝１．５Ｖで室温の場合について示した。
【００１２】
ＲＱ＝（１７５＋３５０）／２＝２６３の時、ＶＺＱ＝ＶＤＤＱ／２になるようにＲ０（＝Ｒ１）を定める。ＲＱ＝３５０ΩではＶＺＱ（＝ＶＤＳ）＝０．９０８Ｖで、外挿によりダミーバッファを合わせ込むことになる。
【００１３】
合わせ込んだＭＯＳトランジスタのサイズに対して、本当の出力バッファ８２でのＶＤＳの定義であるＶＤＤＱ／２ではＲＱのインピーダンスとの誤差は＋９．３％になる。同様にＲＱ＝１７５Ωのインピーダンスの誤差は−１０．０％になる。
【００１４】
従って、製品スペックは±１０％であるが、上記ＭＯＳ特性による誤差の他に、ＭＯＳのサイズを合わせ込む上下のサイズステップ誤差を加えると、出力バッファ８２のインピーダンス合わせ込み誤差を製品スペック誤差である±１０％に抑えることはできないという問題があった。
【００１５】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、外部抵抗のインピーダンス又は、その整数倍のインピーダンスに出力バッファのインピーダンスを±１０％以内の誤差で合わせることができる半導体装置を提供することである。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、第１の発明の特徴は、所定端子と所定電源との間に接続された外部抵抗のインピーダンスと同一のインピーダンスにダミーバッファを設定し、このダミーバッファの設定値に基づいて出力バッファのインピーダンスを前記外部抵抗のインピーダンス又は、その定数倍のインピーダンスに合わせ込む機能を有する半導体装置において、電源電圧と前記所定電源との間に挿入されて電源電圧を分圧する第１の抵抗及び第２の抵抗と、前記第１の抵抗及び第２の抵抗の接続点を反転入力端子に接続し、非反転入力端子を前記所定端子に接続した比較器と、前記比較器の出力端子をゲートに接続し、前記所定端子をドレインに接続した第１のトランジスタと、前記第１のトランジスタのソースにゲートとドレインを共通に接続し、ソースを前記電源電圧に接続した第２のトランジスタと、前記第２のトランジスタのゲートにゲートを接続し、ソースを前記電源電圧に接続して前記第２のトランジスタとカレントミラー回路を形成する第３のトランジスタと、前記第３のトランジスタを流れる電流に対応して検出される前記外部抵抗のインピーダンスに前記ダミーバッファのインピーダンスを設定し、この設定値に基づいて前記出力バッファのインピーダンスを前記外部抵抗のインピーダンス又はその整数倍に合わせ込む制御回路とを具備することにある。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図１は本発明の半導体装置の第１の実施の形態を示したブロック図である。ＳＲＡＭ等のディバイス５０に設けられたＺＱ端子は、図示されない電源（ＶＳＳ）との間に外部抵抗ＲＱを接続している。
【００３０】
基準電流検出回路１は外部抵抗ＲＱを流れる電流を検出することによって、外部抵抗ＲＱのインピーダンスを検出し、Ａ／Ｄ変換回路（ダミーバッファ）２のインピーダンスを外部抵抗ＲＱのインピーダンスに合わせ込み、更に、前記ディバイス５０の出力バッファ（プルダウン用）３のインピーダンスを外部抵抗ＲＱのインピーダンス又は、その定数倍のインピーダンスに合わせ込む。サンプリング信号発生回路５はＡ／Ｄ変換回路２の動作タイミングを決定するサンプリング信号をクロック端子６から入力されるクロックに基づいて発生し、これをＡ／Ｄ変換回路２に供給する。出力バッファ３は入出力端子４を介して図示されないバスライン等に接続される。
【００３１】
図２は図１に示した出力バッファ３より前段の基準電流検出回路１とＡ／Ｄ変換回路２から成るインピーダンス合わせ込み回路の詳細回路例を示した回路図である。基準電流検出回路１は分圧抵抗Ｒ１、Ｒ２、比較器２１、電圧制御用のＭＯＳトランジスタ２３、カレントミラー回路を構成するＭＯＳトランジスタ２５、２６、インピーダンス設定用の比較器３２、Ａ／Ｄ変換回路２のインピーダンスを合わせ込む制御を行う制御回路３１から成っている。又、Ａ／Ｄ変換回路２はＮＭＯＳトランジスタＴ１〜ＴＮの並列回路から成っている。
【００３２】
図３は図１に示したディバイス５０の具体例を示したブロック図である。本例はディバイス５０としてＳＲＡＭ回路の例を示したものである。書込制御回路５１によりセル５４にデータが書き込まれ、その後、セル５４のデータがセンスアンプ５５を介して読み出され、この読み出されたデータが出力バッファ３から入出力端子４を通してバスなどに出力される。この際、出力バッファ３のインパーダンスが出力インピーダンス制御回路１００により設定される。尚、このインピーダンス合わせ込み回路１００は図１に示した基準電流検出回路１、Ａ／Ｄ変換回路２、サンプリング信号発生回路５等より構成される。
【００３３】
次に本実施の形態の動作について説明する。基準電流検出回路１は、外部抵抗ＲＱによらず、ＺＱ端子の電位を内部で発生させた基準電位に固定し、外部抵抗ＲＱに流れる電流をモニタする動作を有し、この部分の詳細回路例は図４に示す如くである。
【００３４】
図４にて、電圧ＶＤＤＱは抵抗Ｒ１、Ｒ２（Ｒ１＝Ｒ２）により、ＶＤＤＱ／２に分圧され、比較器２１の反転端子に入力される。比較器２１の非反転端子にはＺＱ端子の電圧が入力され、両電圧が比較される。比較器２１は前記両電圧が一致するようにＭＯＳトランジスタ２３を制御して、ＺＱ端子の電圧をＶＤＤＱ／２に固定する。この時、外部抵抗ＲＱには、この抵抗値に対応する電流ＩＺＱが流れる。
【００３５】
この電流ＩＺＱは図２に示したカレントミラー回路から電流ＩＺＱとなって、Ａ／Ｄ変換回路２を構成するＮ個のＭＯＳトランジスタＴ１〜ＴＮに流れ出す。これらＭＯＳトランジスタＴ１〜ＴＮはゲート幅が異なる（例えば、サイズ比は１：２：４：８・・・）ＮビットのＭＯＳトランジスタを並列接続しており、カレントミラー回路から電流ＩＺＱを受ける。
【００３６】
この際、比較器３２はＺＱ端子の電圧を反転入力端子に入力し、ＭＯＳトランジスタＴ１〜ＴＮのソースに掛かる電圧を非反転入力端子に入力して、両電圧を比較し、その比較結果を制御回路３１に出力する。
【００３７】
制御回路３１は、Ａ／Ｄ変換回路２を構成する各トランジスタＴ１〜ＴＮの各ゲートに、前記両電圧が一致するような１又は０の値（設定値）を出力して、両電圧を一致させることにより、Ａ／Ｄ変換回路２のインピーダンスを外部抵抗ＲＱのインピーダンスに合わせ込む。
【００３８】
即ち、制御回路３１はＮビットのＭＯＳトランジスタのゲートにハイレベル（“１”）又はローレベル（“０”）の信号（ＤＯ〜ＤＮ）を出力してダミーバッファであるＡ／Ｄ変換回路２のサイズを決める。
【００３９】
その後、制御回路３１はＡ／Ｄ変換回路２の上記合わせ込み時の設定値ＤＯ〜ＤＮを用いて、出力バッファ３のインピーダンスを上記外部抵抗値ＲＱのインピーダンス又は、その整数倍のインピーダンスに合わせ込む。
【００４０】
本実施の形態によれば、ユーザーが抵抗を接続するＺＱ端子の電位を内部で発生させた基準電位ＶＤＤＱ／２（出力バッファ３のインピーダンスの定義電位）に固定するため、ユーザが接続する外部抵抗ＲＱが異なっても抵抗ＲＱにかかる電位は常に一定となり、更に、この抵抗ＲＱに流れる電流ＩＺＱを検出することで、外部抵抗ＲＱのインピーダンスを常に正確に検出することができる。
【００４１】
その後、検出した外部抵抗ＲＱのインピーダンスになるようにＡ／Ｄ変換回路２のインピーダンスを合わせ込むため、この合わせ込み時の設定値をＭＯＳトランジスタ特性の誤差無しで決めることができ、この設定値を用いて出力バッファ３のインピーダンスを外部抵抗ＲＱのインピーダンス、又はその定数倍になるように合わせ込むことができ、出力バッファ３のインピーダンスの合わせ込み精度を向上させることができる。
【００４２】
例えば、外部抵抗ＲＱを１７５Ω≦ＲＱ≦３５２Ωの範囲で出力バッファ３のインピーダンス誤差を±１０％以内にすることができ、製品スペックをクリアーすることができる。又、このことは、回路的誤差に余裕を与えるため、合わせ込み回路の簡素化ができ、チップサイズの縮小に貢献することができる。
【００４３】
尚、上記実施の形態とは異なり比較器３２はＡ／Ｄ変換回路２に掛かる電圧と抵抗Ｒ１，Ｒ２で作成される基準電圧（Ｒ１とＲ２の接続中点の電圧）とを比較し、制御回路３１はこの比較値に基づいてＡ／Ｄ変換回路２のインピーダンスを外部抵抗ＲＱのインピーダンスに合わせ込んでも、同様の効果がある。
【００４４】
ところで、外部抵抗ＲＱのインピーダンス情報は、電流ＩＺＱとして取り出す上記の実施の形態では、Ｄ０、Ｄ１、Ｄ２、Ｄ３の４ビットのハイレベル／ローレベルを調整し、ＺＱ端子の電圧ＶＺＱをＭＯＳトランジスタＴ１〜ＴＮのソース電圧に一致させることで、外部抵抗ＲＱのインピーダンスにダミーバッファであるＡ／Ｄ変換回路２のインピーダンスを合わせ込む。
【００４５】
その後、ダミーバッファ（Ａ／Ｄ変換回路２）を合わせ込んだ時のＤ０、Ｄ１、Ｄ２、Ｄ３によりプルダウン用の出力バッファ３のバッファサイズが決まる。即ち、プルダウン用の出力バッファ３の設定値は前記ダミーバッファの設定値の定数ａ倍であり、ダミーバッファの電位の状況とプルダウン用の出力バッファ３の電位の状況とが同じであるため、動作特性は同じであり、ダミーバッファとのゲート幅（ゲート長は同じにする）の比で定数ａが単純に決まり、問題はない。
【００４６】
しかし、プルアップ用の出力バッファは、バックバイアスがかかるため、上記ダミーバッファとはその動作特性は異なる。そこで、予想されるトランジスタの特性から定数ｂを算出し、プルアップ用の出力バッファ３の設定値は前記ダミーバッファの設定値の定数ｂ倍に設定する。
【００４７】
ここで、プロセス条件がばらつきトランジスタ特性が予想していたものと異なった場合を考える。プルダウン用の出力バッファ３はダミーバッファ（Ａ／Ｄ変換回路２）と同じように動作特性がずれ、定数ａは変わらないので、プルダウン用の出力バッファ３のインピーダンスは±１０％以内の誤差で合わせられる。しかし、プルアップ用の出力バッファはバックバイアスがかかっているため、厳密には特性のずれかたがダミーバッファと異なり、定数ｂが変わってしまうため、合わせ誤差が生じ、プルアップ用の出力バッファのインピーダンスは±１０％以内の誤差で合わせられなくなる恐れがあった。
【００４８】
更に、プルアップ用の出力バッファの方がバックバイアスがかかっているため、プルダウン用に比べてバッファサイズが大きくなる。そのため、プルダウン用の出力バッファと同一ビット数で合わせ込む場合はステップ誤差が大きくなる問題がある。但し、ステップ誤差とは、Ｄ０、Ｄ１、Ｄ２、Ｄ３の１又は０でダミーバッファサイズを段階的（４ビットでは１６段階）に決めるときの、一段階異なることによる変化量である。
【００４９】
そこで、上記問題に対して、プルアップ用の合わせ込み用ＭＯＳトランジスタのビット数を増やす必要があるが、図１の実施の形態のようにプルダウン用のダミーバッファしかない場合はこれができないという問題がある。
【００５０】
又、１．５Ｖのような低電源電圧系では、プルアップ用の出力バッファをＰＭＯＳトランジスタで作る必要があり、その場合は、トランジスタの特性が異なるため、定数ｂを全く予測することができず、プルアップ用（ＰＭＯＳのダミーバッファ用）のダミーバッファが必ず必要となるという問題があった。
【００５１】
図５は本発明の半導体装置の第２の実施の形態を示したブロック図である。本例は第１の実施の形態が持っている問題を解消するものである。但し、図１に示した第１の実施の形態と同一部分は同一符号を用いて説明してある。分圧抵抗Ｒ１、Ｒ２、比較器２１、電圧制御用のＭＯＳトランジスタ２３は基準電流検出回路を構成し、ＭＯＳトランジスタ２５、２６、２７、２８、２９はカレントミラー回路を構成し、制御回路３１、３３、比較器３２、３４はインピーダンスを合わせ込む制御系を構成し、Ａ／Ｄ変換回路２Ｄ、２Ｕはそれぞれプルダウン用、プルアップ用のダミーバッファを構成する。
【００５２】
次に本実施の形態の動作について説明する。本例も、基準電流検出回路は外部抵抗ＲＱによらず、ＺＱ端子の電位を内部で発生させた電位に固定する。これにより、外部抵抗ＲＱの値によって、外部抵抗ＲＱを流れる電流ＩＺＱが上記したカレントミラー回路からプルダウン用のダミーバッファであるＡ／Ｄ変換回路２Ｄへ流れ出し、それと同時にプルアップ用のダミーバッファであるＡ／Ｄ変換回路２Ｕから電流ＩＺＱが同カレントミラー回路に流れ込む。
【００５３】
この際、比較器３２はＺＱ端子の電圧を反転入力端子に入力し、Ａ／Ｄ変換回路２Ｄを構成するＮ型のＭＯＳトランジスタＴ１〜ＴＮのソースに掛かる電圧を非反転入力端子に入力して両電圧を比較し、その比較結果を制御回路３１に出力する。
【００５４】
同様に、比較器３４はＺＱ端子の電圧を非反転入力端子に入力し、Ａ／Ｄ変換回路２Ｕを構成するＮ型のＭＯＳトランジスタＴ１〜ＴＮのドレインに掛かる電圧を反転入力端子に入力して両電圧を比較し、その比較結果を制御回路３３に出力する。
【００５５】
制御回路３１は、上記した両電圧が一致するように、Ａ／Ｄ変換回路２Ｄを構成する各トランジスタＴ１〜ＴＮの各ゲートに、ハイレベル（“１”）又はローレベル（“０”）の信号（Ｄ０〜ＤＮ）を出力して、ダミーバッファであるＡ／Ｄ変換回路２Ｄのサイズを決める。その後、制御回路３１はＡ／Ｄ変換回路２Ｄの上記合わせ込み時の設定値Ｄ０〜ＤＮを用いて、図示されないディバイスのプルダウン用の出力バッファのインピーダンスを上記外部抵抗値ＲＱのインピーダンス又は、その整数倍に合わせ込む。
【００５６】
制御回路３３は、上記した両電圧が一致するように、Ａ／Ｄ変換回路２Ｕを構成する各トランジスタＴ１〜ＴＮの各ゲートに、ハイレベル（“１”）又はローレベル（“０”）の信号（Ｕ０〜ＵＮ）を出力してダミーバッファであるＡ／Ｄ変換回路２Ｕのサイズを決める。その後、制御回路３３はＡ／Ｄ変換回路２Ｕの上記合わせ込み時の設定値Ｕ０〜ＵＮを用いて、図示されないディバイスのプルアップ用の出力バッファのインピーダンスを上記外部抵抗値ＲＱのインピーダンス又は、その整数倍に合わせ込む。
【００５７】
本実施の形態によれば、プルダウン用のダミーバッファの他に、プルアップ用のダミーバッファを有し、このプルアップ用のダミーバッファのインピーダンスの設定値（Ｕ０〜ＵＮ）に基いて、プルアップ用の出力バッファのインピーダンスを合わせ込むことができるため、プルアップ用の出力バッファのインピーダンスの合わせ込み精度を向上させることができると共に、プロセス条件がバラついても、プルアップ用の出力バッファのインピーダンスの合わせ込み誤差を最小にすることができ、プルアップ用の出力バッファについても、そのインピーダンスの合わせ誤差を±１０％以内とすることができる。
【００５８】
又、プルダウン用、プルアップ用の出力バッファを同一ビットで合わせ込む場合、プルアップ用のダミーバッファであるＡ／Ｄ変換回路２ＵのＭＯＳトランジスタＴ１〜ＴＮのビット数を増やして、上記した同一ビットの合わせ込みを実現することができる。
【００５９】
更に、１．５Ｖのような低電源電圧系ではＡ／Ｄ変換回路２ＵをＰＭＯＳのトランジスタの並列回路で構成して、対応することができる。
【００６０】
尚、上記第２の実施の形態では、外部抵抗ＲＱ、ＺＱ端子、並びに外部抵抗ＲＱを流れる電流ＩＺＱを検出する周辺回路がプルダウン用のダミーバッファとプルアップ用のダミーバッファに対して、共通に１組しかなかったが、回路規模の増大や消費電力の増大などが許される場合、前記周辺回路の全部或いは一部がプルダウン用のダミーバッファとプルアップ用のダミーバッファそれぞれ独立に設けられていても、上記した効果を得ることができる。
【００６１】
また、上記第１、第２の実施の形態では、図２又は図５に示すようにカレントミラ−回路のハイ側電源は周辺回路用であるＶＤＤを用いたが、出力バッファ用電源ＶＤＤＱを用いてもよく、この場合、外部抵抗ＲＱを流れる電流ＩＺＱを検出する回路に出力バッファと同じ電源を用いるため、ＶＤＤＱにノイズが乗った場合でも、その影響は合わせ込み回路や出力バッファに同様に現れるため、合わせ込み精度が落ちることがなく、出力バッファ３のインピーダンスを常に安定で精度よく、外部抵抗ＲＱのインピーダンスに合わせ込むことができる。
【００６２】
更に、図５に示した第２の実施の形態と異なり、比較器３２、３４はＡ／Ｄ変換回路２Ｄ、２Ｕに掛かる電圧と抵抗Ｒ１，Ｒ２で作成される基準電圧（Ｒ１とＲ２の接続中点の電圧）とを比較し、制御回路３１、３３はこの比較値に基づいてＡ／Ｄ変換回路２Ｄ、２Ｕのインピーダンスを外部抵抗ＲＱのインピーダンスに合わせ込んでも、同様の効果がある。
【００６３】
【発明の効果】
以上詳細に説明したように、本発明によれば、外部抵抗が接続される所定端子の電圧を一定に固定し、前記外部抵抗に流れる電流により前記外部抵抗のインピーダンスを検出することにより、出力バッファのインピーダンスを前記外部抵抗のインピーダンス又は、その整数倍のインピーダンスに合わせ込む際の誤差を製品スペック誤差である±１０％以内に抑えることができる。また、外部抵抗が接続される所定端子の電圧を一定に固定した時に前記外部抵抗を流れる電流を検出する回路は比較器２１とＭＯＳトランジスタ２３、２５、２６で構成でき、半導体回路の回路規模を大きくすることなく、上記効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施の形態を示したブロック図である。
【図２】図１に示した基準電流検出回路及びＡ／Ｄ変換回路の詳細回路例を示した回路図である。
【図３】図１に示したディバイスの具体例を示したブロック図である。
【図４】図１に示した基準電流検出回路の一部拡大図である。
【図５】本発明の半導体装置の第２の実施の形態を示したブロック図である。
【図６】従来のＺＱピンに接続した外部抵抗ＲＱの抵抗値モニタ回路である。
【図７】従来の半導体装置のプログラマブルインピーダンス出力回路の構成図である。
【図８】図７に示したインピーダンス合わせ込み回路の詳細例を示した回路図である。
【図９】ＭＯＳトランジスタのソース、ドレイン電圧及び電流との関係より合わせ込み誤差の発生を説明する特性図である。
【符号の説明】
１ 基準電流検出回路
２ Ａ／Ｄ変換回路
３ 出力バッファ
４ 入出力端子
５ サンプリング信号発生回路
６ クロック端子
２１、３２ 比較器
２２ 負荷回路
２３、２５〜２９ ＭＯＳトランジスタ
２４ 電圧分圧回路
３１ 制御回路
５０ ディバイス
５１ 書込制御回路
５２、５８ 入力バッファ
５３ デコーダ
５４ セル
５５ センスアンプ
１００ インピーダンス合わせ込み回路
【発明の属する技術分野】
本発明は、ＳＲＡＭ等の半導体装置に係り、特に前記半導体装置の出力バッファのインピーダンス制御に関する。
【０００２】
【従来の技術】
高速インタフェースとして最近使われている、ＨＳＴＬなどの微小振幅インタフェースにおいては、システムボードでのバスラインのインピーダンスとそのバスラインに繋げる例えばＳＲＡＭ等の出力バッファのインピーダンスを一致させることが重要であり、一致していない場合は信号の反射が生じ、システムとして高速動作が得られなかった。
【０００３】
そこで、メモリの出力バッファとシステムのバスラインのインピーダンスを一致させる技術として、プログラマブルインピーダンス出力回路という仕様が標準化されてきた。プログラマブルインピーダンス出力回路とは、ユーザが仕様で決められたある範囲の大きさの外部抵抗をメモリのＺＱピンと電源ＶＳＳとの間に接続すると、メモリ側があるサイクルでサンプリングしながら出力バッファのインピーダンスを外部抵抗の定数倍（一例として１／５）のインピーダンスに設定して、プログラムする技術である。
【０００４】
これにより、システムの電源電圧が変化しても、メモリの出力バッファのインピーダンスは、ユーザが指定していたインピーダンスに常に合わせ込まれることになり、高速動作を可能とする。
【０００５】
図６は従来のＺＱピンに接続した外部抵抗ＲＱの抵抗値をモニタする回路（基準電圧検出回路に同じ）である。ＭＯＳトランジスタなどの負荷回路１１と外部抵抗ＲＱの抵抗比により、ＺＱの電位が決まる。このＺＱの電位を検出して外部抵抗ＲＱの抵抗値を検出する。
【０００６】
図７は従来のプログラマブルインピーダンス出力回路の構成図である。インピーダンス合わせ込み回路８１は基準電圧検出回路とＡ／Ｄ変換回路から成り、外部抵抗ＲＱの値をＺＱピンの電位によって検出し、サンプリングクロック発生回路８４から供給されるサンプリングクロックに同期して、Ａ／Ｄ変換回路（ダミーバッファ）のインピーダンスを外部抵抗ＲＱのインピーダンスに合わせる。その後、インピーダンス合わせ込み回路８１は出力バッファ８２のインピーダンスを外部抵抗ＲＱのインピーダンスに又は、その定数倍のインピーダンスに合わせる。
【０００７】
図８は図７に示したインピーダンス合わせ込み回路８１の詳細例である。点線で囲った部分は基準電圧検出回路８２２である。外部抵抗ＲＱはパッドＺＱと電源ＶＳＳの間に挿入されている。抵抗Ｒ０、Ｒ１は固定であるため、ＲＱが大きくなるとＶＺＱの電位は高くなり、逆にＲＱが小さくなると、ＶＺＱの電位は低くなる。
【０００８】
制御回路８２１は負荷回路（例えばＭＯＳトランジスタ）１１をオンにした後、ＶＺＱの電位とＶＥＶＡＬの電位が一致するようにＭＯＳトランジスタ１Ｘ、２Ｘ、３Ｘ、４Ｘをオンオフするように、Ａ０、Ａ１、Ａ２、Ａ３の値（１か０）を決める。又、上記したＭＯＳトランジスタ１Ｘ、２Ｘ、３Ｘ、４Ｘは外部抵抗ＲＱとメモリの出力バッファ８２とを合わせ込むためのダミーバッファであり、制御回路８２１は出力バッファ８２を図８に示した合わせ込み情報（Ａ０〜Ａ３）に基づいて、外部抵抗ＲＱのインピーダンス又は、その定数倍に合わせ込む。
【０００９】
ところで、ＭＯＳトランジスタの１Ｘ、２Ｘ、３Ｘ、４Ｘのドレイン、ソース電圧ＶＤＳは、外部抵抗ＲＱにより異なる。ＭＯＳトランジスタの３極管特性は抵抗のようにＶ−Ｉ特性がリニアではない。それ故、上記のように制御回路８２１がＡ０、Ａ１、Ａ２、Ａ３の値を適切に設定することにより、外部抵抗ＲＱと等しくなるようなＭＯＳトランジスタのサイズを決めても、ＶＤＳを変えてしまうと、ＭＯＳトランジスタのドレイン、ソース電流ＩＤＳは抵抗に流れる電流とずれてしまう。しかし、出力バッファ８２のインピーダンスはＶＤＳがある一定の値（一般的にはＶＤＤＱ／２）で定義しているため、従来の装置では、外部抵抗ＲＱと出力バッファ８２のインピーダンスを正確に合わせ込むことはできなかった。
【００１０】
【発明が解決しようとする課題】
上記のような従来の半導体装置では、外部抵抗ＲＱのインピーダンスに、出力バッファ８２のインピーダンスを合わせ込んだ場合、ＭＯＳトランジスタの特性による合わせ込み誤差が発生するという問題がある。図９はＭＯＳトランジスタのソース、ドレイン電圧ＶＤＳとソース、ドレイン電流ＩＤＳとの関係を示し、上記したＭＯＳ特性により発生する合わせ込み誤差を説明する特性図である。
【００１１】
一般的な例として、１７５Ω≦ＲＱ≦３５０Ωのインピーダンスの定義の電位をＶＤＤＱ／２、ＶＤＤＱ＝１．５Ｖで室温の場合について示した。
【００１２】
ＲＱ＝（１７５＋３５０）／２＝２６３の時、ＶＺＱ＝ＶＤＤＱ／２になるようにＲ０（＝Ｒ１）を定める。ＲＱ＝３５０ΩではＶＺＱ（＝ＶＤＳ）＝０．９０８Ｖで、外挿によりダミーバッファを合わせ込むことになる。
【００１３】
合わせ込んだＭＯＳトランジスタのサイズに対して、本当の出力バッファ８２でのＶＤＳの定義であるＶＤＤＱ／２ではＲＱのインピーダンスとの誤差は＋９．３％になる。同様にＲＱ＝１７５Ωのインピーダンスの誤差は−１０．０％になる。
【００１４】
従って、製品スペックは±１０％であるが、上記ＭＯＳ特性による誤差の他に、ＭＯＳのサイズを合わせ込む上下のサイズステップ誤差を加えると、出力バッファ８２のインピーダンス合わせ込み誤差を製品スペック誤差である±１０％に抑えることはできないという問題があった。
【００１５】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、外部抵抗のインピーダンス又は、その整数倍のインピーダンスに出力バッファのインピーダンスを±１０％以内の誤差で合わせることができる半導体装置を提供することである。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、第１の発明の特徴は、所定端子と所定電源との間に接続された外部抵抗のインピーダンスと同一のインピーダンスにダミーバッファを設定し、このダミーバッファの設定値に基づいて出力バッファのインピーダンスを前記外部抵抗のインピーダンス又は、その定数倍のインピーダンスに合わせ込む機能を有する半導体装置において、電源電圧と前記所定電源との間に挿入されて電源電圧を分圧する第１の抵抗及び第２の抵抗と、前記第１の抵抗及び第２の抵抗の接続点を反転入力端子に接続し、非反転入力端子を前記所定端子に接続した比較器と、前記比較器の出力端子をゲートに接続し、前記所定端子をドレインに接続した第１のトランジスタと、前記第１のトランジスタのソースにゲートとドレインを共通に接続し、ソースを前記電源電圧に接続した第２のトランジスタと、前記第２のトランジスタのゲートにゲートを接続し、ソースを前記電源電圧に接続して前記第２のトランジスタとカレントミラー回路を形成する第３のトランジスタと、前記第３のトランジスタを流れる電流に対応して検出される前記外部抵抗のインピーダンスに前記ダミーバッファのインピーダンスを設定し、この設定値に基づいて前記出力バッファのインピーダンスを前記外部抵抗のインピーダンス又はその整数倍に合わせ込む制御回路とを具備することにある。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図１は本発明の半導体装置の第１の実施の形態を示したブロック図である。ＳＲＡＭ等のディバイス５０に設けられたＺＱ端子は、図示されない電源（ＶＳＳ）との間に外部抵抗ＲＱを接続している。
【００３０】
基準電流検出回路１は外部抵抗ＲＱを流れる電流を検出することによって、外部抵抗ＲＱのインピーダンスを検出し、Ａ／Ｄ変換回路（ダミーバッファ）２のインピーダンスを外部抵抗ＲＱのインピーダンスに合わせ込み、更に、前記ディバイス５０の出力バッファ（プルダウン用）３のインピーダンスを外部抵抗ＲＱのインピーダンス又は、その定数倍のインピーダンスに合わせ込む。サンプリング信号発生回路５はＡ／Ｄ変換回路２の動作タイミングを決定するサンプリング信号をクロック端子６から入力されるクロックに基づいて発生し、これをＡ／Ｄ変換回路２に供給する。出力バッファ３は入出力端子４を介して図示されないバスライン等に接続される。
【００３１】
図２は図１に示した出力バッファ３より前段の基準電流検出回路１とＡ／Ｄ変換回路２から成るインピーダンス合わせ込み回路の詳細回路例を示した回路図である。基準電流検出回路１は分圧抵抗Ｒ１、Ｒ２、比較器２１、電圧制御用のＭＯＳトランジスタ２３、カレントミラー回路を構成するＭＯＳトランジスタ２５、２６、インピーダンス設定用の比較器３２、Ａ／Ｄ変換回路２のインピーダンスを合わせ込む制御を行う制御回路３１から成っている。又、Ａ／Ｄ変換回路２はＮＭＯＳトランジスタＴ１〜ＴＮの並列回路から成っている。
【００３２】
図３は図１に示したディバイス５０の具体例を示したブロック図である。本例はディバイス５０としてＳＲＡＭ回路の例を示したものである。書込制御回路５１によりセル５４にデータが書き込まれ、その後、セル５４のデータがセンスアンプ５５を介して読み出され、この読み出されたデータが出力バッファ３から入出力端子４を通してバスなどに出力される。この際、出力バッファ３のインパーダンスが出力インピーダンス制御回路１００により設定される。尚、このインピーダンス合わせ込み回路１００は図１に示した基準電流検出回路１、Ａ／Ｄ変換回路２、サンプリング信号発生回路５等より構成される。
【００３３】
次に本実施の形態の動作について説明する。基準電流検出回路１は、外部抵抗ＲＱによらず、ＺＱ端子の電位を内部で発生させた基準電位に固定し、外部抵抗ＲＱに流れる電流をモニタする動作を有し、この部分の詳細回路例は図４に示す如くである。
【００３４】
図４にて、電圧ＶＤＤＱは抵抗Ｒ１、Ｒ２（Ｒ１＝Ｒ２）により、ＶＤＤＱ／２に分圧され、比較器２１の反転端子に入力される。比較器２１の非反転端子にはＺＱ端子の電圧が入力され、両電圧が比較される。比較器２１は前記両電圧が一致するようにＭＯＳトランジスタ２３を制御して、ＺＱ端子の電圧をＶＤＤＱ／２に固定する。この時、外部抵抗ＲＱには、この抵抗値に対応する電流ＩＺＱが流れる。
【００３５】
この電流ＩＺＱは図２に示したカレントミラー回路から電流ＩＺＱとなって、Ａ／Ｄ変換回路２を構成するＮ個のＭＯＳトランジスタＴ１〜ＴＮに流れ出す。これらＭＯＳトランジスタＴ１〜ＴＮはゲート幅が異なる（例えば、サイズ比は１：２：４：８・・・）ＮビットのＭＯＳトランジスタを並列接続しており、カレントミラー回路から電流ＩＺＱを受ける。
【００３６】
この際、比較器３２はＺＱ端子の電圧を反転入力端子に入力し、ＭＯＳトランジスタＴ１〜ＴＮのソースに掛かる電圧を非反転入力端子に入力して、両電圧を比較し、その比較結果を制御回路３１に出力する。
【００３７】
制御回路３１は、Ａ／Ｄ変換回路２を構成する各トランジスタＴ１〜ＴＮの各ゲートに、前記両電圧が一致するような１又は０の値（設定値）を出力して、両電圧を一致させることにより、Ａ／Ｄ変換回路２のインピーダンスを外部抵抗ＲＱのインピーダンスに合わせ込む。
【００３８】
即ち、制御回路３１はＮビットのＭＯＳトランジスタのゲートにハイレベル（“１”）又はローレベル（“０”）の信号（ＤＯ〜ＤＮ）を出力してダミーバッファであるＡ／Ｄ変換回路２のサイズを決める。
【００３９】
その後、制御回路３１はＡ／Ｄ変換回路２の上記合わせ込み時の設定値ＤＯ〜ＤＮを用いて、出力バッファ３のインピーダンスを上記外部抵抗値ＲＱのインピーダンス又は、その整数倍のインピーダンスに合わせ込む。
【００４０】
本実施の形態によれば、ユーザーが抵抗を接続するＺＱ端子の電位を内部で発生させた基準電位ＶＤＤＱ／２（出力バッファ３のインピーダンスの定義電位）に固定するため、ユーザが接続する外部抵抗ＲＱが異なっても抵抗ＲＱにかかる電位は常に一定となり、更に、この抵抗ＲＱに流れる電流ＩＺＱを検出することで、外部抵抗ＲＱのインピーダンスを常に正確に検出することができる。
【００４１】
その後、検出した外部抵抗ＲＱのインピーダンスになるようにＡ／Ｄ変換回路２のインピーダンスを合わせ込むため、この合わせ込み時の設定値をＭＯＳトランジスタ特性の誤差無しで決めることができ、この設定値を用いて出力バッファ３のインピーダンスを外部抵抗ＲＱのインピーダンス、又はその定数倍になるように合わせ込むことができ、出力バッファ３のインピーダンスの合わせ込み精度を向上させることができる。
【００４２】
例えば、外部抵抗ＲＱを１７５Ω≦ＲＱ≦３５２Ωの範囲で出力バッファ３のインピーダンス誤差を±１０％以内にすることができ、製品スペックをクリアーすることができる。又、このことは、回路的誤差に余裕を与えるため、合わせ込み回路の簡素化ができ、チップサイズの縮小に貢献することができる。
【００４３】
尚、上記実施の形態とは異なり比較器３２はＡ／Ｄ変換回路２に掛かる電圧と抵抗Ｒ１，Ｒ２で作成される基準電圧（Ｒ１とＲ２の接続中点の電圧）とを比較し、制御回路３１はこの比較値に基づいてＡ／Ｄ変換回路２のインピーダンスを外部抵抗ＲＱのインピーダンスに合わせ込んでも、同様の効果がある。
【００４４】
ところで、外部抵抗ＲＱのインピーダンス情報は、電流ＩＺＱとして取り出す上記の実施の形態では、Ｄ０、Ｄ１、Ｄ２、Ｄ３の４ビットのハイレベル／ローレベルを調整し、ＺＱ端子の電圧ＶＺＱをＭＯＳトランジスタＴ１〜ＴＮのソース電圧に一致させることで、外部抵抗ＲＱのインピーダンスにダミーバッファであるＡ／Ｄ変換回路２のインピーダンスを合わせ込む。
【００４５】
その後、ダミーバッファ（Ａ／Ｄ変換回路２）を合わせ込んだ時のＤ０、Ｄ１、Ｄ２、Ｄ３によりプルダウン用の出力バッファ３のバッファサイズが決まる。即ち、プルダウン用の出力バッファ３の設定値は前記ダミーバッファの設定値の定数ａ倍であり、ダミーバッファの電位の状況とプルダウン用の出力バッファ３の電位の状況とが同じであるため、動作特性は同じであり、ダミーバッファとのゲート幅（ゲート長は同じにする）の比で定数ａが単純に決まり、問題はない。
【００４６】
しかし、プルアップ用の出力バッファは、バックバイアスがかかるため、上記ダミーバッファとはその動作特性は異なる。そこで、予想されるトランジスタの特性から定数ｂを算出し、プルアップ用の出力バッファ３の設定値は前記ダミーバッファの設定値の定数ｂ倍に設定する。
【００４７】
ここで、プロセス条件がばらつきトランジスタ特性が予想していたものと異なった場合を考える。プルダウン用の出力バッファ３はダミーバッファ（Ａ／Ｄ変換回路２）と同じように動作特性がずれ、定数ａは変わらないので、プルダウン用の出力バッファ３のインピーダンスは±１０％以内の誤差で合わせられる。しかし、プルアップ用の出力バッファはバックバイアスがかかっているため、厳密には特性のずれかたがダミーバッファと異なり、定数ｂが変わってしまうため、合わせ誤差が生じ、プルアップ用の出力バッファのインピーダンスは±１０％以内の誤差で合わせられなくなる恐れがあった。
【００４８】
更に、プルアップ用の出力バッファの方がバックバイアスがかかっているため、プルダウン用に比べてバッファサイズが大きくなる。そのため、プルダウン用の出力バッファと同一ビット数で合わせ込む場合はステップ誤差が大きくなる問題がある。但し、ステップ誤差とは、Ｄ０、Ｄ１、Ｄ２、Ｄ３の１又は０でダミーバッファサイズを段階的（４ビットでは１６段階）に決めるときの、一段階異なることによる変化量である。
【００４９】
そこで、上記問題に対して、プルアップ用の合わせ込み用ＭＯＳトランジスタのビット数を増やす必要があるが、図１の実施の形態のようにプルダウン用のダミーバッファしかない場合はこれができないという問題がある。
【００５０】
又、１．５Ｖのような低電源電圧系では、プルアップ用の出力バッファをＰＭＯＳトランジスタで作る必要があり、その場合は、トランジスタの特性が異なるため、定数ｂを全く予測することができず、プルアップ用（ＰＭＯＳのダミーバッファ用）のダミーバッファが必ず必要となるという問題があった。
【００５１】
図５は本発明の半導体装置の第２の実施の形態を示したブロック図である。本例は第１の実施の形態が持っている問題を解消するものである。但し、図１に示した第１の実施の形態と同一部分は同一符号を用いて説明してある。分圧抵抗Ｒ１、Ｒ２、比較器２１、電圧制御用のＭＯＳトランジスタ２３は基準電流検出回路を構成し、ＭＯＳトランジスタ２５、２６、２７、２８、２９はカレントミラー回路を構成し、制御回路３１、３３、比較器３２、３４はインピーダンスを合わせ込む制御系を構成し、Ａ／Ｄ変換回路２Ｄ、２Ｕはそれぞれプルダウン用、プルアップ用のダミーバッファを構成する。
【００５２】
次に本実施の形態の動作について説明する。本例も、基準電流検出回路は外部抵抗ＲＱによらず、ＺＱ端子の電位を内部で発生させた電位に固定する。これにより、外部抵抗ＲＱの値によって、外部抵抗ＲＱを流れる電流ＩＺＱが上記したカレントミラー回路からプルダウン用のダミーバッファであるＡ／Ｄ変換回路２Ｄへ流れ出し、それと同時にプルアップ用のダミーバッファであるＡ／Ｄ変換回路２Ｕから電流ＩＺＱが同カレントミラー回路に流れ込む。
【００５３】
この際、比較器３２はＺＱ端子の電圧を反転入力端子に入力し、Ａ／Ｄ変換回路２Ｄを構成するＮ型のＭＯＳトランジスタＴ１〜ＴＮのソースに掛かる電圧を非反転入力端子に入力して両電圧を比較し、その比較結果を制御回路３１に出力する。
【００５４】
同様に、比較器３４はＺＱ端子の電圧を非反転入力端子に入力し、Ａ／Ｄ変換回路２Ｕを構成するＮ型のＭＯＳトランジスタＴ１〜ＴＮのドレインに掛かる電圧を反転入力端子に入力して両電圧を比較し、その比較結果を制御回路３３に出力する。
【００５５】
制御回路３１は、上記した両電圧が一致するように、Ａ／Ｄ変換回路２Ｄを構成する各トランジスタＴ１〜ＴＮの各ゲートに、ハイレベル（“１”）又はローレベル（“０”）の信号（Ｄ０〜ＤＮ）を出力して、ダミーバッファであるＡ／Ｄ変換回路２Ｄのサイズを決める。その後、制御回路３１はＡ／Ｄ変換回路２Ｄの上記合わせ込み時の設定値Ｄ０〜ＤＮを用いて、図示されないディバイスのプルダウン用の出力バッファのインピーダンスを上記外部抵抗値ＲＱのインピーダンス又は、その整数倍に合わせ込む。
【００５６】
制御回路３３は、上記した両電圧が一致するように、Ａ／Ｄ変換回路２Ｕを構成する各トランジスタＴ１〜ＴＮの各ゲートに、ハイレベル（“１”）又はローレベル（“０”）の信号（Ｕ０〜ＵＮ）を出力してダミーバッファであるＡ／Ｄ変換回路２Ｕのサイズを決める。その後、制御回路３３はＡ／Ｄ変換回路２Ｕの上記合わせ込み時の設定値Ｕ０〜ＵＮを用いて、図示されないディバイスのプルアップ用の出力バッファのインピーダンスを上記外部抵抗値ＲＱのインピーダンス又は、その整数倍に合わせ込む。
【００５７】
本実施の形態によれば、プルダウン用のダミーバッファの他に、プルアップ用のダミーバッファを有し、このプルアップ用のダミーバッファのインピーダンスの設定値（Ｕ０〜ＵＮ）に基いて、プルアップ用の出力バッファのインピーダンスを合わせ込むことができるため、プルアップ用の出力バッファのインピーダンスの合わせ込み精度を向上させることができると共に、プロセス条件がバラついても、プルアップ用の出力バッファのインピーダンスの合わせ込み誤差を最小にすることができ、プルアップ用の出力バッファについても、そのインピーダンスの合わせ誤差を±１０％以内とすることができる。
【００５８】
又、プルダウン用、プルアップ用の出力バッファを同一ビットで合わせ込む場合、プルアップ用のダミーバッファであるＡ／Ｄ変換回路２ＵのＭＯＳトランジスタＴ１〜ＴＮのビット数を増やして、上記した同一ビットの合わせ込みを実現することができる。
【００５９】
更に、１．５Ｖのような低電源電圧系ではＡ／Ｄ変換回路２ＵをＰＭＯＳのトランジスタの並列回路で構成して、対応することができる。
【００６０】
尚、上記第２の実施の形態では、外部抵抗ＲＱ、ＺＱ端子、並びに外部抵抗ＲＱを流れる電流ＩＺＱを検出する周辺回路がプルダウン用のダミーバッファとプルアップ用のダミーバッファに対して、共通に１組しかなかったが、回路規模の増大や消費電力の増大などが許される場合、前記周辺回路の全部或いは一部がプルダウン用のダミーバッファとプルアップ用のダミーバッファそれぞれ独立に設けられていても、上記した効果を得ることができる。
【００６１】
また、上記第１、第２の実施の形態では、図２又は図５に示すようにカレントミラ−回路のハイ側電源は周辺回路用であるＶＤＤを用いたが、出力バッファ用電源ＶＤＤＱを用いてもよく、この場合、外部抵抗ＲＱを流れる電流ＩＺＱを検出する回路に出力バッファと同じ電源を用いるため、ＶＤＤＱにノイズが乗った場合でも、その影響は合わせ込み回路や出力バッファに同様に現れるため、合わせ込み精度が落ちることがなく、出力バッファ３のインピーダンスを常に安定で精度よく、外部抵抗ＲＱのインピーダンスに合わせ込むことができる。
【００６２】
更に、図５に示した第２の実施の形態と異なり、比較器３２、３４はＡ／Ｄ変換回路２Ｄ、２Ｕに掛かる電圧と抵抗Ｒ１，Ｒ２で作成される基準電圧（Ｒ１とＲ２の接続中点の電圧）とを比較し、制御回路３１、３３はこの比較値に基づいてＡ／Ｄ変換回路２Ｄ、２Ｕのインピーダンスを外部抵抗ＲＱのインピーダンスに合わせ込んでも、同様の効果がある。
【００６３】
【発明の効果】
以上詳細に説明したように、本発明によれば、外部抵抗が接続される所定端子の電圧を一定に固定し、前記外部抵抗に流れる電流により前記外部抵抗のインピーダンスを検出することにより、出力バッファのインピーダンスを前記外部抵抗のインピーダンス又は、その整数倍のインピーダンスに合わせ込む際の誤差を製品スペック誤差である±１０％以内に抑えることができる。また、外部抵抗が接続される所定端子の電圧を一定に固定した時に前記外部抵抗を流れる電流を検出する回路は比較器２１とＭＯＳトランジスタ２３、２５、２６で構成でき、半導体回路の回路規模を大きくすることなく、上記効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施の形態を示したブロック図である。
【図２】図１に示した基準電流検出回路及びＡ／Ｄ変換回路の詳細回路例を示した回路図である。
【図３】図１に示したディバイスの具体例を示したブロック図である。
【図４】図１に示した基準電流検出回路の一部拡大図である。
【図５】本発明の半導体装置の第２の実施の形態を示したブロック図である。
【図６】従来のＺＱピンに接続した外部抵抗ＲＱの抵抗値モニタ回路である。
【図７】従来の半導体装置のプログラマブルインピーダンス出力回路の構成図である。
【図８】図７に示したインピーダンス合わせ込み回路の詳細例を示した回路図である。
【図９】ＭＯＳトランジスタのソース、ドレイン電圧及び電流との関係より合わせ込み誤差の発生を説明する特性図である。
【符号の説明】
１ 基準電流検出回路
２ Ａ／Ｄ変換回路
３ 出力バッファ
４ 入出力端子
５ サンプリング信号発生回路
６ クロック端子
２１、３２ 比較器
２２ 負荷回路
２３、２５〜２９ ＭＯＳトランジスタ
２４ 電圧分圧回路
３１ 制御回路
５０ ディバイス
５１ 書込制御回路
５２、５８ 入力バッファ
５３ デコーダ
５４ セル
５５ センスアンプ
１００ インピーダンス合わせ込み回路
Claims (1)
- 所定端子と所定電源との間に接続された外部抵抗のインピーダンスと同一のインピーダンスに第１および第２のダミーバッファを設定し、この第１および第２のダミーバッファの設定値に基づいてプルダウン用出力バッファおよびプルアップ用出力バッファのインピーダンスを前記外部抵抗のインピーダンス又は、その定数倍のインピーダンスに合わせ込む機能を有する半導体装置において、
電源電圧と前記所定電源との間に挿入されて電源電圧を分圧する第１の抵抗及び第２の抵抗と、
前記第１の抵抗及び第２の抵抗の接続点を一方の入力端子に接続し、他方の入力端子を前記所定端子に接続した第１の比較器と、
前記第１の比較器の出力端子をゲートに接続し、前記所定端子をソースに接続した第１のトランジスタと、
前記第１のトランジスタのドレインにゲートとドレインを共通に接続し、ソースを前記電源電圧に接続した第２のトランジスタと、
前記第２のトランジスタのゲートにゲートを接続し、ソースを前記電源電圧に接続して前記第２のトランジスタと第１のカレントミラー回路を形成する第３のトランジスタと、
前記所定端子を一方の入力端子に接続し、他方の入力端子を前記第１のカレントミラー回路の出力側に接続した第２の比較器と、
前記第２の比較器の出力端子に接続され、プルダウン時において、前記第２の比較器の比較結果に基づいて、前記プルダウン用出力バッファのインピーダンスを前記外部抵抗のインピーダンス又はその整数倍に合わせ込むように前記第１のダミーバッファのインピーダンスを設定する第１の制御回路と、
前記第２のトランジスタおよび第３のトランジスタのゲートにゲートを接続し、ソースを前記電源電圧に接続した第４のトランジスタと、
前記第４のトランジスタのドレインにゲートとドレインを共通に接続し、ソースを前記所定電源に接続した第５のトランジスタと、
前記第５のトランジスタのゲートにゲートを接続し、ソースを前記所定電源に接続して前記第５のトランジスタと第２のカレントミラー回路を形成する第６のトランジスタと、
前記所定端子を一方の入力端子に接続し、他方の入力端子を前記第２のカレントミラー回路の出力側に接続した第３の比較器と、
前記第３の比較器の出力端子に接続され、プルアップ時において、前記第３の比較器の比較結果に基づいて、前記プルアップ用出力バッファのインピーダンスを前記外部抵抗のインピーダンス又はその整数倍に合わせ込むように前記第２のダミーバッファのインピーダンスを設定する第２の制御回路と、
を具備することを特徴とする半導体装置。
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