KR20170064777A - Ｚｑ 핀 없이 캘리브레이션 동작을 수행하는 메모리 장치 - Google Patents

Ｚｑ 핀 없이 캘리브레이션 동작을 수행하는 메모리 장치 Download PDF

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KR20170064777A
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유혜승
윤원주
송인달
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삼성전자주식회사
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Abstract

ZQ 핀 없이 캘리브레이션 동작을 수행하는 메모리 장치가 개시된다. 메모리 장치는 데이터 입출력 패드의 임피던스 매칭을 위하여, 데이터 입출력 패드를 터미네이션시키는 풀-업 캘리브레이션 코드와 풀-다운 캘리브레이션 코드를 발생하는 캘리브레이션 회로를 포함한다. 캘리브레이션 회로는 사용되지 않는 패드에 연결되는 외부 저항에 기초하여 제1 및 제2 기준 저항부들을 트리밍하는 1차 캘리브레이션 동작과 트리밍된 제2 기준 저항부에 기초하여 풀-업 캘리브레이션 코드와 풀-다운 캘리브레이션 코드를 발생하는 2차 캘리브레이션 동작을 수행한다.

Description

ＺＱ 핀 없이 캘리브레이션 동작을 수행하는 메모리 장치 {Memory device for performing calibration operation without ZQ pin}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 ZQ 핀 없는 메모리 장치에서 캘리브레이션 동작이 가능하게 하기 위한 것이다.
반도체 장치들 사이에 인터페이스되는 신호들의 전송 시간을 최소화하기 위하여, 신호들의 스윙폭이 줄어들고 있다. 신호들의 스윙 폭이 작아질수록, 반도체 장치들은 외부 노이즈에 대한 영향이 증가하고 인터페이스에서 임피던스 부정합(impedance mismatch)에 의해 유발되는 신호 반사가 심각하다. 임피던스 부정합이 발생되면, 고속으로 데이터를 전송하는 것이 어려워지고, 반도체 장치의 출력 단자로부터 데이터 출력이 왜곡될 수 있다. 이에 따라, 입력 측의 반도체 장치는 왜곡된 출력 신호를 수신하여, 셋업/홀드 실패(setup/hold failure), 미스 판단(miss judgement)과 같은 문제들을 종종 일으킨다.
이러한 문제들을 해결하기 위하여, 메모리 장치들은 ZQ 핀을 구비하고 외부로부터 ZQ 캘리브레이션 명령(ZQCS, ZQCL)을 입력받아 ZQ 캘리브레이션을 수행함으로써 임피던스 매칭을 제어한다. 메모리 장치들 중에서 ZQ 핀이 없는 메모리 장치에서도 정확한 임피던스 매칭을 위한 캘리브레이션 동작이 필요하다.
본 발명의 목적은 ZQ 핀 없이 캘리브레이션 동작을 수행하는 캘리브레이션 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 캘리브레이션 회로를 포함하는 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 캘리브레이션 회로는, 패드에 연결되는 외부 저항과 제1 기준 전압에 기초하여 제1 기준 저항부를 트리밍하는 트리밍 코드를 발생하는 제1 캘리브레이션 회로부와, 트리밍 코드에 응답하여 제2 기준 저항부를 트리밍하고 트리밍된 제2 기준 저항부와 제2 및 제3 기준 전압들에 기초하여 풀-업 캘리브레이션 코드와 풀-다운 캘리브레이션 코드를 발생하는 제2 캘리브레이션 회로부를 포함한다.
본 발명의 실시예들에 따라, 제1 기준 저항부와 제2 기준 저항부는 외부 저항의 저항값과 동일한 저항값을 갖도록 트리밍될 수 있다.
본 발명의 실시예들에 따라, 패드에 연결되는 테스트 장치의 프로브 팁을 통하여 외부 저항이 연결되는 경우, 외부 저항의 저항값을 제1 기준 저항부의 저항값보다 크게 설정하고 제1 기준 전압의 레벨을 낮출 수 있다.
본 발명의 실시예들에 따라, 제1 캘리브레이션 회로부에 의한 제1 캘리브레이션 동작과 제2 캘리브레이션 회로부에 의한 제2 캘리브레이션 동작은 제1 기준 전압 및 제2 기준 전압에서 전류-전압 기울기 변화가 없도록 동작될 수 있다.
본 발명의 실시예들에 따라, 제1 캘리브레이션 회로부는, 패드와 접지 전압 사이에 연결되고 트리밍 코드에 따라 가변되는 저항값을 갖는 제1 기준 저항부, 패드의 전압과 제1 기준 전압을 비교하여 제1 업/다운 신호를 출력하는 제1 비교부, 그리고 제1 업/다운 신호에 응답하여 업/다운 카운트 동작을 수행하여 트리밍 코드를 발생하는 제1 카운터를 포함할 수 있다.
본 발명의 실시예들에 따라, 제2 캘리브레이션 회로부는, 제1 노드와 접지 전압 사이에 연결되고 트리밍 코드에 응답하여 가변되는 저항값을 갖는 제2 기준 저항부, 제1 노드와 전원 전압 사이에 연결되고 제1 노드의 전압과 제2 기준 전압을 비교하고 비교 결과에 따라 업/다운 카운트 동작을 수행하여 풀-업 캘리브레이션 코드를 발생하는 풀-업 캘리브레이션부, 그리고 제3 기준 전압과 제2 노드의 전압을 비교하고 비교 결과에 따라 업/다운 카운트 동작을 수행하여 풀-다운 캘리브레이션 코드를 발생하는 풀-다운 캘리브레이션부를 포함한다.
본 발명의 실시예들에 따라, 풀-업 캘리브레이션부는 제1 노드의 전압과 제2 기준 전압을 비교하여 제2 업/다운 신호를 출력하는 제2 비교부, 제2 업/다운 신호에 응답하여 업/다운 카운트 동작을 수행하여 풀-업 캘리브레이션 코드를 발생하는 제2 카운터, 전원 전압과 제1 노드 사이에 연결되고 풀-업 캘리브레이션 코드에 가변되는 저항값을 갖는 제1 풀-업 드라이버, 그리고 전원 전압과 제2 노드 사이에 연결되고 풀-업 캘리브레이션 코드에 응답하여 가변되는 저항값을 갖는 제2 풀-업 드라이버를 포함할 수 있다.
본 발명의 실시예들에 따라, 풀-다운 캘리브레이션부는 제3 기준 전압과 제2 노드의 전압을 비교하여 제3 업/다운 신호를 출력하는 제3 비교부, 제3 업/다운 신호에 응답하여 업/다운 카운트 동작을 수행하여 풀-다운 캘리브레이션 코드를 발생하는 제3 카운터, 그리고 제2 노드와 접지 전압 사이에 연결되고 풀-다운 캘리브레이션 코드에 응답하여 가변되는 저항값을 갖는 제1 풀-다운 드라이버를 포함할 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 메모리 장치는, 도전 단자들을 포함하고 메모리 장치의 외부 인터페이스 기능을 수행하는 메모리 버퍼와, 메모리 버퍼 상에 적층되고 관통 전극들을 통해 전기적으로 연결되고 메모리 버퍼와 독립된 인터페이스를 제공하는 채널들로 구성되는 메모리 레이어들을 포함한다. 메모리 버퍼는 도전 단자에 연결되는 외부 저항에 기초하여 제1 기준 저항부와 제2 기준 저항부를 트리밍하고 트리밍된 제2 기준 저항부에 기초하여 풀-업 캘리브레이션 코드와 풀-다운 캘리브레이션 코드를 발생하는 캘리브레이션 회로를 포함한다. 채널들 각각의 데이터 입출력 패드(DQ)는 풀-업 캘리브레이션 코드와 풀-다운 캘리브레이션 코드에 응답하여 터미네이션된다.
본 발명의 실시예들에 따라, 풀-업 캘리브레이션 코드와 풀-다운 캘리브레이션 코드에 응답하여 채널들 각각의 데이터 입출력 패드(DQ)를 터미네이션시키는 출력 버퍼는 채널들 각각에 또는 메모리 버퍼에 배치될 수 있다.
본 발명의 실시예들에 따라, 캘리브레이션 회로는, 외부 저항과 제1 기준 전압에 기초하여 제1 기준 저항부를 트리밍하는 트리밍 코드를 발생하는 제1 캘리브레이션 회로부와, 트리밍 코드에 응답하여 제2 기준 저항부를 트리밍하고 트리밍된 제2 기준 저항부와 제2 및 제 3 기준 전압에 기초하여 풀-업 캘리브레이션 코드와 풀-다운 캘리브레이션 코드를 발생하는 제2 캘리브레이션 회로부를 포함할 수 있다.
본 발명의 실시예들에 따라, 제1 캘리브레이션 회로부에 의한 제1 캘리브레이션 동작은 메모리 장치의 웨이퍼 단계에서 수행되고, 제2 캘리브레이션 회로에 의한 제2 캘리브레이션 동작은 메모리 장치의 패키지 상태에서 수행될 수 있다.
본 발명의 실시예들에 따라, 트리밍 코드는 메모리 장치의 내부 전원 전압 발생부에서 제공되는 내부 전원 전압의 레벨로 제공될 수 있다.
본 발명의 실시예들에 따른 메모리 장치는, ZQ 핀이 존재하지 않더라도, 사용되지 않는 패드 또는 솔더볼에 연결되는 외부 저항에 기초하여 제1 및 제2 기준 저항부들을 트리밍하는 1차 캘리브레이션 동작과 트리밍된 제2 기준 저항부에 기초하여 풀-업 캘리브레이션 코드와 풀-다운 캘리브레이션 코드를 발생하는 2차 캘리브레이션 동작을 수행하여 데이터 입출력 패드를 터미네이션시킴으로써, 데이터 입출력 패드의 임피던스 매칭을 정확히 수행할 수 있다.
도 1은 본 발명의 실시예에 따른 캘리브레이션 회로를 포함하는 메모리 장치를 설명하는 도면이다.
도 2 내지 도 5는 도 1의 캘리브레이션 회로를 설명하는 도면들이다.
도 6과 도 7a 내지 도 7c는 도 2의 캘리브레이션 회로의 동작을 설명하는 도면들이다.
도 8은 본 발명의 실시예들에 따른 캘리브레이션 회로를 포함하는 멀티칩 패키지를 설명하는 도면이다.
도 9는 본 발명의 실시예들에 따른 캘리브레이션 회로를 포함하는 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 10은 본 발명의 실시예들에 따른 캘리브레이션 회로를 포함하는 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시예에 따른 캘리브레이션 회로를 포함하는 메모리 장치를 설명하는 도면이다.
도 1을 참조하면, 메모리 장치(100)는 캘리브레이션 회로(110)와 출력 드라이버(120)를 포함한다. 캘리브레이션 회로(110)는 메모리 장치(100)의 패드(101)와 출력 드라이버(120) 사이에 연결된다. 캘리브레이션 회로(110)는 패드(101)에 연결되는 외부 저항에 따라 출력 드라이버(120)를 터미네이션시키는 풀-업 캘리브레이션 코드(PCODE[0:N])와 풀-다운 캘리브레이션 코드(NCODE[0:N])를 발생한다. 캘리브레이션 회로(110)는 제1 캘리브레이션 회로부(112)와 제2 캘리브레이션 회로부(114)를 포함한다.
제1 캘리브레이션 회로부(112)는 패드(101)에 연결되는 외부 저항에 기초하여 제1 기준 저항부를 트리밍하는 트리밍 코드(TCODE[0:N])를 발생할 수 있다. 제2 캘리브레이션 회로부(114)는 트리밍 코드(TCODE[0:N])에 응답하여 제2 기준 저항부를 트리밍하고, 트리밍된 제2 기준 저항부에 기초하여 풀-업 캘리브레이션 코드(PCODE[0:N])와 풀-다운 캘리브레이션 코드(NCODE[0:N])를 발생할 수 있다. 제1 기준 저항부와 제2 기준 저항부는 패드(101)에 연결되는 외부 저항의 저항값과 동일한 저항값을 갖도록 트리밍될 수 있다.
출력 드라이버(120)는 풀-업 캘리브레이션 코드(PCODE[0:N])에 응답하여 데이터 입출력 패드(102)를 풀-업 터미네이션시키는 풀-업 드라이버와, 풀-다운 캘리브레이션 코드(NCODE[0:N])에 응답하여 데이터 입출력 패드(102)를 풀-다운 터미네이션시키는 풀-다운 드라이버를 포함한다.
캘리브레이션 회로(110)는 패드(101)에 연결되는 외부 저항에 기초하여 제1 및 제2 기준 저항부들을 트리밍하는 1차 캘리브레이션 동작과 트리밍된 제2 기준 저항부에 기초하여 풀-업 캘리브레이션 코드(PCODE[0:N])와 풀-다운 캘리브레이션 코드(NCODE[0:N])를 발생하는 2차 캘리브레이션 동작을 수행할 수 있다. 출력 드라이버(120)는 풀-업 캘리브레이션 코드(PCODE[0:N])와 풀-다운 캘리브레이션 코드(NCODE[0:N])에 응답하여 데이터 입출력 패드(102)를 터미네이션시킴으로써, 데이터 입출력 패드(102)의 임피던스 매칭이 정확히 수행될 수 있다.
도 2 내지 도 5는 도 1의 캘리브레이션 회로를 설명하는 도면들이다. 도 2는 캘리브레이션 회로의 블락 다이어그램을 설명하는 도면이고, 도 3은 기준 저항부들을 설명하는 도면이고, 도 4는 풀-업 드라이버들을 설명하는 도면이고, 도 5는 풀-다운 드라이버들을 설명하는 도면이다.
도 2를 참조하면, 캘리브레이션 회로(110)는 제1 캘리브레이션 회로부(112)와 제2 캘리브레이션 회로부(114)를 포함한다. 제1 캘리브레이션 회로부(112)는 제1 기준 저항부(202), 제1 비교부(204) 그리고 제1 카운터(205)를 포함한다.
제1 기준 저항부(202)는 패드(101)와 접지 전압(VSS) 사이에 연결되고, 제1 카운터(205)의 트리밍 코드(TCODE[0:N])에 따라 저항값이 가변될 수 있다. 제1 기준 저항부(202)는 도 3에 도시된 바와 같이, 패드(101)와 접지 전압(VSS) 사이에 트리밍 코드(TCODE[0:N]) 각각을 자신의 게이트들에 입력하는 엔모스 트랜지스터들(301)과, 엔모스 트랜지스터들(301)과 직렬로 연결되는 저항들(302)로 구성될 수 있다.
제1 비교부(204)는 제1 기준 전압(VREF1)과 패드(101)의 전압을 비교하고, 그 비교 결과를 업/다운 신호(UP/DN)로서 제1 카운터(205)로 전달할 수 있다. 제1 비교부(204)는 제1 기준 전압(VREF1)과 패드(101)의 전압이 같아질 때까지 비교 동작을 수행할 수 있다.
패드(101)의 전압은 테스트 장치(50)의 외부 저항(52)과 제1 기준 저항부(202)에 의해 결정될 수 있다. 패드(101)은 메모리 장치(100) 외부의 테스트 장치(50)에 연결될 수 있다. 테스트 장치(50)는 메모리 장치(100)가 웨이퍼 상태일 때 메모리 장치(100)가 정상적으로 동작하는지 테스트하는 프로브(probe) 테스트 장치일 수 있다. 프로브 테스트 장치(50)는 카드 형태로 구성되어 프로브 카드(probe card)라고 칭할 수 있다.
테스트 장치(50)는 다수개의 프로브 팁(probe tip)을 포함하고, 프로브 팁은 전원 전압(VDD) 등을 공급하는 파워 팁(power tip), 접지 전압(VSS)을 공급하는 그라운드 팁(ground tip), 그리고 신호를 입/출력하는 신호 팁(signal tip)으로 구분될 수 있다. 프로브 팁들은 메모리 장치(100)의 패드들에 접촉하고, 각 패드로 인가되는 입력 신호에 따라 출력되는 출력 신호를 측정할 수 있다.
메모리 장치(100)의 패드들 중에서는 사용되지 않는 패드가 다수개 있을 수 있다. 본 실시예에서는 사용되지 않는 패드(101)를 이용하여 웨이퍼 상태에서 캘리브레이션 동작을 수행하는 메모리 장치(100)에 대하여 설명할 것이다. 실시예에 따라, 패키지 상태의 메모리 장치(100)에 대한 캘리브레이션 동작을 수행하기 위하여, 사용되지 않는 패드(101)와 연결되는 핀(pin) 또는 볼(ball)이 테스트 장치(50)에 연결될 수 있다.
제1 비교부(204)는 패드(101)의 전압과 제1 기준 전압(VREF1)을 비교하여 패드(101)의 전압이 제1 기준 전압(VREF1) 보다 높을 경우, 업 신호(UP)를 출력할 수 있다. 업 신호(UP)는 제1 카운터(205)의 트리밍 코드(TCODE[0:N])를 증가시키고, 제1 저항부(202)에서 턴온되는 엔모스 트랜지스터들(301, 도 3)의 수를 증가시켜서 제1 저항부(202)의 저항 개수를 증가시킬 수 있다. 제1 저항부(202) 내 병렬 연결된 저항 개수의 증가로 인하여, 제1 저항부(202)의 저항값이 작아짐에 따라 제1 저항부(202)가 연결되는 패드(101)의 전압 레벨이 낮아진다. 이러한 동작은 패드(10)의 전압이 낮아져서 제1 기준 전압(VREF1)과 같아질 때까지 반복 수행될 수 있다.
제1 비교부(204)는 패드(101)의 전압이 제1 기준 전압(VREF1) 보다 낮을 경우, 다운 신호(DN)를 출력할 수 있다. 다운 신호(DN)는 제1 카운터(205)의 트리밍 코드(TCODE[0:N])를 감소시키고, 제1 저항부(202)에서 턴온되는 엔모스 트랜지스터들(301, 도 3)의 수를 감소시켜서 제1 저항부(202)의 저항 개수를 감소시킬 수 있다. 제1 저항부(202) 내 병렬 연결된 저항 개수의 감소로 인하여, 제1 저항부(202)의 저항값이 커짐에 따라 제1 저항부(202)가 연결되는 패드(101)의 전압 레벨이 높아진다. 이러한 동작은 패드(10)의 전압이 높아져서 제1 기준 전압(VREF1)과 같아질 때까지 반복 수행될 수 있다.
제1 카운터(205)는 제1 비교부(204)의 업/다운 신호(UP/DN)에 응답하여 업/다운 카운트 동작을 수행하여 트리밍 코드(TCODE[0:N])를 발생할 수 있다. 트리밍 코드(TCODE[0:N])는 제1 기준 저항부(202)과 제2 기준 저항부(212)로 제공될 수 있다.
본 실시예에서는 제1 캘리브레이션 회로부(112)는 제1 기준 전압(VREF1)을 전원 전압(VDD)의 1/2에 해당하도록 설정하여, 패드(101)에 연결된 테스트 장치(50)의 외부 저항(52)의 저항값과 제1 기준 저항부(202)의 저항값이 동일해지도록 트리밍 코드(TCODE[0:N])를 발생할 수 있다. 실시예에 따라, 제1 캘리브레이션 회로부(112)는 제1 기준 전압(VREF1)을 변경하여 패드(101)에 연결된 테스트 장치(50)의 외부 저항(52)의 저항값과 제1 기준 저항부(202)의 저항값이 서로 다르게 트리밍 코드(TCODE[0:N])를 발생할 수 있다.
제2 캘리브레이션 회로부(114)는 제2 기준 저항부(212), 제2 비교부(214), 제2 카운터(215), 제1 풀-업 드라이버(216), 제2 풀-업 드라이버(218), 제3 비교부(220), 제3 카운터(221) 그리고 제1 풀-다운 드라이버(222)를 포함한다.
제2 기준 저항부(212)는 제1 노드(NA)와 접지 전압(VSS) 사이에 연결되고, 제1 캘리브레이션 회로부(112)의 제1 카운터(205)의 트리밍 코드(TCODE[0:N])에 따라 저항값이 가변될 수 있다. 제2 기준 저항부(212)의 저항값은 테스트 장치(50)의 외부 저항(52)과 제1 캘리브레이션 회로부(112)의 제1 기준 저항부(202)의 저항값과 동일할 수 있다. 실시예에 따라, 제2 기준 저항부(212)의 저항값은 테스트 장치(50)의 외부 저항(52)과 제1 캘리브레이션 회로부(112)의 제1 기준 저항부(202)의 저항값과 다를 수 있다.
제2 비교부(214)는 제2 기준 전압(VREF2)과 제1 노드(NA)의 전압을 비교하고, 그 비교 결과를 업/다운 신호(UP/DN)로서 제2 카운터(215)에 전달할 수 있다. 제2 비교부(214)는 제2 기준 전압(VREF2)과 제1 노드(NA)의 전압이 같아질 때까지 비교 동작을 수행할 수 있다. 제2 기준 전압(VREF2)은 제1 기준 전압(VREF1)과 동일한 전압 레벨을 가질 수 있다. 실시예에 따라, 제2 기준 전압(VREF2)은 제1 기준 전압(VREF1)과 다른 전압 레벨을 가질 수 있다.
제2 카운터(215)는 제2 비교부(214)의 업/다운 신호(UP/DN)에 응답하여 업/다운 카운트 동작을 수행하여 풀-업 캘리브레이션 코드(PCODE[0:N])를 발생할 수 있다. 풀-업 캘리브레이션 코드(PCODE[0:N])는 제1 풀-업 드라이버(216)와 제2 풀-업 드라이버(218), 그리고 출력 드라이버(120)의 제3 풀-업 드라이버(242)로 제공될 수 있다.
제1 풀-업 드라이버(216)는 풀-업 캘리브레이션 코드(PCODE[0:N])에 응답하여 제1 풀-업 드라이버(216)의 저항값을 조정할 수 있다. 제1 풀-업 드라이버(216)는 도 4에 도시된 바와 같이, 전원 전압(VDD)과 제1 노드(NA) 사이에 풀-업 캘리브레이션 코드(PCODE[0:N]) 각각을 자신의 게이트들에 입력하는 피모스 트랜지스터들(401)과, 피모스 트랜지스터들(401)과 직렬로 연결되는 저항들(402)로 구성될 수 있다.
제1 풀-업 드라이버(216)의 저항값과 제2 기준 저항부(212)의 저항값에 따른 전원 전압(VDD)과 접지 전압(VSS) 사이의 전압 분배에 의해 제1 노드(NA)의 전압이 결정될 수 있다. 제2 비교부(214), 제2 카운터(215) 그리고 제1 풀-업 드라이버(216)는 제1 노드(NA)의 전압이 제2 기준 전압(VREF2)과 같아질 때까지 비교하고, 비교 결과에 따라 업/다운 카운트 동작을 수행하여 풀-업 캘리브레이션 코드(PCODE[0:N])를 발생할 수 있다. 이러한 풀-업 캘리브레이션 코드(PCODE[0:N])를 발생시키기 위한 반복 동작이 풀-업 캘리브레이션 동작이 된다.
제2 풀-업 드라이버(218)는 풀-업 캘리브레이션 코드(PCODE[0:N])에 응답하여 제2풀-업 드라이버(218)의 저항값을 조정할 수 있다. 제2 풀-업 드라이버(218)는 도 4에 도시된 바와 같이, 전원 전압(VDD)과 제2 노드(NB) 사이에 풀-업 캘리브레이션 코드(PCODE[0:N]) 각각을 자신의 게이트들에 입력하는 피모스 트랜지스터들(401)과, 피모스 트랜지스터들(401)과 직렬로 연결되는 저항들(402)로 구성될 수 있다.
풀-업 캘리브레이션 코드(PCODE[0:N])에 기초하여 풀-업 캘리브레이션 동작을 수행하는 제2 비교부(214), 제2 카운터(215) 그리고 제1 및 제2 풀-업 드라이버들(216, 218)은 풀-업 캘리브레이션부(230)를 구성할 수 있다.
제3 비교부(220)는 제3 기준 전압(VREF3)과 제2 노드(NB)의 전압을 비교하고, 그 비교 결과를 업/다운 신호(UP/DN)로서 제3 카운터(221)로 전달할 수 있다. 제3 비교부(220)는 제2 노드(NB)의 전압이 제3 기준 전압(VREF3)과 같아질 때까지 비교 동작을 수행할 수 있다. 실시예에 따라, 제3 기준 전압(VREF3)은 제2 기준 전압(VREF2)과 같거나 다를 수 있다.
제3 카운터(221)는 제3 비교부(220)의 업/다운 신호(UP/DN)에 응답하여 업/다운 카운트 동작을 수행하여 풀-다운 캘리브레이션 코드(NCODE[0:N])를 발생할 수 있다. 풀-다운 캘리브레이션 코드(NCODE[0:N])는 제1 풀-다운 드라이버(222)와 출력 드라이버(120)의 제2 풀-다운 드라이버(244)로 제공될 수 있다.
제1 풀-다운 드라이버(222)는 풀-다운 캘리브레이션 코드(NCODE[0:N])에 응답하여 제1 풀-다운 드라이버(222)의 저항값을 조정할 수 있다. 제1 풀-다운 드라이버(222)는 도 5에 도시된 바와 같이, 제2 노드(NB)와 접지 전압(VSS) 사이에 풀-다운 캘리브레이션 코드(NCODE[0:N]) 각각을 자신의 게이트들에 입력하는 엔모스 트랜지스터들(501)과, 엔모스 트랜지스터들(501)과 직렬로 연결되는 저항들(502)로 구성될 수 있다.
제2 풀-업 드라이버(218)의 저항값과 제1 풀-다운 드라이버(222)의 저항값에 따른 전원 전압(VDD)과 접지 전압(VSS) 사이의 전압 분배에 의해 제2 노드(NB)의 전압이 결정될 수 있다. 제3 비교부(220), 제3 카운터(221) 그리고 제1 풀-다운 드라이버(222)는 제2 노드(NB)의 전압이 제3 기준 전압(VREF3)과 같아질 때까지 비교하고, 비교 결과에 따라 업/다운 카운트 동작을 수행하여 풀-다운 캘리브레이션 코드(NCODE[0:N])를 발생할 수 있다. 이러한 풀-다운 캘리브레이션 코드(NCODE[0:N])를 발생시키기 위한 반복 동작이 풀-다운 캘리브레이션 동작이 된다.
풀-다운 캘리브레이션 코드(NCODE[0:N])에 기초하여 풀-다운 캘리브레이션 동작을 수행하는 제3 비교부(220), 제3 카운터(221) 그리고 제1 풀-다운 드라이버(222)은 풀-다운 캘리브레이션부(232)를 구성할 수 있다.
캘리브레이션 회로(110)에서, 제1 캘리브레이션 회로부(112)의 동작은 메모리 장치(100)의 웨이퍼 테스트 단계에서 수행되고, 제2 캘리브레이션 회로부(114)의 동작은 메모리 장치(100)의 패키지 상태에서 파워-업 시퀀스 단계에서 수행될 수 있다. 예를 들어, 제2 캘리브레이션 회로부(114)의 동작은 메모리 장치(100)의 표준에서 정의되는 ZQ 캘리브레이션 동작이 할당되는 구간 동안 동작되도록 설정될 수 있다. 실시예에 따라, 캘리브레이션 회로(110)의 제1 및 제2 캘리브레이션 동작은 메모리 장치(100)의 웨이퍼 테스트 단계에서 수행될 수 있다. 다른 실시예에 따라, 캘리브레이션 회로(110)의 제1 및 제2 캘리브레이션 동작은 메모리 장치(100)의 패키지 상태에서 수행될 수 있다.
캘리브레이션 회로(110)에서 발생된 풀-업 캘리브레이션 코드(PCODE[0:N])와 풀-다운 캘리브레이션 코드(NCODE[0:N])는 출력 드라이버(120)로 제공될 수 있다. 풀-업 캘리브레이션 코드(PCODE[0:N])는 출력 드라이버(120)의 제3 풀-업 드라이버(242)로 제공되고, 풀-다운 캘리브레이션 코드(NCODE[0:N])는 출력 드라이버(120)의 제2 풀-다운 드라이버(244)로 제공될 수 있다.
제3 풀-업 드라이버(242)는 캘리브레이션 회로(110)의 제1 및 제2 풀-업 드라이버들(216, 218)과 동일하게 구성될 수 있다. 제3 풀-업 드라이버(242)는 도 4에 도시된 바와 같이, 전원 전압(VDD)과 DQ 패드(102) 사이에 풀-업 캘리브레이션 코드(PCODE[0:N]) 각각을 자신의 게이트들에 입력하는 피모스 트랜지스터들(401)과, 피모스 트랜지스터들(401)과 직렬로 연결되는 저항들(402)로 구성될 수 있다.
제3 풀-업 드라이버(242)는 풀-업 캘리브레이션 코드(PCODE[0:N])에 응답하여 제3 풀-업 드라이버(242)의 저항값을 조정할 수 있다. 제3 풀-업 드라이버(242)의 저항값은 풀-업 터미네이션 저항값으로 결정될 수 있다. 제3 풀-업 드라이버(242)의 저항값은 캘리브레이션 회로(110)의 제1 및 제2 풀-업 드라이버들(216, 218)의 저항값과 동일한 값으로 설정될 수 있다. 실시예에 따라, 제3 풀-업 드라이버(242)의 저항값은 캘리브레이션 회로(110)의 제1 및 제2 풀-업 드라이버들(216, 218)의 저항값과 다르게, 예컨대, 제1 및 제2 풀-업 드라이버들(216, 218)의 저항값의 1/2 또는 1/4 등의 값으로 설정될 수 있다.
제2 풀-다운 드라이버(244)는 캘리브레이션 회로(110)의 제1 풀-다운 드라이버(222)과 동일하게 구성될 수 있다. 제2 풀-다운 드라이버(244)는 도 5에 도시된 바와 같이, DQ 패드(102)와 접지 전압(VSS) 사이에 풀-다운 캘리브레이션 코드(NCODE[0:N]) 각각을 자신의 게이트들에 입력하는 엔모스 트랜지스터들(501)과, 엔모스 트랜지스터들(501)과 직렬로 연결되는 저항들(502)로 구성될 수 있다.
제2 풀-다운 드라이버(244)는 풀-다운 캘리브레이션 코드(NCODE[0:N])에 응답하여 제2 풀-다운 드라이버(244)의 저항값을 조정할 수 있다. 제2 풀-다운 드라이버(244)의 저항값은 풀-다운 터미네이션 저항값으로 결정될 수 있다. 제2 풀-다운 드라이버(244)의 저항값은 캘리브레이션 회로(110)의 제1 풀-다운 드라이버(222)의 저항값과 동일한 값으로 설정될 수 있다. 실시예에 따라, 제2 풀-다운 드라이버(244)의 저항값은 캘리브레이션 회로(110)의 제1 풀-다운 드라이버(222)의 저항값과 다르게, 예컨대, 제1 풀-다운 드라이버(222)의 저항값의 1/2 또는 1/4 등의 값으로 설정될 수 있다.
출력 드라이버(120)는 제3 풀-업 드라이버(242)와 제2 풀-다운 드라이버(244)를 선택적으로 제어할 수 있다. 출력 드라이버(120)는 DQ 패드(102)로 로직 하이("H") 데이터를 출력할 때, 제3 풀-업 드라이버(242)를 턴온시켜 DQ 패드(102)를 로직 하이("H") 상태로 풀-업 터미네이션시킬 수 있다. 출력 드라이버(120)는 DQ 패드(102)로 로직 로우("L") 데이터를 출력할 때 제2 풀-다운 드라이버(244)를 턴온시켜 DQ 패드(102)를 로직 로우("L") 상태로 풀-다운 터미네이션시킬 수 있다.
도 6과 도 7a 내지 도 7c는 도 2의 캘리브레이션 회로의 동작을 설명하는 도면들이다. 도 6은 도 2의 제1 캘리브레이션 회로부의 일부분을 설명하는 도면이고, 도 7a는 제1 기준 저항부 내 트랜지스터 특성을 보여주는 도면이고, 도 7b는 제1 기준 저항부 내 저항 특성을 보여주는 도면이고, 도 7c는 캘리브레이션 동작에 따른 패드에서의 전류-전압 특성을 보여주는 도면이다.
도 6을 참조하면, 제1 캘리브레이션 회로부(112)는 패드(101)를 통하여 테스트 장치(50)와 연결된다. 테스트 장치(50)가 프로브 카드를 사용하는 경우, 테스트 장치(50)는 외부 저항(52)과 함께 프로브 카드의 프로브 팁 저항(54)이 함께 패드(101)에 연결되는 구조를 갖는다. 프로브 팁 저항(54)은 제1 캘리브레이션 회로부(112)가 외부 저항(52)에 기초하여 트리밍 코드(TCODE[0:N])를 발생하는 데 있어서, 기생 저항으로 작용할 수 있다.
테스트 장치(50)는 프로브 팁 저항(54)을 무시하기 위하여, 프로브 팁 저항(54)의 저항값에 비하여 외부 저항(52)의 저항값을 크게 설정할 수 있다. 실시예에 따라, 테스트 장치(50)의 외부 저항(52)의 저항값은 메모리 장치(100, 도 2)의 공정 변이, 온도(PVT, Process Variation, Temperature) 등으로 인한 소자 간 특성 차이를 고려하여 다양한 값으로 설정될 수 있다.
테스트 장치(50)의 외부 저항(52)의 저항값이 크게 설정되면, 외부 저항(52)과 제1 기준 저항부(202)에 의해 전압 분배되어 나타나는 패드(101)의 전압이 상대적으로 낮아질 수 있다. 낮아진 패드(101)의 전압을 고려하여, 제1 비교부(204, 도 2)의 제1 기준 전압(VREF1)의 레벨이 낮게 설정될 수 있다.
제1 기준 저항부(202)의 엔모스 트랜지스터들(301)은 트리밍 코드(TCODE[0:N])에 응답하여 턴온될 수 있다. 엔모스 트랜지스터들(301)의 턴온 저항(TR_RON)은 트리밍 코드(TCODE[0:N])의 전압 레벨에 따라 일정할 것이 요구된다. 이는 제1 기준 저항부(202)의 트리밍된 저항값의 정확도를 높이기 위하여 필요하다.
엔모스 트랜지스터들(301)의 턴온 저항(TR_RON)은, 도 7a에 도시된 바와 같이 트리밍 코드(TCODE[0:N])가 전원 전압(VDD) 레벨을 갖게 되면, 메모리 장치(100, 도 2)의 동작 전원인 전원 전압(VDD)의 변동에 따라 턴온 저항(TR_RON)의 저항값이 변화될 수 있다. 턴온 저항(TR_RON)의 저항값을 일정하게 유지하기 위하여, 트리밍 코드(TCODE[0:N])는 일정한 레벨을 갖는 내부 전원 전압(VINT)의 전압 레벨을 갖도록 설정될 수 있다. 내부 전원 전압(VINT)은 메모리 장치(100)의 내부 전원 전압 발생부로부터 제공될 수 있다.
제1 기준 저항부(202) 내 저항들(302)의 저항값(CAL_R)은 엔모스 트랜지스터들(301)의 턴온 저항(TR_RON)의 저항값에 비하여 상대적으로 큰 값으로 설정될 수 있다. 다른 말로, 엔모스 트랜지스터들(301)의 턴온 저항(TR_RON)의 저항값이 제1 기준 저항부(202) 내 저항들(302)의 저항값(CAL_R) 보다 상대적으로 작아지도록 하기 위하여, 엔모스 트랜지스터들(301)의 너비를 크게 할 수 있다.
제1 기준 저항부(202) 내 저항들(302)의 저항값(CAL_R)은 도 7b에 도시된 바와 같이, 전원 전압(VDD)의 변동에 따라 변화될 수 있다. 전원 전압(VDD)의 변동폭이 작은 구간(A)에 저항들(302)의 저항값(CAL_R)이 결정되도록 하는 것이 바람직하다. 또한, 전원 전압(VDD)의 변동폭이 작은 구간(A)은 큰 너비를 갖는 엔모스 트랜지스터들(301)의 턴온 저항(TR_RON)의 저항값이 작아짐에 따라 엔모스 트랜지스터(301)의 드레인-소스 전압(TR_VDS) 강하도 작아진다는 것을 볼 수 있다.
도 7c를 참조하면, 도 6의 probe tip 저항(54)의 영향을 줄이기 위해 제1 기준 전압(VREF1)과 제2 기준 전압(VREF2)를 다르게 설정했을 경우, 도 2의 캘리브레이션 회로(110) 내 제1 캘리브레이션 회로부(112)에 의한 제1 캘리브레이션 동작과 제2 캘리브레이션 회로(114)에 의한 제2 캘리브레이션 동작에 따른 패드(101)에서의 전류-전압 특성을 보여준다. 패드(101)의 전류-전압 특성 그래프에서, 제1 캘리브레이션 동작에서의 제1 기울기(B)와 제2 캘리브레이션 동작에서의 제2 기울기(C)가 변화없이 일정함을 볼 수 있다. 이는 캘리브레이션 회로(110)가 테스트 장치(50)의 외부 저항(52)과 같아지도록 제1 기준 저항부(202)와 제2 기준 저항부(212)를 트리밍하는 캘리브레이션 동작이 정확하게 이루어졌다는 것으로 이해될 수 있다.
도 8은 본 발명의 실시예들에 따른 캘리브레이션 회로를 포함하는 멀티칩 패키지를 설명하는 도면이다. 멀티 칩 패키지는 복수개의 반도체 칩들이나 다양한 종류의 반도체 칩들을 스택하여 하나의 패키지로 구현하는 반도체 패키지이다.
도 8을 참조하면, 멀티칩 패키지(800)는 스택된 메모리 레이어들(810, 820, 830, 840)의 하단부에 메모리 버퍼(802)를 포함할 수 있다. 메모리 레이어들(810, 820, 830, 840)은 채널들이라 불리는 다수개의 독립된 인터페이스들을 구성할 수 있다. 메모리 레이어(810, 820, 830, 840) 각각은 2 채널들(811-812, 821-822, 831-832, 841-842)로 구성될 수 있다. 각각의 채널(811, 812, 821, 822, 831, 832, 841, 842)은 독립된 메모리 뱅크들을 포함하고, 독립적으로 클럭킹된다(independently clocked).
본 실시예에서, 반도체 장치(800)는 4개의 메모리 레이어들(810, 820, 830, 840)이 스택되어 8개 채널들로 구성되는 예를 제공한다. 실시예에 따라, 반도체 장치(800)에는 2개 내지 8개 메모리 레이어들이 스택될 수 있다. 실시예에 따라, 메모리 레이어(810, 820, 830, 840) 각각은 1 또는 4 채널들로 구성될 수 있다. 실시예에 따라, 하나의 채널(single channel)은 다수개의 메모리 레이어들(810, 820, 830, 840)에 분산될 수 있다.
메모리 버퍼(802)는 메모리 콘트롤러로부터 커맨드, 어드레스, 클럭 및 데이터를 수신하고, 수신된 커맨드, 어드레스, 클럭 및 데이터를 메모리 레이어들(810, 820, 830, 840)에 제공하는 신호 분배 기능을 제공할 수 있다. 메모리 버퍼(802)는 커맨드, 어드레스, 클럭 및 데이터를 모두 버퍼링하므로, 메모리 콘트롤러는 메모리 버퍼(802)의 로드(load)만을 구동함으로써 메모리 레이어들(810, 820, 830, 840)과 인터페이스할 수 있다.
메모리 버퍼(802)와 메모리 레이어들(810, 820, 830, 840)은 관통 실리콘 비아들(TSVs)를 통해 신호를 서로 송수신할 수 있다. 메모리 버퍼(802)는 반도체 장치(800)의 외면에 형성된 도전 수단, 예컨대, 솔더볼들을 통해 외부의 메모리 컨트롤러와 통신할 수 있다.
메모리 버퍼(802)는 솔더볼들 중 사용되지 않는 솔더볼(804)을 이용하여 캘리브레이션 동작을 수행할 수 있다. 메모리 버퍼(802)는 사용되지 않는 솔더볼(804)과 연결되는 캘리브레이션 회로(110)를 포함할 수 있다. 캘리브레이션 회로(110)는 솔더볼(804)에 연결되고 트리밍 코드(TCODE)를 발생하는 제1 캘리브레이션 회로부(112)와 트리밍 코드(TCODE)에 응답하여 풀-업 캘리브레이션 코드(PCODE)와 풀-다운 캘리브레이션 코드(NCODE)를 발생하는 제2 캘리브레이션 회로부(114)를 포함할 수 있다. 제1 캘리브레이션 회로부(112)는 솔더볼(804)에 연결되는 외부 저항과 제1 기준 전압에 기초하여 제1 기준 저항부를 트리밍하는 트리밍 코드(TCODE)를 발생할 수 있다. 제2 캘리브레이션 회로부(114)는 트리밍 코드(TCODE)에 응답하여 제2 기준 저항부를 트리밍하고, 트리밍된 제2 기준 저항부와 제2 및 제3 기준 전압들에 기초하여 풀-업 캘리브레이션 코드(PCODE)와 풀-다운 캘리브레이션 코드(NCODE)를 발생할 수 있다.
풀-업 캘리브레이션 코드(PCODE)와 풀-다운 캘리브레이션 코드(NCODE)는 관통 실리콘 비아들(TSVs)을 통해 메모리 레이어들(810, 820, 830, 840)의 채널들(811, 812, 821, 822, 831, 832, 841, 842)로 제공될 수 있다.
메모리 레이어들(810, 820, 830, 840)의 채널들(811, 812, 821, 822, 831, 832, 841, 842)은 데이터 입출력 패드(DQ)와 연결되는 출력 드라이버(120)를 포함할 수 있다. 실시예에 따라, 데이터 입출력 패드(DQ)와 연결되는 출력 드라이버(120)는 메모리 버퍼(802)의 I/O 회로부에 배치될 수 있다. 출력 드라이버(120)는 풀-업 캘리브레이션 코드(PCODE)에 응답하여 데이터 입출력 패드(DQ)를 풀-업 터미네이션시키는 풀-업 드라이버(242)와 풀-다운 캘리브레이션 코드(NCODE)에 응답하여 데이터 입출력 패드(DQ)를 풀-다운 터미네이션시키는 풀-다운 드라이버(244)를 포함할 수 있다. 풀-업/풀-다운 터미네이션된 데이터 입출력 패드(DQ)는 관통 실리콘 비아(TSV)을 통해 메모리 버퍼(802)로 전달되고 DQ 솔더볼에 연결될 수 있다.
도 9는 본 발명의 실시예들에 따른 캘리브레이션 회로를 포함하는 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 9를 참조하면, 모바일 시스템(900)은 버스(902)를 통하여 서로 연결되는 어플리케이션 프로세서(910), 통신(Connectivity)부(920), 제1 메모리 장치(930), 제2 메모리 장치(940), 사용자 인터페이스(950) 및 파워 서플라이(960)를 포함할 수 있다. 제1 메모리 장치(930)는 휘발성 메모리 장치로 설정되고, 제2 메모리 장치(940)는 비휘발성 메모리 장치로 설정될 수 있다.
실시예에 따라, 모바일 시스템(900)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation)시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(910)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(910)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(910)는 듀얼 코어(Dual-Core), 퀴드 코어(Quid-Core), 헥사 코어(Hexa-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(910)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(920)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(920)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(920)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GRPS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
휘발성 메모리 장치인 제1 메모리 장치(930)는 어플리케이션 프로세서(910)에 의해 처리되는 데이터를 기입 데이터로서 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 제1 메모리 장치(930)는 데이터 입출력 패드의 임피던스 매칭을 위하여, 데이터 입출력 패드를 터미네이션시키는 풀-업 캘리브레이션 코드(PCODE[0:N])와 풀-다운 캘리브레이션 코드(NCODE[0:N])를 발생하는 캘리브레이션 회로(932)를 포함한다. 캘리브레이션 회로(932)는 사용되지 않는 패드에 연결되는 외부 저항에 기초하여 제1 및 제2 기준 저항부들을 트리밍하는 1차 캘리브레이션 동작과 트리밍된 제2 기준 저항부에 기초하여 풀-업 캘리브레이션 코드(PCODE)와 풀-다운 캘리브레이션 코드(NCODE)를 발생하는 2차 캘리브레이션 동작을 수행할 수 있다. 제1 메모리 장치(930)는 풀-업 캘리브레이션 코드(PCODE)와 풀-다운 캘리브레이션 코드(NCODE)에 응답하여 데이터 입출력 패드를 터미네이션시킴으로써, 데이터 입출력 패드의 임피던스 매칭을 정확히 수행할 수 있다.
비휘발성 메모리 장치인 제2 메모리 장치(940)는 모바일 시스템(900)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(940)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플레시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(950)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(960)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(900)은 카메라 이미지 프로세서(Camera Image Processor; CIP)를더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
도 10은 본 발명의 실시예들에 따른 캘리브레이션 회로를 포함하는 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 10을 참조하면, 컴퓨터 시스템(1000)은 프로세서(1010), 입출력 허브(1020), 입출력 컨트롤러 허브(1030), 메모리 장치(1040) 및 그래픽 카드(1050)를 포함한다. 실시예에 따라, 컴퓨터 시스템(1000)은 개인용 컴퓨터(Personal Computer: PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal digital assistant: PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player: PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1010)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1010)는 마이크로 프로세서 또는 중앙 처리 장치(Central Processing Unit: CPU) 일 수 있다. 실시예에 따라, 프로세서(1010)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1010)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코드(Hexa-Core) 등을 포함할 수 있다. 또한, 도 10에는 하나의 프로세서(1010)를 포함하는 컴퓨팅 시스템(1000)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1000)은 복수의 프로세서들을 포함할 수 있다. 또한 실시예에 따라, 프로세서(1010)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1010)는 메모리 장치(1040)의 동작을 제어하는 메모리 콘트롤러(1011)를 포함할 수 있다. 프로세서(1010)에 포함된 메모리 콘트롤러(1011)는 집적 메모리 콘트롤러(Intergrated Memory Controller: IMC) 라 불릴 수 있다. 실시예에 따라, 메모리 콘트롤러(1011)는 입출력 허브(1020) 내에 위치할 수 있다. 메모리 콘트롤러(1011)를 포함하는 입출력 허브(1020)는 메모리 콘트롤러 허브(memory Controller Hub: MCH)라 불릴 수 있다.
메모리 장치(1040)는 데이터 입출력 패드의 임피던스 매칭을 위하여, 데이터 입출력 패드를 터미네이션시키는 풀-업 캘리브레이션 코드(PCODE[0:N])와 풀-다운 캘리브레이션 코드(NCODE[0:N])를 발생하는 캘리브레이션 회로(1032)를 포함한다. 캘리브레이션 회로(1042)는 사용되지 않는 패드에 연결되는 외부 저항에 기초하여 제1 및 제2 기준 저항부들을 트리밍하는 1차 캘리브레이션 동작과 트리밍된 제2 기준 저항부에 기초하여 풀-업 캘리브레이션 코드(PCODE)와 풀-다운 캘리브레이션 코드(NCODE)를 발생하는 2차 캘리브레이션 동작을 수행할 수 있다. 메모리 장치(1040)는 풀-업 캘리브레이션 코드(PCODE)와 풀-다운 캘리브레이션 코드(NCODE)에 응답하여 데이터 입출력 패드를 터미네이션시킴으로써, 데이터 입출력 패드의 임피던스 매칭을 정확히 수행할 수 있다.
입출력 허브(1020)는 그래픽 카드(1050)와 같은 장치들과 프로세서(1010) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1020)는 다양한 방식의 인터페이스를 통하여 프로세서(1010)에 연결될 수 있다. 예를 들어, 입출력 허브(1020)와 프로세서(1010)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lighting Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; CSI 등의 다양한 표준의 인터페이스로 연결할 수 있다. 도 10에는 하나의 입출력 허브(1020)를 포함하는 컴퓨팅 시스템(1000)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1000)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1020)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1020)는 가속 그래픽 포트(Accelerated Graphics Port;AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1050)는 AGP 또는 PCIe를 통하여 입출력 허브(1020)와 연결될 수 있다. 그래픽 카드(1050)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽카드(1050)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1020)는, 입출력 허브(1020)의 외부에 위치한 그래픽 카드(1050)와 함께, 또는 그래픽 카드(1050) 대신에 입출력 허브(1020)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1020)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1020)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1030)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1030)는 내부 버스를 통하여 입출력 허브(1020)와 연결될 수 있다. 예를 들어, 입출력 허브(1020)와 입출력 컨트롤러 허브(1030)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1030)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1030)는 범용 직렬 버스(Universal Serial Bus; USB)포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1010), 입출력 허브(1020) 또는 입출력 컨트롤러 허브(1030) 중 2 이상의 구성 요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 패드에 연결되는 외부 저항과 제1 기준 전압에 기초하여 제1 기준 저항부를 트리밍하는 트리밍 코드를 발생하는 제1 캘리브레이션 회로부; 및
    상기 트리밍 코드에 응답하여 제2 기준 저항부를 트리밍하고, 상기 트리밍된 제2 기준 저항부와 제2 및 제3 기준 전압들에 기초하여 풀-업 캘리브레이션 코드와 풀-다운 캘리브레이션 코드를 발생하는 제2 캘리브레이션 회로부를 포함하는 캘리브레이션 회로.
  2. 제1항에 있어서,
    상기 제1 기준 저항부와 상기 제2 기준 저항부는 상기 외부 저항의 저항값과 동일한 저항값을 갖도록 트리밍되는 것을 특징으로 하는 캘리브레이션 회로.
  3. 제1항에 있어서,
    상기 패드에 연결되는 테스트 장치의 프로브 팁을 통하여 상기 외부 저항이 연결되는 경우, 상기 외부 저항의 저항값을 상기 제1 기준 저항부의 저항값보다 크게 설정하고 상기 제1 기준 전압의 레벨을 낮추는 것을 특징으로 하는 캘리브레이션 회로.
  4. 제1항에 있어서,
    상기 제1 캘리브레이션 회로부에 의한 제1 캘리브레이션 동작과 상기 제2 캘리브레이션 회로부에 의한 제2 캘리브레이션 동작은 상기 제1 기준 전압과 상기 제2 기준 전압에서 전류-전압 기울기 변화가 없도록 동작되는 것을 특징으로 하는 캘리브레이션 회로.
  5. 제1항에 있어서, 상기 제1 캘리브레이션 회로부는
    상기 패드와 접지 전압 사이에 연결되고, 상기 트리밍 코드에 따라 가변되는 저항값을 갖는 상기 제1 기준 저항부;
    상기 패드의 전압과 상기 제1 기준 전압을 비교하여 제1 업/다운 신호를 출력하는 제1 비교부; 및
    상기 제1 업/다운 신호에 응답하여 업/다운 카운트 동작을 수행하여 상기 트리밍 코드를 발생하는 제1 카운터를 구비하는 것을 특징으로 하는 캘리브레이션 회로.
  6. 제1항에 있어서, 상기 제2 캘리브레이션 회로부는
    제1 노드와 접지 전압 사이에 연결되고, 상기 트리밍 코드에 응답하여 가변되는 저항값을 갖는 상기 제2 기준 저항부;
    상기 제1 노드의 전압과 상기 제2 기준 전압을 비교하여 제2 업/다운 신호를 출력하는 제2 비교부;
    상기 제2 업/다운 신호에 응답하여 업/다운 카운트 동작을 수행하여 상기 풀-업 캘리브레이션 코드를 발생하는 제2 카운터;
    전원 전압과 상기 제1 노드 사이에 연결되고, 상기 풀-업 캘리브레이션 코드에 가변되는 저항값을 갖는 제1 풀-업 드라이버;
    상기 전원 전압과 상기 제2 노드 사이에 연결되고, 상기 풀-업 캘리브레이션 코드에 응답하여 가변되는 저항값을 갖는 제2 풀-업 드라이버;
    상기 제3 기준 전압과 상기 제2 노드의 전압을 비교하여 제3 업/다운 신호를 출력하는 제3 비교부;
    상기 제3 업/다운 신호에 응답하여 업/다운 카운트 동작을 수행하여 상기 풀-다운 캘리브레이션 코드를 발생하는 제3 카운터; 및
    상기 제2 노드와 접지 전압 사이에 연결되고, 상기 풀-다운 캘리브레이션 코드에 응답하여 가변되는 저항값을 갖는 제1 풀-다운 드라이버를 구비하는 것을 특징으로 하는 캘리브레이션 회로.
  7. 도전 단자들을 포함하고, 상기 메모리 장치의 외부 인터페이스 기능을 수행하는 메모리 버퍼;
    상기 메모리 버퍼 상에 적층되고, 관통 전극들을 통해 전기적으로 연결되고, 상기 메모리 버퍼와 독립된 인터페이스를 제공하는 채널들로 구성되는 메모리 레이어들을 포함하고,
    상기 메모리 버퍼는
    상기 도전 단자에 연결되는 외부 저항에 기초하여 제1 기준 저항부와 제2 기준 저항부를 트리밍하고, 상기 트리밍된 제2 기준 저항부에 기초하여 풀-업 캘리브레이션 코드와 풀-다운 캘리브레이션 코드를 발생하는 캘리브레이션 회로를 포함하고,
    상기 채널들 각각의 데이터 입출력 패드(DQ)는 상기 풀-업 캘리브레이션 코드와 상기 풀-다운 캘리브레이션 코드에 응답하여 터미네이션되는 메모리 장치.
  8. 제7항에 있어서,
    상기 풀-업 캘리브레이션 코드와 상기 풀-다운 캘리브레이션 코드에 응답하여 상기 채널들 각각의 데이터 입출력 패드(DQ)를 터미네이션시키는 출력 버퍼는 상기 채널들 각각에 또는 상기 메모리 버퍼에 배치되는 것을 특징으로 하는 메모리 장치.
  9. 제7항에 있어서, 상기 캘리브레이션 회로는
    상기 외부 저항과 제1 기준 전압에 기초하여 상기 제1 기준 저항부를 트리밍하는 트리밍 코드를 발생하는 제1 캘리브레이션 회로부; 및
    상기 트리밍 코드에 응답하여 상기 제2 기준 저항부를 트리밍하고, 상기 트리밍된 제2 기준 저항부와 제2 및 제3 기준 전압에 기초하여 상기 풀-업 캘리브레이션 코드와 상기 풀-다운 캘리브레이션 코드를 발생하는 제2 캘리브레이션 회로부를 구비하는 것을 특징으로 하는 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 캘리브레이션 회로부에 의한 제1 캘리브레이션 동작은 상기 메모리 장치의 웨이퍼 단계에서 수행되고, 상기 제2 캘리브레이션 회로에 의한 제2 캘리브레이션 동작은 상기 메모리 장치의 패키지 상태에서 수행되는 것을 특징으로 하는 메모리 장치.
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