KR20110013704A - Ｚｑ 캘리브레이션 회로를 포함하는 반도체 장치 및 그 캘리브레이션 동작 방법 - Google Patents

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Abstract

본 발명은 외부 ZQ 캘리브레이션 명령 없이 자동적으로 캘리브레이션 동작을 수행하는 반도체 장치 및 그 캘리브레이션 동작 방법에 대하여 개시된다. 반도체 메모리 장치는, 풀-다운 캘리브레이션 인에이블 신호에 응답하여 풀-다운 캘리브레이션 동작을 수행하는 ZQ 캘리브레이션 회로와, DLL 리셋 신호에 응답하여 풀-다운 캘리브레이션 인에이블 신호를 발생하는 ZQ 커맨드 제어부를 포함한다. 외부 종단 저항에 연결되지 않는 ZQ 핀의 캘리브레이션 동작 방법은, 제1 노드에 연결되고 디폴트 값의 풀-업 캘리브레이션 코드에 응답하여 제1 풀-업 저항부의 임피던스를 조정하는 단계, DLL 리셋 신호에 응답하여 풀-다운 캘리브레이션 인에이블 신호를 발생하는 단계, 풀-다운 캘리브레이션 인에이블 신호에 응답하여 제1 노드의 전압과 기준 전압을 비교 판정하고 풀-다운 캘리브레이션 코드를 출력하는 단계, 제1 노드에 연결되고 풀-다운 캘리브레이션 코드에 응답하여 제1 풀-업 저항부와 같은 저항값을 갖도록 풀-다운 저항부의 임피던스를 조정하는 단계를 포함한다.
Figure P1020090071302
ZQ 캘리브레이션 회로, ZQ 핀, 외부 종단 저항, DLL 리셋 신호, 내부 저항부

Description

ＺＱ 캘리브레이션 회로를 포함하는 반도체 장치 및 그 캘리브레이션 동작 방법{Semiconductor device having ZQ calibration circuit and calibration method thereof}
본 발명은 반도체 장치에 관한 것으로, 특히 외부 ZQ 캘리브레이션 명령 없이 자동적으로 캘리브레이션 동작을 수행하는 반도체 장치 및 그 캘리브레이션 동작 방법에 관한 것이다.
일반적으로, CPU, 메모리들 그리고 게이트 어레이들과 같은 집적 회로로 구현된 다양한 반도체 장치들은, 개인용 컴퓨터들, 서버들 그리고 워크 스테이션과 같은 다양한 디지털 제품들에 사용된다. 대개의 경우, 반도체 장치들은 입력 패드를 통하여 외부 회로로부터 신호들을 수신하는 입력 회로와, 외부 회로로 내부 신호들을 제공하는 출력 회로를 포함한다.
한편, 디지털 제품들의 동작 속도들이 높아짐에 따라, 반도체 장치들 사이이 인터페이스되는 신호들의 스윙폭이 줄어들고 있다. 스윙폭이 좁아지는 이유는 신호들의 전송 시간을 최소화하는 데 필요하기 때문이다. 그런데, 스윙 폭이 좁아질수록, 반도체 장치들은 외부 노이즈에 영향을 받고 임피던스 부정합(impedance mismatch)에 의해 유발되는 반사 신호는 인터페이스에서 심각하다. 임피던스 부정합은 외부 노이즈, 전원 전압의 변동, 온도 변화 또는 반도체 제조 공정 변화에 의해 발생된다. 임피던스 부정합이 발생되면, 고속으로 데이터를 전송하는 것이 어려워지고, 반도체 장치의 출력 단자로부터 데이터 출력이 왜곡될 수 있다. 이에 따라, 입력 측의 반도체 장치는 왜곡된 출력 신호를 수신하여, 셋업/홀드 실패(setup/hold failure), 미스 판단(miss judgement)과 같은 문제들을 종종 일으킨다. 이 문제들을 해결하기 위하여, 고속 동작이 요구되는 반도체 장치는 집적 회로 칩 내 패드의 가까이에 임피던스 매칭 회로를 채용한다.
일반적으로, 전송 측과 수신 측 사이의 임피던스 매칭을 위하여, 전송 측에서는 출력 회로에 의해 소스 터미네이션이 수행되고, 수신 측에서는 입력 패드에 접속된 입력 회로에 병렬로 연결된 터미네이션 회로에 의해 병렬 터미네이션이 수행된다. PVT(Process, Voltage, Temperature) 변동에 근거한 터미네이션들에 대하여 풀-업 및 풀-다운 코드들을 제공하는 프로세스는 ZQ 캘리브레이션과 관련된다. ZQ 노드를 사용하여 캘리브레이션이 수행되기 때문에, ZQ 캘리브레이션이라 부른다 반도체 장치의 경우, 데이터 입출력 패드(DQ 패드)의 터미네이션 저항은 ZQ 캘리브레이션 결과 생성되는 코드들을 사용하여 제어된다.
예를 들어, 반도체 장치에는 ZQ 캘리브레이션용 단자로서 ZQ 핀을 구비하여, 외부로부터 ZQ 캘리브레이션 명령(ZQCS, ZQCL)을 입력받게 된다. 이 외부 캘리브레이션 명령(ZQCS, ZQCL)이 입력되면, 명령으로 규정된 일정 기간 내에 ZQ 캘리브레이션 동작이 행해진다. ZQ 캘리브레이션 동작 중에는 출력 회로를 사용할 수 없기 때문에, 칩으로의 억세스가 금지되고 다음 명령이 입력되지 않는다. 외부 캘리브레이션 명령(ZQCS, ZQCL)으로 규정된 기간 중은 ZQ 캘리브레이션용 기간이며, 이 기간 중에 ZQ 캘리브레이션을 완료시킬 필요가 있다. ZQ 캘리브레이션은 외부 장착 종단 저항에 매칭시키는 방법으로 이루어진다.
한편, ZQ 캘리브레이션이 완료되었다 하더라도, 반도체 장치가 놓여있는 상황, 예컨대 동작 모드, 전원 전압, 온도 등에 따라 반도체 장치의 출력 임피던스가 변화할 수 있다. 이 경우, 외부로부터의 ZQ 캘리브레이션 명령 없이 자동적으로 ZQ 캘리브레이션 동작을 수행할 수 있다면, 보다 정확하게 임피던스를 조정할 수 있을 것이다. 또한, 외부 장착 종단 저항 없이도 ZQ 캘리브레이션 동작을 수행할 수 있다면, 즉, 내부 장착 종단 저항으로 ZQ 캘리브레이션 동작을 수행한다면, 반도체 장치의 웨이퍼 테스트 중에도 ZQ 캘리브레이션이 가능해진다.
본 발명의 목적은 외부 ZQ 캘리브레이션 명령 없이 자동적으로 캘리브레이션 동작을 수행하는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 목적은 상기 반도체 장치의 캘리브레이션 동작 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 반도체 장치는, 풀-다운 캘리브레이션 인에이블 신호에 응답하여 풀-다운 캘리브레이션 동작을 수행하는 ZQ 캘리브레이션 회로와, DLL 리셋 신호에 응답하여 풀-다운 캘리브레이션 인에이블 신호를 발생하는 ZQ 커맨드 제어부를 포함한다.
본 발명의 실시예들에 따라, ZQ 캘리브레이션 회로는, 외부 종단 저항에 연결되지 않는 ZQ 핀, 제1 노드에 연결되고 디폴트 값의 풀-업 캘리브레이션 코드에 응답하여 제1 풀-업 저항부의 임피던스를 조정하는 제1 풀-업 저항부, 풀-다운 캘리브레이션 인에이블 신호에 응답하여 제1 노드의 전압과 기준 전압을 비교 판정하고 풀-다운 캘리브레이션 코드를 출력하는 제1 비교부, 그리고 제1 노드에 연결되고 풀-다운 캘리브레이션 코드에 응답하여 제1 풀-업 저항부와 같은 저항값을 갖도록 풀-다운 저항부의 임피던스를 조정하는 풀-다운 저항부를 포함할 수 있다.
본 발명의 실시예들에 따라, ZQ 캘리브레이션 회로는, ZQ 핀의 전압과 기준 전압을 비교 판정하여 풀-업 캘리브레이션 코드를 발생하는 제2 비교부, ZQ 핀에 연결되고 풀-업 캘리브레이션 코드에 응답하여 제2 풀-업 저항부의 임피던스를 조정하는 제2 풀-업 저항부를 더 포함할 수 있다. 디폴트 값의 풀-업 캘리브레이션 코드는, ZQ 핀에 외부 종단 저항이 연결되었다고 가정했을 때, 제2 풀-업 저항부의 저항값이 외부 종단 저항의 저항값과 같아지도록 결정되는 값일 수 있다.
본 발명의 실시예들에 따라, ZQ 커맨드 제어부는, DLL 리셋 신호를 입력하는 인버터, 인버터의 출력 신호와 캘리브레이션 계속 신호를 입력하여 캘리브레이션 인에이블 신호를 발생하는 래치부, 클럭 신호와 캘리브레이션 인에이블 신호를 입력하는 낸드 게이트, 낸드 게이트의 출력 신호과 캘리브레이션 인에이블 신호를 입력하여 캘리브레이션 계속 신호를 발생하는 플립플롭부, 캘리브레이션 인에이블 신호와 ZQ 핀에 외부 종단 저항이 연결되지 않음을 나타내는 풀-업 캘리브레이션 오프 신호를 입력하여 풀-업 캘리브레이션 인에이블 신호를 발생하는 제1 버퍼부, 그리고 캘리브레이션 인에이블 신호를 입력하여 풀-다운 캘리브레이션 인에이블 신호를 발생하는 제2 버퍼부를 포함할 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 다른 면에 따른 반도체 장치는, 풀-업 캘리브레이션 인에이블 신호 및 풀-다운 캘리브레이션 인에이블 신호에 응답하여 풀-업 캘리브레이션 동작 및 풀-다운 캘리브레이션 동작을 수행하는 ZQ 캘리브레이션 회로와, DLL 리셋 신호에 응답하여 풀-업 캘리브레이션 인에이블 신호 및 풀-다운 캘리브레이션 인에이블 신호를 발생하는 ZQ 커맨드 제어부를 포함한다.
본 발명의 실시예들에 따라, ZQ 캘리브레이션 회로는, ZQ 핀, 반도체 장치에 내장되는 내부 저항부, 그리고 내부 저항부가 내장되어 있음을 나타내는 내부 저항 인에이블 신호에 응답하여 ZQ 핀과 내부 종단 저항을 연결시키는 스위치를 더 포함할 수 있다.
본 발명의 실시예들에 따라, ZQ 캘리브레이션 회로는, 풀-업 캘리브레이션 인에이블 신호에 응답하여 ZQ 핀의 전압과 기준 전압을 비교 판정하여 풀-업 캘리브레이션 코드를 발생하는 제1 비교부, ZQ 핀에 연결되고 풀-업 캘리브레이션 코드에 응답하여 내부 저항부의 저항값과 동일한 저항값을 갖는 제1 풀-업 저항부, 제1 노드에 연결되고 풀-업 캘리브레이션 코드에 응답하여 제2 풀-업 저항부의 임피던스를 조정하는 제2 풀-업 저항부, 풀-다운 캘리브레이션 인에이블 신호에 응답하여 제1 노드의 전압과 기준 전압을 비교 판정하고 풀-다운 캘리브레이션 코드를 출력하는 제2 비교부, 그리고 제1 노드에 연결되고 풀-다운 캘리브레이션 코드에 응답하여 제2 풀-업 저항부와 같은 저항값을 갖도록 풀-다운 저항부의 임피던스를 조정하는 풀-다운 저항부를 포함할 수 있다.
본 발명의 실시예들에 따라, 내부 저항부는 퓨즈 트리밍을 통하여 그 저항값을 조정할 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 또다른 면에 따른 외부 종단 저항에 연결되지 않는 ZQ 핀의 캘리브레이션 동작 방법은, 제1 노드에 연결되고 디폴트 값의 풀-업 캘리브레이션 코드에 응답하여 제1 풀-업 저항부의 임피던스를 조정하는 단계, DLL 리셋 신호에 응답하여 풀-다운 캘리브레이션 인에이블 신호를 발생하는 단계, 풀-다운 캘리브레이션 인에이블 신호에 응답하여 제1 노드의 전압과 기준 전압을 비교 판정하고 풀-다운 캘리브레이션 코드를 출력하는 단계, 제1 노드 에 연결되고 풀-다운 캘리브레이션 코드에 응답하여 제1 풀-업 저항부와 같은 저항값을 갖도록 풀-다운 저항부의 임피던스를 조정하는 단계를 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 더욱 다른 면에 따른 반도체 장치에 내장된 내부 저항부에 연결되는 ZQ 핀의 캘리브레이션 동작 방법은, 내부 저항부가 내장되어 있음을 나타내는 내부 저항 인에이블 신호에 응답하여 ZQ 핀과 내부 저항부를 연결시키는 단계, DLL 리셋 신호에 응답하여 풀-업 캘리브레이션 인에이블 신호 및 풀-다운 캘리브레이션 인에이블 신호를 발생하는 단계, 풀-업 캘리브레이션 인에이블 신호에 응답하여 ZQ 핀의 전압과 기준 전압을 비교 판정하여 풀-업 캘리브레이션 코드를 발생하는 단계, 풀-업 캘리브레이션 코드에 응답하여 내부 저항부의 저항값과 동일한 저항값을 갖도록 ZQ 핀에 연결된 제1 풀-업 저항부의 임피던스를 조정하는 단계, 풀-업 캘리브레이션 코드에 응답하여 제1 노드에 연결된 제2 풀-업 저항부의 임피던스를 조정하는 단계, 풀-다운 캘리브레이션 인에이블 신호에 응답하여 제1 노드의 전압과 기준 전압을 비교 판정하고 풀-다운 캘리브레이션 코드를 출력하는 단계, 그리고 풀-다운 캘리브레이션 코드에 응답하여 제2 풀-업 저항부와 같은 저항값을 갖도록 제1 노드에 연결된 풀-다운 저항부의 임피던스를 조정하는 단계를 포함한다.
상술한 본 발명에 의하면, ZQ 캘리브레이션 회로 내 ZQ 핀에 외부 장착 종단 저항이 연결되지 않은 상태에서, 풀-다운 캘리브레이션 동작만을 수행하기 때문에, 전체적인 캘리브레이션 동작 시간이 빨라진다. 또한, 외부 ZQ 캘리브레이션 명령 없이도 DLL 락 사이클을 지시하는 DLL 리셋 신호를 이용하여 캘리브레이션 동작을 자동적으로 실시한다. 그리고, ZQ 캘리브레이션 회로 내 ZQ 핀에 내부 저항부가 연결된 상태에서, 풀-업 및 풀-다운 캘리브레이션 동작을 수행하기 때문에, 보다 정확하게 캘리브레이션 동작을 수행한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하는 도면이다. 도 1을 참조하면, 반도체 장치(100)는 ZQ 캘리브레이션 회로(110), 다수개의 온-다이 터미네이션 장치들(130, 140), 그리고 ZQ 커맨드 제어부(150)를 포함한다.
ZQ 캘리브레이션 회로(110)는, 풀-업 캘리브레이션 인에이블 신호(CAL_PULLUP_EN)와 풀-다운 캘리브레이션 인에이블 신호(CAL_PULLDN_EN)에 응답하여 풀-업 캘리브레이션 동작과 풀-다운 캘리브레이션 동작을 수행한다. ZQ 캘리브레이션 회로(110)는 ZQ 핀(112), 제1 비교부(114), 제1 풀-업 저항부(116), 제2 풀-업 저항부(118), 제2 비교부(120) 그리고 풀-다운 저항부(122)를 포함한다.
제1 비교부(114)는, 풀-업 캘리브레이션 인에이블 신호(CAL_PULLUP_EN)에 응 답하여 ZQ 핀(112)의 전압과 기준 전압(Vref)을 비교 판정하여 풀-업 캘리브레이션 코드(ZQbitp<m-1:0>)를 출력한다. 기준 전압(Vref)은 전원 전압의 반에 해당하는 전압 레벨을 갖도록 설정될 수 있다. 기준 전압(Vef)은, 예컨대, 전원 전압과 접지 전압 사이에 직렬로 연결되는 2개 저항들의 접속점으로부터 기준 전압(Vref)을 출력하는 기준 전압 발생 회로(미도시)에 의해 발생될 수 있다.
제1 비교부(114)는, 도 2에 도시된 바와 같이, 풀-업 캘리브레이션 인에이블 신호(CAL_PULLUP_EN)에 응답하여 ZQ 핀(112)의 전압과 기준 전압(Vref)을 비교하고 업/다운 신호(UP/DN)를 출력하는 비교기(202)와, 업/다운 신호(UP/DN)에 따라 카운트 동작을 수행하여 풀-업 캘리브레이션 코드(ZQbitp<m-1:0>)를 발생하는 카운터(204)로 구성된다.
도 1에서, 제1 풀-업 저항부(116)는 ZQ 핀(112)에 연결된다. 제1 풀-업 저항부(116)은, 도 3에 도시된 바와 같이, 전원 전압(VDD)과 ZQ 핀(112) 사이에, 풀-업 캘리브레이션 코드(ZQbitp<m-1:0>) 각각을 자신의 게이트들에 입력하는 피모스 트랜지스터들과, 피모스 트랜지스터들과 직렬로 연결되는 저항들로 구성된다. 제1 풀-업 저항부(116)는 풀-업 캘리브레이션 코드(ZQbitp<m-1:0>)에 응답하여 제1 풀-업 저항부(116)의 임피던스를 조정한다. 제1 비교부(114)와 제1 풀-업 저항부(116)는, ZQ 핀(112)의 전압이 기준 전압(Vref)이 같아질 때까지 비교 판정하여 풀-업 캘리브레이션 코드(ZQbitp<m-1:0>)를 발생한다. 이 풀-업 캘리브레이션 코드(ZQbitp<m-1:0>)를 발생시키기 위한 반복 동작이 풀-업 캘리브레이션 동작이 된다.
도 1에서, 제2 풀-업 저항부(118)는 제1 노드(ZQ_N)에 연결되고, 풀-업 캘리브레이션 코드(ZQbitp<m-1:0>)에 응답하여 제2 풀-업 저항부(118)의 임피던스를 조정한다. 제2 풀-업 저항부(118)는, 도 2의 제1 풀-업 저항부(118)와 동일하게 구성되며, 전원 전압(VDD)과 제1 노드(ZQ_N) 사이에, 풀-업 캘리브레이션 코드(ZQbitp<m-1:0>) 각각을 자신의 게이트들에 입력하는 피모스 트랜지스터들과, 피모스 트랜지스터들과 직렬로 연결되는 저항들로 구성된다. 제2 풀-업 저항부(118)는 제1 풀-업 저항부(116)과 동일한 저항값을 가진다.
제2 비교부(120)는 풀-다운 캘리브레이션 인에이블 신호(CAL_PULLDN_EN)에 응답하여 제1 노드(ZQ_N)의 전압과 기준 전압(Vref)을 비교 판정하고 풀-다운 캘리브레이션 코드(ZQbitn<m-1:0>)를 출력한다. 제2 비교부(120)는, 도 2에 도시된 바와 같이, 풀-다운 캘리브레이션 인에이블 신호(CAL_PULLDN_EN)에 응답하여 제1 노드(ZQ_N)의 전압과 기준 전압(Vref)을 비교하고 업/다운 신호(UP/DN)를 출력하는 비교기(212), 업/다운 신호(UP/DN)에 따라 카운트 동작을 수행하는 카운터(214), 그리고 카운터(214) 출력을 입력받아 풀-다운 캘리브레이션 코드(ZQbitn<m-1:0>)를 발생하는 인버터(216)로 구성된다.
풀-다운 저항부(122)는 제1 노드(ZQ_N)에 연결되고, 풀-다운 캘리브레이션 코드(ZQbitn<m-1:0>)에 응답하여 풀-다운 저항부(118)의 임피던스를 조정한다. 풀-다운 저항부(122)은, 도 4에 도시된 바와 같이, 제1 노드(ZQ_N)와 접지 전압(VSS) 사이에, 풀-다운 캘리브레이션 코드(ZQbitn<m-1:0>) 각각을 자신의 게이트들에 입력하는 엔모스 트랜지스터들과, 엔모스 트랜지스터들과 직렬로 연결되는 저항들로 구성된다. 제2 비교부(120)와 풀-다운 저항부(122)는, 제1 노드(ZQ_N)의 전압과 기준 전압(Vref)을 비교하여, 풀-다운 저항부(122)가 제2 풀-업 저항부(118)와 동일한 저항값을 갖도록 풀-다운 캘리브레이션 코드(ZQbitn<m-1:0>)를 발생한다. 이 풀-다운 캘리브레이션 코드(ZQbitn<m-1:0>)를 발생시키기 위한 반복 동작이 풀-다운 캘리브레이션 동작이 된다.
도 1에서, 풀-업 및 풀-다운 캘리브레이션 동작들을 통해 발생된 풀-업 캘리브레이션 코드(ZQbitp<m-1:0>) 및 풀-다운 캘리브레이션 코드(ZQbitn<m-1:0>)는, 데이터 입출력 패드들(DQ0, DQ1, DQ2, …, DQn)의 온 다이 터미네이션 장치들(130, 140)의 저항값들을 결정하게 된다. 데이터 입출력 패드들(DQ0, DQ1, DQ2, …, DQn)의 온 다이 터미네이션 장치들(130, 140)은 풀-업 저항부들(132, 142)과 풀-다운 저항부들(134, 144)로 구성된다. 풀-업 저항부들(132, 142)은, 풀-업 캘리브레이션 코드(ZQbitp<m-1:0>)에 응답하여 풀-업 저항부들(132, 142)의 저항값이 ZQ 캘리브레이션 회로(110) 내 제1 및 제2 풀-업 저항부들(116, 118)의 저항값과 같아지게 조정된다. 풀-다운 저항부들(134, 144)은, 풀-다운 캘리브레이션 코드(ZQbitn<m-1:0>)에 응답하여 풀-다운 저항부들(134, 144)의 저항값이 ZQ 캘리브레이션 회로(110) 내 풀-다운 저항부(122)의 저항값과 같아지게 조정된다.
ZQ 커맨드 제어부(150)는, 클럭 신호(CLK), DLL 리셋 신호(PDLLRESET) 그리고 풀-업 캘리브레이션 오프 신호(PULLUP_CALOFF)에 응답하여 풀-업 캘리브레이션 인에이블 신호(CAL_PULLUP_EN)와 풀-다운 캘리브레이션 인에이블 신호(CAL_PULLDN_EN)를 발생한다. ZQ 커맨드 제어부(150)는, 도 5에 도시된 바와 같 이, DLL 리셋 신호(PDLLRESET)를 입력하는 인버터(510), DLL 리셋 신호(PDLLRESET)의 반전 신호와 캘리브레이션 계속 신호(CAL_DUR)를 입력하여 캘리브레이션 인에이블 신호(CALEN)를 발생하는 래치부(520), 클럭 신호(CLK)와 캘리브레이션 인에이블 신호(CALEN)를 입력하는 낸드 게이트(530), 낸드 게이트(506) 출력과 캘리브레이션 인에이블 신호(CALEN)를 입력하여 캘리브레이션 계속 신호(CAL_DUR)를 발생하는 플립플롭부(540), 캘리브레이션 인에이블 신호(CALEN)와 풀-업 캘리브레이션 오프 신호(PULLUP_CALOFF)를 입력하여 풀-업 캘리브레이션 인에이블 신호(CAL_PULLUP_EN)를 발생하는 제1 버퍼부(550), 그리고 캘리브레이션 인에이블 신호(CALEN)를 입력하여 풀-다운 캘리브레이션 인에이블 신호(CAL_PULLDN_EN)를 발생하는 제2 버퍼부(560)를 포함한다.
래치부(520)는, 캘리브레이션 계속 신호(CAL_DUR)와 캘리브레이션 인에이블 신호(CALEN)를 입력하는 제1 낸드 게이트(522)와, 제1 낸드 게이트(522)의 출력과 인버터(510) 출력을 입력하여 캘리브레이션 인에이블 신호(CALEN)를 출력하는 제2 낸드 게이트(524)를 포함한다.
플립플롭부(540)는, 캘리브레이션 인에이블 신호(CALEN)가 그 리셋 신호(RESETB)로 입력되는 다수개의 플립플롭들(541, 542, 543, 544)로 구성되는 데, 낸드 게이트(530)의 출력이 그 클럭 신호로 입력되고 그 반전 출력 신호(QB)가 그 데이터 신호(D)로 입력되는 제1 플립플롭(541), 제1 플립플롭(541)의 출력이 그 클럭 신호로 입력되고 그 반전 출력 신호(QB)가 그 데이터 신호(D)로 입력되는 제2 플립플롭(542), 제2 플립플롭(542)의 출력이 그 클럭 신호로 입력되고 그 반전 출 력 신호(QB)가 그 데이터 신호(D)로 입력되는 제3 플립플롭(543), 그리고 제3 플립플롭(543)의 출력이 그 클럭 신호로 입력되고 그 반전 출력 신호(QB)가 그 데이터 신호(D)로 입력되며 캘리브레이션 계속 신호(CAL_DUR)로 발생되는 제4 플립플롭(544)을 포함한다. 플립플롭부(540)는, 도 1에서 설명된 풀-업 및 풀-다운 캘리브레이션 동작을 수행하기에 충분한 시간을 제공하기 위하여, 캘리브레이션 계속 신호(CAL_DUR)를 발생한다. 본 실시예에서는 플립플롭부(540)가 4개의 플립플롭들(541-544)로 구성되는 예에 대하여 설명하고 있으나, 이에 한정되지 않고 다양한 수의 플립플롭들로 구성될 수 있다.
제1 버퍼부(550)는 풀-업 캘리브레이션 오프 신호(PULLUP_CALOFF)를 입력하는 제1 인버터(551), 제1 인버터(551)의 출력과 캘리브레이션 인에이블 신호(CALEN)를 입력하는 낸드 게이트(552), 그리고 낸드 게이트(552)의 출력을 입력하여 풀-업 캘리브레이션 인에이블 신호(CAL_PULLUP_EN)를 출력하는 제2 인버터(553)를 포함한다. 풀-업 캘리브레이션 오프 신호(PULLUP_CALOFF)는, 도 1의 ZQ 캘리브레이션 회로(110) 내 ZQ 핀(112)에 외부 장착 종단 저항이 연결되어 있지 않음을 알려주는 신호이다. 풀-업 캘리브레이션 오프 신호(PULLUP_CALOFF)는 ZQ 핀(112)에 외부 장착 종단 저항이 없음을 인지한 사용자에 의해 퓨즈 절단 방식이나 모드 레지스터 셋팅 방식에 의해 제공된다. 제2 버퍼부(560)는, 캘리브레이션 인에이블 신호(CALEN)를 입력하는 제1 인버터(561)와, 제1 인버터(561)의 출력을 입력하여 풀-다운 캘리브레이션 인에이블 신호(CAL_PULLDN_EN)를 출력하는 제2 인버터(562)를 포함한다.
도 1의 ZQ 캘리브레이션 회로(110)에서, ZQ 핀(112)에는 외부 장착 종단 저항이 연결되어 있지 않다. 이에 따라, 풀-업 캘리브레이션 오프 신호(PULLUP_CALOFF)는 로직 하이레벨("H")로 제공된다. 도 5의 ZQ 커맨드 제어부(150)의 동작은 도 6의 타이밍 다이어그램으로 설명된다. 도 5와 연계하여 도 6을 참조하면, 로직 하이레벨("H")의 풀-업 캘리브레이션 오프 신호(PULLUP_CALOFF)에 응답하여 풀-업 캘리브레이션 인에이블 신호(CAL_PULLUP_EN)는 로직 로우레벨("L")로 비활성화된다(ⓐ). 비활성화된 풀-업 캘리브레이션 인에이블 신호(CAL_PULLUP_EN)는, 도 1의 ZQ 캘리브레이션 회로(110) 내 제1 비교부(114)를 디세이블시키기 때문에, 풀-업 캘리브레이션 동작이 수행되지 않는다.
DLL 락(lock) 사이클을 지시하는 DLL 리셋 신호(PDLLRESET)의 로직 하이레벨("H")에 응답하여 캘리브레이션 인에이블 신호(CALEN)는 로직 하이레벨("H")로 활성화된다(ⓑ). DLL 락 사이클은 반도체 장치(100)의 전원 투입시 또는 셀프 리프레쉬 종료 후에 스펙에 의해 제공된다. 활성화된 캘리브레이션 인에이블 신호(CALEN)는 플립플롭부(540)에 의해 풀-다운 캘리브레이션 동작을 수행하기에 충분한 시간 동안(ⓒ) 유지된다. 캘리브레이션 인에이블 신호(CALEN)의 활성화 구간(ⓒ)에 따라 풀-다운 캘리브레이션 인에이블 신호(CAL_PULLDN_EN)가 로직 하이레벨("H")로 활성화된다(ⓓ). 활성화된 풀-다운 캘리브레이션 인에이블 신호(CAL_PULLDN_EN)는, 도 1의 ZQ 캘리브레이션 회로(110) 내 제2 비교부(120)를 인에이블시키기 때문에, 풀-다운 캘리브레이션 동작이 수행된다.
여기에서, ZQ 캘리브레이션 회로(110) 내 제2 풀-업 저항부(118)는 디폴트 값으로 설정되는 풀-업 캘리브레이션 코드(ZQbitp<m-1:0>)에 의해 그 저항값이 결정된다. 본 실시예에서는 도 1의 ZQ 캘리브레이션 회로(110) 내 ZQ 핀(112)에 외부 장착 종단 저항이 연결되어 있지 않지만, 디폴트 값의 풀-업 캘리브레이션 코드(ZQbitp<m-1:0>)는, ZQ 핀(112)에 외부 종단 저항, 일반적으로 240Ω 이 연결되었다고 가정했을 때, 제1 풀-업 저항부(116)의 저항값이 이 240Ω과 같아지도록 결정되어지는 값이다.
ZQ 캘리브레이션 회로(110) 내 제2 비교부(114)는, 풀-다운 캘리브레이션 인에이블 신호(CAL_PULLDN_EN)에 응답하여, 풀-다운 저항부(122)가 제2 풀-업 저항부(118)와 동일한 저항값을 갖도록 풀-다운 캘리브레이션 동작을 수행하여 풀-다운 캘리브레이션 코드(ZQbitn<m-1:0>)를 발생한다.
본 실시예에서는, ZQ 캘리브레이션 회로(110) 내 ZQ 핀(112)에 외부 장착 종단 저항이 연결되지 않은 상태에서, 풀-다운 캘리브레이션 동작만을 수행하기 때문에, 전체적인 캘리브레이션 동작 시간이 빨라질 수 있다. 또한, 본 실시예는 외부 ZQ 캘리브레이션 명령 없이도 DLL 락 사이클을 지시하는 DLL 리셋 신호(PDLLRESET)를 이용하여 캘리브레이션 동작을 자동적으로 실시한다.
도 7은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하는 도면이다. 도 7에서, 반도체 장치(700)는 도 1의 반도체 장치(100)와 비교하여, ZQ 캘리브레이션 회로(710)만이 다르고, 다수개의 온-다이 터미네이션 장치들(130, 140)과 ZQ 커맨드 제어부(150)는 동일하다. 설명의 중복을 피하기 위하여, 온-다이 터미네이션 장치들(130, 140)과 ZQ 커맨드 제어부(150)에 대한 구체적인 설명은 생략된다.
ZQ 캘리브레이션 회로(710)는, ZQ 핀(712)에 연결되는 스위치(714)와 내부 저항부(716)를 포함한다. 스위치(714)는 내부 저항 인에이블 신호(ZQINTERNAL_EN)에 응답하여 내부 저항부(716)를 ZQ 핀(712)에 연결시킨다. 내부 저항부(716)는 외부 장착 종단 저항, 예컨대 240Ω 저항값을 갖으며, 반도체 장치(700)에 내장된다. 내부 저항 인에이블 신호(ZQINTERNAL_EN)는 반도체 장치(700)에 내부 저항부(716)가 내장되어 있음을 알려주는 신호이다. 내부 저항 인에이블 신호(ZQINTERNAL_EN)는 반도체 장치(700)에 내부 저항부(716)가 내장되어 있음을 인지한 사용자에 의해 퓨즈 절단 방식이나 모드 레지스터 셋팅 방식에 의해 제공된다.
ZQ 캘리브레이션 회로(710)는, 도 5의 ZQ 커맨드 제어부(150)에서 발생되는 풀-업 캘리브레이션 인에이블 신호(CAL_PULLUP_EN)와 풀-다운 캘리브레이션 인에이블 신호(CAL_PULLDN_EN)에 응답하여, 풀-업 캘리브레이션 동작 및 풀-다운 캘리브레이션 동작을 수행한다. 도 5의 ZQ 커맨드 제어부(150)는, 도 8의 타이밍 다이어그램으로 설명되며, ZQ 캘리브레이션 회로(710)를 제어한다. 도 5와 연계하여, 도 8을 참조하면, 내부 저항 인에이블 신호(ZQINTERNAL_EN)는 로직 하이레벨("H")로 활성화되어 있고, 풀-업 캘리브레이션 오프 신호(PULLUP_CALOFF)는 로직 로우레벨("L")로 제공된다. 로직 로우레벨("L")의 풀-업 캘리브레이션 온 신호로 작용한다.
DLL 리셋 신호(PDLLRESET)의 로직 하이레벨("H")에 응답하여 캘리브레이션 인에이블 신호(CALEN)는 로직 하이레벨("H")로 활성화된다(ⓘ). 활성화된 캘리브레이션 인에이블 신호(CALEN)는 플립플롭부(540)에 의해 풀-다운 캘리브레이션 동작 을 수행하기에 충분한 시간 동안(ⓙ) 유지된다. 캘리브레이션 인에이블 신호(CALEN)의 활성화 구간(ⓙ)에 따라 풀-업 캘리브레이션 인에이블 신호(CAL_PULLUP_EN)와 풀-다운 캘리브레이션 인에이블 신호(CAL_PULLDN_EN)가 로직 하이레벨("H")로 활성화된다(ⓚ).
활성화된 풀-업 캘리브레이션 인에이블 신호(CAL_PULLUP_EN)는 도 7의 ZQ 캘리브레이션 회로(710) 내 제1 비교부(114)를 인에이블시키기 때문에, 제1 풀-업 저항부(116)가 내부 저항부(716)와 동일한 저항값을 갖도록 풀-업 캘리브레이션 동작이 수행되어, 풀-업 캘리브레이션 코드(ZQbitp<m-1:0>)가 발생된다. 풀-업 캘리브레이션 코드(ZQbitp<m-1:0>)에 의해 제2 풀-업 저항부(118)의 저항값이 결정된다. 활성화된 풀-다운 캘리브레이션 인에이블 신호(CAL_PULLDN_EN)는 도 7의 ZQ 캘리브레이션 회로(710) 내 제2 비교부(120)를 인에이블시키기 때문에, 풀-다운 저항부(122)가 제2 풀-업 저항부(118)와 동일한 저항값을 갖도록 풀-다운 캘리브레이션 동작이 수행되어 풀-다운 캘리브레이션 코드(ZQbitn<m-1:0>)가 발생된다.
본 실시예에서는, ZQ 캘리브레이션 회로(710) 내 ZQ 핀(712)에 내부 저항부(716)가 연결된 상태에서, 풀-업 및 풀-다운 캘리브레이션 동작을 수행하기 때문에, 보다 정확하게 캘리브레이션 동작을 수행한다. 또한, 본 실시예는 외부 ZQ 캘리브레이션 명령 없이도 DLL 락 사이클을 지시하는 DLL 리셋 신호(PDLLRESET)를 이용하여 캘리브레이션 동작을 자동적으로 실시한다.
내부 저항부(716)는 도 7의 반도체 장치(700)에 내장되기 때문에, 공정 프로세스 오차에 의해 저항값이 틀어질 수 있다. 내부 저항부(716)의 저항값 틀어짐을 보완하기 위하여, 도 9에 도시된 바와 같이, 내부 저항부(716)는, 다수개의 직렬 연결되는 저항들과 퓨즈들을 포함한다. 저항 양단에 연결되는 퓨즈를 선택적으로 단락시킴에 따라, 내부 저항부(716)의 저항값을 조정하여 틀어진 저항값을 보완한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하는 도면이다.
도 2는 도 1의 ZQ 캘리브레이션 회로를 설명하는 도면이다.
도 3은 도 1의 제1 및 제2 풀-업 저항부를 설명하는 도면이다.
도 4는 도 1의 풀-다운 저항부를 설명하는 도면이다.
도 5는 도 1의 ZQ 커맨드 제어부를 설명하는 도면이다.
도 6은 도 5의 ZQ 커맨드 제어부의 동작을 설명하는 타이밍 다이어그램이다.
도 7은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하는 도면이다.
도 8은 도 7의 반도체 장치와 연계된 도 5의 ZQ 커맨드 제어부의 동작을 설명하는 타이밍 다이어그램이다.
도 9는 도 7의 내부 저항부를 설명하는 도면이다.

Claims (14)

  1. 풀-다운 캘리브레이션 인에이블 신호에 응답하여 풀-다운 캘리브레이션 동작을 수행하는 캘리브레이션 회로; 및
    DLL 리셋 신호에 응답하여 풀-다운 캘리브레이션 인에이블 신호를 발생하는 커맨드 제어부를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 캘리브레이션 회로는
    외부 종단 저항에 연결되지 않는 핀;
    제1 노드에 연결되고, 디폴트 값의 풀-업 캘리브레이션 코드에 응답하여 제1 풀-업 저항부의 임피던스를 조정하는 상기 제1 풀-업 저항부;
    상기 풀-다운 캘리브레이션 인에이블 신호에 응답하여 상기 제1 노드의 전압과 기준 전압을 비교 판정하고 풀-다운 캘리브레이션 코드를 출력하는 제1 비교부; 및
    상기 제1 노드에 연결되고, 상기 풀-다운 캘리브레이션 코드에 응답하여 상기 제1 풀-업 저항부와 같은 저항값을 갖도록 풀-다운 저항부의 임피던스를 조정하는 상기 풀-다운 저항부를 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 캘리브레이션 회로는
    상기 핀의 전압과 상기 기준 전압을 비교 판정하여 풀-업 캘리브레이션 코드 를 발생하는 제2 비교부; 및
    상기 핀에 연결되고, 상기 풀-업 캘리브레이션 코드에 응답하여 제2 풀-업 저항부의 임피던스를 조정하는 상기 제2 풀-업 저항부를 더 구비하고,
    상기 디폴트 값의 풀-업 캘리브레이션 코드는 상기 핀에 외부 종단 저항이 연결되었다고 가정했을 때, 상기 제2 풀-업 저항부의 저항값이 상기 외부 종단 저항의 저항값과 같아지도록 결정되는 값인 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 핀은
    ZQ 핀인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 커맨드 제어부는
    상기 DLL 리셋 신호를 입력하는 인버터;
    상기 인버터의 출력 신호와 캘리브레이션 계속 신호를 입력하여 캘리브레이션 인에이블 신호를 발생하는 래치부;
    클럭 신호와 상기 캘리브레이션 인에이블 신호를 입력하는 낸드 게이트;
    상기 낸드 게이트의 출력 신호과 상기 캘리브레이션 인에이블 신호를 입력하여 상기 캘리브레이션 계속 신호를 발생하는 플립플롭부;
    상기 캘리브레이션 인에이블 신호와 상기 핀에 외부 종단 저항이 연결되지 않음을 나타내는 풀-업 캘리브레이션 오프 신호를 입력하여 풀-업 캘리브레이션 인에이블 신호를 발생하는 제1 버퍼부; 및
    상기 캘리브레이션 인에이블 신호를 입력하여 상기 풀-다운 캘리브레이션 인에이블 신호를 발생하는 제2 버퍼부를 구비하는 것을 특징으로 하는 반도체 장치.
  6. 풀-업 캘리브레이션 인에이블 신호 및 풀-다운 캘리브레이션 인에이블 신호에 응답하여 풀-업 캘리브레이션 동작 및 풀-다운 캘리브레이션 동작을 수행하는 캘리브레이션 회로; 및
    DLL 리셋 신호에 응답하여 상기 풀-업 캘리브레이션 인에이블 신호 및 상기 풀-다운 캘리브레이션 인에이블 신호를 발생하는 커맨드 제어부를 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 캘리브레이션 회로는
    핀;
    상기 반도체 장치에 내장되는 내부 저항부; 및
    상기 내부 저항부가 내장되어 있음을 나타내는 내부 저항 인에이블 신호에 응답하여 상기 핀과 상기 내부 종단 저항을 연결시키는 스위치를 더 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 캘리브레이션 회로는
    상기 풀-업 캘리브레이션 인에이블 신호에 응답하여 상기 핀의 전압과 기준 전압을 비교 판정하여 풀-업 캘리브레이션 코드를 발생하는 제1 비교부;
    상기 핀에 연결되고, 상기 풀-업 캘리브레이션 코드에 응답하여 상기 내부 저항부의 저항값과 동일한 저항값을 갖는 제1 풀-업 저항부;
    제1 노드에 연결되고, 상기 풀-업 캘리브레이션 코드에 응답하여 제2 풀-업 저항부의 임피던스를 조정하는 상기 제2 풀-업 저항부;
    상기 풀-다운 캘리브레이션 인에이블 신호에 응답하여 상기 제1 노드의 전압과 기준 전압을 비교 판정하고 풀-다운 캘리브레이션 코드를 출력하는 제2 비교부; 및
    상기 제1 노드에 연결되고, 상기 풀-다운 캘리브레이션 코드에 응답하여 상기 제2 풀-업 저항부와 같은 저항값을 갖도록 풀-다운 저항부의 임피던스를 조정하는 상기 풀-다운 저항부를 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 핀은
    ZQ 핀인 것을 특징으로 하는 반도체 장치.
  10. 제6항에 있어서, 상기 커맨드 제어부는
    상기 DLL 리셋 신호를 입력하는 인버터;
    상기 인버터의 출력 신호와 캘리브레이션 계속 신호를 입력하여 캘리브레이션 인에이블 신호를 발생하는 래치부;
    클럭 신호와 상기 캘리브레이션 인에이블 신호를 입력하는 낸드 게이트;
    상기 낸드 게이트의 출력 신호과 상기 캘리브레이션 인에이블 신호를 입력하 여 상기 캘리브레이션 계속 신호를 발생하는 플립플롭부;
    상기 캘리브레이션 인에이블 신호와 상기 핀에 내부 저항부가 연결되어 있음을 나타내는 풀-업 캘리브레이션 온 신호를 입력하여 풀-업 캘리브레이션 인에이블 신호를 발생하는 제1 버퍼부; 및
    상기 캘리브레이션 인에이블 신호를 입력하여 상기 풀-다운 캘리브레이션 인에이블 신호를 발생하는 제2 버퍼부를 구비하는 것을 특징으로 하는 반도체 장치.
  11. 제7항에 있어서, 상기 내부 저항부는
    퓨즈 트리밍을 통하여 그 저항값을 조정하는 것을 특징으로 하는 반도체 장치.
  12. 외부 종단 저항에 연결되지 않는 핀의 캘리브레이션 동작 방법에 있어서,
    제1 노드에 연결되고, 디폴트 값의 풀-업 캘리브레이션 코드에 응답하여 제1 풀-업 저항부의 임피던스를 조정하는 단계;
    DLL 리셋 신호에 응답하여 풀-다운 캘리브레이션 인에이블 신호를 발생하는 단계;
    상기 풀-다운 캘리브레이션 인에이블 신호에 응답하여 상기 제1 노드의 전압과 기준 전압을 비교 판정하고 풀-다운 캘리브레이션 코드를 출력하는 단계;
    상기 제1 노드에 연결되고, 상기 풀-다운 캘리브레이션 코드에 응답하여 상기 제1 풀-업 저항부와 같은 저항값을 갖도록 풀-다운 저항부의 임피던스를 조정하 는 단계를 구비하는 것을 특징으로 하는 캘리브레이션 동작 방법.
  13. 반도체 장치에 내장된 내부 저항부에 연결되는 핀의 캘리브레이션 동작 방법에 있어서,
    상기 내부 저항부가 내장되어 있음을 나타내는 내부 저항 인에이블 신호에 응답하여 상기 핀과 상기 내부 저항부를 연결시키는 단계;
    DLL 리셋 신호에 응답하여 상기 풀-업 캘리브레이션 인에이블 신호 및 상기 풀-다운 캘리브레이션 인에이블 신호를 발생하는 단계;
    상기 풀-업 캘리브레이션 인에이블 신호에 응답하여 상기 핀의 전압과 기준 전압을 비교 판정하여 풀-업 캘리브레이션 코드를 발생하는 단계;
    상기 풀-업 캘리브레이션 코드에 응답하여 상기 내부 저항부의 저항값과 동일한 저항값을 갖도록 상기 핀에 연결된 제1 풀-업 저항부의 임피던스를 조정하는 단계;
    상기 풀-업 캘리브레이션 코드에 응답하여 제1 노드에 연결된 제2 풀-업 저항부의 임피던스를 조정하는 단계;
    상기 풀-다운 캘리브레이션 인에이블 신호에 응답하여 상기 제1 노드의 전압과 기준 전압을 비교 판정하고 풀-다운 캘리브레이션 코드를 출력하는 단계; 및
    상기 풀-다운 캘리브레이션 코드에 응답하여 상기 제2 풀-업 저항부와 같은 저항값을 갖도록 상기 제1 노드에 연결된 풀-다운 저항부의 임피던스를 조정하는 단계를 구비하는 것을 특징으로 하는 캘리브레이션 동작 방법.
  14. 제13항에 있어서, 상기 캘리브레이션 동작 방법은
    퓨즈 트리밍을 통하여 상기 내부 저항부의 저항값을 조정하는 단계를 더 구비하는 것을 특징으로 하는 캘리브레이션 동작 방법.
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9716497B2 (en) 2014-10-28 2017-07-25 SK Hynix Inc. Calibration circuit and calibration apparatus including the same
US9748956B2 (en) 2015-01-13 2017-08-29 Samsung Electronics Co., Ltd. Integrated circuit and storage device including the same
US10748585B2 (en) 2018-08-16 2020-08-18 Samsung Electronics Co., Ltd. Calibration circuit including common node shared by pull-up calibration path and pull-down calibration path, and semiconductor memory device including the same
US10860258B2 (en) 2015-12-24 2020-12-08 SK Hynix Inc. Control circuit, memory device including the same, and method
US11036396B2 (en) 2016-04-19 2021-06-15 SK Hynix Inc. Media controller and data storage apparatus including the same
US11082043B2 (en) 2014-10-28 2021-08-03 SK Hynix Inc. Memory device
US11145355B2 (en) 2019-07-25 2021-10-12 Samsung Electronics Co., Ltd. Calibration circuit for controlling resistance of output driver circuit, memory device including the same, and operating method of the memory device
USRE49496E1 (en) 2015-07-30 2023-04-18 SK Hynix Inc. Semiconductor device
US11755255B2 (en) 2014-10-28 2023-09-12 SK Hynix Inc. Memory device comprising a plurality of memories sharing a resistance for impedance matching

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9105317B2 (en) 2012-01-13 2015-08-11 Samsung Electronics Co., Ltd. Memory system capable of calibrating output voltage level of semiconductor memory device and method of calibrating output voltage level of semiconductor memory device
KR101912123B1 (ko) * 2012-02-17 2018-10-26 삼성전자주식회사 임피던스 조정 회로 및 이를 포함하는 집적 회로
KR102070619B1 (ko) 2013-03-13 2020-01-30 삼성전자주식회사 온다이 터미네이션 회로, 이를 포함하는 반도체 장치 및 온다이 터미네이션 방법
US9166590B1 (en) * 2014-01-23 2015-10-20 Altera Corporation Integrated circuits with improved memory interface calibration capabilities
US9704591B2 (en) 2014-12-17 2017-07-11 Sandisk Technologies Llc Temperature independent reference current generation for calibration
KR102363346B1 (ko) * 2015-08-20 2022-02-16 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US10284198B2 (en) 2015-10-02 2019-05-07 Samsung Electronics Co., Ltd. Memory systems with ZQ global management and methods of operating same
KR20170064777A (ko) 2015-12-02 2017-06-12 삼성전자주식회사 Ｚｑ 핀 없이 캘리브레이션 동작을 수행하는 메모리 장치
US10348270B2 (en) 2016-12-09 2019-07-09 Micron Technology, Inc. Apparatuses and methods for calibrating adjustable impedances of a semiconductor device
US9767921B1 (en) * 2016-12-30 2017-09-19 Micron Technology, Inc. Timing based arbiter systems and circuits for ZQ calibration
US10615798B2 (en) 2017-10-30 2020-04-07 Micron Technology, Inc. Apparatuses and methods for identifying memory devices of a semiconductor device sharing an external resistance
US10720191B2 (en) 2017-12-21 2020-07-21 Samsung Electronics Co., Ltd. Storage device including calibration device
CN110060727B (zh) * 2018-01-19 2021-08-10 长鑫存储技术有限公司 半导体存储器件的检测方法
KR102649322B1 (ko) * 2018-05-25 2024-03-20 삼성전자주식회사 메모리 장치, 메모리 시스템, 및 메모리 장치의 동작 방법
CN111128270A (zh) * 2018-10-31 2020-05-08 长鑫存储技术有限公司 片内终结电阻精度调整电路及存储器
KR20210099862A (ko) 2020-02-05 2021-08-13 삼성전자주식회사 임피던스 캘리브레이션 회로, 그것의 임피던스 캘리브레이팅 방법 및 메모리 장치
KR20220036386A (ko) 2020-09-14 2022-03-23 삼성전자주식회사 메모리 장치, 그것의 신호 레벨 캘리브레이션 방법, 및 그것을 갖는 메모리저장 시스템
KR20220084592A (ko) * 2020-12-14 2022-06-21 에스케이하이닉스 주식회사 캘리브레이션 회로 및 이를 포함하는 반도체 장치
US11978505B2 (en) 2021-01-11 2024-05-07 Changxin Memory Technologies, Inc. Drive circuit with adjustable pull-up resistor, and memory comprising the same
CN114765040A (zh) * 2021-01-11 2022-07-19 长鑫存储技术有限公司 驱动电路
CN115171766B (zh) * 2022-09-08 2022-11-29 北京奎芯集成电路设计有限公司 存储颗粒电阻网络的阻值校准方法和装置
CN116189746B (zh) * 2023-02-07 2023-08-22 上海奎芯集成电路设计有限公司 存储器芯片的zq校准电路和方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100403633B1 (ko) * 2001-08-10 2003-10-30 삼성전자주식회사 임피던스 제어회로
KR100744109B1 (ko) * 2001-10-23 2007-08-01 삼성전자주식회사 공정, 전압 및 온도의 변화에 따라 단자들의 상태를최적으로 변화시킬 수 있는 메모리 장치
US6812732B1 (en) * 2001-12-04 2004-11-02 Altera Corporation Programmable parallel on-chip parallel termination impedance and impedance matching
KR100532426B1 (ko) 2003-03-25 2005-11-30 삼성전자주식회사 온-칩 터미네이션 저항의 미스매치를 보상할 수 있는반도체 장치
JP4159553B2 (ja) 2005-01-19 2008-10-01 エルピーダメモリ株式会社 半導体装置の出力回路及びこれを備える半導体装置、並びに、出力回路の特性調整方法
JP4916699B2 (ja) 2005-10-25 2012-04-18 エルピーダメモリ株式会社 Ｚｑキャリブレーション回路及びこれを備えた半導体装置
KR100853466B1 (ko) 2007-03-02 2008-08-21 주식회사 하이닉스반도체 온 다이 터미네이션 장치 및 이의 캘리브래이션 동작을빠르게 하기 위한 방법
KR100892687B1 (ko) * 2007-11-09 2009-04-15 주식회사 하이닉스반도체 반도체 집적회로의 온 다이 터미네이션 보정 장치 및 방법

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10897253B2 (en) 2014-10-28 2021-01-19 SK Hynix Inc. Calibration circuit and calibration apparatus including the same
US10075165B2 (en) 2014-10-28 2018-09-11 SK Hynix Inc. Calibration circuit and calibration apparatus including the same
US10491215B2 (en) 2014-10-28 2019-11-26 SK Hynix Inc. Calibration circuit and calibration apparatus including the same
US9716497B2 (en) 2014-10-28 2017-07-25 SK Hynix Inc. Calibration circuit and calibration apparatus including the same
US11082043B2 (en) 2014-10-28 2021-08-03 SK Hynix Inc. Memory device
US11755255B2 (en) 2014-10-28 2023-09-12 SK Hynix Inc. Memory device comprising a plurality of memories sharing a resistance for impedance matching
US9748956B2 (en) 2015-01-13 2017-08-29 Samsung Electronics Co., Ltd. Integrated circuit and storage device including the same
USRE49496E1 (en) 2015-07-30 2023-04-18 SK Hynix Inc. Semiconductor device
US10860258B2 (en) 2015-12-24 2020-12-08 SK Hynix Inc. Control circuit, memory device including the same, and method
US11347444B2 (en) 2015-12-24 2022-05-31 SK Hynix Inc. Memory device for controlling operations according to different access units of memory
US11036396B2 (en) 2016-04-19 2021-06-15 SK Hynix Inc. Media controller and data storage apparatus including the same
US10748585B2 (en) 2018-08-16 2020-08-18 Samsung Electronics Co., Ltd. Calibration circuit including common node shared by pull-up calibration path and pull-down calibration path, and semiconductor memory device including the same
US11145355B2 (en) 2019-07-25 2021-10-12 Samsung Electronics Co., Ltd. Calibration circuit for controlling resistance of output driver circuit, memory device including the same, and operating method of the memory device

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Publication number Publication date
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US7969182B2 (en) 2011-06-28

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