KR20110051860A - 전류 소모를 줄이는 온 다이 터미네이션 구조를 갖는 반도체 장치 및 그 터미네이션 방법 - Google Patents

전류 소모를 줄이는 온 다이 터미네이션 구조를 갖는 반도체 장치 및 그 터미네이션 방법 Download PDF

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Abstract

본 발명은 전류 소모를 줄이는 온 다이 터미네이션 구조를 갖는 반도체 장치 및 그 터미네이션 방법에 대하여 개시된다. 반도체 장치는, 기준 전압과 외부 저항이 연결된 캘리브레이션 단자의 전압에 응답하여 캘리브레이션 코드들을 발생하는 캘리브레이션 회로와, 캘리브레이션 코드와 온-다이 터미네이션 제어 신호에 응답하여 데이터 입출력 패드의 터미네이션 저항값을 제어하는 온-다이 터미네이션 장치를 포함하고, 데이터 입출력 패드의 터미네이션 저항값은 캘리브레이션 단자의 저항값보다 크다.
온-다이 터미네이션 저항값, 캘리브레이션 저항값, 실효 저항값, 온-다이 터미네이션 제어 신호, 사용자 설정, 미세 캘리브레이션

Description

전류 소모를 줄이는 온 다이 터미네이션 구조를 갖는 반도체 장치 및 그 터미네이션 방법{Semiconductor device having on-die termination structure for reducing current consumption and termination method thereof}
본 발명은 반도체 장치에 관한 것으로, 특히 전류 소모를 줄이는 온 다이 터미네이션 구조를 갖는 반도체 장치 및 그 터미네이션 방법에 관한 것이다.
반도체 장치들은 입력 패드를 통하여 외부 회로로부터 신호들을 수신하는 입력 회로와, 외부 회로로 내부 신호들을 제공하는 출력 회로를 포함한다. 디지털 제품들의 동작 속도들이 높아짐에 따라, 반도체 장치들 사이에 인터페이스되는 신호들의 스윙폭이 줄어들고 있다. 스윙폭이 좁아지는 이유는 신호들의 전송 시간을 최소화하는 데 필요하기 때문이다. 그런데, 스윙 폭이 좁아질수록, 반도체 장치들은 외부 노이즈에 영향을 받고 임피던스 부정합(impedance mismatch)에 의해 유발되는 반사 신호는 인터페이스에서 심각한 영향을 준다. 임피던스 부정합이 발생되면, 고속으로 데이터를 전송하는 것이 어려워지고, 반도체 장치의 출력 단자로부터 데이터 출력이 왜곡될 수 있다. 이에 따라, 입력 측의 반도체 장치는 왜곡된 출력 신호를 수신하여, 셋업/홀드 실패(setup/hold failure), 판단 미스(miss judgement)와 같은 문제들을 종종 일으킨다. 이 문제들을 해결하기 위하여, 고속 동작이 요구되는 반도체 장치는 집적 회로 칩 내 패드의 가까이에 임피던스 매칭 회로를 채용한다.
본 발명이 이루고자하는 기술적 과제는 소비 전류를 줄일 수 있는 온-다이 터미네이션 장치를 구비하는 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 상기 반도체 장치를 포함하는 메모리 모듈을 제공하는 데 있다.
본 발명이 이루고자하는 또다른 기술적 과제는 상기 반도체 장치를 포함하는 시스템을 제공하는 데 있다.
본 발명이 이루고자하는 더욱 다른 기술적 과제는 상기 반도체 장치의 터미네이션 방법을 제공하는 데 있다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 일면에 따른 반도체 장치는, 기준 전압과 외부 저항이 연결된 캘리브레이션 단자의 전압에 응답하여 캘리브레이션 코드들을 발생하는 캘리브레이션 회로와, 캘리브레이션 코드와 온-다이 터미네이션 제어 신호에 응답하여 데이터 입출력 패드의 터미네이션 저항값을 제어하는 온-다이 터미네이션 장치를 포함하고, 데이터 입출력 패드의 터미네이션 저항값은 캘리브레이션 단자의 저항값보다 크다.
본 발명의 실시예들에 따라, 온-다이 터미네이션 제어 신호는 반도체 장치를 이용하는 사용자의 의도에 의해 설정될 수 있다.
본 발명의 실시예들에 따라, 온-다이 터미네이션 제어 신호는 반도체 장치의 외부로부터 인가되는 온-다이 터미네이션 신호, 모드 레지스터에 설정된 ODT(온-다이 터미네이션) 제어 어드레스 신호들 및 사용자 의도에 의해 설정되는 ODT 전류 감소 신호의 조합에 의해 발생될 수 있다.
본 발명의 실시예들에 따라, ODT 전류 감소 신호는 반도체 장치의 모드 레지스터에 저장될 수 있고, 반도체 장치 내 퓨즈 절단 방식으로 설정될 수 있다.
본 발명의 실시예들에 따라, 데이터 입출력 패드의 터미네이션 저항값은, 온-다이 터미네이션 장치 내 트랜지스터의 게이트 핑거들의 수를 줄이는 거나 트랜지스터의 게이트 두께를 두껍게 하는 것으로 제어되거나, 온-다이 터미네이션 장치 내 저항의 면적을 크게 하는 것으로 제어될 수 있다.
본 발명의 실시예들에 따라, 온-다이 터미네이션 장치는 온-다이 터미네이션 제어 신호에 응답하여 턴온되는 온-다이 터미네이션부의 개수를 제어하는 제어부와, 데이터 입출력 패드에 연결되고 외부 저항의 N (N은 1 이상의 자연수)배에 해당하는 저항값을 갖는 다수개의 상기 온-다이 터미네이션부를 포함할 수 있다.
본 발명의 실시예들에 따라, 온-다이 터미네이션부는 풀-업 캘리브레이션 코드에 응답하여 외부 저항의 2N배에 해당하는 저항값을 갖도록 데이터 입출력 패드를 터미네이션하는 풀-업 저항부와, 풀-다운 캘리브레이션 코드에 응답하여 외부 저항의 2N배에 해당하는 저항값을 갖도록 데이터 입출력 패드를 터미네이션하는 풀-다운 저항부를 포함할 수 있다.
본 발명의 실시예들에 따라, 온-다이 터미네이션 장치는 온-다이 터미네이션 제어 신호에 응답하여 턴온되는 제1 및 제2 온-다이 터미네이션부의 개수를 제어하 는 제어부, 데이터 입출력 패드에 연결되고 외부 저항의 N (N은 1 이상의 자연수)배에 해당하는 저항값을 갖는 적어도 N개의 상기 제1 온-다이 터미네이션부, 그리고 데이터 입출력 패드에 연결되고 외부 저항의 1/2 저항값을 갖는 다수개의 제2 온-다이 터미네이션부를 포함할 수 있다.
본 발명의 실시예들에 따라, 제1 온-다이 터미네이션부는 풀-업 캘리브레이션 코드에 응답하여 외부 저항의 2N배에 해당하는 저항값을 갖도록 데이터 입출력 패드를 터미네이션하는 풀-업 저항부와, 풀-다운 캘리브레이션 코드에 응답하여 외부 저항의 2N배에 해당하는 저항값을 갖도록 데이터 입출력 패드를 터미네이션하는 풀-다운 저항부를 포함할 수 있다.
본 발명의 실시예들에 따라, 제2 온-다이 터미네이션부는 풀-업 캘리브레이션 코드에 응답하여 외부 저항의 저항값을 갖도록 데이터 입출력 패드를 터미네이션하는 풀-업 저항부와, 풀-다운 캘리브레이션 코드에 응답하여 외부 저항의 저항값을 갖도록 데이터 입출력 패드를 터미네이션하는 풀-다운 저항부를 포함할 수 있다.
본 발명의 실시예들에 따라, 캘리브레이션 회로는 캘리브레이션 단자의 전압과 기준 전압을 비교하여 풀-업 캘리브레이션 코드를 출력하는 제1 비교부, 캘리브레이션 단자에 연결되고 풀-업 캘리브레이션 코드에 응답하여 외부 저항의 저항값과 동일하도록 제1 풀-업 저항부의 저항값을 조정하는 제1 풀-업 저항부, 제1 노드에 연결되고 풀-업 캘리브레이션 코드에 응답하여 제1 풀-업 저항부의 저항값과 동일하도록 제2 풀-업 저항부의 저항값을 조정하는 제2 풀-업 저항부, 제1 노드의 전 압과 기준 전압을 비교하여 풀-다운 캘리브레이션 코드를 출력하는 제2 비교부, 그리고 제1 노드에 연결되고 풀-다운 캘리브레이션 코드에 응답하여 제2 풀-업 저항부와 같은 저항값을 갖도록 풀-다운 저항부의 저항값을 조정하는 풀-다운 저항부를 포함할 수 있다.
본 발명의 실시예들에 따라, 제1 및 제2 풀-업 저항부와 풀-다운 저항부는 외부 저항의 N배 저항값을 갖는 저항부들이 N개 병렬 연결되는 구조를 갖을 수 있다.
본 발명의 실시예들에 따라, 반도체 장치는 RAM, SDRAM, DDR SDRAM, RDRAM, VRAM, SRAM, 플래쉬 메모리, EPROM, EEPROM, PRAM 중 어느 하나의 메모리 장치일 수 있다.
상기 다른 기술적 과제를 해결하기 위하여, 본 발명의 다른 면에 따른 메모리 모듈은 인쇄 회로 기판과, 인쇄 회로 기판 상에 장착되고 적어도 2개의 반도체 장치가 적층되어 있는 적어도 하나 이상의 메모리 칩을 포함한다. 반도체 장치는 기준 전압과 외부 저항이 연결된 캘리브레이션 단자의 전압에 응답하여 캘리브레이션 코드들을 발생하는 캘리브레이션 회로와, 캘리브레이션 코드와 온-다이 터미네이션 제어 신호에 응답하여 데이터 입출력 패드의 터미네이션 저항값을 제어하는 온-다이 터미네이션 장치를 포함하고, 데이터 입출력 패드의 터미네이션 저항값은 캘리브레이션 단자의 저항값 보다 크다.
상기 또다른 기술적 과제를 해결하기 위하여, 본 발명의 또다른 면에 따른 시스템은 반도체 장치와, 버스를 통하여 상기 반도체 장치를 제어하는 콘트롤러를 포함하고, 반도체 장치는 기준 전압과 외부 저항이 연결된 캘리브레이션 단자의 전압에 응답하여 풀-업 및 풀-다운 캘리브레이션 코드들을 발생하는 캘리브레이션 회로와, 캘리브레이션 코드와 온-다이 터미네이션 제어 신호에 응답하여 데이터 입출력 패드의 터미네이션 저항값을 제어하는 온-다이 터미네이션 장치를 포함하고, 데이터 입출력 패드의 터미네이션 저항값은 캘리브레이션 단자의 저항값보다 크다.
상기 더욱 다른 기술적 과제를 해결하기 위하여, 본 발명의 더욱 다른 면에 따른 반도체 장치의 터미네이션 방법은 캘리브레이션 단자에 대한 캘리브레이션 동작으로부터 제공되는 캘리브레이션 코드들에 응답하여 데이터 입출력 패드를 제1 터미네이션 저항값으로 터미네이션시키는 단계와, 캘리브레이션 코드들 및 사용자 의도에 의해 설정되는 온-다이 터미네이션 제어 신호에 응답하여 데이터 입출력 패드를 제2 터미네이션 저항값으로 터미네이션시키는 단계를 포함하고, 제2 터미네이션 저항값은 제1 터미네이션 저항값보다 크다.
본 발명의 실시예들에 따라, 캘리브레이션 동작은 캘리브레이션 단자의 전압과 기준 전압을 비교하여 풀-업 캘리브레이션 코드를 출력하는 단계, 풀-업 캘리브레이션 코드에 응답하여 캘리브레이션 단자에 연결된 외부 저항의 저항값과 동일하도록 캘리브레이션 단자에 연결된 제1 풀-업 저항부의 저항값을 조정하는 단계, 풀-업 캘리브레이션 코드에 응답하여 제1 풀-업 저항부의 저항값과 동일하도록 제1 노드에 연결된 제2 풀-업 저항부의 저항값을 조정하는 단계, 제1 노드의 전압과 기준 전압을 비교하여 풀-다운 캘리브레이션 코드를 출력하는 단계, 그리고 풀-다운 캘리브레이션 코드에 응답하여 제2 풀-업 저항부와 같은 저항값을 갖도록 제1 노드 에 연결된 풀-다운 저항부의 저항값을 조정하는 단계를 포함할 수 있다.
상술한 본 발명의 반도체 장치는, 외부 저항이 연결된 캘리브레이션 단자의 캘리브레이션 동작에 의해 외부 저항의 저항값을 갖는 캘리브레이션 저항값으로 캘리브레이션되었다 하더라도, 사용자 의도에 따라 데이터 입출력 패드를 캘리브레이션 저항값보다 큰 저항값으로 터미네이션시킨다. 이에 따라 반도체 장치의 소비 전류를 줄일 수 있다.
그리고, 반도체 장치는 데이터 입출력 패드를 캘리브레이션 저항값의 N배(N은 1 이상의 자연수) 저항값으로 터미네이션시키는 온-다이 터미네이션부의 개수를 줄임으로써, 반도체 장치의 레이아웃 면적을 줄인다.
또한, 반도체 장치는 외부 저항의 N배 저항값을 갖는 저항부들이 N개 병렬 연결되는 구조의 캘리브레이션 회로를 채용하여 PVT 변동에 대하여 더욱 정밀하게 캘리브레이션한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
일반적으로, 시스템 내 전송 측과 수신 측 사이의 임피던스 매칭을 위하여, 전송 측에서는 출력 회로에 의해 소스 터미네이션이 수행되고, 수신 측에서는 입력 패드에 접속된 입력 회로에 병렬로 연결된 터미네이션 회로에 의해 병렬 터미네이션이 수행된다. PVT(Process, Voltage, Temperature) 변동에 근거한 터미네이션들에 대하여 풀-업 및 풀-다운 코드들을 제공하는 프로세스는 ZQ 캘리브레이션과 관련된다. ZQ 노드를 사용하여 캘리브레이션이 수행되기 때문에, ZQ 캘리브레이션이라 부른다 반도체 장치의 경우, 데이터 입출력 패드(DQ 패드)의 터미네이션 저항은 ZQ 캘리브레이션 결과 생성되는 코드들을 사용하여 제어된다.
예를 들어, 반도체 장치에는 ZQ 캘리브레이션용 단자로서 ZQ 핀을 구비하여, 외부로부터 ZQ 캘리브레이션 명령(ZQCS, ZQCL)을 입력받게 된다. 이 외부 캘리브레이션 명령(ZQCS, ZQCL)이 입력되면, 명령으로 규정된 일정 기간 내에 ZQ 캘리브레이션 동작이 행해진다. ZQ 캘리브레이션 동작 중에는 출력 회로를 사용할 수 없기 때문에, 칩으로의 억세스가 금지되고 다음 명령이 입력되지 않는다. 외부 캘리브레이션 명령(ZQCS, ZQCL)으로 규정된 기간 중은 ZQ 캘리브레이션용 기간이며, 이 기간 중에 ZQ 캘리브레이션을 완료시킬 필요가 있다. ZQ 캘리브레이션은 외부 장착 종단 저항에 매칭시키는 방법으로 이루어진다.
도 1은 반도체 장치의 ZQ 캘리브레이션 동작을 설명하는 블락 다이어그램이다. 도 1을 참조하면, 반도체 장치(100)는 ZQ 핀(112)에 연결되는 캘리브레이션 회로(110), 데이터 입출력 패드(DQ0. DQ1, …, DQn) 각각에 연결되는 온-다이 터미네이션 장치(130, 150)를 포함한다.
캘리브레이션 회로(110)는, ZQ 핀(112), 제1 비교부(114), 제1 풀-업 저항부(116), 제2 풀-업 저항부(118), 제2 비교부(120) 그리고 풀-다운 저항부(122)를 포함하고, 풀-업 캘리브레이션 동작과 풀-다운 캘리브레이션 동작을 수행한다.
제1 비교부(114)는, ZQ 핀(112)의 전압과 기준 전압(Vref)을 비교하여 풀-업 캘리브레이션 코드(ZQbitp<m-1:0>)를 출력한다. 기준 전압(Vref)은 전원 전압의 반에 해당하는 전압 레벨을 갖도록 설정될 수 있다. 기준 전압(Vef)은, 예컨대, 전원 전압과 접지 전압 사이에 직렬로 연결되는 2개 저항들의 접속점으로부터 기준 전압(Vref)을 출력하는 기준 전압 발생 회로(미도시)에 의해 발생될 수 있다. 제1 비교부(114)는, 도 2에 도시된 바와 같이, ZQ 핀(112)의 전압과 기준 전압(Vref)을 비교하고 업/다운 신호(UP/DN)를 출력하는 비교기(202)와, 업/다운 신호(UP/DN)에 따라 카운트 동작을 수행하여 풀-업 캘리브레이션 코드(ZQbitp<m-1:0>)를 발생하는 카운터(204)로 구성된다.
도 1에서, 제1 풀-업 저항부(116)는 ZQ 핀(112)에 연결된다. 제1 풀-업 저항부(116)은, 도 3에 도시된 바와 같이, 전원 전압(VDD)과 ZQ 핀(112) 사이에, 풀-업 캘리브레이션 코드(ZQbitp<m-1:0>) 각각을 자신의 게이트들에 입력하는 피모스 트랜지스터들(300-303)과, 피모스 트랜지스터(300-303) 각각과 직렬로 연결되는 저항들(R0-R3)로 구성된다. 제1 풀-업 저항부(116)는 풀-업 캘리브레이션 코드(ZQbitp<m-1:0>)에 응답하여 제1 풀-업 저항부(116)의 임피던스를 조정한다. 제1 비교부(114)와 제1 풀-업 저항부(116)는, ZQ 핀(112)의 전압이 기준 전압(Vref)이 같아질 때까지 비교하여 풀-업 캘리브레이션 코드(ZQbitp<m-1:0>)를 발생한다. 이 풀-업 캘리브레이션 코드(ZQbitp<m-1:0>)를 발생시키기 위한 반복 동작이 풀-업 캘리브레이션 동작이 된다.
ZQ 핀(112)에는 예컨대, 240Ω의 외부 저항(10)이 연결된다. 기준 전압(Vref)은 전원 전압(VDD)의 반에 해당하는 전압 레벨을 가지므로, 제1 비교부(114)는 제1 풀-업 저항부(116)의 저항값이 외부 저항(10)의 저항값 240Ω과 동일해지도록 풀-업 캘리브레이션 코드(ZQbitp<m-1:0>)를 발생한다.
제2 풀-업 저항부(118)는 제1 노드(ZQ_N)에 연결되고, 풀-업 캘리브레이션 코드(ZQbitp<m-1:0>)에 응답하여 제2 풀-업 저항부(118)의 임피던스를 조정한다. 제2 풀-업 저항부(118)는, 도 2의 제1 풀-업 저항부(116)와 동일하게 구성되며, 전원 전압(VDD)과 제1 노드(ZQ_N) 사이에, 풀-업 캘리브레이션 코드(ZQbitp<m-1:0>) 각각을 자신의 게이트들에 입력하는 피모스 트랜지스터들과, 피모스 트랜지스터들과 직렬로 연결되는 저항들로 구성된다. 제2 풀-업 저항부(118)는 제1 풀-업 저항부(116)과 동일한 저항값, 예컨대 240Ω을 가진다.
제2 비교부(120)는 제1 노드(ZQ_N)의 전압과 기준 전압(Vref)을 비교하여 풀-다운 캘리브레이션 코드(ZQbitn<m-1:0>)를 출력한다. 제2 비교부(120)는, 도 2에 도시된 바와 같이, 제1 노드(ZQ_N)의 전압과 기준 전압(Vref)을 비교하고 업/다운 신호(UP/DN)를 출력하는 비교기(212), 업/다운 신호(UP/DN)에 따라 카운트 동작을 수행하는 카운터(214), 그리고 카운터(214) 출력을 입력받아 풀-다운 캘리브레이션 코드(ZQbitn<m-1:0>)를 발생하는 인버터(216)로 구성된다.
풀-다운 저항부(122)는 제1 노드(ZQ_N)에 연결되고, 풀-다운 캘리브레이션 코드(ZQbitn<m-1:0>)에 응답하여 풀-다운 저항부(118)의 임피던스를 조정한다. 풀-다운 저항부(122)은, 도 4에 도시된 바와 같이, 제1 노드(ZQ_N)와 접지 전압(VSS) 사이에, 풀-다운 캘리브레이션 코드(ZQbitn<m-1:0>) 각각을 자신의 게이트들에 입력하는 엔모스 트랜지스터들(400-403)과, 엔모스 트랜지스터(400-403) 각각과 직렬로 연결되는 저항들(R0-R3)로 구성된다. 제2 비교부(120)와 풀-다운 저항부(122)는, 제1 노드(ZQ_N)의 전압과 기준 전압(Vref)을 비교하여, 풀-다운 저항부(122)가 제2 풀-업 저항부(118)와 동일한 저항값, 예컨대 240Ω을 갖도록 풀-다운 캘리브레이션 코드(ZQbitn<m-1:0>)를 발생한다. 이 풀-다운 캘리브레이션 코드(ZQbitn<m-1:0>)를 발생시키기 위한 반복 동작이 풀-다운 캘리브레이션 동작이 된다.
도 5는 풀-업 및 풀-다운 캘리브레이션 동작들의 결과로 ZQ 핀(112)과 제1 노드(ZQ_N)의 전압이 변해가는 과정을 보여준다. 도 5를 참조하면, ZQ 핀(112)과 제1 노드(ZQ_N)의 전압은 시간이 지날수록 목표 전압이 기준 전압으로 수렴해 가는 것을 볼 수 있다.
다시 도 1로 돌아가서, 풀-업 및 풀-다운 캘리브레이션 동작들을 통해 발생된 풀-업 캘리브레이션 코드(ZQbitp<m-1:0>) 및 풀-다운 캘리브레이션 코드(ZQbitn<m-1:0>)는, 데이터 입출력 패드들(DQ0, DQ1, DQ2, …, DQn)의 온 다이 터미네이션 장치들(130, 150)의 저항값들을 결정하게 된다. 데이터 입출력 패드들(DQ0, DQ1, DQ2, …, DQn)의 온 다이 터미네이션 장치들(130, 150)은 다수개의 풀-업 저항부들(131-137, 151-157)과 다수개의 풀-다운 저항부들(141-147, 161-167)로 구성된다.
다수개의 데이터 입출력 패드들(DQ0, DQ1, DQ2, …, DQn) 중 설명의 편의를 위하여 DQ0 패드를 예로 들어 설명한다. 통상적으로, DQ0 패드의 온-다이 터미네이션 장치(130) 내 풀-업 저항부(131-137) 각각이 캘리브레이션 회로(110) 내 도 2의 풀-업 저항부(116 또는 118)와 동일하게 구성되고, 온-다이 터미네이션 장치(130) 내 풀-다운 저항부들(141-147)이 캘리브레이션 회로(110) 내 풀-다운 저항부(122)와 동일하게 구성된다. 이에 따라, 풀-업 캘리브레이션 코드(ZQbitp<m-1:0>)에 응답하여 하나의 풀-업 저항부(131)의 저항값은 240Ω이고, 풀-다운 캘리브레이션 코드(ZQbitn<m-1:0>)에 응답하여 하나의 풀-다운 저항부(141)의 저항값은 240Ω이 되어, 한 쌍의 풀-업 저항부(131)와 풀-다운 저항부(141)로 구성되는 온-다이 터미네이션 장치(130)의 실효 저항값은 120Ω이 된다. 한 쌍의 풀-업 저항부(131)와 풀-다운 저항부(141)를 실효 저항값 120Ω의 온-다이 터미네이션부(M120)이라 정의하면, DQ0 패드는, 도 6에 도시된 바와 같이, 7개의 실효 저항값 120Ω의 온-다이 터미네이션부(M120)에 연결된다.
도 6은 DQ0 패드에 연결되는 출력 드라이버를 설명하는 도면이다. 도 6을 참조하면, 출력 드라이버(600)는 제어 신호들(DOP, DON, CTRL)에 응답하여 각 온-다이 터미네이션부(M120)의 사용 여부를 결정하는 제어부(610)와 DQ0 패드에 연결되는 온-다이 터미네이션 장치(130)를 포함한다.
제어부(610)에서 인에이블되는 비트 수에 따라 턴온되는 실효 저항값 120Ω의 온-다이 터미네이션부(M120)의 개수가 결정된다. 제어부(610)에서 1 비트 만이 인에이블되면, 실효 저항값 120Ω의 온-다이 터미네이션부(M120) 1개가 턴온된다. 이에 따라, DQ0 패드의 온-다이 터미네이션 장치(130)의 저항값은 120Ω이 된다. 제어부(610)에서 2 비트가 인에이블되면, 실효 저항값 120Ω의 온-다이 터미네이션부(M120) 2개가 턴온되어 병렬 연결 구조를 갖기 때문에, DQ0 패드의 온-다이 터미네이션 장치(130)의 저항값은 60Ω이 된다. 제어부(610)에서 3 비트가 인에이블되면 DQ0 패드의 온-다이 터미네이션 장치(130)의 저항값은 40Ω이 되고, 4 비트가 인에이블되면 DQ0 패드의 온-다이 터미네이션 장치(130)의 저항값은 30Ω이 되고, 6 비트가 인에이블되면 DQ0 패드의 온-다이 터미네이션 장치(130)의 저항값은 20Ω이 된다.
즉, 출력 드라이버(600)는 캘리브레이션 회로(110)에서 생성된 캘리브레이션 코드들(ZQbitp<m-1:0>, ZQbitn<m-1:0>)에 의해 구현되는 실효 저항값 120Ω의 온-다이 터미네이션부들(M120)을 선택적으로 턴온시켜, 반도체 장치가 적용되는 시스템에 따라 터미네이션 저항값을 다르게 설정할 수 있다. DQ0 패드의 터미네이션 저항값은 120Ω, 60Ω, 40Ω, 30Ω, 20Ω 등을 가질 수 있다. 나머지 다수개의 데이터 입출력 패드들(DQ1, DQ2, … , DQN)에도 동일하게 적용되어, 데이터 입출력 패드들(DQ0, DQ1, …, DQN)의 터미네이션 저항값은 120Ω, 60Ω, 40Ω, 30Ω, 20Ω 등을 가질 수 있다. 이는 DDR3 SDRAM의 ODT 규정으로 정의되어 있다. 한편, 반도체 장치(100, 도 1)의 동작상 소모되는 전류를 줄이기 위한 하나의 방편으로, 데이터 입출력 패드들(DQ0, DQ1, …, DQN)의 터미네이션 저항값의 최대값 120Ω 보다 큰 저항값을 갖도록 설정할 수 있다.
한편, 데이터 입출력 패드들(DQ0, DQ1, …, DQN)에는 출력 드라이버(600)와 함께 입력 버퍼(미도시)가 연결된다. 데이터 입출력 패드들(DQ0, DQ1, …, DQN)로 데이터를 수신하는 경우, 출력 드라이버(600)의 크기가 데이터 입출력 패드들(DQ0, DQ1, …, DQN)의 입력 커패시턴스로 작용한다. 입력 커패시턴스는 데이터 입출력 패드들(DQ0, DQ1, …, DQN)로 입력되는 데이터의 시그널링(signaling) 특성에 나쁜 영향을 미친다. 반도체 제조 공정의 발달로 인하여 출력 드라이버(600)의 크기가 줄어듬에 따라 데이터 입출력 패드들(DQ0, DQ1, …, DQN)의 입력 커패시턴스도 작아진다. 이에 따라, 시그널링 특성이 좋아지기 때문에, 데이터 입출력 패드들(DQ0, DQ1, …, DQN) 터미네이션 저항값을 크게 할 수 있다.
도 7a는 본 발명의 제1 실시예에 따른 ODT 구조를 갖는 데이터 입출력 패드를 설명하는 도면이다. 도 7a를 참조하면, DQ0 패드에는 다수개의 실효 저항값 240Ω의 온-다이 터미네이션부들(M240)이 연결되고, 독출 제어 신호(DOP, DON)와 ODT 제어 회로(ODT_CTRL)에 응답하여 각 온-다이 터미네이션부(M240)의 사용 여부를 결정하는 제어부(710)를 포함한다. 실효 저항값 240Ω의 온-다이 터미네이션부(M240)는, 도 3의 풀-업 저항부(116)의 저항값을 2배로 크게 하고 도 4의 풀-다운 저항부(122)의 저항값을 2 배로 크게 하여 구현할 수 있다. 도 7b 내지 도 7e는, 예시적으로, 도 3의 다수개의 피모스 트랜지스터들(300-303)과 저항들(R0-R3) 중에서 제1 피모스 트랜지스터(300)와 제1 저항(R0)의 저항값들을 변경시키는 예를 보여주는 도면들이다.
도 7b는 제1 풀-업 캘리브레이션 코드(ZQbitp<0>)에 연결되는 제1 피모스 트랜지스터(300)가 너비 W를 갖는 4개의 게이트 핑거들(fingers)로 구성되어 1 배의 온 저항값(Ron)을 갖고, 제1 저항(R0)는 L1 길이와 L2 너비로 구현되어 1 배의 저항값을 갖는 레이아웃을 보여준다. 도 7c는, 도 7b와 비교하여, 제1 피모스 트랜지스터(300)의 게이트 너비 W를 갖는 핑거들의 수를 2개로 줄여 2 배의 온 저항값(Ron)을 갖도록 하고, 제1 저항(R0)의 길이를 2*L1 길이로 늘려 2 배의 저항값을 갖도록 구현한다. 도 7d는, 도 7b와 비교하여, 제1 피모스 트랜지스터(300)의 4개 게이트 핑거들의 게이트 너비를 W/2로 줄여 2 배의 온 저항값(Ron)을 갖도록 하고, 제1 저항(R0)의 길이를 2*L1 길이로 늘려 2 배의 저항값을 갖도록 구현한다. 도 7e는, 도 7b와 비교하여, 제1 피모스 트랜지스터(300)의 4개 게이트 핑거들의 게이트 너비를 W/2로 줄여 2 배의 온 저항값(Ron)을 갖도록 하고, 제1 저항(R0)의 너비를 L2/2 로 줄여 2 배의 저항값을 갖도록 구현한다. 도 7c 내지 도 7e에서 보여주듯이, 제1 피모스 트랜지스터(300)와 제1 저항(R0)의 저항값들을 크게 하기 위한 레이아웃들은 도 7b의 레이아웃에 비하여 작은 면적을 차지하는 것을 볼 수 있다. 이들을 바탕으로, 실효 저항값 240Ω의 온-다이 터미네이션부(M240)를 구현하기 위해 도 3의 풀-업 저항부(116)의 저항값을 2배로 크게 하고 도 4의 풀-다운 저항부(122)의 저항값을 2 배로 크게 하더라도, 실효 저항값 240Ω의 온-다이 터미네이션부(M240)의 레이아웃 면적은 실효 저항값 120Ω의 온-다이 터미네이션부(M120)의 레이아웃 면적 보다 작다.
도 7a로 돌아가서, 실효 저항값 240Ω의 온-다이 터미네이션부들(M240)은 도 6의 실효 저항값 120Ω의 온-다이 터미네이션부(M120) 개수의 2배인 14개로 구성된다. 독출 제어 신호(DOP, DON)는 반도체 장치의 내부 회로로부터 발생되는 신호들 이고, ODT 제어 회로(ODT_CTRL)는 반도체 장치의 외부로부터 인가되는 온-다이 터미네이션 신호(ODT), 모드 레지스터(MRS)에 설정된 ODT 제어 어드레스 신호들, 예컨대 A9, A6, A2 신호들, 그리고 사용자 의도에 의해 설정되는 ODT 전류 감소 신호의 조합에 의해 발생되는 신호이다. ODT 전류 감소 신호는 ODT 제어 어드레스 신호들처럼 모드 레지스터(MRS)에 설정될 수 있고, 퓨즈 절단 방식으로 설정될 수도 있다.
독출 제어 신호(DOP, DON)와 ODT 제어 회로(ODT_CTRL)에 응답하여 제어부(710)에서 인에이블되는 비트 수가 발생되고, 인에이블되는 비트 수에 따라 턴온되는 실효 저항값 240Ω의 온-다이 터미네이션부(M240)의 개수가 결정된다. 제어부(710)에서 1 비트 만이 인에이블되면, 실효 저항값 240Ω의 온-다이 터미네이션부(M240) 1개가 턴온된다. 이에 따라, DQ0 패드의 터미네이션 저항값은 240Ω이 된다. 이것은 비록 ZQ 캘리브레이션 동작에 의해 실효 저항값 120Ω으로 캘리브레이션되었다 하더라도 반도체 장치의 동작상 소모되는 전류를 줄이기 위한 사용자 의도에 따라 터미네이션 저항값을 240Ω으로 크게 하는 것을 보여준다.
제어부(610)에서 2 비트가 인에이블되면, 실효 저항값 240Ω의 온-다이 터미네이션부(M240) 2개가 턴온되어 DQ0 패드의 터미네이션 저항값은 120Ω이 된다. 이는 ZQ 캘리브레이션의 목적에 부합하여 실효 저항값 120Ω으로 캘리브레이션된 결과에 따라 터미네이션 저항값이 PVT의 변화에 상관없이 120Ω으로 일정하게 유지되는 것을 보여준다.
그리고, 반도체 장치가 적용되는 시스템에 따라 터미네이션 저항값을 다르 게 설정하는 경우, 제어부(610)에서 4 비트가 인에이블되면 DQ0 패드의 터미네이션 저항값은 60Ω이 되고, 6 비트가 인에이블되면 DQ0 패드의 터미네이션 저항값은 40Ω이 되고, 8 비트가 인에이블되면 터미네이션 저항값은 30Ω이 되고, 12 비트가 인에이블되면 터미네이션 저항값은 20Ω이 된다. 본 실시예에서는 DQ0 패드를 예시적으로 설명하였으나 나머지 다수개의 데이터 입출력 패드들(DQ1, DQ2, … , DQN)에도 동일하게 적용된다. 이에 따라, 데이터 입출력 패드들(DQ0, DQ1, …, DQN)의 터미네이션 저항값은 240Ω, 120Ω, 60Ω, 40Ω, 30Ω, 20Ω 등을 가질 수 있다.
도 8은 본 발명의 제2 실시예에 따른 ODT 구조를 갖는 데이터 입출력 패드를 설명하는 도면이다. 도 8을 참조하면, DQ0 패드에는 다수개의 실효 저항값 360Ω의 온-다이 터미네이션부들(M360)이 연결되고, 독출 제어 신호(DOP, DON)와 ODT 제어 회로(ODT_CTRL)에 응답하여 각 온-다이 터미네이션부(M360)의 사용 여부를 결정하는 제어부(710)를 포함한다. 실효 저항값 360Ω의 온-다이 터미네이션부(M360)는, 도 7c 내지 도 7e에서 보여주었듯이, 도 3의 풀-업 저항부(116)와 도 4의 풀-다운 저항부(122) 내 트랜지스터들(300-303, 400-403)의 너비를 1/3로 줄이고 저항들(R0-R1)의 저항값을 3배로 크게 하여 구현할 수 있다. 실효 저항값 360Ω의 온-다이 터미네이션부들(M360)은 도 6의 실효 저항값 120Ω의 온-다이 터미네이션부(M120) 개수의 3배인 21개로 구성된다.
독출 제어 신호(DOP, DON)와 ODT 제어 회로(ODT_CTRL)에 응답하여 제어부(710)에서 인에이블되는 비트 수가 발생되고, 인에이블되는 비트 수에 따라 턴온 되는 실효 저항값 360Ω의 온-다이 터미네이션부(M360)의 개수가 결정된다. 제어부(710)에서 1 비트 만이 인에이블되면, 실효 저항값 360Ω의 온-다이 터미네이션부(M360) 1개가 턴온된다. 이에 따라, DQ0 패드의 터미네이션 저항값은 360Ω이 된다. 제어부(710)에서 2 비트가 인에이블되면, 실효 저항값 360Ω의 온-다이 터미네이션부(M260) 2개가 턴온되어 DQ0 패드의 터미네이션 저항값은 180Ω이 된다. 이들은 비록 ZQ 캘리브레이션 동작에 의해 실효 저항값 120Ω으로 캘리브레이션되었다 하더라도 반도체 장치의 동작상 소모되는 전류를 줄이기 위한 사용자 의도에 따라 터미네이션 저항값을 360Ω 또는 180Ω으로 크게 하는 것을 보여준다.
제어부(710)에서 3 비트가 인에이블되면, 실효 저항값 360Ω의 온-다이 터미네이션부(M360) 3개가 턴온되어 DQ0 패드의 터미네이션 저항값은 120Ω이 된다. 이는 ZQ 캘리브레이션의 목적에 부합하여 실효 저항값 120Ω으로 캘리브레이션된 결과에 따라 터미네이션 저항값이 PVT의 변화에 상관없이 120Ω으로 일정하게 유지되는 것을 보여준다. 그리고, 반도체 장치가 적용되는 시스템에 따라 터미네이션 저항값을 다르게 설정하는 경우, 제어부(610)에서 6 비트가 인에이블되면 DQ0 패드의 터미네이션 저항값은 60Ω이 되고, 9 비트가 인에이블되면 DQ0 패드의 터미네이션 저항값은 40Ω이 되고, 12 비트가 인에이블되면 터미네이션 저항값은 30Ω이 되고, 18 비트가 인에이블되면 터미네이션 저항값은 20Ω이 된다.
본 실시예에서는 DQ0 패드를 예시적으로 설명하였으나 나머지 다수개의 데이터 입출력 패드들(DQ1, DQ2, … , DQN)에도 동일하게 적용된다. 이에 따라, 데이터 입출력 패드들(DQ0, DQ1, …, DQN)의 터미네이션 저항값은 360Ω, 180Ω, 120 Ω, 60Ω, 40Ω, 30Ω, 20Ω 등을 가질 수 있다.
도 9a는 본 발명의 제3 실시예에 따른 ODT 구조를 갖는 데이터 입출력 패드를 설명하는 도면이다. 도 9a를 참조하면, DQ0 패드에는 다수개의 실효 저항값 120Ω의 온-다이 터미네이션부들(M120)과 적어도 2개의 실효 저항값 240Ω의 온-다이 터미네이션부들(M240)이 연결되고, 독출 제어 신호(DOP, DON)와 ODT 제어 회로(ODT_CTRL)에 응답하여 각 온-다이 터미네이션부(M120, M240)의 사용 여부를 결정하는 제어부(910)를 포함한다.
독출 제어 신호(DOP, DON)와 ODT 제어 회로(ODT_CTRL)에 응답하여 제어부(910)에서 실효 저항값 240Ω의 온-다이 터미네이션부(M240) 1개를 턴온시키면, DQ0 패드의 터미네이션 저항값은 240Ω이 된다. 제어부(910)에서 실효 저항값 240Ω의 온-다이 터미네이션부(M240) 2개를 턴온시키거나 실효 저항값 120Ω의 온-다이 터미네이션부(M120) 1개를 턴온시키면, DQ0 패드의 터미네이션 저항값은 120Ω이 된다. 제어부(610)에서 실효 저항값 120Ω의 온-다이 터미네이션부(M120) 2개를 턴온시키면 DQ0 패드의 터미네이션 저항값은 60Ω이 되고, 실효 저항값 120Ω의 온-다이 터미네이션부(M120) 3개를 턴온시키면 DQ0 패드의 터미네이션 저항값은 40Ω이 되고, 실효 저항값 120Ω의 온-다이 터미네이션부(M120) 4개를 턴온시키면 DQ0 패드의 터미네이션 저항값은 30Ω이 되고, 실효 저항값 120Ω의 온-다이 터미네이션부(M120) 6개를 턴온시키면 DQ0 패드의 터미네이션 저항값은 20Ω이 된다.
본 실시예에서는 DQ0 패드를 예시적으로 설명하였으나 나머지 다수개의 데이터 입출력 패드들(DQ1, DQ2, … , DQN)에도 동일하게 적용된다. 이에 따라, 데이 터 입출력 패드들(DQ0, DQ1, …, DQN)의 터미네이션 저항값은 도 7a의 실시예와 같이 240Ω, 120Ω, 60Ω, 40Ω, 30Ω, 20Ω 등을 가질 수 있다. 본 실시예는, 도 7a의 실시예와 비교하여, 실효 저항값 120Ω의 온-다이 터미네이션부(M120)의 면적보다 큰 면적을 차지하는 실효 저항값 240Ω의 온-다이 터미네이션부(M240)의 개수를 줄임으로써, 반도체 장치의 레이아웃 면적을 줄이는 이점이 있다.
도 9a는 DQ0 패드에 다수개의 실효 저항값 120Ω의 온-다이 터미네이션부들(M120)과 적어도 2개의 실효 저항값 240Ω의 온-다이 터미네이션부들(M240)이 연결되는 예에 대하여 설명하고 있다. 실효 저항값 240Ω의 온-다이 터미네이션부들(M240)은, 도 7c 내지 도 7e의 도면들을 이용하여, 도 3의 풀-업 저항부(116)의 저항값을 2배로 크게 하고 도 4의 풀-다운 저항부(122)의 저항값을 2 배로 크게 하여 구현할 수 있다. 한편, 도 9a에서, 적어도 2개의 실효 저항값 240Ω의 온-다이 터미네이션부들(M240) 대신에 실효 저항값 120Ω의 온-다이 터미네이션부(M120) 보다 큰 실효 저항값을 갖는 온-다이 터미네이션부들을 이용할 수 있다.
120Ω 보다 큰 실효 저항값을 갖는 온-다이 터미네이션부는, 도 3의 풀-업 저항부(116)의 저항값 보다 큰 저항값을 갖도록 하고 도 4의 풀-다운 저항부(122)의 저항값 보다 큰 저항값을 갖도록 하여 구현할 수 있다. 도 9b 내지 도 9d는, 예시적으로, 도 3의 다수개의 피모스 트랜지스터들(300-303)과 저항들(R0-R3) 중에서 제1 피모스 트랜지스터(300)와 제1 저항(R0)의 저항값들을 변경시키는 예를 보여주는 도면들인 데, 앞서 설명한 도 7b의 레이아웃을 기준으로 설명된다.
도 9b는, 도 7b와 비교하여, 제1 피모스 트랜지스터(300)의 4개 게이트 핑거 들의 게이트 너비 W를 그대로 두고, 제1 저항(R0)의 길이(L)를 L1 보다 길게 하여 제1 저항(R0)의 저항값을 크게 한다. 도 9c는, 도 7b와 비교하여, 제1 피모스 트랜지스터(300)의 게이트 너비 W를 갖는 핑거들의 수를 1개 줄여 제1 피모스 트랜지스터(300)의 온 저항값(Ron)을 크게 하고, 제1 저항(R0)의 L1 길이와 L2 너비를 그대로 둔다. 도 9d는 제1 피모스 트랜지스터(300)의 게이트 너비 W를 갖는 핑거들의 수를 1개 줄여 제1 피모스 트랜지스터(300)의 온 저항값(Ron)을 크게 하고, 제1 저항(R0)의 길이(L)를 L1 보다 길게 하여 제1 저항(R0)의 저항값을 크게 한다. 도 9b 내지 도 9d에서 제1 피모스 트랜지스터(300)의 게이트 두께를 두껍게 하는 것으로 제1 피모스 트랜지스터(300)의 온 저항값(Ron)을 크게 할 수도 있다. 도 9b 내지 도 9d에서 보여주듯이, 제1 피모스 트랜지스터(300)와 제1 저항(R0)의 저항값들을 크게 하기 위한 레이아웃들은 도 7b의 레이아웃에 비하여 작은 면적을 차지하는 것을 볼 수 있다. 이들을 바탕으로, 120Ω 보다 큰 실효 저항값을 갖는 온-다이 터미네이션부를 구현하기 위해, 도 3의 풀-업 저항부(116)의 저항값 보다 큰 저항값을 갖도록, 그리고 도 4의 풀-다운 저항부(122)의 저항값 보다 큰 저항값을 갖도록 구현하더라도, 120Ω 보다 큰 실효 저항값을 갖는 온-다이 터미네이션부의 레이아웃 면적은 실효 저항값 120Ω의 온-다이 터미네이션부(M120)의 레이아웃 면적 보다 작다.
앞서 설명한 도 7a, 도 8 및 도 9a의 ODT 구조들은, 도 1의 캘리브레이션 회로(110) 내 제1 풀-업 저항부(116)의 저항값이 외부 저항(10)의 저항값 240Ω과 동일해지도록 캘리브레이션되었기 때문에, ZQ 핀(112)의 저항값이 외부 저항(10)의 1/2 저항값인 120Ω이다. 캘리브레이션 회로(110)는 PVT(Process, Voltage, Temperature) 변동에 따라 변화되는 캘리브레이션 코드들(ZQbitp<m-1:0>, ZQbitn<m-1:0>)을 제공하는 데, PVT 변동에 미세하게 캘리브레이션하기 위하여 외부 저항(10)의 저항값 240Ω의 2배인 480Ω 저항값을 갖는 제1 풀-업 저항부(116) 2개를 병렬 연결하는 구조로 구현할 수 있다. 480Ω의 제1 풀-업 저항부(116)는 도 3의 제1 풀-업 저항부(116) 내 트랜지스터들(300-303)의 너비를 1/2로 줄이고 저항들(R0-R1)의 저항값을 2배로 크게 하여 구현할 수 있다. 그리고, 캘리브레이션 회로(110)는 480Ω 저항값을 갖는 제2 풀-업 저항부(118) 2개를 병렬 연결하고 480Ω 저항값을 갖는 풀-다운 저항부(122) 2개를 병렬 연결하는 구조를 가질 수 있다. 이에 따라, 캘리브레이션 회로(110)는 PVT 변동에 대하여 제1 풀-업 저항부(116), 제2 풀-업 저항부(118) 그리고 풀-다운 저항부(122)를 흐르는 전류를 미세하게 조절하여 캘리브레이션 코드들(ZQbitp<m-1:0>, ZQbitn<m-1:0>)을 제공할 수 있다.
도 10a는 PVT 변동에 더욱 미세하게 캘리브레이션하는 캘리브레이션 회로를 설명하는 도면이다. 도 10a를 참조하면, 캘리브레이션 회로(110a)는, 도 1의 캘리브레이션 회로(110)와 비교하여, 외부 저항(10)의 저항값 240Ω의 N배(N은 2 이상의 자연수) 저항값을 갖는 저항부들(PU_R1 - PU_RN)이 N개 병렬 연결되는 제1 풀-업 저항부(116a)와 제2 풀-업 저항부(118a), 그리고 외부 저항(10)의 저항값 240Ω의 N배(N은 2 이상의 자연수) 저항값을 갖는 저항부들(PD_R1 - PD_RN)이 N개 병렬 연결되는 풀-다운 저항부(122a)를 포함한다.
캘리브레이션 회로(110a)는 제1 풀-업 저항부(116a)와 제2 풀-업 저항부(118a), 그리고 풀-다운 저항부(122a)의 저항값을 외부 저항(10)의 저항값보다 큰 값으로 다양하게 구현할 수 있다. 도 10b 내지 도 10e는, 예시적으로, 도 3의 제1 풀-업 저항부(116), 제2 풀-업 저항부(118) 내 다수개의 피모스 트랜지스터들(300-303)과 다수개의 저항들(R0-R3)의 저항값들을 변경시키는 예를 보여주는 도면들이다.
도 10b는 제1 풀-업 캘리브레이션 코드(ZQbitp<0>)에 연결되는 제1 피모스 트랜지스터(300)가 너비 W를 갖는 4개의 게이트 핑거들로 구성되어 1 배의 온 저항값(Ron)을 갖고, 제1 저항(R0)은 L1 길이와 L2 너비로 구현되어 1 배의 저항값을 갖고, 제2 풀-업 캘리브레이션 코드(ZQbitp<1>)에 연결되는 제2 피모스 트랜지스터(301)가 너비 W를 갖는 2개의 게이트 핑거들로 구성되어 2 배의 온 저항값(Ron)을 갖고, 제2 저항(R1)은 L1 길이와 L2 너비로 구현되어 1 배의 저항값을 갖고, 제3 풀-업 캘리브레이션 코드(ZQbitp<2>)에 연결되는 제3 피모스 트랜지스터(302)가 너비 W를 갖는 1개의 게이트 핑거로 구성되어 4 배의 온 저항값(Ron)을 갖고, 제3 저항(R2)은 제1 저항(R0)의 너비를 L2/2 로 줄여 2 배의 저항값을 갖도록 구현한다. 도 10c는, 도 10b와 비교하여, 제2 저항(R1)은 제1 저항(R0)의 너비를 L2/2 로 줄여 2 배의 저항값을 갖고, 제3 저항(R2)은 제1 저항(R0)의 너비를 L2/4 로 줄여 4 배의 저항값을 갖도록 구현한다. 도 10d는, 도 10b와 비교하여, 제1 저항(R0)은 그 너비를 L2/2 로 줄여 2 배의 저항값을 갖도록 구현한다. 도 10e는, 도 10b와 비교하여, 제1 피모스 트랜지스터(300)의 게이트 너비 W를 갖는 핑거들의 수를 1개 줄여 제1 피모스 트랜지스터(300)의 온 저항값(Ron)을 크게 구현한다.
캘리브레이션 회로(110a) 내 제1 비교부(114)와 제2 비교부(120)는 도 2와 동일하므로, 설명의 중복을 피하기 위하여 구체적인 설명은 생략된다. 캘리브레이션 회로(110a)는 PVT 변동에 대하여 제1 풀-업 저항부(116a), 제2 풀-업 저항부(118a) 그리고 풀-다운 저항부(122a)를 흐르는 전류를 더욱 미세하게 조절하여 캘리브레이션 코드들(ZQbitp<m-1:0>, ZQbitn<m-1:0>)을 제공할 수 있다.
도 11은 본 발명의 ODT 구조를 갖는 반도체 장치를 포함하는 메모리 칩들을 채용하는 메모리 모듈을 설명하는 도면이다. 메모리 모듈(1100)은 도 7 내지 도 9의 ODT 구조와 도 10의 캘리브레이션 회로를 갖는 반도체 장치(100)를 포함하는 메모리 칩들(1101 - 1104)를 포함한다. 메모리 모듈(1100)은 인쇄 회로 기판(Printed Circuit Board: PCB, 1110)의 한 면에 배열된 4개의 메모리 칩들(1101-1104)을 갖는 SIMM (Single in line memory module)이다. SIMM 내 이러한 메모리 칩들의 수는 전형적으로 3 내지 9 정도로 다양하다. 인쇄 회로 기판(1110)은 한쪽 길이 에지를 따라 컴퓨터 마더 보드 상의 메모리 소켓에 꽂히도록 에지 컨넥터(1120)를 갖는다. 도시되지는 않았지만, 와이어링 패턴(wiring pattern)이 인쇄 회로 기판(1110) 상에 형성되어 있으며 에지 컨넥터(1120)를 구성하는 터미널들 또는 리드들이 메모리 칩들(1101-104)과 연결된다. 메모리 칩들(1101-1104)은, 메모리 밀집도(memory density)를 2배로 키우기 위해, 도 12의 DDP(Dual Die Package)나 도 13의 TSV(Through Silicon Via) 패키징 기술을 이용하여 2개의 반도체 장치들(100a, 100b)이 적층된 구조를 가질 수 있다. 본 실시예서는 2개의 반도체 장치 들(100a, 100b)이 적층되는 구조에 대하여 설명하고 있으나, 이에 한정되지 않고 다수개의 반도체 장치들이 적층된 구조에도 적용될 수 있다.
도 14는 본 발명의 ODT 구조를 갖는 반도체 장치로 구현되는 RAM을 사용하는 프로세서 기반의 시스템을 설명하는 블락 다이어그램이다. 즉, RAM(1412)은 도 7 내지 도 9의 ODT 구조와 도 10의 캘리브레이션 회로를 이용한다. 프로세서 기반의 시스템은 컴퓨터 시스템, 프로세서 제어 시스템 또는 프로세서와 연관된 메모리를 채용하는 다른 시스템일 수 있다. 시스템(1404)은 버스(1411) 상으로 RAM(1412)와 I/O 장치들(1408, 1410)과 통신하는 마이크로 프로세서와 같은 CPU(1405)를 포함한다. 시스템(1404)은 ROM(1414)을 포함하고, 버스(1411) 상으로 CPU(1405)와 통신하는 CD 롬 드라이버(1409) 등의 주변 장치들을 포함한다.
본 실시예에서는 본 발명의 ODT 구조를 갖는 반도체 장치가 RAM(1412)으로 구현되는 것에 대하여 기술하고 있으나, 반도체 장치는 SDRAM, DDR SDRAM, RDRAM, VRAM, SRAM, 플래쉬 메모리, EPROM, EEPROM, PRAM 중 어느 하나의 메모리 장치로 다양하게 구현될 수도 있다. 본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 반도체 장치의 ZQ 캘리브레이션 동작을 설명하는 블락 다이어그램이다.
도 2는 도 1의 ZQ 캘리브레이션 회로를 설명하는 도면이다.
도 3은 도 1의 풀-업 저항부를 설명하는 도면이다.
도 4는 도 1의 풀-다운 저항부를 설명하는 도면이다.
도 5는 풀-업 및 풀-다운 캘리브레이션 동작들의 결과로 ZQ 핀과 제1 노드(ZQ_N)의 전압이 변해가는 과정을 보여준다.
도 6은 도 1의 DQ0 패드에 연결되는 출력 드라이버를 설명하는 도면이다.
도 7a 내지 도 7e는 본 발명의 제1 실시예에 따른 ODT 구조를 갖는 데이터 입출력 패드를 설명하는 도면들이다.
도 8은 본 발명의 제2 실시예에 따른 ODT 구조를 갖는 데이터 입출력 패드를 설명하는 도면이다.
도 9a 내지 도 9d는 본 발명의 제3 실시예에 따른 ODT 구조를 갖는 데이터 입출력 패드를 설명하는 도면들이다.
도 10a 내지 도 10e는 PVT 변동에 더욱 미세하게 캘리브레이션하는 캘리브레이션 회로를 설명하는 도면들이다.
도 11은 본 발명의 ODT 구조를 갖는 반도체 장치를 포함하는 메모리 칩들을 채용하는 메모리 모듈을 설명하는 도면이다.
도 12의 본 발명의 ODT 구조를 갖는 반도체 장치의 DDP(Dual Die Package) 패키지를 설명하는 도면이다.
도 13은 본 발명의 ODT 구조를 갖는 반도체 장치의 TSV(Through Silicon Via) 패키지를 설명하는 도면이다.
도 14는 본 발명의 ODT 구조를 갖는 반도체 장치로 구현되는 RAM을 사용하는 프로세서 기반의 시스템을 설명하는 블락 다이어그램이다.

Claims (17)

  1. 기준 전압과 외부 저항이 연결된 캘리브레이션 단자의 전압에 응답하여 캘리브레이션 코드들을 발생하는 캘리브레이션 회로; 및
    상기 캘리브레이션 코드와 온-다이 터미네이션 제어 신호에 응답하여 데이터 입출력 패드의 터미네이션 저항값을 제어하는 온-다이 터미네이션 장치를 구비하고,
    상기 데이터 입출력 패드의 터미네이션 저항값은 상기 캘리브레이션 단자의 저항값보다 큰 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 온-다이 터미네이션 제어 신호는
    상기 반도체 장치를 이용하는 사용자의 의도에 의해 설정되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 온-다이 터미네이션 제어 신호는
    상기 반도체 장치의 외부로부터 인가되는 온-다이 터미네이션 신호, 모드 레지스터에 설정된 ODT(온-다이 터미네이션) 제어 어드레스 신호들 및 사용자 의도에 의해 설정되는 ODT 전류 감소 신호의 조합에 의해 발생되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 데이터 입출력 패드의 터미네이션 저항값은
    상기 온-다이 터미네이션 장치 내 트랜지스터의 게이트 핑거들의 수를 줄이는 것으로 제어되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 데이터 입출력 패드의 터미네이션 저항값은
    상기 온-다이 터미네이션 장치 내 트랜지스터의 게이트 두께를 두껍게 하는 것으로 제어되는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 데이터 입출력 패드의 터미네이션 저항값은
    상기 온-다이 터미네이션 장치 내 저항의 면적을 크게 하는 것으로 제어되는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 온-다이 터미네이션 장치는
    상기 온-다이 터미네이션 제어 신호에 응답하여 턴온되는 온-다이 터미네이션부의 개수를 제어하는 제어부; 및
    상기 데이터 입출력 패드에 연결되고, 상기 외부 저항의 N (N은 1 이상의 자연수)배에 해당하는 저항값을 갖는 다수개의 상기 온-다이 터미네이션부를 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 온-다이 터미네이션부는
    풀-업 캘리브레이션 코드에 응답하여 상기 외부 저항의 2N배에 해당하는 저항값을 갖도록 상기 데이터 입출력 패드를 터미네이션하는 풀-업 저항부; 및
    풀-다운 캘리브레이션 코드에 응답하여 상기 외부 저항의 2N배에 해당하는 저항값을 갖도록 상기 데이터 입출력 패드를 터미네이션하는 풀-다운 저항부를 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 온-다이 터미네이션 장치는
    상기 온-다이 터미네이션 제어 신호에 응답하여 턴온되는 제1 및 제2 온-다이 터미네이션부의 개수를 제어하는 제어부;
    상기 데이터 입출력 패드에 연결되고, 상기 외부 저항의 N (N은 1 이상의 자연수) 배에 해당하는 저항값을 갖는 적어도 N개의 상기 제1 온-다이 터미네이션부; 및
    상기 데이터 입출력 패드에 연결되고, 상기 외부 저항의 1/2 저항값을 갖는 다수개의 상기 제2 온-다이 터미네이션부를 구비하는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 제1 온-다이 터미네이션부는
    풀-업 캘리브레이션 코드에 응답하여 상기 외부 저항의 2N배에 해당하는 저항값을 갖도록 상기 데이터 입출력 패드를 터미네이션하는 풀-업 저항부; 및
    풀-다운 캘리브레이션 코드에 응답하여 상기 외부 저항의 2N배에 해당하는 저항값을 갖도록 상기 데이터 입출력 패드를 터미네이션하는 풀-다운 저항부를 특징으로 하는 반도체 장치.
  11. 제9항에 있어서, 상기 제2 온-다이 터미네이션부는
    풀-업 캘리브레이션 코드에 응답하여 상기 외부 저항의 저항값을 갖도록 상기 데이터 입출력 패드를 터미네이션하는 풀-업 저항부; 및
    풀-다운 캘리브레이션 코드에 응답하여 상기 외부 저항의 저항값을 갖도록 상기 데이터 입출력 패드를 터미네이션하는 풀-다운 저항부를 특징으로 하는 반도체 장치.
  12. 제1항에 있어서, 상기 캘리브레이션 회로는
    상기 캘리브레이션 단자의 전압과 상기 기준 전압을 비교하여 상기 풀-업 캘리브레이션 코드를 출력하는 제1 비교부;
    상기 캘리브레이션 단자에 연결되고, 풀-업 캘리브레이션 코드에 응답하여 상기 외부 저항의 저항값과 동일하도록 제1 풀-업 저항부의 저항값을 조정하는 상기 제1 풀-업 저항부;
    제1 노드에 연결되고, 상기 풀-업 캘리브레이션 코드에 응답하여 제1 풀-업 저항부의 저항값과 동일하도록 제2 풀-업 저항부의 저항값을 조정하는 상기 제2 풀-업 저항부;
    상기 제1 노드의 전압과 상기 기준 전압을 비교하여 풀-다운 캘리브레이션 코드를 출력하는 제2 비교부; 및
    상기 제1 노드에 연결되고, 상기 풀-다운 캘리브레이션 코드에 응답하여 상기 제2 풀-업 저항부와 같은 저항값을 갖도록 풀-다운 저항부의 저항값을 조정하는 상기 풀-다운 저항부를 구비하는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서, 상기 제1 및 상기 제2 풀-업 저항부와 상기 풀-다운 저항부는
    상기 외부 저항의 N배 저항값을 갖는 저항부들이 N개 병렬 연결되는 구조를 갖는 것을 특징으로 하는 반도체 장치.
  14. 제1항에 있어서,
    상기 반도체 장치는 메모리 장치인 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서, 상기 메모리 장치는
    RAM, SDRAM, DDR SDRAM, RDRAM, VRAM, SRAM, 플래쉬 메모리, EPROM, EEPROM, PRAM 중 어느 하나인 것을 특징으로 하는 반도체 장치.
  16. 캘리브레이션 단자에 대한 캘리브레이션 동작으로부터 제공되는 캘리브레이션 코드들에 응답하여 데이터 입출력 패드를 제1 터미네이션 저항값으로 터미네이션시키는 단계; 및
    상기 캘리브레이션 코드들 및 사용자 의도에 의해 설정되는 온-다이 터미네이션 제어 신호에 응답하여 상기 데이터 입출력 패드를 제2 터미네이션 저항값으로 터미네이션시키는 단계를 구비하고,
    상기 제2 터미네이션 저항값은 상기 제1 터미네이션 저항값보다 큰 것을 특징으로 하는 반도체 장치의 터미네이션 방법.
  17. 제16항에 있어서, 상기 제2 터미네이션 저항값은
    상기 캘리브레이션 단자에 연결된 외부 저항의 저항값의 N배(N은 2 이상의 자연수)인 것을 특징으로 하는 반도체 장치의 터미네이션 방법.
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