KR20200051303A - 터미네이션 회로 및 이를 사용하는 반도체 장치 - Google Patents
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Abstract
반도체 장치는 터미네이션 전압 단자, 제 1 핀, 제 2 핀, 제 1 터미네이션 회로 및 제 2 터미네이션 회로를 포함할 수 있다. 상기 제 1 터미네이션 회로는 상기 터미네이션 전압 단자와 상기 제 1 핀 사이에 연결되고, 상기 제 2 터미네이션 회로는 상기 터미네이션 전압 단자와 상기 제 2 핀 사이에 연결될 수 있다. 상기 제 1 및 제 2 터미네이션 회로의 저항 값은 상기 터미네이션 전압 단자로부터 상기 제 1 및 제 2 핀까지의 거리에 기초하여 설정될 수 있다.
Description
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 반도체 장치 및 터미네이션에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭과 데이터를 전송 및 수신하여 서로 통신할 수 있다. 상기 반도체 장치들은 클럭 신호에 동기되어 동작할 수 있다. 상기 반도체 장치들은 버스, 링크 또는 채널과 같은 신호 전송 라인을 통해 연결되어 서로 통신할 수 있다.
최근 반도체 시스템의 동작 속도가 증가하면서, 상기 신호 전송 라인을 통해 전송되는 신호의 펄스 폭 및 진폭이 점점 감소되고 있다. 위와 같은 상황에서, 신호 전송 라인의 리플렉션 (reflection) 및 인접하는 신호 전송 라인 사이에서 발생하는 크로스 토크 (cross-talk)는 정확한 신호의 전송 및 수신을 더욱 어렵게 한다. 상기 리플렉션을 감소시키는 방법은 잘 알려진 바와 같이, 신호를 전송하는 전송 단의 임피던스와 신호를 수신하는 수신 단의 임피던스를 매칭시키는 것이다. 반도체 장치들은 일반적으로 터미네이션 회로를 사용하여 임피던스 매칭을 수행하고 있다. 상기 터미네이션 회로가 칩 또는 다이 안에 배치되어 사용되는 것을 온 다이 터미네이션이라고 한다.
본 발명의 실시예는 복수의 핀과 터미네이션 전압 단자 사이의 거리에 무관하게 상기 복수의 핀과 상기 터미네이션 전압 단자 사이의 임피던스 값을 일정하게 할 수 있는 터미네이션 회로 및 이를 이용하는 반도체 장치를 제공할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 터미네이션 전압 단자; 상기 터미네이션 전압 단자와 제 1 핀 사이에 연결되는 제 1 터미네이션 회로; 및 상기 터미네이션 전압 단자와 제 2 핀 사이에 연결되는 제 2 터미네이션 회로를 포함하고, 상기 제 1 및 제 2 터미네이션 회로의 저항 값은 상기 터미네이션 전압 단자로부터 상기 제 1 핀 및 상기 제 2 핀까지의 거리에 기초하여 설정될 수 있다.
본 발명의 실시예에 따른 반도체 장치는 터미네이션 전압 단자; 상기 터미네이션 전압 단자로부터 순차적으로 멀리 떨어져 배치되는 복수의 핀; 및 상기 터미네이션 전압 단자 및 복수의 핀 사이에 각각 연결되는 복수의 터미네이션 회로를 포함하고, 상기 복수의 터미네이션 회로는 상기 터미네이션 전압 단자로부터 상기 복수의 핀까지의 거리에 기초하여 서로 다른 저항 값을 가질 수 있다.
본 발명의 실시예에 따른 반도체 장치는 제 1 전원전압을 수신하는 제 1 터미네이션 전압 단자; 상기 제 1 전원전압보다 낮은 레벨을 갖는 제 2 전원전압을 수신하는 제 2 터미네이션 전압 단자; 상기 제 1 터미네이션 전압 단자와 제 1 핀 사이에 연결되고, 제 1 풀업 보상 신호에 기초하여 변화되는 저항 값을 갖는 제 1 풀업 터미네이션 회로; 상기 제 2 터미네이션 전압 단자와 제 1 핀 사이에 연결되고, 제 1 풀다운 보상 신호에 기초하여 변화되는 저항 값을 갖는 제 1 풀다운 터미네이션 회로; 상기 제 1 전원전압 단자와 제 2 핀 사이에 연결되고, 제 2 풀업 보상 신호에 기초하여 변화되는 저항 값을 갖는 제 2 풀업 터미네이션 회로; 및 상기 제 2 전원전압 단자와 제 2 핀 사이에 연결되고, 제 2 풀다운 보상 신호에 기초하여 변화되는 저항 값을 갖는 제 2 풀다운 터미네이션 회로를 포함할 수 있다.
본 발명의 실시예는 모든 핀의 임피던스를 동일하게 설정할 수 있으므로, 반도체 장치의 수신 성능을 개선할 수 있다. 따라서, 반도체 시스템의 동작 속도를 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 2는 도 1의 제 1 터미네이션 회로의 구성 중 캘리브레이션 저항 및 보상 저항의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 4는 도 3의 제 1 터미네이션 회로의 구성 중 캘리브레이션 저항 및 보상 저항의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면이다.
도 2는 도 1의 제 1 터미네이션 회로의 구성 중 캘리브레이션 저항 및 보상 저항의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 4는 도 3의 제 1 터미네이션 회로의 구성 중 캘리브레이션 저항 및 보상 저항의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 반도체 장치(100)의 구성을 보여주는 도면이다. 도 1에서, 상기 반도체 장치(100)는 터미네이션 전압 단자(101) 및 적어도 2개 이상의 핀을 포함할 수 있다. 도 1에서, 핀의 개수를 한정하려는 것은 아니고, 제 1 내지 제 n 핀(111, 112, 11n)을 예시적으로 도시하였다. n은 3 이상의 임의의 정수일 수 있다. 상기 터미네이션 전압 단자(101)는 터미네이션 전압에 대응하는 레벨을 갖는 전압을 수신할 수 있다. 상기 반도체 장치(100)는 제 1 전원전압(VDDH) 및 제 2 전원전압을 수신하여 동작할 수 있고, 상기 제 1 전원전압(VDDH)은 상기 제 2 전원전압보다 높은 레벨을 가질 수 있다. 상기 제 2 전원전압은, 예를 들어 접지전압에 대응하는 레벨을 가질 수 있다. 상기 터미네이션 전압은 상기 제 1 전원전압(VDDH)에 대응할 수 있다. 상기 터미네이션 전압 단자(101)는 상기 제 1 내지 제 n 핀(111, 112, 11n)과 각각 연결되어 상기 제 1 내지 제 n 핀(111, 112, 11n)으로 상기 제 1 전원전압(VDDH)을 공급할 수 있다. 상기 반도체 장치(100)는 하이 탭 터미네이션 (High Tapped Termination) 방식으로 상기 제 1 내지 제 n 핀(111, 112, 11n)을 터미네이션시킬 수 있다.
상기 제 1 내지 제 n 핀(111, 112, 11n)은 상기 터미네이션 전압 단자(101)로부터 순차적으로 멀리 배치될 수 있다. 상기 제 1 핀(111)은 상기 터미네이션 전압 단자(101)와 가장 가깝게 배치될 수 있고, 상기 제 n 핀(11n)은 상기 터미네이션 전압 단자(101)와 가장 멀리 배치될 수 있다. 상기 제 1 내지 제 n 핀(111, 112, 11n)은 버스를 통해 외부 장치와 연결될 수 있고, 상기 버스를 통해 외부 장치로부터 전송된 신호를 수신할 수 있다. 상기 버스는 복수의 신호 전송 라인을 포함할 수 있다. 상기 제 1 핀(111)은 제 1 신호 전송 라인(121)과 연결되고, 상기 제 1 신호 전송 라인(121)을 통해 전송된 신호를 수신할 수 있다. 상기 제 2 핀(112)은 제 2 신호 전송 라인(122)과 연결되고, 상기 제 2 신호 전송 라인(122)을 통해 전송된 신호를 수신할 수 있다. 상기 제 n 핀(11n)은 제 n 신호 전송 라인(12n)과 연결되고, 상기 제 n 신호 전송 라인(12n)을 통해 전송된 신호를 수신할 수 있다. 상기 제 1 내지 제 n 신호 전송 라인(121, 122, 12n)을 통해 상기 제 1 내지 제 n 핀(111, 112, 11n)으로 전송되는 신호는 서로 동일한 특성 및/또는 동일한 종류의 신호일 수 있다. 예를 들어, 상기 버스를 통해 동일한 목적을 위해 사용되는 n 비트의 신호가 전송될 수 있고, 상기 n 비트의 신호는 상기 제 1 내지 제 n 신호 전송 라인(121, 122, 12n)을 통해 상기 제 1 내지 제 n 핀(111, 112, 11n)으로 각각 전송될 수 있다.
상기 반도체 장치(100)는 복수의 터미네이션 회로를 포함할 수 있다. 상기 복수의 터미네이션 회로는 상기 제 1 내지 제 n 핀(111, 112, 11n)과 상기 터미네이션 전압 단자(101) 사이에 각각 연결될 수 있다. 상기 터미네이션 전압 단자(101)와 상기 제 1 핀(111) 사이에는 제 1 터미네이션 회로(131)가 연결될 수 있다. 상기 터미네이션 전압 단자(101)와 상기 제 2 핀(112) 사이에는 제 2 터미네이션 회로(132)가 연결될 수 있다. 상기 터미네이션 전압 단자(101)와 상기 제 n 핀(11n) 사이에는 제 n 터미네이션 회로(13n)가 연결될 수 있다. 상기 제 1 내지 제 n 터미네이션 회로(131, 132, 13n)는 상기 제 1 내지 제 n 핀(111, 112, 11n)과 상기 제 1 내지 제 n 신호 전송 라인(121, 122, 12n)을 통해 상기 제 1 내지 제 n 핀(111, 112, 11n)과 연결되는 외부 장치 사이의 임피던스 매칭을 위해 구비될 수 있다. 상기 제 1 내지 제 n 터미네이션 회로(131, 132, 13n)는 서로 다른 저항 값으로 설정될 수 있다. 상기 제 1 내지 제 n 터미네이션 회로(131, 132, 13n)의 저항 값은 상기 터미네이션 전압 단자(101)로부터 상기 제 1 내지 제 n 핀(111, 112, 11n)까지의 거리에 각각 기초하여 설정될 수 있다. 예를 들어, 상기 터미네이션 전압 단자(101)와 가까운 거리에 배치되는 핀과 연결된 터미네이션 회로는 상대적으로 큰 저항 값을 가질 수 있고, 상기 터미네이션 전압 단자(101)와 먼 거리에 배치되는 핀과 연결된 터미네이션 회로는 상대적으로 작은 저항 값을 가질 수 있다. 예를 들어, 상기 제 1 핀(111)과 연결되는 제 1 터미네이션 회로(131)는 가장 큰 저항 값을 갖도록 설정될 수 있고, 상기 제 n 핀(11n)과 연결되는 제 n 터미네이션 회로(13n)는 가장 작은 저항 값을 갖도록 설정될 수 있다.
상기 복수의 터미네이션 회로는 각각 기준 저항, 캘리브레이션 저항 및 보상 저항을 포함할 수 있다. 상기 제 1 터미네이션 회로(131)는 기준 저항(11), 캘리브레이션 저항(21a) 및 보상 저항(31a)을 포함할 수 있다. 상기 기준 저항(11)은 상기 제 1 핀(111)과 직렬로 연결될 수 있다. 상기 캘리브레이션 저항(21a) 및 상기 보상 저항(31a)은 서로 병렬로 연결될 수 있고, 상기 기준 저항(11)과 직렬로 연결될 수 있다. 상기 보상 저항(31a) 및 상기 캘리브레이션 저항(21a)은 상기 터미네이션 전압 단자(101)와 직렬로 연결될 수 있다. 일 실시예에서, 상기 기준 저항(11)이 상기 터미네이션 전압 단자(101)와 연결되고, 상기 캘리브레이션 저항(21a) 및 보상 저항(31a)이 상기 제 1 핀(111)과 연결되도록 수정될 수 있다. 상기 기준 저항(11)은 고정된 저항 값을 가질 수 있다. 상기 캘리브레이션 저항(21a)은 캘리브레이션 코드(CALU<1:m>, m은 3 이상의 정수)를 수신할 수 있다. 상기 캘리브레이션 저항(21a)은 캘리브레이션 코드(CALU<1:m>)에 기초하여 변화되는 저항 값을 가질 수 있다. 상기 캘리브레이션 코드(CALU<1:m>)는 상기 반도체 장치(100)가 외부 저항(ZQ)과 연결되어 캘리브레이션 동작을 수행하여 생성된 신호일 수 있다. 상기 보상 저항(31a)은 제 1 보상 신호(C1<1:h>, h는 3 이상의 정수)를 수신할 수 있다. 상기 제 1 보상 신호(C1<1:h>)는 복수의 비트를 갖는 코드 신호일 수 있다. 상기 보상 저항(31a)은 상기 제 1 보상 신호(C1<1:h>)에 기초하여 변화되는 저항 값을 가질 수 있다.
상기 제 2 터미네이션 회로(132)는 기준 저항(12), 캘리브레이션 저항(22a) 및 보상 저항(32a)을 포함할 수 있다. 상기 기준 저항(12)은 상기 제 2 핀(112)과 직렬로 연결될 수 있다. 상기 캘리브레이션 저항(22a) 및 상기 보상 저항(32a)은 서로 병렬로 연결될 수 있고, 상기 기준 저항(12)과 직렬로 연결될 수 있다. 상기 보상 저항(32a) 및 상기 캘리브레이션 저항(22a)은 상기 터미네이션 전압 단자(101)와 직렬로 연결될 수 있다. 상기 기준 저항(12)은 고정된 저항 값을 가질 수 있다. 상기 캘리브레이션 저항(22a)은 상기 캘리브레이션 코드(CALU<1:m>)를 수신할 수 있다. 상기 캘리브레이션 저항(22a)은 상기 캘리브레이션 코드(CALU<1:m>)에 기초하여 변화되는 저항 값을 가질 수 있다. 상기 보상 저항(32a)은 제 2 보상 신호(C2<1:h>)를 수신할 수 있다. 상기 제 2 보상 신호(C2<1:h>)는 복수의 비트를 갖는 코드 신호일 수 있다. 상기 보상 저항(32a)은 상기 제 2 보상 신호(C2<1:h>)에 기초하여 변화되는 저항 값을 가질 수 있다.
상기 제 n 터미네이션 회로(13n)는 기준 저항(1n), 캘리브레이션 저항(2na) 및 보상 저항(3na)을 포함할 수 있다. 상기 기준 저항(1n)은 상기 제 n 핀(11n)과 직렬로 연결될 수 있다. 상기 캘리브레이션 저항(2na) 및 상기 보상 저항(3na)은 서로 병렬로 연결될 수 있고, 상기 기준 저항(1n)과 직렬로 연결될 수 있다. 상기 보상 저항(3na) 및 상기 캘리브레이션 저항(2na)은 상기 터미네이션 전압 단자(101)와 직렬로 연결될 수 있다. 상기 기준 저항(1n)은 고정된 저항 값을 가질 수 있다. 상기 캘리브레이션 저항(2na)은 상기 캘리브레이션 코드(CALU<1:m>)를 수신할 수 있다. 상기 캘리브레이션 저항(2na)은 상기 캘리브레이션 코드(CALU<1:m>)에 기초하여 변화되는 저항 값을 가질 수 있다. 상기 보상 저항(3na)은 제 n 보상 신호(Cn<1:h>)를 수신할 수 있다. 상기 제 n 보상 신호(Cn<1:h>)는 복수의 비트를 갖는 코드 신호일 수 있다. 상기 보상 저항(3na)은 상기 제 n 보상 신호(Cn<1:h>)에 기초하여 변화되는 저항 값을 가질 수 있다.
상기 제 1 내지 제 n 터미네이션 회로(131, 132, 13n)의 기준 저항(11, 12, 1n)은 서로 동일한 저항 값을 가질 수 있다. 상기 제 1 내지 제 n 터미네이션 회로(131, 132, 133)의 캘리브레이션 저항(21a, 22a, 2na)은 상기 캘리브레이션 코드(CALU<1:m>)를 공통 수신하므로, 상기 기준 저항(11, 12, 1n)과 마찬가지로 서로 동일한 저항 값을 가질 수 있다. 상기 제 1 내지 제 n 터미네이션 회로(131, 132, 13n)의 보상 저항(31a, 32a, 3na)은 서로 다른 보상 신호에 기초하여 저항 값이 설정되므로, 서로 다른 저항 값을 가질 수 있다. 상기 터미네이션 전압 단자(101)와 가까운 거리에 배치되는 핀과 연결되는 보상 저항일수록 큰 저항 값을 가질 수 있고, 상기 터미네이션 전압 단자(101)와 먼 거리에 배치되는 핀과 연결되는 보상 저항일수록 작은 저항 값을 가질 수 있다. 상기 제 1 터미네이션 회로(131)의 보상 저항(31a)은 가장 큰 저항 값을 가질 수 있고, 상기 제 2 터미네이션 회로(132)의 보상 저항(32a)은 상기 제 1 터미네이션 회로(131)의 보상 저항(31a)보다 작은 저항 값을 가질 수 있다. 상기 제 n 터미네이션 회로(13n)의 보상 저항(3na)은 가장 작은 저항 값을 가질 수 있다. 상기 보상 저항(31a, 32a, 3na)의 저항 값이 다르게 설정됨으로써 상기 제 1 내지 제 n 터미네이션 회로(131, 132, 13n)의 저항 값이 다르게 설정될 수 있다.
상기 제 1 내지 제 n 터미네이션 회로(131, 132, 13n)는 상기 제 1 내지 제 n 핀(111, 112, 11n)의 터미네이션 저항 값을 설정하고, 상기 제 1 내지 제 n 핀(111 112, 11n)을 통해 수신되는 신호는 서로 동일한 특성을 갖는 신호이기 때문에, 일반적으로 상기 제 1 내지 제 n 터미네이션 회로(131, 132, 13n)은 동일한 저항 값을 갖도록 설정되어야 한다. 하지만, 상기 제 1 내지 제 n 핀(111, 112, 11n)은 상기 터미네이션 전압 단자(101)로부터 서로 다른 거리에 배치되므로, 상기 터미네이션 전압 단자(101)와 상기 제 1 내지 제 n 핀(111, 112, 11n) 사이에는 서로 다른 기생 저항이 형성될 수 있다. 따라서, 상기 제 1 내지 제 n 터미네이션 회로(131, 132, 13n)의 저항 값을 동일하게 설정하면, 상기 터미네이션 전압 단자(101)와 상기 제 1 내지 제 n 핀(111, 112, 11n) 사이의 저항 값은 서로 달라질 수밖에 없다. 상기 제 1 핀(111)은 상기 터미네이션 전압 단자(101)와 가장 가깝게 배치되므로, 상기 제 1 핀(111)과 상기 터미네이션 전압 단자(101) 사이에는 기생 저항이 형성되지 않거나 무시할 수 있는 매우 작은 저항 값을 갖는 기생 저항이 형성될 수 있다. 상기 제 2 핀(112)은 상기 제 1 핀(111)보다 상기 터미네이션 전압 단자(101)로부터 멀리 배치되므로, 상기 제 2 핀(112)과 상기 터미네이션 전압 단자(101) 사이에는 기생 저항이 형성될 수 있다. 상기 제 n 핀(11n)은 상기 터미네이션 전압 단자(101)로부터 가장 멀리 배치되므로, 상기 제 n 핀(11n)과 상기 터미네이션 전압 단자(101) 사이의 기생 저항의 저항 값은 가장 클 수 있다. 상기 제 1 내지 제 n 핀(111, 112, 11n)이 상기 터미네이션 전압 단자(101)로부터 순차적으로 등간격으로 배치될 때, 상기 제 2 핀(112)과 상기 터미네이션 전압 단자(101) 사이의 기생 저항 값은 1*PR일 수 있고, 상기 제 n 핀(11n)과 상기 터미네이션 전압 단자(101) 사이의 기생 저항 값은 (n-1)*PR일 수 있다. 따라서, 상기 제 1 내지 제 n 터미네이션 회로(131, 132, 133)가 서로 동일한 값으로 설정되면, 상기 제 1 내지 제 n 핀(111, 112, 11n)과 상기 터미네이션 전압 단자(101) 사이의 저항 값은 상기 기생 저항에 의해 서로 달라질 수 있다. 본 발명의 실시예에서, 상기 터미네이션 전압 단자(101)로부터 핀까지의 거리에 기초하여 상기 보상 저항(31a, 32a, 3na)의 저항 값을 서로 다르게 설정함으로써, 상기 제 1 내지 제 n 핀(111, 112, 11n)과 상기 터미네이션 전압 단자(101) 사이의 저항 값을 각각 동일하게 만들 수 있다.
상기 제 1 터미네이션 회로(131) 및 상기 터미네이션 전압 단자(101)와 상기 제 1 핀(111) 사이에 형성된 기생 저항의 합성 저항 값은 상기 제 2 터미네이션 회로(132) 및 상기 터미네이션 전압 단자(101)와 상기 제 2 핀(112) 사이에 형성된 기생 저항의 합성 저항 값과 동일해질 수 있다. 상기 제 2 터미네이션 회로(132) 및 상기 터미네이션 전압 단자(101)와 상기 제 2 핀(112) 사이에 형성된 기생 저항의 합성 저항 값은 상기 제 n 터미네이션 회로(13n) 및 상기 터미네이션 전압 단자(101)와 상기 제 n 핀(11n) 사이에 형성된 기생 저항의 합성 저항 값은 동일해질 수 있다. 상기 제 n 터미네이션 회로(13n) 및 상기 터미네이션 전압 단자(101)와 상기 제 n 핀(11n) 사이에 형성된 기생 저항의 합성 저항 값은 상기 제 1 터미네이션 회로(131) 및 상기 터미네이션 전압 단자(101)와 상기 제 1 핀(111) 사이에 형성된 기생 저항의 합성 저항 값과 동일해질 수 있다.
상기 제 1 터미네이션 회로(131)의 보상 저항(31a)의 저항 값은 Rcom1이고, 상기 제 2 터미네이션 회로(132)의 보상 저항(32a)의 저항 값은 Rcom2이며, 상기 제 n 터미네이션 회로(13n)의 보상 저항의 저항 값은 Rcomn이라고 가정하자. 상기 기준 저항(11, 12, 1n)의 저항 값은 Rref이고, 상기 캘리브레이션 저항(21a, 22a, 2na)의 저항 값은 Rcal이라면, 상기 터미네이션 전압 단자(101)와 상기 제 1 핀(111) 사이의 저항 값은 (Rcom1//Rcal)+Rref 일 수 있다. 상기 터미네이션 전압 단자(101)와 상기 제 2 핀(112) 사이의 저항 값은 PR+(Rcom2//Rcal)+Rref 일 수 있다. 상기 터미네이션 전압 단자(101)와 상기 제 n 핀(11n) 사이의 저항 값은 (n-1)*PR+(Rcom3//Rcal)+Rref 일 수 있다. 여기서, 상기 기준 저항(11, 12, 1n)의 저항 값과 캘리브레이션 저항(21a, 22a, 2na)의 저항 값이 동일하므로, 상기 제 1 내지 제 n 터미네이션 회로(131, 132, 13n)의 저항 값은 상기 기생 저항의 저항 값(1*PR, (n-1)*PR))과 보상 저항의 저항 값(Rcom1, Rcom2, Rcomn)에 의해 결정될 수 있다. 상기 터미네이션 전압 단자(101)와 상기 제 1 핀(111) 사이의 저항 값인 (Rcom1//Rcal)+Rref 이 상기 터미네이션 전압 단자(101)와 상기 제 2 핀(112) 및/또는 제 n 핀(11n) 사이의 저항 값인 PR+(Rcom2//Rcal)+Rref 및/또는 (n-1)*PR+(Rcom3//Rcal)+Rref 과 동일해질 수 있도록 상기 제 1 보상 신호(C1<1:h>)에 기초하여 상기 제 1 터미네이션 회로(131)의 보상 저항(31a)의 저항 값이 설정될 수 있다. 상기 터미네이션 전압 단자(101)와 상기 제 2 핀(112) 사이의 저항 값인 PR+(Rcom2//Rcal)+Rref이 상기 터미네이션 전압 단자(101)와 상기 제 1 핀(111) 및/또는 제 n 핀(11n) 사이의 저항 값인 (Rcom1//Rcal)+Rref 및/또는 (n-1)*PR+(Rcom3//Rcal)+Rref 과 동일해질 수 있도록 상기 제 2 보상 신호(C2<1:h>)에 기초하여 상기 제 2 터미네이션 회로(132)의 보상 저항(32a)의 저항 값이 설정될 수 있다. 상기 터미네이션 전압 단자(101)와 상기 제 n 핀(11n) 사이의 저항 값인 (n-1)*PR+(Rcom3//Rcal)+Rref 이 상기 터미네이션 전압 단자(101)와 상기 제 1 핀(111) 및/또는 제 2 핀(112) 사이의 저항 값인 (Rcom1//Rcal)+Rref 및/또는 1*PR+(Rcom3//Rcal)+Rref 동일해질 수 있도록 상기 제 n 보상 신호(Cn<1:h>)에 기초하여 상기 제 n 터미네이션 회로(13n)의 보상 저항(3na)의 저항 값이 설정될 수 있다.
도 1에서, 상기 반도체 장치(100)는 제 1 수신기(141, RX1), 제 2 수신기(142, RX2) 및 제 n 수신기(14n, RXn)를 더 포함할 수 있다. 상기 제 1 수신기(141)는 상기 제 1 핀(111)과 연결되고, 상기 제 1 신호 전송 라인(121) 및 상기 제 1 핀(111)을 통해 수신된 신호를 수신할 수 있다. 상기 제 2 수신기(142)는 상기 제 2 핀(112)과 연결되고 상기 제 2 신호 전송 라인(122) 및 상기 제 2 핀(112)을 통해 수신된 신호를 수신할 수 있다. 상기 제 n 수신기(14n)는 상기 제 n 핀(11n)과 연결되고, 상기 제 n 신호 전송 라인(12n) 및 상기 제 n 핀(11n)을 통해 수신된 신호를 수신할 수 있다. 상기 제 1 내지 제 n 수신기(141, 142, 14n)를 통해 수신된 신호들은 상기 반도체 장치(100)의 내부 회로들(도시하지 않음)로 제공될 수 있다.
상기 반도체 장치(100)는 캘리브레이션 회로(150)를 더 포함할 수 있다. 상기 캘리브레이션 회로(150)는 외부 기준 저항(ZQ)과 연결되어 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(150)는 상기 캘리브레이션 동작을 수행하여 상기 캘리브레이션 코드(CALU<1:m>)를 생성할 수 있다. 상기 캘리브레이션 코드(CALU<1:m>)는 예를 들어, 풀업 저항 값을 설정하기 위한 신호일 수 있다.
도 2는 도 1에 도시된 상기 제 1 터미네이션 회로(131)의 구성 중 캘리브레이션 저항(21a) 및 보상 저항(31a)의 구성을 보여주는 도면이다. 도 2에서, 상기 캘리브레이션 저항(21a)은 상기 터미네이션 전압 단자(101) 및 상기 기준 저항(11) 사이에서 병렬로 연결된 복수의 트랜지스터를 포함할 수 있다. 상기 복수의 트랜지스터는 P 채널 모스 트랜지스터일 수 있다. 상기 보상 저항(31a)은 상기 터미네이션 전압 단자(101) 및 상기 기준 저항(11) 사이에서 병렬로 연결된 복수의 트랜지스터를 포함할 수 있다. 상기 복수의 트랜지스터는 P 채널 모스 트랜지스터일 수 있다. 상기 제 1 내지 제 n 핀(111, 112, 11n)은 하이 탭 터미네이션 방식으로 터미네이션되므로, 높은 레벨의 전압을 공급하기 적합한 P 채널 모스 트랜지스터가 상기 캘리브레이션 저항(21a) 및 상기 보상 저항(31a)으로 사용되는 것이 바람직하다.
상기 캘리브레이션 저항(21a)은 상기 캘리브레이션 코드(CALU<1:m>)의 비트의 개수에 대응하는 m 개의 트랜지스터를 포함할 수 있다. 제 1 트랜지스터(211)의 게이트는 상기 캘리브레이션 코드의 제 1 비트(CALU<1>)를 수신하고, 소스가 상기 터미네이션 전압 단자(101)와 연결되며, 드레인이 상기 기준 저항(11)과 연결될 수 있다. 제 2 트랜지스터(212)의 게이트는 상기 캘리브레이션 코드의 제 2 비트(CALU<2>)를 수신하고, 소스가 상기 터미네이션 전압 단자(101)와 연결되며, 드레인이 상기 기준 저항(11)과 연결될 수 있다. 제 m 트랜지스터(21m)의 게이트는 상기 캘리브레이션 코드의 제 m 비트(CALU<m>)를 수신하고, 소스가 상기 터미네이션 전압 단자(101)와 연결되며, 드레인이 상기 기준 저항(11)과 연결될 수 있다.
상기 보상 저항(31a)은 상기 제 1 보상 신호(C1<1:h>)의 비트의 개수에 대응하는 h 개의 트랜지스터를 포함할 수 있다. 제 1 트랜지스터(221)의 게이트는 상기 제 1 보상 신호의 제 1 비트(C1<1>)를 수신하고, 소스가 상기 터미네이션 전압 단자(101)와 연결되며, 드레인이 상기 기준 저항(11)과 연결될 수 있다. 제 2 트랜지스터(222)의 게이트는 상기 제 1 보상 신호의 제 2 비트(C1<2>)를 수신하고, 소스가 상기 터미네이션 전압 단자(101)와 연결되며, 드레인이 상기 기준 저항(11)과 연결될 수 있다. 제 h 트랜지스터(22h)의 게이트는 상기 제 1 보상 신호의의 제 h 비트(C1<h>)를 수신하고, 소스가 상기 터미네이션 전압 단자(101)와 연결되며, 드레인이 상기 기준 저항(11)과 연결될 수 있다. 상기 제 2 터미네이션 회로(132) 및 상기 제 n 터미네이션 회로(13n)의 캘리브레이션 저항(21a, 2na)은 상기 캘리브레이션 저항(21a)과 동일한 구조를 가질 수 있다. 상기 제 2 및 제 n 터미네이션 회로(131, 13n)의 보상 저항(31a, 3na)은 각각 할당된 제 2 보상 신호(C2<1:h>) 및 제 n 보상 신호(Cn<1:h>)를 수신하는 것을 제외하고는 상기 보상 저항(31a)과 동일한 구조를 가질 수 있다.
상기 제 1 내지 제 m 트랜지스터(211, 212, 21m)는 서로 동일한 턴온 저항 값을 가질 수도 있고, 적어도 하나가 상이한 턴온 저항 값을 가질 수도 있다. 상기 제 1 내지 제 h 트랜지스터(221, 222, 22h)는 서로 동일한 턴온 저항 값을 가질 수도 있고, 적어도 하나가 상이한 턴온 저항 값을 가질 수도 있다. 상기 제 1 내지 제 n 보상 신호(C1<1:h>, C2<1:h>, Cn<1:h>)는 다양한 방식으로 생성될 수 있고, 어떠한 종류의 제어 신호라도 상기 제 1 내지 제 n 보상 신호(C1<1:h>, C2<1:h>, Cn<1:h>)로 사용될 수 있다. 상기 제 1 내지 제 n 보상 신호(C1<1:h>, C2<1:h>, Cn<1:h>)는 상기 반도체 장치(100)의 외부 장치로부터 전송된 제어 신호에 기초하여 생성될 수 있다. 상기 제 1 내지 제 n 보상 신호(C1<1:h>, C2<1:h>, Cn<1:h>)는 상기 반도체 장치(100)가 구비하는 레지스터에 저장된 정보를 활용하여 생성될 수도 있다.
도 3은 본 발명의 실시예에 따른 반도체 장치(300)의 구성을 보여주는 도면이다. 도 3에서, 상기 반도체 장치(300)는 터미네이션 전압 단자(301) 및 적어도 2개 이상의 핀을 포함할 수 있다. 도 3에서, 제 1 내지 제 n 핀(311, 312, 31n)을 예시적으로 도시하였다. n은 3 이상의 임의의 정수일 수 있다. 상기 터미네이션 전압 단자(301)는 터미네이션 전압에 대응하는 레벨을 갖는 전압을 수신할 수 있다. 상기 터미네이션 전압은 상기 제 2 전원전압(VDDL)에 대응할 수 있다. 상기 터미네이션 전압 단자(301)는 상기 제 1 내지 제 n 핀(311, 312, 31n)과 각각 연결되어 상기 제 1 내지 제 n 핀(311, 312, 31n)으로 상기 제 2 전원전압(VDDL)을 공급할 수 있다. 상기 반도체 장치(300)는 로우 탭 터미네이션 (Low Tapped Termination) 방식으로 상기 제 1 내지 제 n 핀(311, 312, 31n)을 터미네이션시킬 수 있다.
상기 제 1 내지 제 n 핀(311, 312, 31n)은 상기 터미네이션 전압 단자(301)로부터 순차적으로 멀리 배치될 수 있다. 상기 제 1 핀(311)은 상기 터미네이션 전압 단자(301)와 가장 가깝게 배치될 수 있고, 상기 제 n 핀(31n)은 상기 터미네이션 전압 단자(301)와 가장 멀리 배치될 수 있다. 상기 제 1 내지 제 n 핀(311, 312, 31n)은 버스를 통해 외부 장치와 연결될 수 있고, 상기 버스를 통해 외부 장치로부터 전송된 신호를 수신할 수 있다. 상기 버스는 복수의 신호 전송 라인을 포함할 수 있다. 상기 제 1 핀(311)은 제 1 신호 전송 라인(321)과 연결되고, 상기 제 1 신호 전송 라인(321)을 통해 전송된 신호를 수신할 수 있다. 상기 제 2 핀(312)은 제 2 신호 전송 라인(322)과 연결되고, 상기 제 2 신호 전송 라인(322)을 통해 전송된 신호를 수신할 수 있다. 상기 제 n 핀(31n)은 제 n 신호 전송 라인(32n)과 연결되고, 상기 제 n 신호 전송 라인(32n)을 통해 전송된 신호를 수신할 수 있다. 상기 제 1 내지 제 n 신호 전송 라인(321, 322, 32n)을 통해 상기 제 1 내지 제 n 핀(311, 312, 31n)으로 전송되는 신호는 서로 동일한 특성 및/또는 동일한 종류의 신호일 수 있다. 예를 들어, 상기 버스를 통해 n 비트의 신호가 전송될 수 있고, 상기 n 비트의 신호는 상기 제 1 내지 제 n 신호 전송 라인(321, 322, 32n)을 통해 상기 제 1 내지 제 n 핀(311, 312, 31n)으로 각각 전송될 수 있다.
상기 반도체 장치(300)는 복수의 터미네이션 회로를 포함할 수 있다. 상기 복수의 터미네이션 회로는 상기 제 1 내지 제 n 핀(311, 312, 31n)과 상기 터미네이션 전압 단자(301) 사이에 각각 연결될 수 있다. 상기 터미네이션 전압 단자(301)와 상기 제 1 핀(311) 사이에는 제 1 터미네이션 회로(331)가 연결될 수 있다. 상기 터미네이션 전압 단자(301)와 상기 제 2 핀(312) 사이에는 제 2 터미네이션 회로(332)가 연결될 수 있다. 상기 터미네이션 전압 단자(301)와 상기 제 n 핀(31n) 사이에는 제 n 터미네이션 회로(33n)가 연결될 수 있다. 상기 제 1 내지 제 n 터미네이션 회로(331, 332, 33n)는 상기 제 1 내지 제 n 핀(311, 312, 31n)과 상기 제 1 내지 제 n 신호 전송 라인(321, 322, 32n)을 통해 상기 제 1 내지 제 n 핀(311, 312, 31n)과 연결되는 외부 장치 사이의 임피던스 매칭을 위해 구비될 수 있다. 상기 제 1 내지 제 n 터미네이션 회로(331, 332, 33n)는 서로 다른 저항 값으로 설정될 수 있다. 상기 제 1 내지 제 n 터미네이션 회로(331, 332, 33n)의 저항 값은 상기 터미네이션 전압 단자(301)로부터 상기 제 1 내지 제 n 핀(331, 332, 33n)까지의 거리에 각각 기초하여 설정될 수 있다. 예를 들어, 상기 제 1 핀(311)과 연결되는 제 1 터미네이션 회로(331)는 가장 큰 저항 값을 갖도록 설정될 수 있고, 상기 제 n 핀(31n)과 연결되는 제 n 터미네이션 회로(33n)는 가장 작은 저항 값을 갖도록 설정될 수 있다.
상기 복수의 터미네이션 회로는 각각 기준 저항, 캘리브레이션 저항 및 보상 저항을 포함할 수 있다. 상기 제 1 터미네이션 회로(331)는 기준 저항(11), 캘리브레이션 저항(21b) 및 보상 저항(31b)을 포함할 수 있다. 상기 기준 저항(11)은 상기 제 1 핀(311)과 직렬로 연결될 수 있다. 상기 캘리브레이션 저항(21b) 및 상기 보상 저항(31b)은 서로 병렬로 연결될 수 있고, 상기 기준 저항(11)과 직렬로 연결될 수 있다. 상기 보상 저항(31b) 및 상기 캘리브레이션 저항(21b)은 상기 터미네이션 전압 단자(301)와 직렬로 연결될 수 있다. 일 실시예에서, 상기 기준 저항(11)이 상기 터미네이션 전압 단자(301)와 연결되고, 상기 캘리브레이션 저항(21b) 및 보상 저항(31b)이 상기 제 1 핀(311)과 연결되도록 수정될 수 있다. 상기 기준 저항(11)은 고정된 저항 값을 가질 수 있다. 상기 캘리브레이션 저항(21b)은 캘리브레이션 코드(CALD<1:m>)를 수신할 수 있다. 상기 캘리브레이션 저항(21b)은 캘리브레이션 코드(CALD<1:m>)에 기초하여 변화되는 저항 값을 가질 수 있다. 상기 캘리브레이션 코드(CALD<1:m>)는 상기 반도체 장치(300)가 외부 기준 저항(ZQ)과 연결되어 캘리브레이션 동작을 수행하여 생성된 신호일 수 있다. 상기 보상 저항(31b)은 제 1 보상 신호(C1<1:h>)를 수신할 수 있다. 상기 제 1 보상 신호(C1<1:h>)는 복수의 비트를 갖는 코드 신호일 수 있다. 상기 보상 저항(31b)은 상기 제 1 보상 신호(C1<1:h>)에 기초하여 변화되는 저항 값을 가질 수 있다.
상기 제 2 터미네이션 회로(332)는 기준 저항(12), 캘리브레이션 저항(22b) 및 보상 저항(32b)을 포함할 수 있다. 상기 기준 저항(12)은 상기 제 2 핀(312)과 직렬로 연결될 수 있다. 상기 캘리브레이션 저항(22b) 및 상기 보상 저항(32b)은 서로 병렬로 연결될 수 있고, 상기 기준 저항(12)과 직렬로 연결될 수 있다. 상기 보상 저항(32b) 및 상기 캘리브레이션 저항(22b)은 상기 터미네이션 전압 단자(301)와 직렬로 연결될 수 있다. 상기 기준 저항(12)은 고정된 저항 값을 가질 수 있다. 상기 캘리브레이션 저항(22b)은 상기 캘리브레이션 코드(CALD<1:m>)를 수신할 수 있다. 상기 캘리브레이션 저항(22b)은 캘리브레이션 코드(CALD<1:m>)에 기초하여 변화되는 저항 값을 가질 수 있다. 상기 보상 저항(32b)은 제 2 보상 신호(C2<1:h>)를 수신할 수 있다. 상기 제 2 보상 신호(C2<1:h>)는 복수의 비트를 갖는 코드 신호일 수 있다. 상기 보상 저항(32b)은 상기 제 2 보상 신호(C2<1:h>)에 기초하여 변화되는 저항 값을 가질 수 있다.
상기 제 n 터미네이션 회로(33n)는 기준 저항(1n), 캘리브레이션 저항(2nb) 및 보상 저항(3nb)을 포함할 수 있다. 상기 기준 저항(1n)은 상기 제 n 핀(31n)과 직렬로 연결될 수 있다. 상기 캘리브레이션 저항(2nb) 및 상기 보상 저항(3nb)은 서로 병렬로 연결될 수 있고, 상기 기준 저항(1n)과 직렬로 연결될 수 있다. 상기 보상 저항(3nb) 및 상기 캘리브레이션 저항(2nb)은 상기 터미네이션 전압 단자(301)와 직렬로 연결될 수 있다. 상기 기준 저항(1n)은 고정된 저항 값을 가질 수 있다. 상기 캘리브레이션 저항(2nb)은 상기 캘리브레이션 코드(CALD<1:m>)를 수신할 수 있다. 상기 캘리브레이션 저항(2nb)은 상기 캘리브레이션 코드(CALD<1:m>)에 기초하여 변화되는 저항 값을 가질 수 있다. 상기 보상 저항(3nb)은 제 n 보상 신호(Cn<1:h>)를 수신할 수 있다. 상기 제 n 보상 신호(Cn<1:h>)는 복수의 비트를 갖는 코드 신호일 수 있다. 상기 보상 저항(3nb)은 상기 제 n 보상 신호(Cn<1:h>)에 기초하여 변화되는 저항 값을 가질 수 있다.
상기 제 1 내지 제 n 터미네이션 회로(331, 332, 33n)의 기준 저항(11, 12, 1n)은 서로 동일한 저항 값을 가질 수 있다. 상기 제 1 내지 제 n 터미네이션 회로(331, 332, 33n)의 캘리브레이션 저항(21b, 22b, 2nb)은 상기 캘리브레이션 코드(CALD<1:m>)를 공통 수신하므로, 상기 기준 저항(11, 12, 1n)과 마찬가지로 서로 동일한 저항 값을 가질 수 있다. 상기 제 1 내지 제 n 터미네이션 회로(331, 332, 33n)의 보상 저항(31b, 32b, 3nb)은 서로 다른 보상 신호에 기초하여 저항 값이 설정되므로, 서로 다른 저항 값을 가질 수 있다. 상기 터미네이션 전압 단자(301)와 가까운 거리에 배치되는 핀과 연결되는 보상 저항일수록 큰 저항 값을 가질 수 있고, 상기 터미네이션 전압 단자와 먼 거리에 배치되는 핀과 연결되는 보상 저항일수록 작은 저항 값을 가질 수 있다. 상기 제 1 터미네이션 회로(331)의 보상 저항(31b)은 가장 큰 저항 값을 가질 수 있고, 상기 제 2 터미네이션 회로(332)의 보상 저항(32b)은 상기 제 1 터미네이션 회로(331)의 보상 저항(31b)보다 작은 저항 값을 가질 수 있다. 상기 제 n 터미네이션 회로(33n)의 보상 저항(3nb)은 가장 작은 저항 값을 가질 수 있다. 상기 보상 저항(31b, 32b, 3nb)의 저항 값이 다르게 설정됨으로써 상기 제 1 내지 제 n 터미네이션 회로(331, 332, 33n)의 저항 값이 다르게 설정될 수 있다.
상기 제 1 내지 제 n 터미네이션 회로(331, 332, 33n)는 상기 제 1 내지 제 n 핀(311, 312, 31n)의 터미네이션 저항 값을 설정하고, 상기 제 1 내지 제 n 핀(311, 312, 31n)을 통해 수신되는 신호는 서로 동일한 특성을 갖는 신호이기 때문에, 일반적으로 상기 제 1 내지 제 n 터미네이션 회로(331, 332, 33n)의 저항 값은 동일하게 설정되어야 한다. 하지만, 상기 제 1 내지 제 n 핀(311, 312, 31n)은 상기 터미네이션 전압 단자(301)로부터 서로 다른 거리에 배치되므로, 상기 터미네이션 전압 단자(301)와 상기 제 1 내지 제 n 핀(311, 312, 31n) 사이에는 서로 다른 기생 저항이 형성될 수 있다. 상기 제 1 핀(311)은 상기 터미네이션 전압 단자(301)와 가장 가깝게 배치되므로, 상기 제 1 핀(311)과 상기 터미네이션 전압 단자(301) 사이에는 기생 저항이 형성되지 않거나 무시할 수 있는 매우 작은 저항 값을 갖는 기생 저항이 형성될 수 있다. 상기 제 2 핀(312)은 상기 제 1 핀(311)보다 상기 터미네이션 전압 단자(301)로부터 멀리 배치되므로, 상기 제 2 핀(312)과 상기 터미네이션 전압 단자(301) 사이에는 기생 저항이 형성될 수 있다. 상기 제 n 핀(31n)은 상기 터미네이션 전압 단자(301)로부터 가장 멀리 배치되므로, 상기 제 n 핀(31n)과 상기 터미네이션 전압 단자(301) 사이의 기생 저항의 저항 값은 가장 클 수 있다. 상기 제 1 내지 제 n 핀(311, 312, 31n)이 상기 터미네이션 전압 단자(301)로부터 순차적으로 등간격으로 배치될 때, 상기 제 2 핀(312)과 상기 터미네이션 전압 단자(301) 사이의 기생 저항 값은 1*PR일 수 있고, 상기 제 n 핀(31n)과 상기 터미네이션 전압 단자(301) 사이의 기생 저항 값은 (n-1)*PR일 수 있다. 따라서, 상기 제 1 내지 제 n 터미네이션 회로(331, 332, 33n)가 서로 동일한 값으로 설정되면, 상기 제 1 내지 제 n 핀(311, 312, 31n)과 상기 터미네이션 전압 단자(301) 사이의 저항 값은 상기 기생 저항에 의해 서로 달라질 수 있다. 본 발명의 실시예에서, 상기 터미네이션 전압 단자(301)로부터 핀까지의 거리에 기초하여 상기 제 1 내지 제 n 터미네이션 회로(331, 332, 33n)의 상기 보상 저항(31b, 32b, 3nb)의 저항 값을 서로 다르게 설정함으로써, 상기 제 1 내지 제 n 핀(311, 312, 31n)과 상기 터미네이션 전압 단자(301) 사이의 저항 값을 각각 동일하게 만들 수 있다.
상기 제 1 터미네이션 회로(331) 및 상기 터미네이션 전압 단자(301)와 상기 제 1 핀(311) 사이에 형성된 기생 저항의 합성 저항 값은 상기 제 2 터미네이션 회로(332) 및 상기 터미네이션 전압 단자(301)와 상기 제 2 핀(312) 사이에 형성된 기생 저항의 합성 저항 값과 동일해질 수 있다. 상기 제 2 터미네이션 회로(332) 및 상기 터미네이션 전압 단자(301)와 상기 제 2 핀(312) 사이에 형성된 기생 저항의 합성 저항 값은 상기 제 n 터미네이션 회로(33n) 및 상기 터미네이션 전압 단자(301)와 상기 제 n 핀(31n) 사이에 형성된 기생 저항의 합성 저항 값은 동일해질 수 있다. 상기 제 n 터미네이션 회로(33n) 및 상기 터미네이션 전압 단자(301)와 상기 제 n 핀(31n) 사이에 형성된 기생 저항의 합성 저항 값은 상기 제 1 터미네이션 회로(331) 및 상기 터미네이션 전압 단자(301)와 상기 제 1 핀(311) 사이에 형성된 기생 저항의 합성 저항 값과 동일해질 수 있다.
도 3에서, 상기 반도체 장치(300)는 제 1 수신기(341, RX1), 제 2 수신기(342, RX2) 및 제 n 수신기(34n, RXn)를 더 포함할 수 있다. 상기 제 1 수신기(341)는 상기 제 1 핀(311)과 연결되고, 상기 제 1 신호 전송 라인(321) 및 상기 제 1 핀(311)을 통해 수신된 신호를 수신할 수 있다. 상기 제 2 수신기(342)는 상기 제 2 핀(312)과 연결되고 상기 제 2 신호 전송 라인(322) 및 상기 제 2 핀(312)을 통해 수신된 신호를 수신할 수 있다. 상기 제 n 수신기(34n)는 상기 제 n 핀(31n)과 연결되고, 상기 제 n 신호 전송 라인(32n) 및 상기 제 n 핀(31n)을 통해 수신된 신호를 수신할 수 있다. 상기 제 1 내지 제 n 수신기(341, 342, 34n)를 통해 수신된 신호들은 상기 반도체 장치(300)의 내부 회로들(도시하지 않음)로 제공될 수 있다.
상기 반도체 장치(300)는 캘리브레이션 회로(350)를 더 포함할 수 있다. 상기 캘리브레이션 회로(350)는 외부 기준 저항(ZQ)과 연결되어 캘리브레이션 동작을 수행할 수 있다. 상기 외부 기준 저항(ZQ)의 일 단은 상기 제 2 전원전압(VDDL)과 연결될 수 있다. 상기 캘리브레이션 회로(350)는 상기 캘리브레이션 동작을 수행하여 상기 캘리브레이션 코드(CALD<1:m>)를 생성할 수 있다. 상기 캘리브레이션 코드(CALD<1:m>)는 예를 들어, 풀다운 저항 값을 설정하기 위한 신호일 수 있다.
도 4는 도 3에 도시된 상기 제 1 터미네이션 회로(331)의 구성 중 캘리브레이션 저항(21b) 및 보상 저항(31b)의 구성을 보여주는 도면이다. 도 4에서, 상기 캘리브레이션 저항(21b)은 상기 터미네이션 전압 단자(301) 및 상기 기준 저항(11) 사이에서 병렬로 연결된 복수의 트랜지스터를 포함할 수 있다. 상기 복수의 트랜지스터는 N 채널 모스 트랜지스터일 수 있다. 상기 보상 저항(31b)은 상기 터미네이션 전압 단자(301) 및 상기 기준 저항(11) 사이에서 병렬로 연결된 복수의 트랜지스터를 포함할 수 있다. 상기 복수의 트랜지스터는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 내지 제 n 핀(311, 312, 31n)은 로우 탭 터미네이션 방식으로 터미네이션되므로, 낮은 레벨의 전압을 공급하기 적합한 N 채널 모스 트랜지스터가 상기 캘리브레이션 저항(21b) 및 상기 보상 저항(31b)으로 사용되는 것이 바람직하다.
상기 캘리브레이션 저항(21b)은 상기 캘리브레이션 코드(CALD<1:m>)의 비트의 개수에 대응하는 m 개의 트랜지스터를 포함할 수 있다. 제 1 트랜지스터(411)의 게이트는 상기 캘리브레이션 코드의 제 1 비트(CALD<1>)를 수신하고, 소스가 상기 터미네이션 전압 단자(301)와 연결되며, 드레인이 상기 기준 저항(11)과 연결될 수 있다. 제 2 트랜지스터(412)의 게이트는 상기 캘리브레이션 코드의 제 2 비트(CALD<2>)를 수신하고, 소스가 상기 터미네이션 전압 단자(301)와 연결되며, 드레인이 상기 기준 저항(11)과 연결될 수 있다. 제 m 트랜지스터(41m)의 게이트는 상기 캘리브레이션 코드의 제 m 비트(CALD<m>)를 수신하고, 소스가 상기 터미네이션 전압 단자(301)와 연결되며, 드레인이 상기 기준 저항(11)과 연결될 수 있다.
상기 보상 저항(31b)은 상기 제 1 보상 신호(C1<1:h>)의 비트의 개수에 대응하는 h 개의 트랜지스터를 포함할 수 있다. 제 1 트랜지스터(421)의 게이트는 상기 제 1 보상 신호의 제 1 비트(C1<1>)를 수신하고, 소스가 상기 터미네이션 전압 단자(301)와 연결되며, 드레인이 상기 기준 저항(11)과 연결될 수 있다. 제 2 트랜지스터(422)의 게이트는 상기 제 1 보상 신호의 제 2 비트(C1<2>)를 수신하고, 소스가 상기 터미네이션 전압 단자(301)와 연결되며, 드레인이 상기 기준 저항(11)과 연결될 수 있다. 제 h 트랜지스터(42h)의 게이트는 상기 제 1 보상 신호의의 제 h 비트(C1<h>)를 수신하고, 소스가 상기 터미네이션 전압 단자(301)와 연결되며, 드레인이 상기 기준 저항(11)과 연결될 수 있다. 상기 제 2 터미네이션 회로(332) 및 상기 제 n 터미네이션 회로(33n)의 캘리브레이션 저항(22b, 2nb)은 상기 캘리브레이션 저항(21b)과 동일한 구조를 가질 수 있다. 상기 제 2 및 제 n 터미네이션 회로(332, 33n)의 보상 저항(32b, 3nb)은 각각 할당된 제 2 보상 신호(C2<1:h>) 및 제 n 보상 신호(Cn<1:h>)를 수신하는 것을 제외하고는 상기 보상 저항(31b)과 동일한 구조를 가질 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 장치(500)의 구성을 보여주는 도면이다. 도 5에서, 상기 반도체 장치(500)는 제 1 터미네이션 전압 단자(501), 제 2 터미네이션 전압 단자(502) 및 적어도 2개 이상의 핀을 포함할 수 있다. 도 5에서, 제 1 내지 제 n 핀(511, 512, 51n)을 예시적으로 도시하였다. 상기 제 1 터미네이션 전압 단자(501)는 제 1 전원전압(VDDH)을 수신할 수 있다. 상기 제 2 터미네이션 전압 단자(502)는 제 2 전원전압(VDDL)을 수신할 수 있다. 상기 제 1 및 제 2 터미네이션 전압 단자(501, 502)는 상기 제 1 내지 제 n 핀(511, 512, 51n)과 각각 연결되어 상기 제 1 내지 제 n 핀(511, 512, 51n)으로 상기 터미네이션 전압을 공급할 수 있다. 상기 터미네이션 전압은 상기 제 1 및 제 2 전원전압(VDDH, VDDL)의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 반도체 장치(500)는 센터 탭 터미네이션 (Center Tapped Termination) 방식으로 상기 제 1 내지 제 n 핀(511, 512, 51n)을 터미네이션시킬 수 있다.
상기 제 1 내지 제 n 핀(511, 512, 51n)은 상기 제 1 터미네이션 전압 단자(501)로부터 순차적으로 멀리 배치될 수 있다. 상기 제 1 핀(511)은 상기 제 1 터미네이션 전압 단자(501)와 가장 가깝게 배치될 수 있고, 상기 제 n 핀(51n)은 상기 제 1 터미네이션 전압 단자(501)와 가장 멀리 배치될 수 있다. 상기 제 1 내지 제 n 핀(511, 512, 51n)은 상기 제 2 터미네이션 전압 단자(502)로부터 순차적으로 가깝게 배치될 수 있다. 상기 제 1 핀(511)은 상기 제 2 터미네이션 전압 단자(502)와 가장 멀리 배치될 수 있고, 상기 제 n 핀(51n)은 상기 제 2 터미네이션 전압 단자(501)와 가장 가깝게 배치될 수 있다.
상기 반도체 장치(500)는 복수의 터미네이션 회로를 포함할 수 있다. 상기 복수의 터미네이션 회로는 상기 제 1 내지 제 n 핀(511, 512, 51n)과 상기 제 1 터미네이션 전압 단자(501) 사이와 상기 제 1 내지 제 n 핀(511, 512, 51n)과 상기 제 2 터미네이션 전압 단자(502) 사이에 각각 연결될 수 있다. 상기 제 1 터미네이션 전압 단자(501)와 상기 제 1 핀(511) 사이에는 제 1 풀업 터미네이션 회로(531a)가 연결될 수 있다. 상기 제 2 터미네이션 전압 단자(502)와 상기 제 1 핀(511) 사이에는 제 1 풀다운 터미네이션 회로(531b)가 연결될 수 있다. 상기 제 1 터미네이션 전압 단자(501)와 상기 제 2 핀(512) 사이에는 제 2 풀업 터미네이션 회로(532a)가 연결될 수 있다. 상기 제 2 터미네이션 전압 단자(502)와 상기 제 2 핀(512) 사이에는 제 2 풀다운 터미네이션 회로(532b)가 연결될 수 있다. 상기 제 1 터미네이션 전압 단자(501)와 상기 제 n 핀(51n) 사이에는 제 n 풀업 터미네이션 회로(53na)가 연결될 수 있다. 상기 제 2 터미네이션 단자(502)와 상기 제 n 핀(51n) 사이에는 제 n 풀다운 터미네이션 회로(53nb)가 연결될 수 있다.
상기 제 1 내지 제 n 풀업 터미네이션 회로(531a, 532a, 53na)와 상기 제 1 내지 제 n 풀다운 터미네이션 회로(531b, 532b, 53nb)는 상기 제 1 내지 제 n 핀(511, 512, 51n)이 연결되는 외부 장치와의 임피던스 매칭을 위해 구비될 수 있다. 상기 제 1 내지 제 n 풀업 터미네이션 회로(531a, 532a, 53na)는 서로 다른 저항 값으로 설정될 수 있다. 상기 제 1 내지 제 n 풀업 터미네이션 회로(531a, 532a, 53na)의 저항 값은 상기 제 1 터미네이션 전압 단자(501)로부터 상기 제 1 내지 제 n 핀(511, 512, 51n)까지의 거리에 각각 기초하여 설정될 수 있다. 예를 들어, 상기 제 1 터미네이션 전압 단자(501)와 가까운 거리에 배치되는 핀과 연결된 풀업 터미네이션 회로는 상대적으로 큰 저항 값을 가질 수 있고, 상기 제 1 터미네이션 전압 단자(501)와 먼 거리에 배치되는 핀과 연결된 풀업 터미네이션 회로는 상대적으로 작은 저항 값을 가질 수 있다. 예를 들어, 상기 제 1 핀(511)과 연결되는 제 1 풀업 터미네이션 회로(531a)는 가장 큰 저항 값을 갖도록 설정될 수 있고, 상기 제 n 핀(51n)과 연결되는 제 n 풀업 터미네이션 회로(53na)는 가장 작은 저항 값을 갖도록 설정될 수 있다.
상기 제 1 내지 제 n 풀다운 터미네이션 회로(531b, 532b, 53nb)는 서로 다른 저항 값으로 설정될 수 있다. 상기 제 1 내지 제 n 풀다운 터미네이션 회로(531b, 532b, 53nb)의 저항 값은 상기 제 2 터미네이션 전압 단자(502)로부터 상기 제 1 내지 제 n 핀(511, 512, 51n)까지의 거리에 각각 기초하여 설정될 수 있다. 예를 들어, 상기 제 2 터미네이션 전압 단자(502)와 가까운 거리에 배치되는 핀과 연결된 풀다운 터미네이션 회로는 상대적으로 큰 저항 값을 가질 수 있고, 상기 제 2 터미네이션 전압 단자(502)와 먼 거리에 배치되는 핀과 연결된 풀다운 터미네이션 회로는 상대적으로 작은 저항 값을 가질 수 있다. 예를 들어, 상기 제 1 핀(511)과 연결되는 제 1 풀다운 터미네이션 회로(531b)는 가장 작은 저항 값을 갖도록 설정될 수 있고, 상기 제 n 핀(51n)과 연결되는 제 n 풀다운 터미네이션 회로(53nb)는 가장 큰 저항 값을 갖도록 설정될 수 있다.
상기 제 1 내지 제 n 풀업 터미네이션 회로(531a, 532a, 53na)는 각각 기준 저항, 캘리브레이션 저항 및 보상 저항을 포함할 수 있다. 상기 제 1 풀업 터미네이션 회로(531a)는 기준 저항(11), 캘리브레이션 저항 및 보상 저항을 포함할 수 있다. 상기 제 1 풀업 터미네이션 회로(531a)의 상기 기준 저항(11)은 상기 제 1 핀(511)과 직렬로 연결될 수 있다. 상기 제 1 풀업 터미네이션 회로(531a)의 상기 캘리브레이션 저항 및 상기 보상 저항은 서로 병렬로 연결될 수 있고, 상기 기준 저항(11)과 직렬로 연결될 수 있다. 상기 제 1 풀업 터미네이션 회로(531a)의 상기 보상 저항 및 상기 캘리브레이션 저항은 상기 제 1 터미네이션 전압 단자(501)와 직렬로 연결될 수 있다. 상기 제 1 풀업 터미네이션 회로(531a)의 상기 캘리브레이션 저항은 풀업 캘리브레이션 코드(CALU<1:m>)를 수신할 수 있다. 상기 캘리브레이션 저항은 풀업 캘리브레이션 코드(CALU<1:m>)에 기초하여 변화되는 저항 값을 가질 수 있다. 상기 제 1 풀업 터미네이션 회로(531a)의 상기 보상 저항은 제 1 풀업 보상 신호(CU1<1:h>)를 수신할 수 있다. 상기 제 1 풀업 보상 신호(CU1<1:h>)는 복수의 비트를 갖는 코드 신호일 수 있다. 상기 보상 저항은 상기 제 1 풀업 보상 신호(CU1<1:h>)에 기초하여 변화되는 저항 값을 가질 수 있다.
상기 제 2 풀업 터미네이션 회로(532a)는 기준 저항(12), 캘리브레이션 저항 및 보상 저항을 포함할 수 있다. 상기 제 2 풀업 터미네이션 회로(532a)의 상기 기준 저항(12)은 상기 제 2 핀(512)과 직렬로 연결될 수 있다. 상기 제 2 풀업 터미네이션 회로(532a)의 상기 캘리브레이션 저항 및 상기 보상 저항은 서로 병렬로 연결될 수 있고, 상기 기준 저항(12)과 직렬로 연결될 수 있다. 상기 제 2 풀업 터미네이션 회로(532a)의 상기 보상 저항 및 상기 캘리브레이션 저항은 상기 제 1 터미네이션 전압 단자(501)와 직렬로 연결될 수 있다. 상기 제 2 풀업 터미네이션 회로(532a)의 상기 캘리브레이션 저항은 상기 풀업 캘리브레이션 코드(CALU<1:m>)를 수신할 수 있다. 상기 캘리브레이션 저항은 풀업 캘리브레이션 코드(CALU<1:m>)에 기초하여 변화되는 저항 값을 가질 수 있다. 상기 제 2 풀업 터미네이션 회로(532a)의 상기 보상 저항은 제 2 풀업 보상 신호(CU2<1:h>)를 수신할 수 있다. 상기 제 2 풀업 보상 신호(CU2<1:h>)는 복수의 비트를 갖는 코드 신호일 수 있다. 상기 보상 저항은 상기 제 2 풀업 보상 신호(CU2<1:h>)에 기초하여 변화되는 저항 값을 가질 수 있다.
상기 제 n 풀업 터미네이션 회로(53na)는 기준 저항(1n), 캘리브레이션 저항 및 보상 저항을 포함할 수 있다. 상기 제 n 풀업 터미네이션 회로(53na)의 상기 기준 저항(1n)은 상기 제 n 핀(51n)과 직렬로 연결될 수 있다. 상기 제 n 풀업 터미네이션 회로(53na)의 상기 캘리브레이션 저항 및 상기 보상 저항은 서로 병렬로 연결될 수 있고, 상기 기준 저항(1n)과 직렬로 연결될 수 있다. 상기 제 n 풀업 터미네이션 회로(53na)의 상기 보상 저항 및 상기 캘리브레이션 저항은 상기 제 1 터미네이션 전압 단자(501)와 직렬로 연결될 수 있다. 상기 제 n 풀업 터미네이션 회로(53na)의 상기 캘리브레이션 저항은 상기 풀업 캘리브레이션 코드(CALU<1:m>)를 수신할 수 있다. 상기 캘리브레이션 저항은 상기 풀업 캘리브레이션 코드(CALU<1:m>)에 기초하여 변화되는 저항 값을 가질 수 있다. 상기 제 n 풀업 터미네이션 회로(53na)의 상기 보상 저항은 제 n 풀업 보상 신호(CUn<1:h>)를 수신할 수 있다. 상기 제 n 풀업 보상 신호(CUn<1:h>)는 복수의 비트를 갖는 코드 신호일 수 있다. 상기 보상 저항은 상기 제 n 풀업 보상 신호(CUn<1:h>)에 기초하여 변화되는 저항 값을 가질 수 있다.
상기 제 1 내지 제 n 풀업 터미네이션 회로(531a, 532a, 53na)의 기준 저항(11, 12, 1n)은 서로 동일한 저항 값을 가질 수 있다. 상기 제 1 내지 제 n 풀업 터미네이션 회로(513a, 532a, 53na)의 캘리브레이션 저항은 상기 풀업 캘리브레이션 코드(CALU<1:m>)를 공통 수신하므로, 상기 기준 저항과(11, 12, 1n) 마찬가지로 서로 동일한 저항 값을 가질 수 있다. 상기 제 1 내지 제 n 풀업 터미네이션 회로(531a, 532a, 53na)의 보상 저항은 서로 다른 풀업 보상 신호에 기초하여 저항 값이 설정되므로, 서로 다른 저항 값을 가질 수 있다. 상기 제 1 터미네이션 전압 단자(501)와 가까운 거리에 배치되는 핀과 연결되는 보상 저항일수록 큰 저항 값을 가질 수 있고, 상기 제 1 터미네이션 전압 단자(502)와 먼 거리에 배치되는 핀과 연결되는 보상 저항일수록 작은 저항 값을 가질 수 있다. 상기 제 1 풀업 터미네이션 회로(531a)의 보상 저항은 가장 큰 저항 값을 가질 수 있고, 상기 제 2 풀업 터미네이션 회로(532a)의 보상 저항은 상기 제 1 풀업 터미네이션 회로(531a)의 보상 저항보다 작은 저항 값을 가질 수 있다. 상기 제 n 풀업 터미네이션 회로(53na)의 보상 저항은 가장 작은 저항 값을 가질 수 있다. 상기 보상 저항의 저항 값이 다르게 설정됨으로써 상기 제 1 내지 제 n 풀업 터미네이션 회로(531a, 532a, 53na)의 저항 값이 다르게 설정될 수 있다. 상기 제 1 터미네이션 전압 단자(501)로부터 핀까지의 멀어질수록 기생 저항의 값이 증가될 수 있다. 상기 제 1 내지 제 n 풀업 터미네이션 회로(531a, 532a, 53na)의 보상 저항은 상기 제 1 터미네이션 전압 단자(501)로부터 각각의 핀까지의 거리에 기초하여 서로 다른 저항 값을 갖도록 설정될 수 있고, 상기 각각의 핀과 상기 제 1 터미네이션 전압 단자(501) 사이의 저항 값을 실질적으로 동일하게 만들 수 있다.
상기 제 1 풀업 터미네이션 회로(531a) 및 상기 제 1 터미네이션 전압 단자(501)와 상기 제 1 핀(511) 사이에 형성된 기생 저항의 합성 저항 값은 상기 제 2 풀업 터미네이션 회로(532a) 및 상기 제 1 터미네이션 전압 단자(501)와 상기 제 2 핀(512) 사이에 형성된 기생 저항의 합성 저항 값과 동일해질 수 있다. 상기 제 2 풀업 터미네이션 회로(532a) 및 상기 제 1 터미네이션 전압 단자(501)와 상기 제 2 핀(512) 사이에 형성된 기생 저항의 합성 저항 값은 상기 제 n 풀업 터미네이션 회로(53na) 및 상기 제 1 터미네이션 전압 단자(501)와 상기 제 n 핀(51n) 사이에 형성된 기생 저항의 합성 저항 값은 동일해질 수 있다. 상기 제 n 풀업 터미네이션 회로(53na) 및 상기 제 1 터미네이션 전압 단자(501)와 상기 제 n 핀(51n) 사이에 형성된 기생 저항의 합성 저항 값은 상기 제 1 풀업 터미네이션 회로(531a) 및 상기 제 1 터미네이션 전압 단자(501)와 상기 제 1 핀(511) 사이에 형성된 기생 저항의 합성 저항 값과 동일해질 수 있다.
상기 제 1 내지 제 n 풀다운 터미네이션 회로(531b, 532b, 53nb)는 각각 기준 저항, 캘리브레이션 저항 및 보상 저항을 포함할 수 있다. 상기 제 1 풀다운 터미네이션 회로(531b)는 기준 저항(11), 캘리브레이션 저항 및 보상 저항을 포함할 수 있다. 상기 제 1 풀다운 터미네이션 회로(531b)의 상기 기준 저항(11)은 상기 제 1 핀(511)과 직렬로 연결될 수 있다. 상기 제 1 풀다운 터미네이션 회로(531b)의 상기 캘리브레이션 저항 및 상기 보상 저항은 서로 병렬로 연결될 수 있고, 상기 기준 저항(11)과 직렬로 연결될 수 있다. 상기 제 1 풀다운 터미네이션 회로(531b)의 상기 보상 저항 및 상기 캘리브레이션 저항은 상기 제 2 터미네이션 전압 단자(502)와 직렬로 연결될 수 있다. 상기 제 1 풀다운 터미네이션 회로(531b)의 상기 캘리브레이션 저항은 풀다운 캘리브레이션 코드(CALD<1:m>)를 수신할 수 있다. 상기 캘리브레이션 저항은 풀다운 캘리브레이션 코드(CALD<1:m>)에 기초하여 변화되는 저항 값을 가질 수 있다. 상기 제 1 풀다운 터미네이션 회로(531b)의 상기 보상 저항은 제 1 풀다운 보상 신호(CD1<1:h>)를 수신할 수 있다. 상기 제 1 풀다운 보상 신호(CD1<1:h>)는 복수의 비트를 갖는 코드 신호일 수 있다. 상기 보상 저항은 상기 제 1 풀다운 보상 신호(CD1<1:h>)에 기초하여 변화되는 저항 값을 가질 수 있다.
상기 제 2 풀다운 터미네이션 회로(532b)는 기준 저항, 캘리브레이션 저항 및 보상 저항을 포함할 수 있다. 상기 제 2 풀다운 터미네이션 회로(532b)의 상기 기준 저항(12)은 상기 제 2 핀(512)과 직렬로 연결될 수 있다. 상기 제 2 풀다운 터미네이션 회로(532b)의 상기 캘리브레이션 저항 및 상기 보상 저항은 서로 병렬로 연결될 수 있고, 상기 기준 저항(12)과 직렬로 연결될 수 있다. 상기 제 2 풀다운 터미네이션 회로(532b)의 상기 보상 저항 및 상기 캘리브레이션 저항은 상기 제 2 터미네이션 전압 단자(502)와 직렬로 연결될 수 있다. 상기 제 2 풀다운 터미네이션 회로(532b)의 상기 캘리브레이션 저항은 상기 풀다운 캘리브레이션 코드(CALD<1:m>)를 수신할 수 있다. 상기 캘리브레이션 저항은 상기 풀다운 캘리브레이션 코드(CALD<1:m>)에 기초하여 변화되는 저항 값을 가질 수 있다. 상기 제 2 풀다운 터미네이션 회로(532b)의 상기 보상 저항은 제 2 풀다운 보상 신호(CD2<1:h>)를 수신할 수 있다. 상기 제 2 풀다운 보상 신호(CD2<1:h>)는 복수의 비트를 갖는 코드 신호일 수 있다. 상기 보상 저항은 상기 제 2 풀다운 보상 신호(CD2<1:h>)에 기초하여 변화되는 저항 값을 가질 수 있다.
상기 제 n 풀다운 터미네이션 회로(53nb)는 기준 저항, 캘리브레이션 저항 및 보상 저항을 포함할 수 있다. 상기 제 n 풀다운 터미네이션 회로(53nb)의 상기 기준 저항(1n)은 상기 제 n 핀(51n)과 직렬로 연결될 수 있다. 상기 제 n 풀다운 터미네이션 회로(53nb)의 상기 캘리브레이션 저항 및 상기 보상 저항은 서로 병렬로 연결될 수 있고, 상기 기준 저항(1n)과 직렬로 연결될 수 있다. 상기 제 n 풀다운 터미네이션 회로(53nb)의 상기 보상 저항 및 상기 캘리브레이션 저항은 상기 제 2 터미네이션 전압 단자(502)와 직렬로 연결될 수 있다. 상기 제 n 풀다운 터미네이션 회로(53nb)의 상기 캘리브레이션 저항은 상기 풀다운 캘리브레이션 코드(CALD<1:m>)를 수신할 수 있다. 상기 캘리브레이션 저항은 상기 풀다운 캘리브레이션 코드(CALD<1:m>)에 기초하여 변화되는 저항 값을 가질 수 있다. 상기 제 n 풀다운 터미네이션 회로(53nb)의 상기 보상 저항은 제 n 풀다운 보상 신호(CDn<1:h>)를 수신할 수 있다. 상기 제 n 풀다운 보상 신호(CDn<1:h>)는 복수의 비트를 갖는 코드 신호일 수 있다. 상기 보상 저항은 상기 제 n 풀다운 보상 신호(CDn<1:h>)에 기초하여 변화되는 저항 값을 가질 수 있다.
상기 제 1 내지 제 n 풀다운 터미네이션 회로(531b, 532b, 53nb)의 기준 저항(11, 12, 1n)은 서로 동일한 저항 값을 가질 수 있다. 상기 제 1 내지 제 n 풀다운 터미네이션 회로(531b, 532b, 53nb)의 캘리브레이션 저항은 상기 풀다운 캘리브레이션 코드(CALD<1:m>)를 공통 수신하므로, 상기 기준 저항(11, 12, 1n)과 마찬가지로 서로 동일한 저항 값을 가질 수 있다. 상기 제 1 내지 제 n 풀다운 터미네이션 회로(531b, 532b, 53nb)의 보상 저항은 서로 다른 풀다운 보상 신호에 기초하여 저항 값이 설정되므로, 서로 다른 저항 값을 가질 수 있다. 상기 제 2 터미네이션 전압 단자(502)와 가까운 거리에 배치되는 핀과 연결되는 보상 저항일수록 큰 저항 값을 가질 수 있고, 상기 제 2 터미네이션 전압 단자(502)와 먼 거리에 배치되는 핀과 연결되는 보상 저항일수록 작은 저항 값을 가질 수 있다. 상기 제 1 풀다운 터미네이션 회로(531b)의 보상 저항은 가장 작은 저항 값을 가질 수 있고, 상기 제 2 풀다운 터미네이션 회로(532b)의 보상 저항은 상기 제 1 풀다운 터미네이션 회로(531b)의 보상 저항보다 큰 저항 값을 가질 수 있다. 상기 제 n 풀다운 터미네이션 회로(53nb)의 보상 저항은 가장 큰 저항 값을 가질 수 있다. 상기 보상 저항의 저항 값이 다르게 설정됨으로써 상기 제 1 내지 제 n 풀다운 터미네이션 회로(531b, 532b, 53nb)의 저항 값이 다르게 설정될 수 있다. 상기 제 2 터미네이션 전압 단자(502)로부터 핀까지의 거리가 멀어질수록 기생 저항의 값이 증가될 수 있다. 상기 제 1 내지 제 n 풀다운 터미네이션 회로(531b, 532b, 53nb)의 보상 저항은 상기 제 2 터미네이션 전압 단자(502)로부터 각각의 핀까지의 거리에 기초하여 서로 다른 저항 값을 갖도록 설정될 수 있고, 상기 각각의 핀과 상기 제 2 터미네이션 전압 단자(501) 사이의 저항 값을 실질적으로 동일하게 만들 수 있다.
상기 제 1 풀다운 터미네이션 회로(531b) 및 상기 제 2 터미네이션 전압 단자(502)와 상기 제 1 핀(511) 사이에 형성된 기생 저항의 합성 저항 값은 상기 제 2 풀다운 터미네이션 회로(532b) 및 상기 제 2 터미네이션 전압 단자(502)와 상기 제 2 핀(512) 사이에 형성된 기생 저항의 합성 저항 값과 동일해질 수 있다. 상기 제 2 풀다운 터미네이션 회로(532b) 및 상기 제 2 터미네이션 전압 단자(502)와 상기 제 2 핀(512) 사이에 형성된 기생 저항의 합성 저항 값은 상기 제 n 풀다운 터미네이션 회로(53nb) 및 상기 제 2 터미네이션 전압 단자(502)와 상기 제 n 핀(51n) 사이에 형성된 기생 저항의 합성 저항 값은 동일해질 수 있다. 상기 제 n 풀다운 터미네이션 회로(53nb) 및 상기 제 2 터미네이션 전압 단자(502)와 상기 제 n 핀(51n) 사이에 형성된 기생 저항의 합성 저항 값은 상기 제 1 풀다운 터미네이션 회로(531b) 및 상기 제 2 터미네이션 전압 단자(502)와 상기 제 1 핀(511) 사이에 형성된 기생 저항의 합성 저항 값과 동일해질 수 있다.
도 5에서, 상기 반도체 장치(500)는 제 1 수신기(541, RX1), 제 2 수신기(542, RX2) 및 제 n 수신기(54n, RXn)를 더 포함할 수 있다. 상기 제 1 수신기(541)는 상기 제 1 핀(511)과 연결되고, 상기 제 1 핀(511)을 통해 수신된 신호를 수신할 수 있다. 상기 제 2 수신기(542)는 상기 제 2 핀(512)과 연결되고, 상기 제 2 핀(512)을 통해 수신된 신호를 수신할 수 있다. 상기 제 n 수신기(54n)는 상기 제 n 핀(51n)과 연결되고, 상기 제 n 핀(51n)을 통해 수신된 신호를 수신할 수 있다. 상기 제 1 내지 제 n 수신기(541, 542, 54n)를 통해 수신된 신호들은 상기 반도체 장치(500)의 내부 회로들(도시하지 않음)로 제공될 수 있다.
상기 반도체 장치(500)는 캘리브레이션 회로(550)를 더 포함할 수 있다. 상기 캘리브레이션 회로(550)는 외부 기준 저항(ZQ)과 연결되어 캘리브레이션 동작을 수행할 수 있다. 상기 외부 저항의 일 단은, 예를 들어 상기 제 1 전원전압(VDDH)과 연결될 수 있다. 상기 캘리브레이션 회로(550)는 상기 캘리브레이션 동작을 수행하여 상기 풀업 캘리브레이션 코드(CALU<1:m>)를 생성할 수 있다. 상기 캘리브레이션 회로(550)는 상기 풀업 캘리브레이션 코드(CALU<1:m>)에 기초하여 상기 풀다운 캘리브레이션 코드(CALD<1:m>)를 생성할 수 있다. 상기 풀업 캘리브레이션 코드(CALU<1:m>)는 풀업 저항 값을 설정하기 위한 신호일 수 있고, 상기 풀다운 캘리브레이션 코드(CALD<1:m>)는 풀다운 저항 값을 설정하기 위한 신호일 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 시스템(6)의 구성을 보여주는 도면이다. 도 6에서, 상기 반도체 시스템(6)은 제 1 반도체 장치(610) 및 제 2 반도체 장치(620)를 포함할 수 있다. 상기 제 1 반도체 장치(610)는 상기 제 2 반도체 장치(620)가 동작하는데 필요한 다양한 제어신호를 제공할 수 있다. 상기 제 1 반도체 장치(610)는 다양한 호스트 장치를 포함할 수 있다. 예를 들어, 상기 제 1 반도체 장치(610)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러와 같은 호스트 장치일 수 있다. 상기 제 2 반도체 장치(620)는 예를 들어, 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 2 반도체 장치(620)는 복수의 버스를 통해 상기 제 1 반도체 장치(610)와 연결될 수 있다. 상기 복수의 버스는 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 복수의 버스는 제 1 신호 전송 라인(601), 제 2 신호 전송 라인(602) 및 제 3 신호 전송 라인(603)을 포함할 수 있다. 상기 제 1 내지 제 3 신호 전송 라인(601, 602, 603)은 상기 제 1 반도체 장치(610)로부터 상기 제 2 반도체 장치(620)로 신호를 전송하는 단방향 버스인 것을 예시하였으나, 상기 제 1 내지 제 3 신호 전송 라인(601, 602, 603)은 양방향 버스일 수도 있다. 예를 들어, 상기 제 1 내지 제 3 신호 전송 라인(601, 602, 603)은 커맨드 어드레스 버스를 구성할 수 있다. 상기 제 1 신호 전송 라인(601)은 상기 커맨드 어드레스 신호의 제 1 비트(CA<1>)를 전송하고, 상기 제 2 신호 전송 라인(602)은 상기 커맨드 어드레스 신호의 제 2 비트(CA<2>)를 전송하고, 상기 제 3 신호 전송 라인(603)은 상기 커맨드 어드레스 신호의 제 3 비트(CA<3>)를 전송할 수 있다.
상기 제 1 반도체 장치(610)는 복수의 전송 회로(611, 612, 613)를 포함할 수 있다. 전송 회로(611)는 전송 패드(631)를 통해 상기 제 1 신호 전송 라인(601)과 연결되고, 상기 전송 패드(631) 및 상기 제 1 신호 전송 라인(601)을 통해 상기 커맨드 어드레스 신호의 제 1 비트(CA<1>)를 상기 제 2 반도체 장치(620)로 전송할 수 있다. 전송 회로(612)는 전송 패드(632)를 통해 상기 제 2 신호 전송 라인(602)과 연결되고, 상기 전송 패드(632) 및 상기 제 2 신호 전송 라인(602)을 통해 상기 커맨드 어드레스 신호의 제 2 비트(CA<2>)를 상기 제 2 반도체 장치(620)로 전송할 수 있다. 전송 회로(613)는 전송 패드(633)를 통해 상기 제 3 신호 전송 라인(603)과 연결되고, 상기 전송 패드(633) 및 상기 제 3 신호 전송 라인(603)을 통해 상기 커맨드 어드레스 신호의 제 3 비트(CA<3>)를 상기 제 2 반도체 장치(620)로 전송할 수 있다.
상기 제 2 반도체 장치(620)는 복수의 수신 회로(621, 622, 623)를 포함할 수 있다. 상기 수신 회로(621)는 수신 패드(641)를 통해 상기 제 1 신호 전송 라인(601)과 연결되고, 상기 제 1 신호 전송 라인(601) 및 상기 수신 패드(641)를 통해 상기 제 1 반도체 장치(610)로부터 전송된 상기 커맨드 어드레스 신호의 제 1 비트(CA<1>)를 수신할 수 있다. 상기 수신 회로(622)는 수신 패드(642)를 통해 상기 제 2 신호 전송 라인(602)과 연결되고, 상기 제 2 신호 전송 라인(602) 및 상기 수신 패드(642)를 통해 상기 제 1 반도체 장치(610)로부터 전송된 상기 커맨드 어드레스 신호의 제 2 비트(CA<2>)를 수신할 수 있다. 상기 수신 회로(623)는 수신 패드(643)를 통해 상기 제 3 신호 전송 라인(603)과 연결되고, 상기 제 3 신호 전송 라인(603) 및 상기 수신 패드(643)를 통해 상기 제 1 반도체 장치(610)로부터 전송된 상기 커맨드 어드레스 신호의 제 3 비트(CA<3>)를 수신할 수 있다.
상기 제 2 반도체 장치(620)는 제 1 전원전압 패드(651) 및 제 2 전원전압 패드(652)를 더 포함할 수 있다. 상기 제 1 전원전압 패드(651)는 제 1 전원전압(VDDH)을 수신할 수 있다. 상기 제 2 전원전압 패드(652)는 제 2 전원전압(VDDL)을 수신할 수 있다. 상기 제 1 및 제 2 전원전압 패드(651, 652)는 터미네이션 전압을 공급하기 위한 터미네이션 전압 단자일 수 있다. 상기 수신 회로(621, 622, 623)는 상기 제 1 내지 제 3 신호 전송 라인(601, 602, 603)에서 발생하는 리플렉션 (reflection)을 감소시키고 상기 전송 회로(611, 612, 613)로부터 전송되는 커맨드 어드레스 신호(CA<1:3>)를 정확하게 수신하기 위해, 상기 전송 회로(611,612, 613)의 임피던스와 매칭되도록 터미네이션될 수 있다. 상기 수신 회로(621, 622, 623)는 상기 제 1 전원전압(VDDH)을 사용하여 하이 탭 터미네이션 방식으로 터미네이션될 수도 있고, 상기 제 2 전원전압(VDDL)을 사용하여 로우 탭 터미네이션 방식으로 터미네이션될 수도 있다. 또한, 상기 수신 회로(621, 622, 623)는 상기 제 1 및 제 2 전원전압(VDDH, VDDL)을 모두 사용하여 센터 탭 터미네이션 방식으로 터미네이션될 수 있다. 상기 수신 회로(621, 622, 623)는 상기 수신 패드(641, 642, 643)를 통해 수신되는 커맨드 어드레스 신호(CA<1:3>)를 수신하기 위한 수신기와 상기 수신 회로(621, 622, 623) 및/또는 상기 수신 패드(641, 642, 643)의 터미네이션 저항 값을 설정하기 위한 터미네이션 회로를 포함할 수 있다. 도 1, 도 3 및 도 5에 도시된 반도체 장치(100, 300, 500)의 구성은 상기 제 2 반도체 장치(620)로 적용될 수 있다. 제 1 핀(111, 311, 511), 제 2 핀(112, 312, 512) 및 제 n 핀(11n, 31n, 51n)은 상기 수신 패드(641, 642, 643)에 대응되는 구성요소일 수 있고, 상기 복수의 터미네이션 회로(131, 132, 13n, 331, 332, 33n, 531a, 531b, 532a, 532b, 53na, 53nb) 및 수신기(141, 142, 14n, 341, 342, 34n, 541, 542, 54n)의 구성은 상기 수신 회로(621, 622, 623)에 대응되는 구성요소일 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (16)
- 터미네이션 전압 단자;
상기 터미네이션 전압 단자와 제 1 핀 사이에 연결되는 제 1 터미네이션 회로; 및
상기 터미네이션 전압 단자와 제 2 핀 사이에 연결되는 제 2 터미네이션 회로를 포함하고,
상기 제 1 및 제 2 터미네이션 회로의 저항 값은 상기 터미네이션 전압 단자로부터 상기 제 1 핀 및 상기 제 2 핀까지의 거리에 기초하여 설정되는 반도체 장치. - 제 1 항에 있어서,
상기 터미네이션 전압 단자와 상기 제 1 핀 사이의 저항 값이 상기 터미네이션 전압 단자와 상기 제 2 핀 사이의 저항 값과 동일해지도록 상기 제 1 터미네이션 회로의 저항 값이 설정되는 반도체 장치. - 제 2 항에 있어서,
상기 터미네이션 전압 단자와 상기 제 2 핀 사이의 저항 값이 상기 터미네이션 전압 단자와 상기 제 1 핀 사이의 저항 값과 동일해지도록 상기 제 2 터미네이션 회로의 저항 값이 설정되는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 터미네이션 회로는, 제 1 기준 저항;
상기 제 1 기준 저항과 직렬로 연결되고, 캘리브레이션 코드에 기초하여 변화되는 저항 값을 갖는 제 1 캘리브레이션 저항; 및
상기 제 1 캘리브레이션 저항과 병렬로 연결되고, 제 1 보상 신호에 기초하여 변화되는 저항 값을 갖는 제 1 보상 저항을 포함하는 반도체 장치. - 제 4 항에 있어서,
상기 제 2 터미네이션 회로는, 제 2 기준 저항;
상기 제 2 기준 저항과 직렬로 연결되고, 상기 캘리브레이션 코드에 기초하여 변화되는 저항 값을 갖는 제 2 캘리브레이션 저항; 및
상기 제 2 캘리브레이션 저항과 병렬로 연결되고, 제 2 보상 신호에 기초하여 변화되는 저항 값을 갖는 제 2 보상 저항을 포함하는 반도체 장치. - 제 5 항에 있어서,
상기 제 1 터미네이션 전압 단자와 상기 제 1 핀 사이의 저항 값이 상기 제 1 터미네이션 전압 단자와 상기 제 2 핀 사이의 저항 값과 동일해지도록 상기 제 1 보상 저항의 저항 값이 설정되고,
상기 제 1 터미네이션 전압 단자와 상기 제 1 핀 사이의 저항 값이 상기 제 1 터미네이션 전압 단자와 상기 제 2 핀 사이의 저항 값이 동일해지도록 상기 제 2 보상 저항의 저항 값이 설정되는 반도체 장치. - 제 5 항에 있어서,
상기 제 1 보상 저항 및 제 2 보상 저항의 저항 값은 상기 터미네이션 전압 단자로부터 상기 제 1 및 제 2 핀까지의 거리에 기초하여 설정되는 반도체 장치. - 제 5 항에 있어서,
상기 터미네이션 전압 단자로부터 상기 제 2 핀까지의 거리가 상기 터미네이션 전압 단자로부터 상기 제 1 핀까지의 거리보다 멀 때, 상기 제 2 보상 저항의 값은 상기 제 1 보상 저항의 값보다 작은 반도체 장치. - 터미네이션 전압 단자;
상기 터미네이션 전압 단자로부터 순차적으로 멀리 떨어져 배치되는 복수의 핀; 및
상기 터미네이션 전압 단자 및 복수의 핀 사이에 각각 연결되는 복수의 터미네이션 회로를 포함하고,
상기 복수의 터미네이션 회로는 상기 터미네이션 전압 단자로부터 상기 복수의 핀까지의 거리에 기초하여 서로 다른 저항 값을 갖는 반도체 장치. - 제 9 항에 있어서,
상기 복수의 터미네이션 회로는 상기 터미네이션 전압 단자와 멀리 배치되는 핀과 연결될 수록 작은 저항 값을 갖도록 설정되고 반도체 장치. - 제 9 항에 있어서,
상기 복수의 터미네이션 회로는 상기 터미네이션 전압 단자와 가깝게 배치되는 핀과 연결될 수록 큰 저항 값을 갖도록 설정되는 반도체 장치. - 제 1 전원전압을 수신하는 제 1 터미네이션 전압 단자;
상기 제 1 전원전압보다 낮은 레벨을 갖는 제 2 전원전압을 수신하는 제 2 터미네이션 전압 단자;
상기 제 1 터미네이션 전압 단자와 제 1 핀 사이에 연결되고, 제 1 풀업 보상 신호에 기초하여 변화되는 저항 값을 갖는 제 1 풀업 터미네이션 회로;
상기 제 2 터미네이션 전압 단자와 제 1 핀 사이에 연결되고, 제 1 풀다운 보상 신호에 기초하여 변화되는 저항 값을 갖는 제 1 풀다운 터미네이션 회로;
상기 제 1 전원전압 단자와 제 2 핀 사이에 연결되고, 제 2 풀업 보상 신호에 기초하여 변화되는 저항 값을 갖는 제 2 풀업 터미네이션 회로; 및
상기 제 2 전원전압 단자와 제 2 핀 사이에 연결되고, 제 2 풀다운 보상 신호에 기초하여 변화되는 저항 값을 갖는 제 2 풀다운 터미네이션 회로를 포함하는 반도체 장치. - 제 12 항에 있어서,
상기 제 1 및 제 2 핀은 상기 제 1 전원전압 단자 및 상기 제 2 전원전압 단자 사이에서 순차적으로 배치되고,
상기 제 1 풀업 터미네이션 회로의 저항 값은 상기 제 2 풀업 터미네이션 회로의 저항 값보다 크게 설정되는 반도체 장치. - 제 13 항에 있어서,
상기 제 1 풀다운 터미네이션 회로의 저항 값은 상기 제 2 풀다운 터미네이션 회로의 저항 값보다 작게 설정되는 반도체 장치. - 제 12 항에 있어서,
상기 제 1 풀업 터미네이션 회로 및 상기 제 1 전원전압 단자와 상기 제 1 핀 사이에 형성된 기생 저항의 합성 저항 값은 상기 제 2 업 터미네이션 회로 및 상기 제 1 전원전압 단자와 상기 제 2 핀 사이에 형성된 기생 저항의 합성 저항 값과 동일한 반도체 장치. - 제 12 항에 있어서,
상기 제 1 풀다운 터미네이션 회로 및 상기 제 2 전원전압 단자와 상기 제 1 핀 사이에 형성된 기생 저항의 합성 저항 값은 상기 제 2 풀다운 터미네이션 회로 및 상기 제 2 전원전압 단자와 상기 제 2 핀 사이에 형성된 기생 저항의 합성 저항 값과 동일한 반도체 장치.
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