KR20230031590A - 캘리브레이션 회로를 포함하는 반도체 장치 - Google Patents

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KR20230031590A
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신정현
최용석
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Abstract

반도체 장치는 캘리브레이션 회로, 선택 회로 및 데이터 회로를 포함할 수 있다. 상기 캘리브레이션 회로는 복수의 기준 저항과 연결되어 복수의 캘리브레이션 신호를 생성할 수 있다. 상기 선택 회로는 임피던스 설정 신호에 기초하여 상기 복수의 캘리브레이션 신호 중 적어도 하나를 선택할 수 있다. 상기 데이터 회로는 상기 선택된 캘리브레이션 신호에 기초하여 임피던스를 설정할 수 있다.

Description

캘리브레이션 회로를 포함하는 반도체 장치 {SEMICONDUCTOR APPARATUS INCLUDING A CALIBRATION CIRCUIT}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 캘리브레이션 회로, 이를 이용하는 반도체 장치에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 컴퓨터 시스템 구성하는 반도체 장치들은 데이터 전송 장치를 구비하여 데이터를 전송할 수 있다. 반도체 장치의 동작 속도가 향상되고, 소모 전력이 감소되면서 외부 노이즈의 영향 및 서로 통신하는 반도체 장치들 사이의 임피던스 미스매칭으로 인해 전송되는 신호가 왜곡될 수 있다. 따라서, 반도체 장치들은 상기 데이터 전송 장치의 임피던스 또는 저항을 매칭시키는 동작을 수행할 수 있다.
따라서, 반도체 장치는 일반적으로 정확한 신호 전송을 위해 임피던스 매칭을 수행하는 온 다이 터미네이션 회로를 구비하고 있다. 또한, 반도체 장치는 정확한 임피던스 매칭이 이뤄질 수 있도록 PVT 변화에 따라 터미네이션 저항의 보정을 수행해야 한다. 일반적으로 메모리 장치는 외부 기준 저항과 연결되고 상기 외부 기준 저항을 이용하여 캘리브레이션 동작을 수행하여 상기 터미네이션 저항의 임피던스 값을 보정한다. 이를 일반적으로 ZQ 캘리브레이션 동작이라고 한다.
본 발명의 실시 예는 복수의 기준 저항과 연결되어 복수의 캘리브레이션 신호를 생성하는 캘리브레이션 회로를 포함하고, 임피던스 설정 신호에 기초하여 상기 복수의 캘리브레이션 코드 중 하나를 선택하여 데이터 회로의 임피던스를 설정할 수 있는 반도체 장치를 제공할 수 있다.
본 발명의 실시 예는 데이터 회로의 구동력을 조절하기 위한 엠파시스를 다양하게 조절할 수 있는 반도체 장치를 제공할 수 있다.
본 발명의 실시 예에 따른 반도체 장치는 서로 다른 저항 값을 갖는 제 1 기준 저항 및 제 2 기준 저항; 상기 제 1 기준 저항과 연결되어 캘리브레이션 동작을 수행하여 제 1 캘리브레이션 신호를 생성하고, 상기 제 2 기준 저항과 연결되어 캘리브레이션 동작을 수행하여 제 2 캘리브레이션 신호를 생성하는 캘리브레이션 회로; 임피던스 설정 신호에 기초하여 상기 제 1 및 제 2 캘리브레이션 신호 중 하나를 선택하여 임피던스 제어 신호를 생성하는 선택 회로; 및 상기 임피던스 제어 신호에 기초하여 임피던스를 설정하는 데이터 회로를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치는 제 1 기준 저항과 연결되어 캘리브레이션 동작을 수행하여 제 1 캘리브레이션 신호를 생성하고, 상기 제 1 기준 저항과 다른 저항 값을 갖는 제 2 기준 저항과 연결되어 캘리브레이션 동작을 수행하여 제 2 캘리브레이션 신호를 생성하는 캘리브레이션 회로; 임피던스 설정 신호에 기초하여 상기 제 1 및 제 2 캘리브레이션 신호 중 하나를 선택하여 임피던스 제어 신호를 생성하는 선택 회로; 상기 임피던스 제어 신호 및 엠파시스 선택 신호에 기초하여 엠파시스 제어 신호를 생성하는 엠파시스 제어 회로; 및 상기 임피던스 제어 신호 및 상기 엠파시스 제어 신호에 기초하여 임피던스를 설정하는 데이터 회로를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치는 서로 다른 값을 갖는 복수의 기준 저항과 각각 연결되어 캘리브레이션 동작을 수행하고, 복수의 풀업 캘리브레이션 신호 및 복수의 풀다운 캘리브레이션 신호를 생성하는 캘리브레이션 회로; 임피던스 설정 신호에 기초하여, 상기 복수의 풀업 캘리브레이션 신호 중 하나를 풀업 임피던스 제어 신호로 제공하고 상기 복수의 풀다운 캘리브레이션 신호 중 하나를 풀다운 임피던스 제어 신호로 제공하는 선택 회로; 및 상기 풀업 임피던스 제어 신호 및 상기 풀다운 임피던스 제어 신호에 기초하여 임피던스를 설정하는 데이터 회로를 포함할 수 있다.
본 발명이 실시 예에 따른 반도체 장치는 서로 다른 저항 값을 갖는 복수의 기준 저항과 연결되어 캘리브레이션 동작을 수행하여 복수의 캘리브레이션 신호를 생성하는 캘리브레이션 회로; 상기 복수의 캘리브레이션 신호를 수신하고, 제 1 채널의 임피던스 설정 신호에 기초하여 상기 복수의 캘리브레이션 신호 중 하나를 선택하여 제 1 채널의 임피던스 제어 신호를 생성하는 제 1 채널 제어 회로; 및 상기 제 1 채널의 임피던스 제어 신호에 기초하여 임피던스를 설정하는 복수의 데이터 회로를 포함하는 제 1 채널 데이터 회로를 포함할 수 있다.
본 발명의 실시 예는 데이터 회로의 면적 및 전력 소모를 감소시키고, 데이터 회로의 임피던스를 타겟 임피던스 값에 근접하게 매칭시켜 데이터의 유효 듀레이션을 확장시킬 수 있다.
본 발명의 실시 예는 다양한 엠파시스 구동력 및/또는 강도를 제공하여 데이터 회로를 통해 전송되는 데이터의 유효 듀레이션을 확장시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 2는 도 1에 도시된 캘리브레이션 회로의 구성을 보여주는 도면이다.
도 3은 본 발명의 실시예에 따른 캘리브레이션 신호 생성 회로의 구성을 보여주는 도면이다.
도 4는 도 1에 도시된 데이터 회로의 구성을 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 6은 도 5에 도시된 엠파시스 제어 회로의 구성을 보여주는 도면이다.
도 7은 도 5에 도시된 데이터 회로의 구성을 보여주는 도면이다.
도 8은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면이다.
도 9는 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 10은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시 예에 따른 반도체 장치(100)의 구성을 보여주는 도면이다. 도 1을 참조하면, 상기 반도체 장치(100)는 복수의 기준 저항(RZQ1, RZQ2, RZQn)을 포함하고, 상기 복수의 기준 저항(RZQ1, RZQ2, RZQn)과 연결되어 캘리브레이션 동작을 수행할 수 있다. 여기서, n은 3이상의 임의의 정수일 수 있다. 상기 복수의 기준 저항(RZQ1, RZQ2, RZQn)은 서로 다른 저항 값을 가질 수 있다. 예를 들어, 상기 복수의 기준 저항(RZQ1, RZQ2, RZQn)은 순차적으로 감소되는 저항 값을 가질 수 있다. 제 1 기준 저항(RZQ1)은 가장 큰 저항 값을 가질 수 있고, 제 2 기준 저항(RZQ2)은 상기 제 1 기준 저항(RZQ1)보다 작은 저항 값을 가질 수 있다. 제 n 기준 저항(RZQn)은 가장 작은 저항 값을 가질 수 있다. 상기 복수의 기준 저항(RZQ1, RZQ2, RZQn)은 상기 반도체 장치(100) 내부에 구비될 수 있다. 상기 반도체 장치(100)는 캘리브레이션 동작을 수행하여 복수의 캘리브레이션 신호(CAL1, CAL2, CALn)를 생성할 수 있다. 각각의 캘리브레이션 신호(CAL1, CAL2, CALn)는 풀업 캘리브레이션 신호 및 풀다운 캘리브레이션 신호를 포함할 수 있다. 상기 반도체 장치(100)는 임피던스 설정 신호(ZSS)에 기초하여 상기 복수의 캘리브레이션 신호(CAL1, CAL2, CALn) 중 하나를 선택하고, 선택된 캘리브레이션 신호를 임피던스 제어 신호(IS)로 사용할 수 있다. 상기 임피던스 제어 신호(IS)는 풀업 임피던스 제어 신호(ISP) 및 풀다운 임피던스 제어 신호(ISN)를 포함할 수 있다. 상기 선택된 캘리브레이션 신호의 풀업 캘리브레이션 신호는 상기 풀업 임피던스 제어 신호(ISP)로 제공되고, 상기 선택된 캘리브레이션 신호의 풀다운 캘리브레이션 신호는 상기 풀다운 임피던스 제어 신호(ISN)로 제공될 수 있다.
상기 반도체 장치(100)는 캘리브레이션 회로(110), 선택 회로(120) 및 데이터 회로(130)를 포함할 수 있다. 상기 캘리브레이션 회로(110)는 상기 복수의 기준 저항(RZQ1, RZQ2, RZQn)과 연결되어 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(110)는 캘리브레이션 동작을 수행하여 복수의 캘리브레이션 신호(CAL1, CAL2, CALn)를 생성할 수 있다. 상기 캘리브레이션 회로(110)는 상기 제 1 기준 저항(RZQ1)과 연결되어 캘리브레이션 동작을 수행하여 제 1 캘리브레이션 신호(CAL1)를 생성할 수 있다. 상기 제 1 캘리브레이션 신호(CAL1)는 제 1 풀업 캘리브레이션 신호(PC1) 및 제 1 풀다운 캘리브레이션 신호(NC1)를 포함할 수 있다. 상기 캘리브레이션 회로(110)는 상기 제 2 기준 저항(RZQ2)과 연결되어 캘리브레이션 동작을 수행하여 제 2 캘리브레이션 신호(CAL2)를 생성할 수 있다. 상기 제 2 캘리브레이션 신호(CAL2)는 제 2 풀업 캘리브레이션 신호(PC2) 및 제 2 풀다운 캘리브레이션 신호(NC2)를 포함할 수 있다. 상기 캘리브레이션 회로(110)는 상기 제 n 기준 저항(RZQn)과 연결되어 캘리브레이션 동작을 수행하여 제 n 캘리브레이션 신호(CALn)를 생성할 수 있다. 상기 제 n 캘리브레이션 신호(CALn)는 제 n 풀업 캘리브레이션 신호(PCn) 및 제 n 풀다운 캘리브레이션 신호(NCn)를 포함할 수 있다. 상기 캘리브레이션 회로(110)는 복수의 캘리브레이션 동작을 병렬적으로 수행하여 상기 제 1 내지 제 n 캘리브레이션 신호(CAL1, CAL2, CAL3)를 생성할 수 있다. 일 실시 예에서, 상기 캘리브레이션 회로(110)는 복수의 캘리브레이션 동작을 순차적으로 수행하여 상기 제 1 내지 제 n 캘리브레이션 신호(CAL1, CAL2, CALn)를 순차적으로 생성할 수도 있다.
상기 캘리브레이션 회로(110)는 캘리브레이션 커맨드 신호(ZQCAL) 및 기준 전압(VREF)을 수신할 수 있다. 상기 캘리브레이션 커맨드 신호(ZQCAL)는 상기 캘리브레이션 회로(110)가 상기 캘리브레이션 동작을 수행하도록 지시하는 신호일 수 있다. 상기 캘리브레이션 커맨드 신호(ZQCAL)는 상기 반도체 장치(100)와 통신하는 외부 장치로부터 제공된 커맨드 신호에 기초하여 생성될 수도 있고, 상기 반도체 장치(100)가 캘리브레이션 동작을 수행하기 위해 내부적으로 생성한 신호일 수도 있다. 상기 기준 전압(VREF)은 캘리브레이션 동작을 수행하기 위한 기준 (reference)으로 사용될 수 있다.
상기 제 1 내지 제 n 풀업 캘리브레이션 신호(PC1, PC2, PCn)와 상기 제 1 내지 제 n 풀다운 캘리브레이션 신호(NC1, NC2, NCn)는 동일한 비트 수를 갖는 디지털 신호일 수 있다. 상기 제 1 내지 제 n 풀업 캘리브레이션 신호(PC1, PC2, PCn)는 상기 제 1 내지 제 n 기준 저항(RZQ1, RZQ2, RZQn)의 저항 값에 따라 서로 다른 로직 값을 가질 수 있다. 상기 제 1 내지 제 n 풀다운 캘리브레이션 신호(NC1, NC2, NCn)는 상기 제 1 내지 제 n 기준 저항(RZQ1, RZQ2, RZQn)의 저항 값에 따라 서로 다른 로직 값을 가질 수 있다. 일 실시 예에서, 상기 제 1 내지 제 n 풀업 캘리브레이션 신호(PC1, PC2, PCn)와 상기 제 1 내지 제 n 풀다운 캘리브레이션 신호(NC1, NC2, NCn)는 아날로그 전압 신호일 수 있다. 상기 제 1 내지 제 n 풀업 캘리브레이션 신호(PC1, PC2, PCn)는 상기 제 1 내지 제 n 기준 저항(RZQ1, RZQ2, RZQn)의 저항 값에 따라 서로 다른 전압 레벨을 가질 수 있다. 상기 제 1 내지 제 n 풀다운 캘리브레이션 신호(NC1, NC2, NCn)는 상기 제 1 내지 제 n 기준 저항(RZQ1, RZQ2, RZQn)의 저항 값에 따라 서로 다른 전압 레벨을 가질 수 있다.
상기 선택 회로(120)는 상기 캘리브레이션 회로(110)와 연결되고, 상기 캘리브레이션 회로(110)로부터 상기 복수의 캘리브레이션 신호(CAL1, CAL2, CAL3)를 수신할 수 있다. 상기 선택 회로(120)는 상기 임피던스 설정 신호(ZSS)를 수신할 수 있다. 상기 임피던스 설정 신호(ZSS)는 상기 반도체 장치(100)와 통신하는 외부 장치와 상기 반도체 장치(100) 사이의 임피던스 매칭을 위해 상기 데이터 회로(130)가 가져야 하는 임피던스 값에 대한 정보를 포함할 수 있다. 상기 선택 회로(120)는 상기 임피던스 설정 신호(ZSS)에 기초하여 상기 복수의 캘리브레이션 신호(CAL1, CAL2, CALn) 중 하나를 선택하고, 선택된 캘리브레이션 신호를 상기 임피던스 제어 신호(IS)로 출력할 수 있다. 상기 선택 회로(120)는 상기 임피던스 설정 신호(ZSS)에 기초하여 제 1 내지 제 n 캘리브레이션 신호(CAL1, CAL2, CALn) 중 하나를 선택하여 상기 임피던스 제어 신호(IS)를 생성할 수 있다. 상기 임피던스 제어 신호(IS)는 풀업 임피던스 제어 신호(ISP) 및 풀다운 임피던스 제어 신호(ISN)를 포함할 수 있다. 상기 제 1 내지 제 n 풀업 캘리브레이션 신호(PC1, PC2, PCn) 중 선택된 풀업 캘리브레이션 신호는 상기 풀업 임피던스 제어 신호(ISP)로 제공될 수 있다. 상기 제 1 내지 제 n 풀다운 캘리브레이션 신호(NC1, NC2, NCn) 중 선택된 풀다운 캘리브레이션 신호는 상기 풀다운 임피던스 제어 신호(ISN)로 제공될 수 있다. 예를 들어, 상기 선택 회로(120)가 상기 임피던스 설정 신호(ZSS)에 기초하여 상기 제 2 캘리브레이션 신호(CAL2)를 상기 임피던스 제어 신호(IS)로 제공하는 경우, 상기 제 2 풀업 캘리브레이션 신호(PC2)가 풀업 임피던스 제어 신호(ISP)로 제공되고 상기 제 2 풀다운 캘리브레이션 신호(NC2)가 풀다운 임피던스 제어 신호(ISN)로 제공될 수 있다.
상기 데이터 회로(130)는 상기 선택 회로(120)와 연결되고, 상기 선택 회로(130)로부터 상기 임피던스 제어 신호(IS)를 수신할 수 있다. 상기 데이터 회로(130)는 상기 임피던스 제어 신호(IS)에 기초하여 상기 데이터 회로(130)의 임피던스를 설정할 수 있다. 상기 데이터 회로(130)는 상기 풀업 임피던스 제어 신호(ISP)에 기초하여 상기 데이터 회로(130)의 풀업 임피던스 값을 설정하고 상기 풀다운 임피던스 제어 신호(ISN)에 기초하여 상기 데이터 회로(130)의 풀다운 임피던스 값을 설정할 수 있다. 상기 데이터 회로(130)는 데이터 패드(101)와 연결될 수 있다. 상기 데이터 회로(130) 내부 데이터(DIN)를 수신하거나 상기 내부 데이터(DIN)를 출력할 수 있다. 상기 데이터 회로(130)는 상기 내부 데이터(DIN)에 기초하여 상기 데이터 패드(101)를 구동하여 상기 내부 데이터(DIN)에 대응하는 데이터를 상기 데이터 패드(101)를 통해 출력할 수 있다. 상기 데이터 회로(130)는 상기 데이터 패드(101)를 통해 수신된 데이터를 상기 내부 데이터(DIN)로서 출력할 수 있다. 상기 데이터 회로(130)가 상기 내부 데이터(DIN)에 기초하여 상기 데이터 패드(101)를 구동하는 동작은 리드 동작으로 언급될 수 있고, 상기 데이터 회로(130)가 상기 데이터 패드(101)를 통해 수신된 데이터를 상기 내부 데이터(DIN)로 출력하는 동작은 라이트 동작으로 언급될 수 있다. 상기 데이터 회로(130)는 상기 리드 동작 중에, 상기 임피던스 제어 신호(IS)에 기초하여 상기 데이터 회로(130)의 임피던스를 설정함으로써, 상기 데이터 패드(101)를 구동하기 위한 데이터 회로(130)의 구동력 및 강도(strength)을 조절할 수 있다. 상기 데이터 회로(130)는 상기 라이트 동작 중에, 상기 임피던스 제어 신호(IS)에 기초하여 상기 데이터 회로(130)의 임피던스를 설정함으로써, 상기 데이터 패드(101)를 통해 데이터를 수신하기 위한 터미네이션 저항을 설정할 수 있다. 일 실시 예에서, 상기 데이터 회로(130)는 상기 리드 및 라이트 동작이 아닐 때라도, 상기 임피던스 제어 신호(IS)에 기초하여 상기 데이터 회로(130)의 임피던스를 설정할 수 있다. 예를 들어, 상기 반도체 장치(100)와 함께 상기 외부 장치와 연결되는 다른 반도체 장치가 구비되는 경우, 상기 데이터 회로(130)는 상기 다른 반도체 장치의 라이트 및 리드 동작을 위한 터미네이션 저항을 제공할 수 있다.
상기 반도체 장치(100)는 설정 제어 회로(140)를 더 포함할 수 있다. 상기 설정 제어 회로(140)는 복수의 내부 커맨드 신호를 수신하고, 상기 복수의 내부 커맨드 신호에 기초하여 상기 임피던스 설정 신호(ZSS)를 생성할 수 있다. 상기 복수의 내부 커맨드 신호는 상기 반도체 장치(100)와 연결되는 외부 장치로부터 제공된 커맨드 신호에 기초하여 생성될 수 있다. 예를 들어, 상기 내부 커맨드 신호는 상기 반도체 장치(100)의 리드 동작을 위한 리드 신호(RD), 상기 반도체 장치(100)의 라이트 동작을 위한 라이트 신호(WT), 상기 반도체 장치(100)의 논타겟 (non-target) 리드 및 논타겟 라이트 동작을 위한 내부 터미네이션 신호(IODT)를 포함할 수 있다. 상기 논타겟 리드 및 논타겟 라이트 동작은 상기 반도체 장치(100)와 다른 반도체 장치가 리드 및 라이트 동작을 수행할 때, 상기 반도체 장치(100)가 상기 다른 반도체 장치를 위해 터미네이션 저항을 제공하는 동작을 의미할 수 있다. 상기 설정 제어 회로(140)는 복수의 임피던스 설정 정보를 저장할 수 있다. 상기 설정 제어 회로(140)는 모드 레지스터 (mode register) 회로일 수 있다. 상기 설정 제어 회로(140)는 상기 리드 신호(RD), 상기 라이트 신호(WT) 및 상기 내부 터미네이션 신호(IODT)에 기초하여 상기 복수의 임피던스 설정 정보 중 적어도 하나를 선택하고, 선택된 임피던스 설정 정보를 상기 임피던스 설정 신호(ZSS)로 출력할 수 있다. 상기 설정 제어 회로(140)에 저장되는 복수의 임피던스 설정 정보와 상기 임피던스 설정 신호(ZSS)는 복수의 비트를 포함하는 디지털 신호일 수 있다.
도 2는 도 1에 도시된 캘리브레이션 회로(110)의 구성을 보여주는 도면이다. 도 2를 참조하면, 상기 캘리브레이션 회로(110)는 복수의 캘리브레이션 신호 생성 회로를 포함할 수 있다. 상기 캘리브레이션 회로(110)가 포함하는 캘리브레이션 신호 생성 회로의 개수는 상기 기준 저항의 개수에 대응할 수 있다. 상기 복수의 캘리브레이션 신호 생성 회로는 상기 복수의 기준 저항과 1대 1로 연결될 수 있다. 상기 캘리브레이션 회로(110)는 제 1 내지 제 n 캘리브레이션 신호 생성 회로(21, 22, 2n)를 포함할 수 있다. 상기 제 1 내지 제 n 캘리브레이션 신호 생성 회로(21, 22, 2n)는 상기 캘리브레이션 커맨드 신호(ZQCAL) 및 상기 기준 전압(VREF)을 공통 수신할 수 있다. 상기 제 1 캘리브레이션 신호 생성 회로(21)는 상기 캘리브레이션 커맨드 신호(ZQCAL) 및 상기 기준 전압(VREF)에 기초하여 상기 제 1 기준 저항(RZQ1)과 연결되어 캘리브레이션 동작을 수행할 수 있다. 상기 제 1 캘리브레이션 신호 생성 회로(21)는 상기 캘리브레이션 동작을 수행하여 상기 제 1 캘리브레이션 신호(CAL1)를 생성할 수 있다. 상기 제 1 캘리브레이션 신호(CAL1)는 제 1 풀업 캘리브레이션 신호(PC1) 및 제 1 풀다운 캘리브레이션 신호(NC1)를 포함할 수 있다. 상기 제 2 캘리브레이션 신호 생성 회로(22)는 상기 캘리브레이션 커맨드 신호(ZQCAL) 및 상기 기준 전압(VREF)에 기초하여 상기 제 2 기준 저항(RZQ2)과 연결되어 캘리브레이션 동작을 수행할 수 있다. 상기 제 2 캘리브레이션 신호 생성 회로(22)는 상기 캘리브레이션 동작을 수행하여 상기 제 2 캘리브레이션 신호(CAL2)를 생성할 수 있다. 상기 제 2 캘리브레이션 신호(CAL2)는 제 2 풀업 캘리브레이션 신호(PC2) 및 제 2 풀다운 캘리브레이션 신호(NC2)를 포함할 수 있다. 상기 제 n 캘리브레이션 신호 생성 회로(2n)는 상기 캘리브레이션 커맨드 신호(ZQCAL) 및 상기 기준 전압(VREF)에 기초하여 상기 제 n 기준 저항(RZQn)과 연결되어 캘리브레이션 동작을 수행할 수 있다. 상기 제 n 캘리브레이션 신호 생성 회로(2n)는 상기 캘리브레이션 동작을 수행하여 상기 제 n 캘리브레이션 신호(CALn)를 생성할 수 있다. 상기 제 n 캘리브레이션 신호(CALn)는 제 n 풀업 캘리브레이션 신호(PCn) 및 제 n 풀다운 캘리브레이션 신호(NCn)를 포함할 수 있다. 상기 제 1 내지 제 n 캘리브레이션 신호 생성 회로(21, 22, 2n)는 상기 캘리브레이션 커맨드 신호(ZQCAL)에 기초하여 동시에 및/또는 병렬적으로 캘리브레이션 동작을 수행하여 상기 제 1 내지 제 n 캘리브레이션 신호(CAL1, CAL2, CALn)를 생성할 수 있다. 일 실시 예에서, 상기 캘리브레이션 커맨드 신호(ZQCAL)는 상기 제 1 내지 제 n 캘리브레이션 신호 생성 회로(21, 22, 2n)로 순차적으로 제공될 수 있고, 상기 제 1 내지 제 n 캘리브레이션 신호 생성 회로(21, 22, 2n)의 캘리브레이션 동작은 순차적으로 수행될 수도 있다.
도 3은 본 발명의 실시예에 따른 캘리브레이션 신호 생성 회로(300)의 구성을 보여주는 도면이다. 상기 캘리브레이션 신호 생성 회로(300)는 도 2에 도시된 제 1 내지 제 n 캘리브레이션 신호 생성 회로(21, 22, 2n)로 각각 적용될 수 있다. 도 3을 참조하면, 상기 캘리브레이션 신호 생성 회로(300)는 기준 저항 레그(311), 제 1 비교기(312), 풀업 신호 생성기(313), 풀업 저항 레그(321), 풀다운 저항 레그(322), 제 2 비교기(323) 및 풀다운 신호 생성기(324)를 포함할 수 있다. 상기 기준 저항 레그(311)는 제 1 전원전압(VDD)이 공급되는 단자와 풀업 캘리브레이션 노드(ZQP)와 연결될 수 있다. 상기 기준 저항 레그(311)는 풀업 캘리브레이션 신호(PC)를 수신하고, 상기 풀업 캘리브레이션 신호(PC)에 기초하여 저항 값이 조절될 수 있다. 상기 기준 저항 레그(311)는 상기 풀업 캘리브레이션 노드(ZQP)를 통해 기준 저항(RZQ)과 연결될 수 있다. 상기 기준 저항(RZQ)은 상기 캘리브레이션 노드(ZQP)와 제 2 전원전압(VSS)이 공급되는 단자 사이에 연결될 수 있다. 상기 제 1 전원전압(VDD)은 공급 전원일 수 있고, 상기 제 2 전원전압(VSS)은 접지전압일 수 있다. 상기 기준 전압(VREF)은 상기 제 1 전원전압(VDD)과 상기 제 2 전원전압(VSS) 사이의 전압 레벨을 가질 수 있다. 예를 들어, 상기 기준 전압(VREF)은 상기 제 1 전원전압(VDD)과 상기 제 2 전원전압(VSS)의 중간 전압 레벨을 가질 수 있다. 상기 풀업 캘리브레이션 노드(ZQP)의 전압 레벨은 상기 기준 저항 레그(311)의 저항 값과 상기 기준 저항(RZQ)의 저항 값의 비율에 따라 결정될 수 있다.
상기 제 1 비교기(312)는 상기 풀업 캘리브레이션 노드(ZQP)와 연결되고, 상기 기준 전압(VREF)을 수신할 수 있다. 상기 제 1 비교기(312)는 상기 풀업 캘리브레이션 노드(ZQP)의 전압 레벨과 상기 기준 전압(VREF)을 비교할 수 있다. 상기 풀업 신호 생성기(313)는 상기 제 1 비교기(312)와 연결되어 상기 제 1 비교기(312)의 출력을 수신할 수 있다. 상기 풀업 신호 생성기(313)는 상기 제 1 비교기(312)의 출력에 기초하여 상기 풀업 캘리브레이션 신호(PC)의 값을 변화시킬 수 있다. 예를 들어, 상기 풀업 캘리브레이션 노드(ZQP)의 전압 레벨이 상기 기준 전압(VREF)보다 높을 때, 상기 풀업 신호 생성기(313)는 상기 풀업 캘리브레이션 신호(PC)의 값을 증가시켜 상기 기준 저항 레그(311)의 저항 값을 증가시킬 수 있다. 상기 풀업 캘리브레이션 노드(ZQP)의 전압 레벨이 상기 기준 전압(VREF)보다 낮을 때, 상기 풀업 신호 생성기(313)는 상기 풀업 캘리브레이션 신호(PC)의 값을 감소시켜 상기 기준 저항 레그(311)의 저항 값을 감소시킬 수 있다. 상기 풀업 신호 생성기(313)는 상기 기준 저항 레그(311)의 저항 값과 상기 기준 저항(RZQ))의 저항 값이 실질적으로 동일해지면 상기 풀업 캘리브레이션 신호(PC)의 값을 고정시킬 수 있다.
상기 풀업 저항 레그(321)는 상기 제 1 전원전압(VDD)이 공급되는 단자와 풀다운 캘리브레이션 노드(ZQN) 사이에 연결될 수 있다. 상기 풀업 저항 레그(321)는 상기 풀업 캘리브레이션 신호(PC)를 수신하고, 상기 풀업 캘리브레이션 신호(PC)에 기초하여 저항 값이 조절될 수 있다. 상기 풀업 저항 레그(321)는 상기 기준 저항 레그(311)와 실질적으로 동일하게 구성될 수 있다. 따라서, 상기 풀업 신호 생성기(313)에 의해 상기 풀업 캘리브레이션 신호(PC)의 값이 고정되면, 상기 풀업 저항 레그(321)는 상기 기준 저항(RZQ)과 동일한 저항 값을 가질 수 있다. 상기 풀다운 저항 레그(322)는 상기 풀다운 캘리브레이션 노드(ZQN)와 상기 제 2 전원전압(VSS)이 공급되는 단자 사이에 연결될 수 있다. 상기 풀다운 저항 레그(322)는 풀다운 캘리브레이션 신호(NC)를 수신하고, 상기 풀다운 캘리브레이션 신호(NC)에 기초하여 저항 값이 조절될 수 있다. 상기 풀다운 캘리브레이션 노드(ZQN)의 전압 레벨은 상기 풀업 저항 레그(321)의 저항 값과 상기 풀다운 저항 레그(322)의 저항 값의 비율에 따라 결정될 수 있다.
상기 제 2 비교기(323)는 상기 풀다운 캘리브레이션 노드(ZQN)와 연결되고, 상기 기준 전압(VREF)을 수신할 수 있다. 상기 제 2 비교기(323)는 상기 풀다운 캘리브레이션 노드(ZQN)의 전압 레벨과 상기 기준 전압(VREF)을 비교할 수 있다. 상기 풀다운 신호 생성기(324)는 상기 제 2 비교기(323)와 연결되어 상기 제 2 비교기(323)의 출력을 수신할 수 있다. 상기 풀다운 신호 생성기(324)는 상기 제 2 비교기(323)의 출력에 기초하여 상기 풀다운 캘리브레이션 신호(NC)의 값을 변화시킬 수 있다. 예를 들어, 상기 풀다운 캘리브레이션 노드(ZQN)의 전압 레벨이 상기 기준 전압(VREF)보다 높을 때, 상기 풀다운 신호 생성기(324)는 상기 풀다운 캘리브레이션 신호(NC)의 값을 증가시켜 상기 풀다운 저항 레그(322)의 저항 값을 감소시킬 수 있다. 상기 풀다운 캘리브레이션 노드(ZQN)의 전압 레벨이 상기 기준 전압(VREF)보다 낮을 때, 상기 풀다운 신호 생성기(324)는 상기 풀다운 캘리브레이션 신호(NC)의 값을 감소시켜 상기 풀다운 저항 레그(322)의 저항 값을 증가시킬 수 있다. 상기 풀다운 신호 생성기(324)는 상기 풀업 저항 레그(321)의 저항 값과 상기 풀다운 저항(322)의 저항 값이 실질적으로 동일해지면 상기 풀다운 캘리브레이션 신호(NC)의 값을 고정시킬 수 있다.
상기 캘리브레이션 동작이 수행되면, 상기 풀업 캘리브레이션 신호(PC)의 값이 먼저 설정될 수 있다. 상기 제 1 비교기(312) 및 상기 풀업 신호 생성기(313)는 상기 기준 저항 레그(311)의 저항 값이 상기 기준 저항(RZQ)의 저항 값과 실질적으로 동일해질 때까지 상기 풀업 캘리브레이션 신호(PC)의 값을 조절할 수 있다. 상기 풀업 캘리브레이션 신호(PC)의 설정이 완료되면 상기 풀다운 캘리브레이션 신호(NC)의 값이 설정될 수 있다. 상기 풀업 저항 레그(321)의 저항 값은 상기 풀업 캘리브레이션 신호(PC)에 따라 설정될 수 있다. 상기 제 2 비교기(323) 및 상기 풀다운 신호 생성기(324)는 상기 풀다운 저항 레그(322)의 저항 값이 상기 풀업 저항 레그(321)의 저항 값과 실질적으로 동일해질 때까지 상기 풀다운 캘리브레이션 신호(NC)의 값을 조절할 수 있다. 일 실시 예에서, 상기 캘리브레이션 신호 생성 회로(300)는 풀다운 저항 레그(322)와 실질적으로 동일한 구성을 갖는 기준 저항 레그를 구비할 수 있고, 상기 풀다운 캘리브레이션 신호(NC)를 먼저 설정한 후에 상기 풀업 캘리브레이션 신호(PC)를 설정하도록 수정될 수 있다.
도 4는 도 1에 도시된 데이터 회로(130)의 구성을 보여주는 도면이다. 도 4를 참조하면, 상기 데이터 회로(130)는 데이터 출력 회로(410) 및 데이터 수신 회로(420)를 포함할 수 있다. 상기 데이터 출력 회로(410) 및 상기 데이터 수신 회로(420)는 내부 데이터(DIN)가 전송되는 라인과 데이터 패드(101)에 공통 연결될 수 있다. 상기 데이터 출력 회로(410)는 상기 임피던스 제어 신호(ISP, ISN) 및 상기 내부 데이터(DIN)를 수신하고, 상기 임피던스 제어 신호(ISP, ISN) 및 상기 내부 데이터(DIN)에 기초하여 임피던스를 설정하고 상기 데이터 패드(101)를 구동할 수 있다. 상기 데이터 수신 회로(420)는 상기 데이터 패드(101)를 통해 수신된 데이터로부터 상기 내부 데이터(DIN)를 생성할 수 있다. 상기 데이터 수신 회로(420)는 데이터 기준 전압(VREFDQ)을 수신할 수 있다. 상기 데이터 수신 회로(420)는 상기 데이터 패드(101)를 통해 수신된 데이터를 상기 데이터 기준 전압(VREFDQ)과 비교하여 상기 내부 데이터(DIN)를 생성할 수 있다. 상기 데이터 기준 전압(VREFDQ)은 상기 데이터의 로직 레벨을 판별할 수 있는 전압 레벨을 가질 수 있다.
상기 데이터 출력 회로(410)는 풀업 프리드라이버(411), 풀업 드라이버(412), 풀다운 프리드라이버(413) 및 풀다운 드라이버(414)를 포함할 수 있다. 상기 풀업 프리드라이버(411)는 상기 풀업 임피던스 제어 신호(ISP) 및 상기 내부 데이터(DIN)를 수신할 수 있다. 상기 풀업 프리드라이버(411)는 상기 풀업 임피던스 제어 신호(ISP) 및 상기 내부 데이터(DIN)에 기초하여 풀업 구동 신호(DPC)를 생성할 수 있다. 상기 풀업 드라이버(412)는 상기 풀업 프리드라이버(411)와 연결되고, 상기 풀업 프리드라이버(411)로부터 상기 풀업 구동 신호(DPC)를 수신할 수 있다. 상기 풀업 드라이버(412)는 제 1 데이터 전원전압(VDDQ)이 공급되는 단자와 상기 데이터 패드(101) 사이에 연결될 수 있다. 상기 제 1 데이터 전원전압(VDDQ)은 도 3에 도시된 제 1 전원전압(VDD)과 실질적으로 동일한 전압 레벨을 가질 수 있다. 일 실시 예에서, 상기 제 1 데이터 전원전압(VDDQ)이 공급되는 단자와 상기 제 1 전원전압(VDD)이 공급되는 단자는 전기적으로 분리되어 있을 수 있다. 상기 풀업 드라이버(412)는 상기 풀업 구동 신호(DPC)에 기초하여 상기 데이터 출력 회로(410)의 풀업 임피던스를 설정하고 상기 데이터 패드(101)를 풀업 구동할 수 있다.
상기 풀다운 프리드라이버(413)는 상기 풀다운 임피던스 제어 신호(ISN) 및 상기 내부 데이터(DIN)를 수신할 수 있다. 상기 풀다운 프리드라이버(413)는 상기 풀다운 임피던스 제어 신호(ISN) 및 상기 내부 데이터(DIN)에 기초하여 풀다운 구동 신호(DNC)를 생성할 수 있다. 상기 풀다운 드라이버(414)는 상기 풀다운 프리드라이버(413)와 연결되고, 상기 풀다운 프리드라이버(413)로부터 상기 풀다운 구동 신호(DNC)를 수신할 수 있다. 상기 풀다운 드라이버(414)는 상기 데이터 패드(101)와 제 2 데이터 전원전압(VSSQ)이 공급되는 단자 사이에 연결될 수 있다. 상기 제 2 데이터 전원전압(VSSQ)은 도 3에 도시된 제 2 전원전압(VSS)과 실질적으로 동일한 전압 레벨을 가질 수 있다. 일 실시 예에서, 상기 제 2 데이터 전원전압(VSSQ)이 공급되는 단자와 상기 제 2 전원전압(VSS)이 공급되는 단자는 전기적으로 분리되어 있을 수 있다. 상기 풀다운 드라이버(414)는 상기 풀다운 구동 신호(DNC)에 기초하여 상기 데이터 출력 회로(410)의 풀다운 임피던스를 설정하고 상기 데이터 패드(101)를 풀다운 구동할 수 있다.
도시되지는 않았지만, 상기 풀업 드라이버(412)는 상기 제 1 데이터 전원전압(VDDQ)이 공급되는 단자와 상기 데이터 패드(101) 사이에 병렬로 연결되는 복수의 드라이버를 포함하고, 상기 풀다운 드라이버(414)는 상기 데이터 패드(101)와 상기 제 2 데이터 전원전압(VSSQ)이 공급되는 단자 사이에 병렬로 연결되는 복수의 드라이버를 포함할 수 있다. 종래에는 캘리브레이션 회로가 하나의 기준 저항과 연결되어 하나의 기준 저항에 기초하여 하나의 캘리브레이션 신호를 생성하고, 풀업 드라이버 및 풀다운 드라이버의 복수의 드라이버의 임피던스 값은 상기 하나의 캘리브레이션 신호에 기초하여 설정되었다. 종래의 데이터 회로는 상기 임피던스 설정 신호를 별도로 수신하고, 상기 임피던스 설정 신호에 따라 턴온되는 드라이버의 개수를 조절함으로써, 상기 데이터 회로의 임피던스를 설정할 수 있었다. 예를 들어, 타겟 임피던스 값이 48옴이라고 할 때, 상기 데이터 회로의 복수의 드라이버의 임피던스 값은 상기 하나의 캘리브레이션 신호에 기초하여 각각 240옴으로 설정되고, 상기 임피던스 설정 신호에 기초하여 턴온되는 드라이버의 개수를 조절함으로써 상기 데이터 회로의 임피던스를 48옴으로 설정했다. 즉, 상기 드라이버의 개수가 6개일 때, 상기 5개의 드라이버를 턴온시키고, 1개의 드라이버를 턴오프시켜 상기 풀업 드라이버 또는 상기 풀다운 드라이버가 48옴의 임피던스를 갖도록 설정하였다. 하지만, 캘리브레이션 신호의 값의 변화에 따라 상기 드라이버의 임피던스 값은 비선형적으로 변화되기 때문에, 종래의 방식으로 데이터 회로의 임피던스를 설정하는 경우, 데이터 회로의 임피던스는 타겟 임피던스와 차이가 날 수 있다. 데이터 회로의 임피던스와 타겟 임피던스 사이의 차이가 클수록 임피던스 매칭이 불완전해지므로, 데이터 패드를 통해 출력 및 수신되는 데이터의 유효 듀레이션 (valid duration) 및/또는 유효 윈도우 (valid window)이 감소될 수 있다. 본 발명의 실시 예에 따른 반도체 장치(100)는 타겟 임피던스에 대응하는 저항 값을 갖는 복수의 기준 저항(RZQ1, RZQ2, RZQn)으로부터 복수의 캘리브레이션 신호(CAL1, CAL2, CALn)를 생성하고, 임피던스 설정 신호(ZSS)에 따라 타겟 임피던스에 대응하는 캘리브레이션 신호를 선택하여 임피던스 제어 신호(IS)로 사용함으로써, 상기 데이터 회로(130)의 임피던스를 상기 타겟 임피던스와 가장 근접하게 설정할 수 있다. 따라서, 임피던스 매칭을 완전하게 하고 데이터의 유효 듀레이션을 확장시킬 수 있다. 아울러, 임피던스 설정 신호(ZSS)가 반영된 임피던스 제어 신호(IS)를 사용하여 임피던스를 설정할 수 있으므로, 프리드라이버(411, 413)의 회로 면적과 전력 소모를 감소시킬 수 있다.
도 5는 본 발명의 실시 예에 따른 반도체 장치(500)의 구성을 보여주는 도면이다. 도 5를 참조하면, 상기 반도체 장치(500)는 복수의 기준 저항(RZQ1, RZQ2, RZQn)을 포함하고, 상기 복수의 기준 저항(RZQ1, RZQ2, RZQn)과 연결되어 캘리브레이션 동작을 수행할 수 있다. 여기서, n은 3이상의 임의의 정수일 수 있다. 상기 복수의 기준 저항(RZQ1, RZQ2, RZQn)은 서로 다른 저항 값을 가질 수 있다. 예를 들어, 상기 복수의 기준 저항은 순차적으로 감소되는 저항 값을 가질 수 있다. 제 1 기준 저항(RZQ1)은 가장 큰 저항 값을 가질 수 있고, 제 2 기준 저항(RZQ2)은 상기 제 1 기준 저항(RZQ1)보다 작은 저항 값을 가질 수 있다. 제 n 기준 저항(RZQn)은 가장 작은 저항 값을 가질 수 있다. 상기 복수의 기준 저항(RZQ1, RZQ2, RZQn)은 상기 반도체 장치(500) 내부에 구비될 수 있다. 상기 반도체 장치(500)는 캘리브레이션 동작을 수행하여 복수의 캘리브레이션 신호(CAL1, CAL2, CALn)를 생성할 수 있다. 각각의 캘리브레이션 신호(CAL1, CAL2, CALn)는 풀업 캘리브레이션 신호 및 풀다운 캘리브레이션 신호를 포함할 수 있다. 상기 반도체 장치(500)는 임피던스 설정 신호(ZSS)에 기초하여 상기 복수의 캘리브레이션 신호(CAL1, CAL2, CALn) 중 적어도 하나를 선택하고, 선택된 캘리브레이션 신호를 임피던스 제어 신호(IS)로 사용할 수 있다. 상기 반도체 장치(500)는 상기 임피던스 제어 신호(IS)에 기초하여 복수의 엠파시스 신호를 생성할 수 있고, 복수의 엠파시스 제어 신호 중 적어도 하나를 엠파시스 제어 신호(EMP)로 생성하여 엠파시스 동작을 수행할 수 있다.
상기 반도체 장치(500)는 캘리브레이션 회로(510), 선택 회로(520), 엠파시스 제어 회로(550) 및 데이터 회로(530)를 포함할 수 있다. 상기 캘리브레이션 회로(510)는 상기 복수의 기준 저항(RZQ1, RZQ2, RZQn)과 연결되어 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(510)는 캘리브레이션 동작을 수행하여 복수의 캘리브레이션 신호(CAL1, CAL2, CALn)를 생성할 수 있다. 상기 캘리브레이션 회로(510)는 상기 제 1 기준 저항(RZQ1)과 연결되어 캘리브레이션 동작을 수행하여 제 1 캘리브레이션 신호(CAL1)를 생성할 수 있다. 상기 제 1 캘리브레이션 신호(CAL1)는 제 1 풀업 캘리브레이션 신호(PC1) 및 제 1 풀다운 캘리브레이션 신호(NC1)를 포함할 수 있다. 상기 캘리브레이션 회로(510)는 상기 제 2 기준 저항(RZQ2)과 연결되어 캘리브레이션 동작을 수행하여 제 2 캘리브레이션 신호(CAL2)를 생성할 수 있다. 상기 제 2 캘리브레이션 신호(CAL2)는 제 2 풀업 캘리브레이션 신호(PC2) 및 제 2 풀다운 캘리브레이션 신호(NC2)를 포함할 수 있다. 상기 캘리브레이션 회로(510)는 상기 제 n 기준 저항(RZQn)과 연결되어 캘리브레이션 동작을 수행하여 제 n 캘리브레이션 신호(CALn)를 생성할 수 있다. 상기 제 n 캘리브레이션 신호(CALn)는 제 n 풀업 캘리브레이션 신호(PCn) 및 제 n 풀다운 캘리브레이션 신호(NCn)를 포함할 수 있다. 상기 캘리브레이션 회로(510)는 복수의 캘리브레이션 동작을 병렬적으로 수행하여 상기 제 1 내지 제 n 캘리브레이션 신호(CAL1, CAL2, CALn)를 생성할 수 있다. 일 실시 예에서, 상기 캘리브레이션 회로(510)는 복수의 캘리브레이션 동작을 순차적으로 수행하여 상기 제 1 내지 제 n 캘리브레이션 신호(CAL1, CAL2, CALn)를 순차적으로 생성할 수도 있다.
상기 캘리브레이션 회로(510)는 캘리브레이션 커맨드 신호(ZQCAL) 및 기준 전압(VREF)을 수신할 수 있다. 상기 캘리브레이션 커맨드 신호(ZQCAL)는 상기 캘리브레이션 회로(510)가 상기 캘리브레이션 동작을 수행하도록 지시하는 신호일 수 있다. 상기 캘리브레이션 커맨드 신호(ZQCAL)는 상기 반도체 장치(500)와 통신하는 외부 장치로부터 제공된 커맨드 신호에 기초하여 생성될 수도 있고, 상기 반도체 장치(500)가 캘리브레이션 동작을 수행하기 위해 내부적으로 생성한 신호일 수도 있다. 상기 기준 전압(VREF)은 캘리브레이션 동작을 수행하기 위한 기준으로 사용될 수 있다.
상기 제 1 내지 제 n 풀업 캘리브레이션 신호(PC1, PC2, PCn)와 상기 제 1 내지 제 n 풀다운 캘리브레이션 신호(NC1, NC2, NCn)는 동일한 비트 수를 갖는 디지털 신호일 수 있다. 상기 제 1 내지 제 n 풀업 캘리브레이션 신호(PC1, PC2, PCn)는 상기 제 1 내지 제 n 기준 저항(RZQ1, RZQ2, RZQn)의 저항 값에 따라 서로 다른 로직 값을 가질 수 있다. 상기 제 1 내지 제 n 풀다운 캘리브레이션 신호(NC1, NC2, NCn)는 상기 제 1 내지 제 n 기준 저항(RZQ1, RZQ2, RZQn)의 저항 값에 따라 서로 다른 로직 값을 가질 수 있다. 일 실시 예에서, 상기 제 1 내지 제 n 풀업 캘리브레이션 신호(PC1, PC2, PCn)와 상기 제 1 내지 제 n 풀다운 캘리브레이션 신호(NC1, NC2, NCn)는 아날로그 전압 신호일 수 있다. 상기 제 1 내지 제 n 풀업 캘리브레이션 신호(PC1, PC2, PCn)는 상기 제 1 내지 제 n 기준 저항(RZQ1, RZQ2, RZQn)의 저항 값에 따라 서로 다른 전압 레벨을 가질 수 있다. 상기 제 1 내지 제 n 풀다운 캘리브레이션 신호(NC1, NC2, NCn)는 상기 제 1 내지 제 n 기준 저항(RZQ1, RZQ2, RZQn)의 저항 값에 따라 서로 다른 전압 레벨을 가질 수 있다.
상기 선택 회로(520)는 상기 캘리브레이션 회로(510)와 연결되고, 상기 캘리브레이션 회로(510)로부터 상기 복수의 캘리브레이션 신호(CAL1, CAL2, CALn)를 수신할 수 있다. 상기 선택 회로(520)는 임피던스 설정 신호(ZSS)를 수신할 수 있다. 상기 선택 회로(520)는 상기 임피던스 설정 신호(ZSS)에 기초하여 상기 복수의 캘리브레이션 신호(CAL1, CAL2, CALn) 중 적어도 하나를 선택하고, 선택된 캘리브레이션 신호를 상기 임피던스 제어 신호(IS)로 출력할 수 있다. 상기 선택 회로(520)는 상기 임피던스 설정 신호(IS)에 기초하여 제 1 내지 제 n 캘리브레이션 신호(CAL1, CAL2, CALn) 중 하나를 선택하여 상기 임피던스 제어 신호(IS)를 생성할 수 있다. 상기 임피던스 제어 신호(IS)는 풀업 임피던스 제어 신호(ISP) 및 풀다운 임피던스 제어 신호(ISn)를 포함할 수 있다. 상기 제 1 내지 제 n 풀업 캘리브레이션 신호(PC1, PC2, PCn) 중 선택된 풀업 캘리브레이션 신호는 상기 풀업 임피던스 제어 신호(ISP)로 제공될 수 있다. 상기 제 1 내지 제 n 풀다운 캘리브레이션 신호(NC1, NC2, NCn) 중 선택된 풀다운 캘리브레이션 신호는 상기 풀다운 임피던스 제어 신호(ISN)로 제공될 수 있다.
상기 엠파시스 제어 회로(550)는 상기 선택 회로(520)로부터 상기 임피던스 제어 신호(IS)를 수신할 수 있다. 상기 엠파시스 제어 회로(550)는 상기 임피던스 제어 신호(IS)에 기초하여 서로 다른 값을 갖는 복수의 엠파시스 신호를 생성할 수 있다. 상기 엠파시스 제어 회로(550)는 상기 복수의 엠파시스 신호 중 적어도 하나를 선택하고, 선택된 엠파시스 신호를 엠파시스 제어 신호(EMP)로 출력할 수 있다. 상기 엠파시스 제어 신호(EMP)는 풀업 엠파시스 제어 신호(EMPP) 및 풀다운 엠파시스 제어 신호(EMPN)를 포함할 수 있다. 상기 풀업 엠파시스 제어 신호(EMPP) 및 상기 풀다운 엠파시스 제어 신호(EMPN)는 동일한 비트 수를 갖는 디지털 신호일 수 있다. 일 실시 예에서, 상기 엠파시스 제어 신호(EMP)는 아날로그 전압 신호일 수 있다. 상기 엠파시스 제어 회로(550)는 서로 다른 값을 갖는 복수의 엠파시스 신호를 생성하고, 복수의 엠파시스 신호 중 하나를 사용함으로써 엠파시스 구동력 및/또는 강도를 다양하게 조절할 수 있다.
상기 데이터 회로(530)는 상기 선택 회로(520) 및 상기 엠파시스 제어 회로(550)와 연결되고, 상기 선택 회로(520)로부터 상기 임피던스 제어 신호(IS)를 수신하며, 상기 엠파시스 제어 회로(550)로부터 상기 엠파시스 제어 신호(EMP)를 수신할 수 있다. 상기 데이터 회로(550)는 상기 임피던스 제어 신호(IS) 및 상기 엠파시스 제어 신호(EMP)에 기초하여 상기 데이터 회로(530)의 임피던스를 설정할 수 있다. 상기 데이터 회로(550)는 상기 풀업 임피던스 제어 신호(ISP) 및 상기 풀업 엠파시스 제어 신호(EMPP)에 기초하여 상기 데이터 회로(530)의 풀업 임피던스 값을 설정하고 상기 풀다운 임피던스 제어 신호(ISN) 및 상기 풀다운 엠파시스 제어 신호(EMPN)에 기초하여 상기 데이터 회로의 풀다운 임피던스 값을 설정할 수 있다. 상기 데이터 회로(530)는 데이터 패드(501)와 연결되고, 내부 데이터(DIN)를 수신하거나 상기 내부 데이터(DIN)를 출력할 수 있다. 상기 데이터 회로(530)는 상기 내부 데이터(DIN)에 기초하여 상기 데이터 패드(501)를 구동하여 상기 내부 데이터(DIN)에 대응하는 데이터를 상기 데이터 패드(501)를 통해 출력할 수 있다. 상기 데이터 회로(530)는 상기 데이터 패드(501)를 통해 수신된 데이터를 상기 내부 데이터(DIN)로서 출력할 수 있다. 상기 데이터 회로(530)는 리드 동작 중에, 상기 임피던스 제어 신호(IS) 및 상기 엠파시스 제어 신호(EMP)에 기초하여 상기 데이터 회로(530)의 임피던스를 설정함으로써, 상기 데이터 패드(501)를 구동하기 위한 구동력 및/또는 강도를 조절할 수 있다. 상기 데이터 회로(530)는 상기 라이트 동작 중에, 상기 임피던스 제어 신호(IS)에 기초하여 상기 데이터 회로(530)의 임피던스를 설정함으로써, 상기 데이터 패드(501)를 통해 데이터를 수신하기 위한 터미네이션 저항을 설정할 수 있다. 일 실시 예에서, 상기 데이터 회로(530)는 상기 리드 및 라이트 동작이 아닐 때라도, 상기 임피던스 제어 신호(IS)에 기초하여 상기 데이터 회로(530)의 임피던스를 설정할 수 있다. 예를 들어, 상기 반도체 장치(500)와 함께 상기 외부 장치와 연결되는 다른 반도체 장치가 구비되는 경우, 상기 데이터 회로(530)는 상기 다른 반도체 장치의 라이트 및 리드 동작을 위한 터미네이션 저항을 제공할 수 있다.
상기 반도체 장치(500)는 설정 제어 회로(540)를 더 포함할 수 있다. 상기 설정 제어 회로(540)는 복수의 내부 커맨드 신호를 수신하고, 상기 복수의 내부 커맨드 신호에 기초하여 상기 임피던스 설정 신호(ZSS)를 생성할 수 있다. 상기 복수의 내부 커맨드 신호는 상기 반도체 장치(500)와 연결되는 외부 장치로부터 제공된 커맨드 신호에 기초하여 생성될 수 있다. 예를 들어, 상기 내부 커맨드 신호는 상기 반도체 장치(500)의 리드 동작을 위한 리드 신호(RD), 상기 반도체 장치(100)의 라이트 동작을 위한 라이트 신호(WT), 상기 반도체 장치(500)의 논타겟 (non-target) 리드 및 논타겟 라이트 동작을 위한 내부 터미네이션 신호(IODT)를 포함할 수 있다. 상기 설정 제어 회로(540)는 복수의 임피던스 설정 정보를 저장할 수 있다. 상기 설정 제어 회로(540)는 모드 레지스터 (mode register) 회로일 수 있다. 상기 설정 제어 회로(540)는 상기 리드 신호(RD), 상기 라이트 신호(WT) 및 상기 내부 터미네이션 신호(IODT)에 기초하여 상기 복수의 임피던스 설정 정보 중 적어도 하나를 선택하고, 선택된 임피던스 설정 정보를 상기 임피던스 설정 신호(ZSS)로 출력할 수 있다. 상기 설정 제어 회로(540)에 저장되는 복수의 임피던스 설정 정보와 상기 임피던스 설정 신호(ZSS)는 복수의 비트를 포함하는 디지털 신호일 수 있다.
도 6은 도 5에 도시된 엠파시스 제어 회로(550)의 구성을 보여주는 도면이다. 도 6을 참조하면, 상기 엠파시스 제어 회로(550)는 엠파시스 신호 생성 회로(610) 및 엠파시스 신호 선택 회로(620)를 포함할 수 있다. 상기 엠파시스 신호 생성 회로(610)는 상기 임피던스 제어 신호(ISP<1:5>, ISN<1:5>)를 수신하고, 상기 임피던스 제어 신호(ISP<1:n>, ISN<1:n>)에 기초하여 복수의 엠파시스 신호(ES1, ES2, ES3, ES4)를 생성할 수 있다. 상기 임피던스 제어 신호(ISP<1:5>, ISN<1:5>) 및 상기 복수의 엠파시스 신호(ES1, ES2, ES3, ES4)는 5개의 비트를 갖는 것으로 예시하였지만, 특별히 비트의 개수를 한정하는 것은 아니다. 상기 엠파시스 신호는 4개인 것을 예시하였지만, 엠파시스 신호의 개수는 4개보다 적을 수도 있고 많을 수도 있다. 상기 엠파시스 신호 생성 회로(610)는 상기 임피던스 제어 신호(ISP<1:5>, ISN<1:5>)로부터 제 1 내지 제 4 엠파시스 신호(ES1, ES2, ES3, ES4)를 생성할 수 있다. 상기 제 1 내지 제 4 엠파시스 신호(ES1, ES2, ES3, ES4)는 각각 풀업 엠파시스 신호 및 풀다운 엠파시스 신호를 포함할 수 있다. 상기 엠파시스 신호 생성 회로(610)는 상기 풀업 임피던스 제어 신호(ISP<1:5>)로부터 제 1 풀업 엠파시스 신호(PE1<1:5>), 제 2 풀업 엠파시스 신호(PE2<1:5>), 제 3 풀업 엠파시스 신호(PE3<1:5>) 및 제 4 풀업 엠파시스 신호(PE4<1:5>)를 생성할 수 있다. 상기 엠파시스 신호 생성 회로(610)는 상기 풀다운 임피던스 제어 신호(ISN<1:5>)로부터 제 1 풀다운 엠파시스 신호(NE1<1:5>), 제 2 풀다운 엠파시스 신호(NE2<1:5>), 제 3 풀다운 엠파시스 신호(NE3<1:5>) 및 제 4 풀다운 엠파시스 신호(NE4<1:5>)를 생성할 수 있다.
상기 제 1 내지 제 4 풀업 엠파시스 신호(PE1<1:5>, PE2<1:5>, PE3<1:5>, PE4<1:5>)는 서로 다른 값을 가질 수 있고, 상기 제 1 내지 제 4 풀다운 엠파시스 신호(NE1<1:5>, NE2<1:5>, NE3<1:5>, NE4<1:5>)는 서로 다른 값을 가질 수 있다. 예를 들어, 상기 엠파시스 신호 생성 회로(610)는 상기 풀업 임피던스 제어 신호(ISP<1:5>) 및 상기 풀다운 임피던스 제어 신호(ISN<1:5>)를 순차적으로 쉬프팅시켜 상기 제 1 내지 제 4 풀업 엠파시스 제어 신호(PE1<1:5>, PE2<1:5>, PE3<1:5>, PE4<1:5>) 및 상기 제 1 내지 제 4 풀다운 엠파시스 제어 신호(NE1<1:5>, NE2<1:5>, NE3<1:5>, NE4<1:5>)를 생성할 수 있다. 상기 제 1 풀업 엠파시스 신호 및 상기 제 1 풀다운 엠파시스 신호의 제 3 내지 제 5 비트(PE1<3:5>, NE1<3:5>)는 로우 로직 레벨일 수 있다. 상기 제 1 풀업 엠파시스 신호의 제 1 및 제 2 비트(PE1<1:2>)는 상기 풀업 임피던스 제어 신호의 제 4 및 제 5 비트(ISP<4:5>)에 대응하는 로직 레벨을 가질 수 있고, 상기 제 1 풀다운 엠파시스 신호의 제 1 및 제 2 비트(NE1<1:2>)는 상기 풀다운 임피던스 제어 신호의 제 4 및 제 5 비트(ISN<4:5>)에 대응하는 로직 레벨을 가질 수 있다. 상기 제 2 풀업 엠파시스 신호 및 상기 제 2 풀다운 엠파시스 신호의 제 4 내지 제 5 비트(PE2<4:5>, NE2<4:5>)는 로우 로직 레벨일 수 있다. 상기 제 2 풀업 엠파시스 신호의 제 1 내지 제 3 비트(PE2<3:5>)는 상기 풀업 임피던스 제어 신호의 제 3 내지 제 5 비트(ISP<3:5>)에 대응하는 로직 레벨을 가질 수 있고, 상기 제 2 풀다운 엠파시스 신호의 제 1 내지 제 3 비트(NE2<1:3>)는 상기 풀다운 임피던스 제어 신호의 제 3 내지 제 5 비트(ISN<3:5>)에 대응하는 로직 레벨을 가질 수 있다. 상기 제 3 풀업 엠파시스 신호 및 상기 제 3 풀다운 엠파시스 신호의 제 5 비트(PE3<5>, NE3<5>)는 로우 로직 레벨일 수 있다. 상기 제 3 풀업 엠파시스 신호의 제 1 내지 제 4 비트(PE3<1:4>)는 상기 풀업 임피던스 제어 신호의 제 2 내지 제 5 비트(ISP<2:5>)에 대응하는 로직 레벨을 가질 수 있고, 상기 제 3 풀다운 엠파시스 신호의 제 1 내지 제 4 비트(NE3<1:4>)는 상기 풀다운 임피던스 제어 신호의 제 2 내지 제 5 비트(ISN<2:5>)에 대응하는 로직 레벨을 가질 수 있다. 상기 제 4 풀업 엠파시스 신호의 제 1 내지 제 5 비트(PE4<1:5>)는 상기 풀업 임피던스 제어 신호의 제 1 내지 제 5 비트(ISP<1:5>)에 대응하는 로직 레벨을 가질 수 있고, 상기 제 4 풀다운 엠파시스 신호의 제 1 내지 제 5 비트(NE4<1:5>)는 상기 풀다운 임피던스 제어 신호의 제 1 내지 제 5 비트(ISN<1:5>)에 대응하는 로직 레벨을 가질 수 있다.
상기 엠파시스 신호 선택 회로(620)는 상기 복수의 엠파시스 신호(ES1, ES2, ES3, ES4)와 엠파시스 선택 신호(EMPSEL<1:2>)를 수신할 수 있다. 상기 엠파시스 신호 선택 회로(520)는 상기 엠파시스 선택 신호(EMPSEL<1:2>)에 기초하여 상기 복수의 엠파시스 신호(ES1, ES2, ES3, ES4) 중 하나를 선택하며, 선택된 엠파시스 신호를 상기 엠파시스 제어 신호(EMPP<1:5>, EMPN<1:5>)로 출력할 수 있다. 상기 엠파시스 선택 신호(EMPSEL<1:2>)는 4개의 엠파시스 신호 중 하나를 선택하기 위해 2비트를 갖는 디지털 신호일 수 있다. 상기 엠파시스 선택 신호(EMPSEL<1:2>)는 외부 장치로부터 제공된 커맨드 신호에 기초하여 생성될 수 있고, 도 5에 도시된 설정 제어 회로(540)로부터 제공될 수도 있다. 상기 엠파시스 신호 선택 회로(620)는 상기 엠파시스 선택 신호(EMPSEL<1:2>)에 기초하여 제 1 내지 제 4 엠파시스 신호(ES1, ES2, ES3, ES4) 중 하나를 상기 엠파시스 제어 신호(EMPP<1:5>, EMPN<1:5>)로 출력할 수 있다. 예를 들어, 상기 엠파시스 선택 신호의 제 1 및 제 2 비트(EMPSEL<1:2>)가 모두 로우 로직 레벨일 때, 상기 엠파시스 신호 선택 회로(620)는 상기 제 1 풀업 엠파시스 신호(PE1<1:5>)를 상기 풀업 엠파시스 제어 신호(EMPP<1:5>)로 제공하고 상기 제 1 풀다운 엠파시스 신호(NE1<1:5>)를 상기 풀다운 엠파시스 제어 신호(EMPN<1:5>)로 제공할 수 있다. 상기 엠파시스 선택 신호의 제 1 비트(EMPSEL<1>)가 하이 로직 레벨이고 제 2 비트(EMPSEL<2>)가 로우 로직 레벨일 때, 상기 엠파시스 신호 선택 회로(620)는 상기 제 2 풀업 엠파시스 신호(PE2<1:5>)를 상기 풀업 엠파시스 제어 신호(EMPP<1:5>)로 제공하고 상기 제 2 풀다운 엠파시스 신호(NE2<1:5>)를 상기 풀다운 엠파시스 제어 신호(EMPN<1:5>)로 제공할 수 있다. 상기 엠파시스 선택 신호의 제 1 비트(EMPSEL<1>)가 로우 로직 레벨이고 제 2 비트(EMPSEL<2>)가 하이 로직 레벨일 때, 상기 엠파시스 신호 선택 회로(620)는 상기 제 3 풀업 엠파시스 신호(PE3<1:5>)를 상기 풀업 엠파시스 제어 신호(EMPP<1:5>)로 제공하고 상기 제 3 풀다운 엠파시스 신호(NE3<1:5>)를 상기 풀다운 엠파시스 제어 신호(EMPN<1:5>)로 제공할 수 있다. 상기 엠파시스 선택 신호의 제 1 및 제 2 비트(EMPSEL<1:2>)가 모두 하이 로직 레벨일 때, 상기 엠파시스 신호 선택 회로(620)는 상기 제 4 풀업 엠파시스 신호(PE4<1:5>)를 상기 풀업 엠파시스 제어 신호(EMPP<1:5>)로 제공하고 상기 제 4 풀다운 엠파시스 신호(NE<>1:5>)를 상기 풀다운 엠파시스 제어 신호(EMPN<1:5>)로 제공할 수 있다.
도 7은 도 5에 도시된 데이터 회로(530)의 구성을 보여주는 도면이다. 도 7을 참조하면, 상기 데이터 회로(530)는 데이터 출력 회로(710) 및 데이터 수신 회로(720)를 포함할 수 있다. 상기 데이터 출력 회로(710) 및 상기 데이터 수신 회로(720)는 내부 데이터(DIN)가 전송되는 라인과 데이터 패드(501) 사이에 공통 연결될 수 있다. 상기 데이터 출력 회로(710)는 상기 임피던스 제어 신호(ISP, ISN) 및 상기 내부 데이터(DIN)를 수신하고, 상기 임피던스 제어 신호(ISP, ISN), 상기 엠파시스 제어 신호(EMPP, EMPN) 및 상기 내부 데이터(DIN)에 기초하여 데이터 패드(501)를 구동할 수 있다. 상기 데이터 수신 회로(720)는 상기 데이터 패드(501)를 통해 수신된 데이터로부터 상기 내부 데이터(DIN)를 생성할 수 있다. 상기 데이터 수신 회로(720)는 데이터 기준 전압(VREFDQ)을 수신할 수 있다. 상기 데이터 수신 회로(720)는 상기 데이터 패드(501)를 통해 수신된 데이터를 상기 데이터 기준 전압(VREFDQ)과 비교하여 상기 내부 데이터(DIN)를 생성할 수 있다.
상기 데이터 출력 회로(710)는 풀업 프리드라이버(711), 풀업 메인 드라이버(712), 풀업 엠파시스 프리드라이버(713), 풀업 엠파시스 드라이버(714), 풀다운 프리드라이버(715), 풀다운 메인 드라이버(716), 풀다운 엠파시스 프리드라이버(717) 및 풀다운 엠파시스 드라이버(718)를 포함할 수 있다. 상기 풀업 프리드라이버(711)는 상기 풀업 임피던스 제어 신호(ISP) 및 상기 내부 데이터(DIN)를 수신할 수 있다. 상기 풀업 프리드라이버(711)는 상기 풀업 임피던스 제어 신호(ISP) 및 상기 내부 데이터(DIN)에 기초하여 풀업 메인 구동 신호(DPC_M)를 생성할 수 있다. 상기 풀업 메인 드라이버(712)는 상기 풀업 프리드라이버(711)와 연결되고, 상기 풀업 프리드라이버(711)로부터 상기 풀업 메인 구동 신호(DPC_M)를 수신할 수 있다. 상기 풀업 메인 드라이버(712)는 제 1 데이터 전원전압(VDDQ)이 공급되는 단자와 상기 데이터 패드(501) 사이에 연결될 수 있다. 상기 풀업 메인 드라이버(712)는 상기 풀업 메인 구동 신호(DPC_M)에 기초하여 상기 데이터 패드(501)를 풀업 구동할 수 있다.
상기 풀업 엠파시스 프리드라이버(713)는 상기 풀업 엠파시스 제어 신호(EMPP) 및 상기 내부 데이터(DIN)를 수신할 수 있다. 상기 풀업 엠파시스 프리드라이버(713)는 상기 풀업 임피던스 제어 신호(EMPP) 및 상기 내부 데이터(DIN)에 기초하여 풀업 엠파시스 구동 신호(DPC_EMP)를 생성할 수 있다. 상기 풀업 엠파시스 드라이버(714)는 상기 풀업 엠파시스 프리드라이버(713)와 연결되고, 상기 풀업 엠파시스 프리드라이버(713)로부터 상기 풀업 엠파시스 구동 신호(DPC_EMP)를 수신할 수 있다. 상기 풀업 엠파시스 드라이버(714)는 상기 제 1 데이터 전원전압(VDDQ)이 공급되는 단자와 상기 데이터 패드(501) 사이에서 상기 풀업 메인 드라이버(712)와 병렬로 연결될 수 있다. 상기 풀업 엠파시스 드라이버(714)는 상기 풀업 엠파시스 구동 신호(DPC_EMP)에 기초하여 상기 데이터 패드(501)를 풀업 구동할 수 있다. 상기 풀업 엠파시스 드라이버(714)는 상기 풀업 메인 드라이버(712)를 보조하여 상기 데이터 패드(501)를 추가적으로 풀업 구동할 수 있다.
상기 풀다운 프리드라이버(715)는 상기 풀다운 임피던스 제어 신호(ISN) 및 상기 내부 데이터(DIN)를 수신할 수 있다. 상기 풀다운 프리드라이버(715)는 상기 풀다운 임피던스 제어 신호(ISN) 및 상기 내부 데이터(DIN)에 기초하여 풀다운 메인 구동 신호(DNC_M)를 생성할 수 있다. 상기 풀다운 메인 드라이버(716)는 상기 풀다운 프리드라이버(715)와 연결되고, 상기 풀다운 프리드라이버(715)로부터 상기 풀다운 메인 구동 신호(DNC_M)를 수신할 수 있다. 상기 풀다운 메인 드라이버(716)는 상기 데이터 패드(501)와 제 2 데이터 전원전압(VSSQ)이 공급되는 단자 사이에 연결될 수 있다. 상기 풀다운 메인 드라이버(716)는 상기 풀다운 메인 구동 신호(DNC_M)에 기초하여 상기 데이터 패드(501)를 풀다운 구동할 수 있다.
상기 풀다운 엠파시스 프리드라이버(717)는 상기 풀다운 엠파시스 제어 신호(EMPN) 및 상기 내부 데이터(DIN)를 수신할 수 있다. 상기 풀다운 엠파시스 프리드라이버(717)는 상기 풀다운 임피던스 제어 신호(EMPN) 및 상기 내부 데이터(DIN)에 기초하여 풀다운 엠파시스 구동 신호(DNC_EMP)를 생성할 수 있다. 상기 풀다운 엠파시스 드라이버(718)는 상기 풀다운 엠파시스 프리드라이버(717)와 연결되고, 상기 풀다운 엠파시스 프리드라이버(717)로부터 상기 풀다운 엠파시스 구동 신호(DNC_EMP)를 수신할 수 있다. 상기 풀다운 엠파시스 드라이버(718)는 상기 데이터 패드(501)와 상기 제 2 데이터 전원전압(VSSQ)이 공급되는 단자 사이에서 상기 풀다운 메인 드라이버(716)와 병렬로 연결될 수 있다. 상기 풀다운 엠파시스 드라이버(718)는 상기 풀다운 엠파시스 구동 신호(DNC_EMP)에 기초하여 상기 데이터 패드(501)를 풀다운 구동할 수 있다. 상기 풀다운 엠파시스 드라이버(718)는 상기 풀다운 메인 드라이버(716)를 보조하여 상기 데이터 패드(501)를 추가적으로 풀다운 구동할 수 있다.
도 8은 본 발명의 실시예에 따른 반도체 시스템(800)의 구성을 보여주는 도면이다. 도 8에서, 상기 반도체 시스템(800)은 외부 장치(810) 및 반도체 장치(820)를 포함할 수 있다. 상기 외부 장치(810)는 상기 반도체 장치(820)가 동작하는데 필요한 다양한 제어신호를 제공할 수 있다. 상기 외부 장치(810)는 다양한 종류의 장치를 포함할 수 있다. 예를 들어, 상기 외부 장치(810)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러와 같은 호스트 장치일 수 있다. 상기 반도체 장치(820)는 예를 들어, 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 반도체 장치(820)는 복수의 버스를 통해 상기 외부 장치(810)와 연결될 수 있다. 상기 복수의 버스는 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 복수의 버스는 커맨드 버스(801) 및 데이터 버스(802)를 포함할 수 있다. 상기 커맨드 버스(801)는 단방향 버스일 수 있고, 상기 데이터 버스(802)는 양방향 버스일 수 있다. 상기 반도체 장치(820)는 상기 커맨드 버스(801)를 통해 상기 외부 장치(810)로부터 커맨드 신호(CMD)를 수신할 수 있다. 상기 커맨드 신호(CMD)는 상기 반도체 장치(820)가 수행하는 다양한 동작에 관한 정보를 포함할 수 있도록 복수의 비트를 포함할 수 있다. 상기 반도체 장치(820)는 데이터 버스(802)를 통해 상기 외부 장치(810)와 연결되고, 상기 데이터 버스(802)를 통해 상기 외부 장치(810)로부터 데이터(DQ)를 수신하거나 상기 외부 장치(810)로 데이터(DQ)를 전송할 수 있다. 도시되지는 않았지만, 상기 복수의 버스는 클럭 버스, 어드레스 버스, 스트로브 버스 등을 더 포함할 수 있다. 상기 클럭 버스 및 상기 어드레스 버스는 단방향 버스일 수 있고, 상기 스트로브 버스는 양방향 버스일 수 있다. 상기 반도체 장치(820)는 상기 클럭 버스를 통해 상기 외부 장치(810)로부터 클럭 신호를 수신할 수 있다. 상기 반도체 장치(820)는 상기 클럭 신호에 동기하여 상기 커맨드 신호(CMD)를 수신할 수 있다. 상기 반도체 장치(820)는 상기 어드레스 버스를 통해 상기 외부 장치(810)로부터 어드레스 신호를 수신할 수 있다. 상기 반도체 장치(820)는 상기 데이터 버스(802)를 통해 상기 데이터(DQ)를 상기 외부 장치(810)로 출력할 때 상기 데이터(DQ)의 타이밍에 동기되는 스트로브 신호를 상기 스트로브 버스를 통해 상기 외부 장치(810)로 출력할 수 있다. 상기 반도체 장치(820)는 상기 데이터 버스(802)를 통해 상기 데이터(DQ)를 상기 외부 장치(810)로부터 수신할 때 상기 데이터(DQ)의 타이밍에 동기되는 상기 스트로브 신호를 상기 외부 장치(810)로부터 수신할 수 있다.
상기 외부 장치(810)는 커맨드 제어 회로(811) 및 데이터 회로(812)를 포함할 수 있다. 상기 커맨드 제어 회로(811)는 커맨드 패드(813)를 통해 상기 커맨드 버스(801)와 연결될 수 있다. 상기 커맨드 제어 회로(811)는 상기 커맨드 신호(CMD)를 생성하고, 상기 커맨드 신호(CMD)를 상기 커맨드 버스(801)를 통해 상기 반도체 장치(820)로 전송할 수 있다. 상기 커맨드 제어 회로(811)는 유저 (user)의 리퀘스트 (request) 및 상기 반도체 장치(820)의 피드백에 기초하여 다양한 정보를 포함할 수 있는 커맨드 신호(CMD)를 생성할 수 있다. 상기 커맨드 제어 회로(811)는 상기 반도체 장치(820)가 수행해야 하는 동작에 따라 서로 다른 로직 값을 갖는 커맨드 신호(CMD)를 생성할 수 있다.
상기 데이터 회로(812)는 데이터 패드(814)를 통해 상기 데이터 버스(802)와 연결될 수 있다. 상기 데이터 회로(812)는 상기 외부 장치(810)의 내부 데이터(DIN1)에 기초하여 상기 데이터 패드(814) 및 상기 데이터 버스(802)를 구동하고, 상기 내부 데이터(DIN1)에 대응하는 데이터(DQ)를 상기 반도체 장치(820)로 전송할 수 있다. 상기 데이터 회로(812)는 상기 데이터 버스(802)를 통해 상기 반도체 장치(820)로부터 전송된 데이터(DQ)를 수신하여 상기 내부 데이터(DIN1)를 생성할 수 있다. 상기 데이터 회로(812)는 데이터 출력 회로(812-1) 및 데이터 수신 회로(812-2)를 포함할 수 있다. 상기 데이터 출력 회로(812-1)는 상기 내부 데이터(DIN1)에 기초하여 상기 데이터 패드(814) 및 상기 데이터 버스(802)를 구동하여 상기 데이터(DQ)를 출력할 수 있다. 상기 데이터 수신 회로(812-2)는 상기 데이터 버스(802) 및 상기 데이터 패드(814)를 통해 전송된 데이터(DQ)로부터 상기 내부 데이터(DIN1)를 생성할 수 있다.
상기 반도체 장치(820)는 커맨드 디코딩 회로(821), 임피던스 제어 회로(822) 및 데이터 회로(823)를 포함할 수 있다. 상기 커맨드 디코딩 회로(821)는 커맨드 패드(824)를 통해 상기 커맨드 버스(801)와 연결되고, 상기 커맨드 버스(801)를 통해 전송된 상기 커맨드 신호(CMD)를 수신할 수 있다. 상기 커맨드 디코딩 회로(821)는 상기 커맨드 신호(CMD)를 래치하고, 상기 커맨드 신호(CMD)를 디코딩하여 복수의 내부 커맨드 신호를 생성할 수 있다. 상기 복수의 내부 커맨드 신호는 캘리브레이션 커맨드 신호(ZQCAL), 리드 신호(RD), 라이트 신호(WT), 내부 터미네이션 신호(IODT)를 포함할 수 있다. 상기 커맨드 디코딩 회로(821)는 상기 커맨드 신호(CMD)가 상기 반도체 장치(820)의 캘리브레이션 동작을 지시하는 정보를 포함할 때, 상기 커맨드 신호(CMD)를 디코딩하여 상기 캘리브레이션 커맨드 신호(ZQCAL)를 생성할 수 있다. 상기 커맨드 디코딩 회로(821)는 상기 커맨드 신호(CMD)가 상기 반도체 장치(820)의 리드 동작을 지시하는 정보를 포함할 때, 상기 커맨드 신호(CMD)를 디코딩하여 상기 리드 신호(RD)를 생성할 수 있다. 상기 커맨드 디코딩 회로(821)는 상기 커맨드 신호(CMD)가 상기 반도체 장치(820)의 라이트 동작을 지시하는 정보를 포함할 때, 상기 커맨드 신호(CMD)를 디코딩하여 상기 라이트 신호(WT)를 생성할 수 있다. 상기 커맨드 디코딩 회로(821)는 상기 커맨드 신호(CMD)가 상기 반도체 장치(820)의 논타겟 리드 동작 및 논타겟 라이트 동작을 지시하는 정보를 포함할 때, 상기 커맨드 신호(CMD)를 디코딩하여 상기 내부 터미네이션 신호(IODT)를 생성할 수 있다. 도시되지는 않았지만. 상기 커맨드 디코딩 회로(821)는 상기 커맨드 신호(CMD)에 기초하여 액티브 신호, 리프레쉬 신호 등의 내부 커맨드 신호를 더 생성할 수 있다.
상기 임피던스 제어 회로(822)는 상기 반도체 장치(820) 내부에 구비되는 복수의 기준 저항(RZQ1, RZQ2, RZQn)과 연결되고, 상기 캘리브레이션 커맨드 신호(ZQCAL) 및 상기 내부 커맨드 신호(RD, WT, IODT)를 수신하여 임피던스 제어 신호(IS)를 제공할 수 있다. 여기서, n은 3 이상의 임의의 정수일 수 있다. 상기 임피던스 제어 회로(822)는 상기 임피던스 제어 신호(IS)와 함께 엠파시스 제어 신호(EMP)를 제공할 수 있다. 상기 임피던스 제어 회로(822)는 도 1에 도시된 캘리브레이션 회로(110), 선택 회로(120) 및 설정 제어 회로(140)를 포함할 수 있고, 도 5에 도시된 캘리브레이션 회로(510), 선택 회로(520), 엠파시스 제어 회로(550) 및 설정 제어 회로(540)를 포함할 수 있다. 상기 임피던스 제어 회로(822)는 상기 캘리브레이션 커맨드 신호(ZQCAL)에 기초하여 상기 복수의 기준 저항(RZQ1, RZQ2, RZQn)과 연결되어 캘리브레이션 동작을 수행하여 복수의 캘리브레이션 신호를 생성할 수 있다. 상기 임피던스 제어 회로(822)는 상기 내부 커맨드 신호(RD, WT, IODT)에 기초하여 상기 복수의 캘리브레이션 신호 중 적어도 하나를 선택하고, 선택된 캘리브레이션 신호를 상기 임피던스 제어 신호(IS)로 출력할 수 있다. 상기 임피던스 제어 회로(822)는 상기 임피던스 제어 신호(IS)에 기초하여 복수의 엠파시스 신호를 생성할 수 있다. 상기 임피던스 제어 회로(822)는 상기 복수의 엠파시스 신호 중 적어도 하나를 선택하고, 선택된 엠파시스 신호를 상기 엠파시스 제어 신호(EMP)로 출력할 수 있다.
상기 데이터 회로(823)는 데이터 패드(825)를 통해 상기 데이터 버스(802)와 연결될 수 있다. 상기 데이터 회로(823)는 상기 반도체 장치(820)의 내부 데이터(DIN2)에 기초하여 상기 데이터 패드(825) 및 상기 데이터 버스(802)를 구동하고, 상기 내부 데이터(DIN2)에 대응하는 데이터(DQ)를 상기 외부 장치(810)로 출력할 수 있다. 상기 데이터 회로(825)는 상기 데이터 버스(802)를 통해 상기 외부 장치(810)로부터 전송된 데이터(DQ)를 수신하여 상기 내부 데이터(DIN2)를 생성할 수 있다. 상기 데이터 회로(823)는 데이터 출력 회로(823-1) 및 데이터 수신 회로(823-2)를 포함할 수 있다. 상기 데이터 출력 회로(823-1)는 상기 내부 데이터(DIN2)에 기초하여 상기 데이터 패드(825) 및 상기 데이터 버스(802)를 구동하여 상기 데이터(DQ)를 출력할 수 있다. 상기 데이터 출력 회로(823-1)는 상기 임피던스 제어 회로(822)로부터 상기 임피던스 제어 신호(IS) 및 상기 엠파시스 제어 신호(EMP)를 수신할 수 있다. 상기 데이터 출력 회로(823-1)는 상기 임피던스 제어 신호(IS)에 기초하여 임피던스 값이 설정되고, 상기 임피던스 제어 신호(IS) 및 상기 엠파시스 제어 신호(EMP) 및 상기 내부 데이터(DIN2)에 기초하여 상기 데이터 패드(825) 및 상기 데이터 버스(802)를 구동하는 상기 데이터 출력 회로(823-1)의 구동력 및 강도가 결정될 수 있다. 상기 데이터 수신 회로(823-2)는 상기 데이터 버스(802) 및 데이터 패드(825)를 통해 수신된 데이터(DQ)를 데이터 기준 전압과 비교하여 상기 내부 데이터(DIN2)를 생성할 수 있다.
도 9는 본 발명의 실시예에 따른 반도체 장치(900)의 구성을 보여주는 도면이다. 도 9에 도시된 반도체 장치(900)의 구성은 도 8에 도시된 반도체 장치(820)의 임피던스 제어 회로(822) 및 상기 데이터 회로(823)로 적용될 수 있다. 도 9를 참조하면 상기 반도체 장치(900)는 캘리브레이션 회로(910), 제 1 채널 제어 회로(931) 및 제 1 채널 데이터 회로(941)를 포함할 수 있다. 상기 캘리브레이션 회로(910)는 복수의 캘리브레이션 신호 생성 회로(911, 912, 91n)를 포함할 수 있다. 상기 제 1 캘리브레이션 신호 생성 회로(911)는 제 1 기준 저항(RZQ1)과 연결되고, 캘리브레이션 동작을 수행하여 제 1 캘리브레이션 신호(CAL1)를 생성할 수 있다. 상기 제 1 캘리브레이션 신호(CAL1)는 제 1 풀업 캘리브레이션 신호(PC1) 및 제 1 풀다운 캘리브레이션 신호(NC1)를 포함할 수 있다. 상기 제 2 캘리브레이션 신호 생성 회로(912)는 제 2 기준 저항(RZQ2)과 연결되고, 캘리브레이션 동작을 수행하여 제 2 캘리브레이션 신호(CAL2)를 생성할 수 있다. 상기 제 2 캘리브레이션 신호(CAL2)는 제 2 풀업 캘리브레이션 신호(PC2) 및 제 2 풀다운 캘리브레이션 신호(NC2)를 포함할 수 있다. 상기 제 n 캘리브레이션 신호 생성 회로(91n)는 제 n 기준 저항(RZQn)과 연결되고, 캘리브레이션 동작을 수행하여 제 n 캘리브레이션 신호(CALn)를 생성할 수 있다. 상기 제 n 캘리브레이션 신호(CALn)는 제 n 풀업 캘리브레이션 신호(PCn) 및 제 n 풀다운 캘리브레이션 신호(NCn)를 포함할 수 있다.
상기 캘리브레이션 회로(910)는 직렬화기(921)를 더 포함할 수 있다. 상기 직렬화기(921)는 상기 복수의 캘리브레이션 신호 생성 회로(911, 912, 91n)로부터 출력된 복수의 캘리브레이션 신호(CAL1, CAL2, CALn)를 수신할 수 있다. 상기 직렬화기(921)는 상기 제 1 내지 제 n 캘리브레이션 회로(911, 912, 91n)로부터 생성된 제 1 내지 제 n 캘리브레이션 신호(CAL1, CAL2, CALn)와 캘리브레이션 클럭 신호(ZQCLK)를 수신할 수 있다. 상기 캘리브레이션 클럭 신호(ZQCLK)는 상기 반도체 장치(900)가 상기 외부 장치로부터 수신한 클럭 신호로부터 생성될 수 있고, 한정하는 것은 아니지만, 상기 클럭 신호보다 긴 주기를 가질 수 있다. 상기 직렬화기(921)는 상기 캘리브레이션 클럭 신호(ZQCLK)에 동기하여 상기 제 1 내지 제 n 캘리브레이션 신호(CAL1, CAL2, CALn)를 캘리브레이션 신호 전송 라인(ZQL)으로 순차적으로 출력할 수 있다. 상기 직렬화기(921)는 상기 복수의 캘리브레이션 신호(CAL1, CAL2, CALn)가 순차적으로 전송되도록 제어함으로써, 상기 복수의 캘리브레이션 신호(CAL1, CAL2, CALn)를 상기 제 1 채널 제어 회로(931)로 전송하기 위한 전송 라인의 개수를 최소화시킬 수 있다.
상기 제 1 채널 제어 회로(931)는 상기 캘리브레이션 회로(910)로부터 복수의 캘리브레이션 신호(CAL1, CAL2, CALn)를 수신하고, 상기 복수의 캘리브레이션 신호(CAL1, CAL2, CALn)로부터 임피던스 제어 신호(ISP, ISN)를 생성할 수 있다. 상기 제 1 채널 제어 회로(931)는 임피던스 설정 신호(ZSS)를 더 수신할 수 있다. 상기 제 1 채널 제어 회로(931)는 상기 임피던스 설정 신호(ZSS)에 기초하여 상기 복수의 캘리브레이션 신호(CAL1, CAL2, CALn) 중 적어도 하나를 선택하고, 선택된 캘리브레이션 신호를 상기 임피던스 제어 신호(ISP, ISN)로 출력할 수 있다. 상기 임피던스 제어 신호는 풀업 임피던스 제어 신호(ISP) 및 풀다운 임피던스 제어 신호(ISN)를 포함할 수 있다. 상기 제 1 채널 제어 회로(931)는 상기 임피던스 제어 신호(ISP, ISN)를 상기 제 1 채널 데이터 회로(941)로 제공할 수 있다.
상기 제 1 채널 제어 회로(931)는 선택 회로(931-1)를 포함할 수 있다. 상기 선택 회로(931-1)는 상기 복수의 캘리브레이션 신호(CAL1, CAL2, CALn)와 상기 임피던스 설정 신호(ZSS)를 수신할 수 있다. 상기 선택 회로(931-1)는 상기 임피던스 설정 신호(ZSS)에 기초하여 상기 복수의 캘리브레이션 신호(CAL1, CAL2, CALn) 중 적어도 하나를 상기 임피던스 제어 신호(ISP, ISN)로 출력할 수 있다. 상기 제 1 채널 제어 회로(931)는 병렬화기(931-2)를 더 포함할 수 있다. 상기 병렬화기(931-2)는 상기 캘리브레이션 신호 전송 라인(ZQL)과 연결되고, 상기 캘리브레이션 신호 전송 라인(ZQL)을 통해 전송된 복수의 캘리브레이션 신호(CAL1, CAL2, CALn)를 수신할 수 있다. 상기 병렬화기(931-2)는 상기 캘리브레이션 클럭 신호(ZQCLK)를 수신할 수 있다. 상기 병렬화기(931-2)는 상기 캘리브레이션 클럭 신호(ZQCLK)에 동기하여 상기 캘리브레이션 신호 전송 라인(ZQL)을 통해 전송된 캘리브레이션 신호(CAL1, CAL2, CALn)를 순차적으로 수신할 수 있다.
상기 제 1 채널 데이터 회로(941)는 복수의 데이터 회로를 포함할 수 있다. 상기 복수의 데이터 회로는 서로 다른 복수의 내부 데이터를 상기 반도체 장치(900)의 외부 장치로 전송하거나 상기 외부 장치로부터 전송된 데이터를 수신하여 상기 복수의 내부 데이터를 생성할 수 있다. 도 1 및 도 5에 도시된 데이터 회로(130, 530)는 상기 복수의 데이터 회로로 각각 적용될 수 있다. 상기 복수의 데이터 회로는 상기 제 1 채널 제어 회로(931)로부터 상기 임피던스 제어 신호(ISP, ISN)를 수신할 수 있다. 상기 복수의 데이터 회로는 상기 임피던스 제어 신호(ISP, ISN)에 기초하여 임피던스가 설정될 수 있다. 예를 들어, 상기 복수의 데이터 회로의 풀업 임피던스는 풀업 임피던스 제어 신호(IPS)에 기초하여 설정될 수 있고, 상기 복수의 데이터 회로의 풀다운 임피던스는 풀다운 임피던스 제어 신호(ISN)에 기초하여 설정될 수 있다.
상기 반도체 장치(900)는 제 2 내지 제 k 채널 제어 회로(932, 93k)와 제 2 내지 제 k 채널 데이터 회로(942, 94k)를 더 포함할 수 있다. 여기서, k는 3이상의 임의의 정수일 수 있다. 상기 제 2 내지 제 k 채널 제어 회로(932, 93k)는 상기 제 1 채널 제어 회로(931)와 함께 상기 캘리브레이션 신호 전송 라인(ZQL)과 공통 연결되어 상기 캘리브레이션 회로(910)로부터 출력된 상기 복수의 캘리브레이션 신호(CAL1, CAL2, CALn)를 공통 수신할 수 있다. 상기 제 2 내지 제 k 채널 제어 회로(932, 93k)는 각각 상기 제 1 채널 제어 회로(931)와 실질적으로 동일한 구성을 포함할 수 있고, 상기 제 1 채널 제어 회로(931)와 실질적으로 동일한 기능을 수행할 수 있다. 상기 제 2 내지 제 k 채널 데이터 회로(942, 94k)는 상기 제 1 채널 데이터 회로(941)와 동일한 개수의 데이터 회로를 포함할 수 있다. 상기 제 1 내지 제 k 채널 데이터 회로(941, 942, 94k)는 독립적인 채널을 구성하는 데이터 버스와 각각 연결될 수 있다.
도 10은 본 발명의 실시예에 따른 반도체 장치(1000)의 구성을 보여주는 도면이다. 상기 반도체 장치(1000)는 복수의 칩 및/또는 다이가 적층되는 적층 반도체 장치일 수 있다. 도 10을 참조하면, 상기 반도체 장치(1000)는 베이스 칩(1010)과 복수의 코어 칩(1021, 1022, 102k)을 포함할 수 있다. 여기서, k는 3이상의 임의의 정수일 수 있다. 상기 복수의 코어 칩의 개수는 4개, 8개, 16개 또는 그 이상일 수 있다. 상기 베이스 칩(1010)은 하부에 배치되고, 상기 제 1 코어 칩(1021), 제 2 코어 칩(1022) 및 제 k 코어 칩(102k)은 상기 베이스 칩 상부에 순차적으로 적층될 수 있다. 상기 베이스 칩(1010)은 상기 반도체 장치(1000)의 마스터 칩으로서 기능하고, 상기 반도체 장치(1000)의 외부 장치와 통신하는 인터페이스 칩으로서 기능할 수 있다. 상기 복수의 코어 칩(1021, 1022, 102k)은 슬레이브 칩으로서 기능할 수 있고, 상기 베이스 칩(1010)과 통신하여 상기 베이스 칩(1010)으로부터 전송된 데이터를 저장하거나 저장된 데이터를 상기 베이스 칩(1010)으로 출력할 수 있다. 상기 베이스 칩(1010)과 상기 복수의 코어 칩(1021, 1022, 102k)은 스루 실리콘 비아 (Through-Silicon Via, TSV)와 같은 관통 전극(1001)을 통해 전기적으로 연결될 수 있다. 상기 외부 장치로부터 수신된 데이터는 상기 베이스 칩(1010)으로부터 상기 관통 전극(1001)으로 통해 상기 복수의 코어 칩(1021, 1022, 102k)으로 제공될 수 있고, 상기 복수의 코어 칩(1021, 1022, 102k)으로부터 출력된 데이터는 상기 관통 전극(1001)을 통해 상기 베이스 칩(1010) 및 상기 외부 장치로 전송될 수 있다. 상기 베이스 칩(1010)과 상기 복수의 코어 칩(1021, 1022, 102k)의 관통 전극(1001) 사이를 연결하기 위해 범프(1002)가 배치될 수 있다. 상기 범프(1002)는 마이크로 범프일 수 있다. 상기 복수의 코어 칩(1021, 1022, 102k)은 각각 독립적인 채널을 형성할 수 있다. 예를 들어, 상기 제 1 코어 칩(1021)은 제 1 채널을 형성하고, 상기 제 2 코어 칩(1022)은 제 2 채널을 형성하며, 상기 제 k 코어 칩(102k)은 제 k 채널을 형성할 수 있다. 일 실시 예에서, 상기 제 1 코어 칩 내지 제 k 코어 칩(1021, 1022, 102k)은 각각 2개의 채널을 형성할 수도 있다. 예를 들어, 상기 제 1 코어 칩(1021)은 제 1 및 제 2 채널을 형성하고, 상기 제 2 코어 칩(1022)은 제 3 및 제 4 채널을 형성하며, 제 k 코어 칩(102k)은 제 2k-1 및 제 2m 채널을 형성할 수 있다.
상기 베이스 칩(1010)은 캘리브레이션 회로(1011), 채널 제어 회로(1012) 및 채널 데이터 회로(1013)를 포함할 수 있다. 도 9에 도시된 반도체 장치(900)는 상기 베이스 칩(1010)의 구성으로 적용될 수 있다. 예를 들어, 상기 채널 제어 회로(1012)는 제 1 내지 제 k 채널 제어 회로(931, 932, 93k)를 포함할 수 있고, 상기 채널 데이터 회로(1013)는 제 1 내지 제 k 채널 데이터 회로(941, 942, 94k)를 포함할 수 있다. 상기 채널 데이터 회로(1013)의 상기 제 1 내지 제 k 채널 데이터 회로는 각각 복수의 데이터 회로를 포함할 수 있다. 상기 복수의 데이터 회로는 서로 다른 관통 전극과 각각 연결될 수 있다. 상기 복수의 데이터 회로는 상기 관통 전극(1001) 및 상기 베이스 칩(1010)의 하부와 연결되는 범프(1002)를 통해 외부 장치와 연결될 수 있다. 상기 복수의 데이터 회로는 상기 외부 장치로 제 1 내지 제 k 채널의 데이터를 상기 외부 장치로 출력하거나 상기 외부 장치로부터 전송된 제 1 내지 제 k 채널의 데이터를 수신할 수 있다. 상기 제 1 채널 데이터 회로는 상기 관통 전극(1001)을 통해 상기 제 1 코어 칩(1021)으로 제 1 채널 데이터를 전송하거나 상기 제 1 코어 칩(1021)으로부터 출력된 제 1 채널 데이터를 수신할 수 있다. 상기 제 2 채널 데이터 회로는 상기 관통 전극(1001)을 통해 상기 제 2 코어 칩(1022)으로 제 2 채널 데이터를 전송하거나 상기 제 2 코어 칩(1022)으로부터 출력된 제 2 채널 데이터를 수신할 수 있다. 상기 제 k 채널 데이터 회로는 상기 관통 전극(1001)을 통해 상기 제 k 코어 칩(102k)으로 제 k 채널 데이터를 전송하거나 상기 제 k 코어 칩(102k)으로부터 출력된 제 k 채널 데이터를 수신할 수 있다.
상기 캘리브레이션 회로(1011)는 복수의 기준 저항(RZQ1, RZQ2, RZQn)과 연결되어 복수의 캘리브레이션 신호(CAL1, CAL2, CALn)를 생성할 수 있다. 상기 채널 제어 회로는 상기 캘리브레이션 회로(1011)로부터 생성된 상기 복수의 캘리브레이션 신호(CAL1, CAL2, CALn)를 수신할 수 있다. 상기 채널 제어 회로(1012)는 각각의 채널의 임피던스 설정 신호(ZSS1, ZSS2, ZSSk)에 따라 상기 복수의 캘리브레이션 신호(CAL1, CAL2, CALn)로부터 임피던스 제어 신호(IS1, IS2, ISk) 및 엠파시스 제어 신호(EMP1, EMP2, EMPk)를 생성할 수 있다. 상기 각각의 채널의 임피던스 설정 신호(ZSS1, ZSS2, ZSSk)는 서로 동일한 값을 가질 수도 있고, 적어도 어느 하나가 다른 값을 가질 수도 있다. 상기 각각의 채널의 임피던스 설정 신호(ZSS1, ZSS2, ZSSk)에 따라 각각의 채널의 상기 임피던스 제어 신호(IS1, IS2, ISk) 및 엠파시스 제어 신호(EMP1, EMP2, EMPk)는 서로 동일한 값을 가질 수도 있고, 적어도 어느 하나가 다른 값을 가질 수도 있다. 예를 들어, 상기 채널 제어 회로(1012)는 상기 제 1 채널의 임피던스 설정 신호(ZSS1)에 따라 상기 복수의 캘리브레이션 신호(CAL1, CAL2, CALn) 중 하나를 선택하여 상기 제 1 채널의 임피던스 제어 신호(IS1) 및 엠파시스 제어 신호(EMP1)를 생성할 수 있다. 상기 채널 데이터 회로(1013) 중 제 1 채널 데이터 회로는 상기 제 1 채널의 임피던스 제어 신호(IS1)에 기초하여 임피던스를 설정하고, 상기 제 1 채널의 임피던스 제어 신호(IS1) 및 엠파시스 제어 신호(EMP1)에 기초하여 상기 제 1 채널 데이터를 출력하는 구동력 및 강도를 조절할 수 있다. 상기 채널 제어 회로(1012)는 상기 제 2 채널의 임피던스 설정 신호(ZSS2)에 따라 상기 복수의 캘리브레이션 신호(CAL1, CAL2, CALn) 중 하나를 선택하여 상기 제 2 채널의 임피던스 제어 신호(IS2) 및 엠파시스 제어 신호(EMP2)를 생성할 수 있다. 상기 채널 데이터 회로(1013) 중 제 2 채널 데이터 회로는 상기 제 2 채널의 임피던스 제어 신호(IS2)에 기초하여 임피던스를 설정하고, 상기 제 2 채널의 임피던스 제어 신호(IS2) 및 엠파시스 제어 신호(EMP2)에 기초하여 상기 제 2 채널 데이터를 출력하는 구동력 및 강도를 조절할 수 있다. 상기 채널 제어 회로(1012)는 상기 제 k 채널의 임피던스 설정 신호(ZSSk)에 따라 상기 복수의 캘리브레이션 신호(CAL1, CAL2, CALn) 중 하나를 선택하여 상기 제 k 채널의 임피던스 제어 신호(ISk) 및 엠파시스 제어 신호(EMPk)를 생성할 수 있다. 상기 채널 데이터 회로(1013) 중 제 k 채널 데이터 회로는 상기 제 k 채널의 임피던스 제어 신호(ISk)에 기초하여 임피던스를 설정하고, 상기 제 k 채널의 임피던스 제어 신호(ISk) 및 엠파시스 제어 신호(EMPk)에 기초하여 상기 제 k 채널 데이터를 출력하는 구동력 및 강도를 조절할 수 있다.
상기 제 1 내지 제 k 코어 칩(1021, 1022, 102k)은 동일한 구성을 포함할 수 있다. 상기 제 1 코어 칩(1021)은 데이터 저장 영역(1021-1) 및 데이터 입출력 회로(1021-2)를 포함할 수 있다. 상기 데이터 저장 영역(1021-1)은 복수의 워드라인과 복수의 비트라인(도시하지 않음.)이 배치되고, 복수의 워드라인 및 복수의 비트라인 사이에 연결된 복수의 메모리 셀(도시하지 않음.)을 포함할 수 있다. 상기 복수의 메모리 셀은 휘발성 메모리 셀 또는 비휘발성 메모리 셀일 수 있다. 상기 데이터 저장 영역(1021-1)은 제 1 코어 칩(1021-1)의 데이터를 저장할 수 있다. 상기 데이터 저장 영역(1021-1)은 복수의 메모리 셀로 제 1 채널 데이터를 저장하거나 상기 복수의 메모리 셀에 저장된 제 1 채널 데이터를 출력하기 위한 라이트 회로 및 리드 회로 (도시하지 않음.)를 더 포함할 수 있다. 상기 데이터 입출력 회로(1021-2)는 상기 데이터 저장 영역(1021-1)과 상기 관통 전극(1001) 사이에 연결될 수 있다. 상기 데이터 입출력 회로(1021-1)는 상기 관통 전극(1001)을 통해 상기 베이스 칩(1010)으로부터 전송된 제 1 채널 데이터를 상기 데이터 저장 영역(1021-1)으로 제공할 수 있다. 상기 데이터 입출력 회로(1021-2)는 상기 데이터 저장 영역(1021-1)으로부터 출력된 제 1 채널 데이터를 수신하고, 상기 관통 전극(1001)을 통해 상기 베이스 칩(1010)으로 제 1 채널 데이터를 전송할 수 있다. 상기 제 2 코어 칩(1022)은 데이터 저장 영역(1022-1) 및 데이터 입출력 회로(1022-2)를 포함할 수 있다. 상기 데이터 입출력 회로(1022-2)는 상기 데이터 저장 영역(1022-1)과 상기 관통 전극(1001) 사이에 연결될 수 있다. 상기 데이터 입출력 회로(1022-2)는 상기 관통 전극(1001)을 통해 상기 베이스 칩(1010)으로부터 전송된 제 2 채널 데이터를 상기 데이터 저장 영역(1022-1)으로 제공할 수 있다. 상기 데이터 입출력 회로(1022-2)는 상기 데이터 저장 영역(1022-1)으로부터 출력된 상기 제 2 채널 데이터를 수신하고, 상기 관통 전극(1001)을 통해 상기 베이스 칩(1010)으로 제 2 채널 데이터를 전송할 수 있다. 상기 제 k 코어 칩(102k)은 데이터 저장 영역(102k-1) 및 데이터 입출력 회로(102k-2)를 포함할 수 있다. 상기 데이터 입출력 회로(102k-2)는 상기 데이터 저장 영역(102k-1)과 상기 관통 전극(1001) 사이에 연결될 수 있다. 상기 데이터 입출력 회로(102k-2)는 상기 관통 전극(1001)을 통해 상기 베이스 칩(1010)으로부터 전송된 제 k 채널 데이터를 상기 데이터 저장 영역(102k-1)으로 제공할 수 있다. 상기 데이터 입출력 회로(102k-2)는 상기 데이터 저장 영역(102k-1)으로부터 출력된 제 k 채널 데이터를 수신하고, 상기 관통 전극(1001)을 통해 상기 베이스 칩(1010)으로 제 k 채널 데이터를 전송할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (21)

  1. 서로 다른 저항 값을 갖는 제 1 기준 저항 및 제 2 기준 저항;
    상기 제 1 기준 저항과 연결되어 캘리브레이션 동작을 수행하여 제 1 캘리브레이션 신호를 생성하고, 상기 제 2 기준 저항과 연결되어 캘리브레이션 동작을 수행하여 제 2 캘리브레이션 신호를 생성하는 캘리브레이션 회로;
    임피던스 설정 신호에 기초하여 상기 제 1 및 제 2 캘리브레이션 신호 중 하나를 선택하여 임피던스 제어 신호를 생성하는 선택 회로; 및
    상기 임피던스 제어 신호에 기초하여 임피던스를 설정하는 데이터 회로를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 캘리브레이션 회로는, 상기 제 1 기준 저항과 연결되어 캘리브레이션 동작을 수행하여 상기 제 1 캘리브레이션 신호를 생성하는 제 1 캘리브레이션 신호 생성 회로; 및
    상기 제 2 기준 저항과 연결되어 캘리브레이션 동작을 수행하여 상기 제 2 캘리브레이션 신호를 생성하는 제 2 캘리브레이션 신호 생성 회로를 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 캘리브레이션 신호는 제 1 풀업 캘리브레이션 신호 및 제 1 풀다운 캘리브레이션 신호를 포함하고,
    상기 제 1 캘리브레이션 회로는, 제 1 전원전압이 공급되는 단자와 풀업 캘리브레이션 노드 사이에 연결되고, 제 1 풀업 캘리브레이션 신호를 수신하는 기준 저항 레그;
    상기 캘리브레이션 노드의 전압 레벨과 기준 전압의 레벨을 비교하는 제 1 비교기;
    상기 제 1 비교기의 출력에 기초하여 상기 풀업 캘리브레이션 신호를 생성하는 풀업 신호 생성기;
    상기 제 1 전원전압이 공급되는 단자와 풀다운 캘리브레이션 노드 사이에 연결되고, 상기 풀업 캘리브레이션 신호를 수신하는 풀업 저항 레그;
    상기 풀다운 캘리브레이션 노드와 제 2 전원전압이 공급되는 단자 사이에 연결되고, 풀다운 캘리브레이션 신호를 수신하는 풀다운 저항 레그;
    상기 풀다운 캘리브레이션 노드의 전압 레벨과 상기 기준 전압의 레벨을 비교하는 제 2 비교기; 및
    상기 제 2 비교기의 출력에 기초하여 상기 풀다운 캘리브레이션 신호를 생성하는 풀다운 신호 생성기를 포함하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 데이터 회로는, 상기 임피던스 제어 신호 및 내부 데이터에 기초하여 임피던스를 설정하고 데이터 패드를 구동하는 데이터 출력 회로; 및
    상기 데이터 패드를 통해 수신된 데이터를 상기 내부 데이터로 출력하는 데이터 수신 회로를 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 임피던스 제어 신호는 풀업 임피던스 제어 신호 및 풀다운 임피던스 제어 신호를 포함하고,
    상기 데이터 출력 회로는, 상기 풀업 임피던스 제어 신호 및 상기 내부 데이터에 기초하여 풀업 구동 신호를 생성하는 풀업 프리드라이버;
    상기 풀업 구동 신호에 기초하여 상기 데이터 패드를 풀업 구동하는 풀업 드라이버;
    상기 풀다운 임피던스 제어 신호 및 상기 내부 데이터에 기초하여 풀다운 구동 신호를 생성하는 풀다운 프리드라이버; 및
    상기 풀다운 구동 신호에 기초하여 상기 데이터 패드를 풀다운 구동하는 풀다운 드라이버를 포함하는 반도체 장치.
  6. 제 1 기준 저항과 연결되어 캘리브레이션 동작을 수행하여 제 1 캘리브레이션 신호를 생성하고, 상기 제 1 기준 저항과 다른 저항 값을 갖는 제 2 기준 저항과 연결되어 캘리브레이션 동작을 수행하여 제 2 캘리브레이션 신호를 생성하는 캘리브레이션 회로;
    임피던스 설정 신호에 기초하여 상기 제 1 및 제 2 캘리브레이션 신호 중 하나를 선택하여 임피던스 제어 신호를 생성하는 선택 회로;
    상기 임피던스 제어 신호 및 엠파시스 선택 신호에 기초하여 엠파시스 제어 신호를 생성하는 엠파시스 제어 회로; 및
    상기 임피던스 제어 신호 및 상기 엠파시스 제어 신호에 기초하여 임피던스를 설정하는 데이터 회로를 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 캘리브레이션 회로는, 상기 제 1 기준 저항과 연결되어 캘리브레이션 동작을 수행하여 상기 제 1 캘리브레이션 신호를 생성하는 제 1 캘리브레이션 신호 생성 회로; 및
    상기 제 2 기준 저항과 연결되어 캘리브레이션 동작을 수행하여 상기 제 2 캘리브레이션 신호를 생성하는 제 2 캘리브레이션 신호 생성 회로를 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 캘리브레이션 신호는 제 1 풀업 캘리브레이션 신호 및 제 1 풀다운 캘리브레이션 신호를 포함하고,
    상기 제 1 캘리브레이션 회로는, 제 1 전원전압이 공급되는 단자와 풀업 캘리브레이션 노드 사이에 연결되고, 제 1 풀업 캘리브리션 신호를 수신하는 기준 저항 레그;
    상기 캘리브레이션 노드의 전압 레벨과 기준 전압의 레벨을 비교하는 제 1 비교기;
    상기 제 1 비교기의 출력에 기초하여 상기 풀업 캘리브레이션 신호를 생성하는 풀업 신호 생성기;
    상기 제 1 전원전압이 공급되는 단자와 풀다운 캘리브레이션 노드 사이에 연결되고, 상기 풀업 캘리브레이션 신호를 수신하는 풀업 저항 레그;
    상기 풀다운 캘리브레이션 노드와 제 2 전원전압이 공급되는 단자 사이에 연결되고, 풀다운 캘리브레이션 신호를 수신하는 풀다운 저항 레그;
    상기 풀다운 캘리브레이션 노드의 전압 레벨과 상기 기준 전압의 레벨을 비교하는 제 2 비교기; 및
    상기 제 2 비교기의 출력에 기초하여 상기 풀다운 캘리브레이션 신호를 생성하는 풀다운 신호 생성기를 포함하는 반도체 장치.
  9. 제 6 항에 있어서,
    상기 임피던스 제어 신호는 풀업 임피던스 제어 신호 및 풀다운 임피던스 제어 신호를 포함하고 상기 엠파시스 제어 신호는 풀업 엠파시스 제어 신호 및 풀다운 엠파시스 제어 신호를 포함하며,
    상기 엠파시스 제어 회로는, 상기 풀업 임피던스 제어 신호에 기초하여 서로 다른 값을 갖는 복수의 풀업 엠파시스 신호를 생성하고, 상기 풀다운 임피던스 제어 신호에 기초하여 서로 다른 값을 갖는 복수의 풀다운 엠파시스 신호를 생성하는 엠파시스 신호 생성 회로; 및
    상기 엠파시스 선택 신호에 기초하여, 상기 복수의 풀업 엠파시스 신호 중 하나를 상기 풀업 엠파시스 제어 신호로 출력하고 상기 복수의 풀다운 엠파시스 신호 중 하나를 상기 풀다운 엠파시스 제어 신호로 출력하는 엠파시스 신호 선택 회로를 포함하는 반도체 장치.
  10. 제 6 항에 있어서,
    상기 데이터 회로는, 상기 임피던스 제어 신호, 상기 엠파시스 제어 신호 및 내부 데이터에 기초하여 임피던스를 설정하고 데이터 패드를 구동하는 데이터 출력 회로; 및
    상기 데이터 패드를 통해 수신된 데이터를 상기 내부 데이터로 출력하는 데이터 수신 회로를 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 임피던스 제어 신호는 풀업 임피던스 제어 신호 및 풀다운 임피던스 제어 신호를 포함하고, 상기 엠파시스 제어 신호는 풀업 엠파시스 제어 신호 및 풀다운 엠파시스 제어 신호를 포함하고,
    상기 데이터 출력 회로는, 상기 풀업 임피던스 제어 신호 및 상기 내부 데이터에 기초하여 풀업 메인 구동 신호를 생성하는 풀업 프리드라이버;
    상기 풀업 메인 구동 신호에 기초하여 상기 데이터 패드를 풀업 구동하는 풀업 메인 드라이버;
    상기 풀업 엠파시스 제어 신호에 기초하여 풀업 엠파시스 구동 신호를 생성하는 풀업 엠파시스 프리드라이버;
    상기 풀업 엠파시스 구동 신호에 기초하여 상기 데이터 패드를 풀업 구동하는 풀업 엠파시스 드라이버;
    상기 풀다운 임피던스 제어 신호 및 상기 내부 데이터에 기초하여 풀다운 메인 구동 신호를 생성하는 풀다운 메인 드라이버;
    상기 풀다운 메인 구동 신호에 기초하여 상기 데이터 패드를 풀다운 구동하는 풀다운 메인 드라이버;
    상기 풀다운 엠파시스 제어 신호에 기초하여 풀다운 엠파시스 구동 신호를 생성하는 풀다운 엠파시스 프리드라이버; 및
    상기 풀다운 엠파시스 구동 신호에 기초하여 상기 데이터 패드를 풀다운 구동하는 풀다운 엠파시스 드라이버를 포함하는 반도체 장치.
  12. 서로 다른 값을 갖는 복수의 기준 저항과 각각 연결되어 캘리브레이션 동작을 수행하고, 복수의 풀업 캘리브레이션 신호 및 복수의 풀다운 캘리브레이션 신호를 생성하는 캘리브레이션 회로;
    임피던스 설정 신호에 기초하여, 상기 복수의 풀업 캘리브레이션 신호 중 하나를 풀업 임피던스 제어 신호로 제공하고 상기 복수의 풀다운 캘리브레이션 신호 중 하나를 풀다운 임피던스 제어 신호로 제공하는 선택 회로; 및
    상기 풀업 임피던스 제어 신호 및 상기 풀다운 임피던스 제어 신호에 기초하여 임피던스를 설정하는 데이터 회로를 포함하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 데이터 회로는, 상기 풀업 임피던스 제어 신호 및 내부 데이터에 기초하여 데이터 패드를 풀업 구동하고, 상기 풀다운 임피던스 제어 신호 및 상기 내부 데이터에 기초하여 상기 데이터 패드를 풀다운 구동하는 데이터 출력 회로; 및
    상기 데이터 패드를 통해 수신된 데이터를 상기 내부 데이터로 출력하는 데이터 수신 회로를 포함하는 반도체 장치.
  14. 제 12 항에 있어서,
    상기 풀업 임피던스 제어 신호에 기초하여 풀업 엠파시스 제어 신호를 생성하고, 상기 풀다운 임피던스 제어 신호에 기초하여 풀다운 엠파시스 제어 신호를 생성하는 엠파시스 제어 회로를 더 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 엠파시스 제어 회로는, 상기 풀업 임피던스 제어 신호에 기초하여 서로 다른 값을 갖는 복수의 풀업 엠파시스 신호를 생성하고, 상기 풀다운 임피던스 제어 신호에 기초하여 서로 다른 값을 갖는 복수의 풀다운 엠파시스 신호를 생성하는 엠파시스 신호 생성 회로; 및
    엠파시스 선택 신호에 기초하여, 상기 복수의 풀업 엠파시스 신호 중 하나를 상기 풀업 엠파시스 제어 신호로 제공하고 상기 복수의 풀다운 엠파시스 신호 중 하나를 상기 풀다운 엠파시스 제어 신호로 제공하는 엠파시스 신호 선택 회로를 포함하는 반도체 장치.
  16. 제 14 항에 있어서,
    상기 데이터 회로는 상기 풀업 엠파시스 제어 신호 및 상기 풀다운 엠파시스 제어 신호를 더 수신하여 상기 임피던스를 설정하는 반도체 장치.
  17. 서로 다른 저항 값을 갖는 복수의 기준 저항과 연결되어 캘리브레이션 동작을 수행하여 복수의 캘리브레이션 신호를 생성하는 캘리브레이션 회로;
    상기 복수의 캘리브레이션 신호를 수신하고, 제 1 채널의 임피던스 설정 신호에 기초하여 상기 복수의 캘리브레이션 신호 중 하나를 선택하여 제 1 채널의 임피던스 제어 신호를 생성하는 제 1 채널 제어 회로; 및
    상기 제 1 채널의 임피던스 제어 신호에 기초하여 임피던스를 설정하는 복수의 데이터 회로를 포함하는 제 1 채널 데이터 회로를 포함하는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 캘리브레이션 회로는, 상기 복수의 기준 저항과 1대 1로 연결되어 상기 복수의 캘리브레이션 신호를 각각 생성하는 복수의 캘리브레이션 신호 생성 회로;
    클럭 신호에 동기하여 상기 복수의 캘리브레이션 신호를 순차적으로 전송하는 직렬화기를 포함하는 반도체 장치.
  19. 제 17 항에 있어서,
    상기 제 1 채널 제어 회로는, 클럭 신호에 동기하여 상기 캘리브레이션 회로로부터 전송된 상기 복수의 캘리브레이션 신호를 수신하는 병렬화기; 및
    상기 제 1 채널의 임피던스 설정 신호에 기초하여 상기 복수의 캘리브레이션 신호 중 하나를 선택하고, 선택된 캘리브레이션 신호를 상기 임피던스 제어 신호로 출력하는 선택 회로를 포함하는 반도체 장치.
  20. 제 17 항에 있어서,
    상기 복수의 데이터 회로는 서로 다른 데이터 패드들과 연결되는 반도체 장치.
  21. 제 17 항에 있어서,
    상기 복수의 캘리브레이션 신호를 수신하고, 제 2 채널의 임피던스 설정 신호에 기초하여 상기 복수의 캘리브레이션 신호 중 하나를 선택하여 제 2 채널의 임피던스 제어 신호로 출력하는 제 2 채널 제어 회로; 및
    상기 제 2 채널의 임피던스 제어 신호에 기초하여 임피던스를 설정하는 복수의 데이터 회로를 포함하는 제 2 채널 데이터 회로를 더 포함하는 반도체 장치.
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