KR102029594B1 - 반도체 기억 장치, 그 제조 방법 및 데이터 스트로브 신호의 출력 방법 - Google Patents

반도체 기억 장치, 그 제조 방법 및 데이터 스트로브 신호의 출력 방법 Download PDF

Info

Publication number
KR102029594B1
KR102029594B1 KR1020180097592A KR20180097592A KR102029594B1 KR 102029594 B1 KR102029594 B1 KR 102029594B1 KR 1020180097592 A KR1020180097592 A KR 1020180097592A KR 20180097592 A KR20180097592 A KR 20180097592A KR 102029594 B1 KR102029594 B1 KR 102029594B1
Authority
KR
South Korea
Prior art keywords
output
dqs
output circuit
data
memory
Prior art date
Application number
KR1020180097592A
Other languages
English (en)
Other versions
KR20190070836A (ko
Inventor
나오아키 수도
Original Assignee
윈본드 일렉트로닉스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윈본드 일렉트로닉스 코포레이션 filed Critical 윈본드 일렉트로닉스 코포레이션
Publication of KR20190070836A publication Critical patent/KR20190070836A/ko
Application granted granted Critical
Publication of KR102029594B1 publication Critical patent/KR102029594B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/108—Wide data ports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

[과제] 복수의 메모리 칩으로부터 출력되는 데이터와 DQS 신호의 엇갈림을 억제하는 반도체 기억 장치를 제공한다.
[해결수단] 본 발명의 플래쉬 메모리 디바이스(100)는, 메모리 칩(200, 300)과, 데이터를 입출력 가능한 복수의 IO 단자와, 하나의 DQS 단자를 포함한다. 메모리 칩(200, 300)의 각각은, 데이터를 출력하기 위한 출력 회로와, 상기 출력 회로에서 출력되는 데이터의 타이밍을 정의하는 DQS 신호를 출력하는 DQS 출력 회로를 가진다. 하나의 DQS 단자에는, 메모리 칩(200, 300)의 각 DQS 출력 회로에서 출력되는 DQS 신호가 공급된다.

Description

반도체 기억 장치, 그 제조 방법 및 데이터 스트로브 신호의 출력 방법{SEMICONDUCTOR MEMORY DEVICE, MANUFACTURING METHOD THEREOF AND OUTPUT METHOD OF DATA STROBE SIGNAL}
본 발명은, 복수의 다이(die) 또는 칩을 스택한 반도체 기억 장치에 관한 것으로, 특히, 데이터 스트로브 신호(DATA STROBE SIGNAL)(DQS 신호)를 출력하는 기능을 탑재한 플래쉬 메모리에 관한 것이다.
멀티 칩 패키지는, 하나의 패키지 내에 동종 또는 이종의 칩 또는 다이를 복수 스택하는 것으로, 예를 들면, 동종의 메모리 칩을 스택함으로써 메모리 용량을 확대하거나, 이종의 메모리 칩을 스택함으로써 상이한 스토리지 기능을 제공할 수 있다. 예를 들면, 특허문헌 1의 비휘발성 반도체 기억 장치는, 복수의 메모리 어레이 칩과, 메모리 어레이 칩의 제어를 실시하는 제어 칩을 적층하고, 메모리 어레이 칩의 관통 전극과 제어 칩의 관통 전극을 위치 맞춤하여, 양 관통 전극의 전기적 접속을 실시하고 있다. 또한, 특허문헌 2의 반도체 디바이스는, 마스터 플래쉬 메모리 칩과, 슬레이브 플래쉬 메모리 칩을 적층하고, 슬레이브 플래쉬 메모리 칩의 비(非) 코어 회로를 결여시켜, 마스터 플래쉬 메모리 칩으로부터 슬레이브 플래쉬 메모리 칩에 디바이스 동작을 위한 필요한 신호 및 전압을 공급하고 있다.
[특허문헌 1] 일본 특개 2008-300469호 공보 [특허문헌 2] 일본 특개 2014-57077호 공보
하나의 패키지 내에 복수의 메모리 칩을 포함하게 함으로써, 사실상, 메모리 디바이스의 스토리지 용량을 증가시킬 수 있다. 또한, 복수의 메모리 칩을 포함하게 함으로써, 메모리 디바이스를 입출력할 수 있는 데이터 비트 폭을 증가시키는 것도 가능하다.
플래쉬 메모리 디바이스에 있어서도, 복수의 메모리 칩을 스택함으로써 메모리 용량을 증가시키는 것이 행해지고 있다. 또한, 시리얼 퍼리퍼럴 인터페이스(Serial Peripheral Interface, SPI) 기능을 탑재한 플래쉬 메모리 칩에서는, 외부로부터 공급되는 시리얼 클록 신호에 동기해 데이터의 입출력을 실시하는 것이 가능하고, 시리얼 클록 신호의 주파수를 보다 높게 함으로써, 입출력 데이터의 고속화를 도모하고 있다.
플래쉬 메모리 디바이스에서 출력되는 데이터의 고속화가 진행되면, 호스트 컴퓨터에서, 데이터를 취입(取入)할 때의 타이밍이 매우 민감하게 된다. 그래서, 플래쉬 메모리 디바이스에, 출력 데이터의 타이밍을 정의하는 데이터 스트로브 신호(이하, DQS 신호)를 출력하는 DQS 단자를 마련하고, 호스트 컴퓨터는, DQS 단자로부터 출력되는 DQS 신호를 보고, 플래쉬 메모리 디바이스에서 출력되는 데이터의 취입을 행하고 있다.
도 1에, 복수의 메모리 칩을 적층한 종래의 플래쉬 메모리 디바이스의 개략 구성을 나타낸다. 플래쉬 메모리 디바이스(10)는, 메모리 칩(다이 1)(20)과, 메모리 칩(20)에 스택된 메모리 칩(다이 2)(30)과, 이들 메모리 칩에 전기적으로 접속된 외부 단자부(40)를 포함한다. 메모리 칩(20)은, 예를 들면, 4비트 폭의 데이터를 입출력하기 위한 입출력 회로(22)와, 입출력 회로(22)에서 출력되는 데이터의 타이밍을 정의하는 DQS 신호를 출력하기 위한 DQS 출력 회로(24)를 가지고, 입출력 회로(22)의 4개의 출력 노드는, 외부 단자부(40)의 입출력 단자 IO_0∼IO_3에 각각 전기적으로 접속되고, DQS 출력 회로(24)의 출력 노드는, 외부 단자부(40)의 DQS 단자에 전기적으로 접속된다.
메모리 칩(30)은, 메모리 칩(20)과 동일한 구성을 가지고 있고, 메모리 칩(30)의 입출력 회로(32)의 출력 노드는, 외부 단자부(40)의 입출력 단자 IO_4∼IO_7에 각각 전기적으로 접속된다. 단, 하나의 플래쉬 메모리 디바이스(10)에는, 하나의 DQS 단자가 설치되기 때문에, 메모리 칩(30)의 DQS 출력 회로(34)의 출력 노드는 미접속되며, 즉 DQS 단자에는 접속되지 않는다.
DQS 출력 회로(24(34))는, 입출력 회로(22(32))에서 출력되는 데이터와 동일한 지연 특성을 갖춘 DQS 신호를 생성하기 위해, 입출력 회로(22(32))의 출력 드라이버를 복제한 출력 드라이버를 포함한다. 도 2에, DQS 출력 회로에 포함되는 출력 드라이버의 일례를 도시한다. 출력 드라이버는, 복수의 인버터를 포함하고, 각 인버터의 게이트에는 공통의 신호(예를 들면, 클록 신호)가 입력 되어, 각 인버터의 출력 노드 Qn이 공통으로 접속되고, 출력 노드 Qn으로부터 DQS 신호가 출력된다. DQS 출력 회로의 출력 드라이버는, 입출력 회로의 출력 드라이버의 복제이기 때문에, DQS 출력 회로에서 출력되는 DQS 신호는, 입출력 회로에서 출력되는 데이터와 같은 게이트 지연을 가지고 출력된다.
여기서, 메모리 칩은, 요구되는 동작 조건을 만족시키도록 설계되어 제조되지만, 그럼에도 불구하고 제조 오차나 마진 등에 의해 메모리 칩 간의 회로에는 불균형이 생긴다.
즉, 메모리 칩(20)으로부터 출력되는 데이터의 타이밍과, 메모리 칩(30)으로부터 출력되는 데이터의 타이밍에는 엇갈림이 생길 수 있다.
도 3에, 메모리 칩(20, 30)으로부터 출력되는 데이터와 DQS 신호와의 타이밍 관계를 예시한다. 시각 t1에서, DQS 출력 회로(24)가 L레벨로부터 H레벨로 입상(入上)하는 DQS 신호를 출력할 때, 이 타이밍에 일치하는 데이터가 메모리 칩(20)의 입출력 회로(22)에서 출력된다. 즉, DQS 단자에 나타나는 DQS 신호와, 입출력 단자 IO_0∼3에 나타나는 데이터와의 타이밍은 일치하고 있다. 그렇지만, 만약, 메모리 칩(30)에서 출력되는 데이터의 지연 시간이, 메모리 칩(20)에서 출력되는 데이터의 지연 시간 보다 크면, 시각 t1로부터 시간 td 경과 후의 시각 t2에서, 메모리 칩(30)에서 출력되는 데이터가 입출력 단자 IO_4∼7에 나타나게 된다. 즉, DQS 단자에 나타나는 DQS 신호와, 입출력 단자 IO_4∼7에 나타나는 데이터와의 타이밍에는, 시간 td의 엇갈림이 생긴다. 엇갈림 td가 크면, 호스트 컴퓨터는, DQS 신호에 근거해 메모리 칩(30)으로부터 출력되는 데이터를 정확하게 취입(取入)할 수 없다 라는 과제가 생긴다.
본 발명은, 이러한 종래의 과제를 해결하기 위한 것으로, 복수의 메모리 칩으로부터 출력되는 데이터와 DQS 신호의 엇갈림을 억제하는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 복수의 메모리 칩을 적층한 반도체 기억 장치는, 복수의 메모리 칩의 각각은, 데이터를 출력하기 위한 출력 회로와, 상기 출력 회로에서 출력되는 데이터의 타이밍을 정의하는 데이터 스트로브 신호를 출력하는 DQS 출력 회로를 가지고, 반도체 기억 장치는, 복수의 메모리 칩의 각 출력 회로에서 출력되는 데이터를 외부에 출력 가능한 복수의 출력 단자와, 상기 데이터 스트로브 신호를 외부에 출력하기 위한 하나의 DQS 단자를 더 가지고, 복수의 메모리 칩의 각 DQS 출력 회로에서 출력되는 데이터 스트로브 신호가 상기 하나의 DQS 단자에 공급된다.
어느 실시 양태에서는, 각 메모리 칩의 출력 회로는, 데이터를 출력하기 위한 n개의 병렬의 인버터를 포함하고(n은, 2 이상의 정수), 각 메모리 칩의 DQS 출력 회로는, 상기 출력 회로의 n개의 병렬의 인버터를 복제한 n개의 병렬의 인버터를 포함하고, 각 DQS 출력 회로는, n개의 병렬의 인버터 보다 적은 수의 인버터에서 출력되는 데이터 스트로브 신호를 DQS 단자에 공급한다. 어느 실시 양태에서는,　m개의 메모리 칩이 적층될 때(m은, 2 이상의 정수), 각 메모리 칩의 DQS 출력 회로는, n/m개의 병렬의 인버터에서 출력되는 데이터 스트로브 신호를 DQS 단자에 공급한다. 어느 실시 양태에서는, 제1 메모리 칩의 DQS 출력 회로에서 출력되는 제1 데이터 스트로브 신호는, 제1 메모리 칩의 출력 회로에서 출력되는 데이터의 제1 타이밍을 정의하고, 제2 메모리 칩의 DQS 출력 회로에서 출력되는 제2 데이터 스트로브 신호는, 제2 메모리 칩의 출력 회로에서 출력되는 데이터의 제2 타이밍을 정의하고, 상기 DQS 단자는, 상기 제1 데이터 스트로브 신호와 상기 제2 데이터 스트로브 신호에 근거해 제3 타이밍으로 제1 및 제2 메모리 칩의 각 출력 회로에서 출력되는 데이터를 정의하는 제3 데이터 스트로브 신호를 출력한다. 어느 실시 양태에서는, 상기 복수의 출력 단자의 수는, 복수의 메모리 칩의 각 출력 회로가 출력하는 데이터 비트 수와 동일하다. 어느 실시 양태에서는, 메모리 칩은, NAND형의 메모리 셀 어레이를 포함한다. 어느 실시 양태에서는, 반도체 기억 장치는, 외부로부터 클록 신호를 수취하는 클록 단자를 더 포함하고, 복수의 메모리 칩의 각 출력 회로는, 상기 클록 단자로부터 입력된 클록 신호에 동기해 데이터를 출력한다. 어느 실시 양태에서는, 복수의 메모리 칩은, 시리얼 퍼리퍼럴 인터페이스(SPI)를 탑재한다.
본 발명에 따른 복수의 메모리 칩을 적층한 반도체 기억 장치의 데이터 스트로브 신호의 출력 방법은, 복수의 메모리 칩의 각 출력 회로에서 출력되는 데이터가 복수의 외부 단자에 공급되도록, 각 출력 회로의 출력 노드와 상기 복수의 외부 단자를 접속하고, 복수의 메모리 칩의 각 DQS 출력 회로에서 출력되는 데이터 스트로브 신호가 하나의 DQS 단자에 공급되도록, 각 DQS 출력 회로의 출력 노드와 상기 하나의 DQS 단자를 접속하고, 상기 외부 단자에서 외부로 데이터가 출력될 때, 상기 하나의 DQS 단자는, 상기 외부 단자에서 출력되는 데이터의 타이밍을 정의하는 데이터 스트로브 신호를 외부에 출력한다.
어느 실시 양태에서는, 각 메모리 칩의 출력 회로는, 데이터를 출력하기 위한 n개의 병렬의 인버터를 포함하고(n은, 2 이상의 정수), 각 메모리 칩의 DQS 출력 회로는, 상기 출력 회로의 n개의 병렬의 인버터를 복제한 n개의 병렬의 인버터를 포함하고, m개의 메모리 칩이 적층될 때(m은, 2 이상의 정수), 각 메모리 칩의 DQS 출력 회로가 n/m개의 병렬의 인버터로부터 데이터 스트로브 신호를 DQS 단자에 공급하도록, 각 DQS 출력 회로가 동작된다.
본 발명에 따른 복수의 메모리 칩을 적층한 반도체 기억 장치의 제조 방법은, 데이터를 출력하는 출력 회로가 n개의 병렬의 인버터를 포함하고(n은, 2 이상의 정수), 각 메모리 칩의 데이터 스트로브 신호를 출력하는 DQS 출력 회로가, 상기 출력 회로의 n개의 병렬의 인버터를 복제한 n개의 병렬의 인버터를 포함한 메모리 칩을 m개 준비하고(m은, 2 이상의 정수), m개의 메모리 칩을 적층하고, m개의 메모리 칩의 각 DQS 출력 회로가, n/m개의 병렬의 인버터에서 출력되는 데이터 스트로브 신호가 하나의 DQS 단자에 공급되도록, 각 DQS 출력 회로의 동작을 설정한다.
어느 실시 양태에서는, 상기 설정은, 와이어 본드에 의한 옵션 또는 퓨즈에 의한 옵션을 이용해 실행된다.
본 발명에 의하면, 각 메모리 칩의 DQS 출력 회로에서 출력되는 DQS 신호를 하나의 DQS 단자에 공급하도록 함으로써, 각 메모리 칩의 출력 데이터와 DQS 신호와의 시간적인 엇갈림을 억제할 수 있다.
[도 1] 복수의 스택된 메모리 칩을 가지는 종래의 플래쉬 메모리 디바이스의 개략 구성을 나타내는 도면이다.
[도 2] 종래의 메모리 칩의 DQS 출력 회로의 출력 드라이버의 일례를 나타내는 도면이다.
[도 3] 종래의 DQS 신호와 각 메모리 칩의 출력 데이터와의 타이밍 관계를 나타내는 도면이다.
[도 4] 본 발명의 실시예에 따른 플래쉬 메모리 디바이스의 개략 구성을 나타내는 도면이다.
[도 5] 본 발명의 실시예에 따른 스택된 메모리 칩의 DQS 출력 회로의 출력 드라이버의 일례를 나타내는 도면이다.
[도 6] 본 발명의 실시예에 따른 DQS 신호와 각 메모리 칩의 출력 데이터와의 타이밍 관계를 나타내는 도면이다.
다음으로, 본 발명의 실시 형태에 대해 도면을 참조해 상세히 설명한다. 본 발명에 따른 반도체 기억 장치는, 하나의 패키지 내에 복수의 메모리 칩을 포함하는 멀티 칩의 디바이스로서, 바람직한 양태로는, 복수의 NAND형의 플래쉬 메모리 칩을 스택시킨 플래쉬 메모리 디바이스이다. 단, 본 발명에 따른 반도체 기억 장치는, NAND형의 메모리 칩과 이종의 NOR형의 메모리 칩이나 DRAM 등의 메모리 칩을 포함하는 것도 무방하다. 또한, 플래쉬 메모리 칩은, 시리얼 클록 신호에 동기해 데이터의 입출력이 가능한 시리얼 인터페이스 기능을 탑재할 수 있다.
[실시예]
도 4에, 본 발명의 실시예에 따른 플래쉬 메모리 디바이스의 개략 구성을 나타낸다. 플래쉬 메모리 디바이스(100)는, 예를 들면, 2개의 메모리 칩(200, 300)과, 외부의 호스트 컴퓨터와의 인터페이스를 제공하는 외부 단자부(400)를 포함해 구성된다. 여기서는, 2개의 메모리 칩이 스택되는 예를 나타내지만, 스택되는 메모리 칩의 수는 3개 이상이어도 무방하다. 플래쉬 메모리 디바이스(100)는, 예를 들면, BGA 또는 CSP 패키지로 구성된다. BGA 패키지에서는, 스택된 메모리 칩(200, 300)이 플렉서블 회로 기판 위에 플립 칩 실장되거나, 혹은 와이어 본딩에 의해 회로 기판에 전기적으로 접속되고, 플렉서블 회로 기판의 이면 측에는, 외부 단자를 구성하는 복수의 볼 단자가 형성된다.
메모리 칩(200)과 메모리 칩(300)은, 동일한 칩을 이용해 구성된다. 어느 실시 양태에서는, 예를 들면, 퓨즈 메탈 옵션 또는 본딩 옵션(BONDING OPTION)에 의해, 한쪽의 메모리 칩(200)을 마스터 칩으로 할당하고, 다른 쪽의 메모리 칩(300)을 슬레이브 칩에 할당하도록 해도 무방하다.
메모리 칩(200)은, 복수의 NAND 스트링 유닛이 형성된 메모리 셀 어레이(210), 행 디코더/구동 회로, 페이지 버퍼/센스 회로, 열 디코더, 컨트롤러, 내부 전원 발생 회로 등을 포함한 주변 회로(220), 입출력 회로(230) 및 DQS 신호를 출력하는 DQS 출력 회로(240)를 포함한다. 메모리 칩(200)은, 독출(Read) 동작이 수행될 때, 메모리 셀 어레이(210)로부터 독출된 페이지 데이터를 입출력 회로(230)로부터 출력시키고, 혹은 프로그램 동작이 수행될 때, 입출력 회로(230)로부터 입력된 데이터를 메모리 셀 어레이(210)의 선택 페이지에 프로그램 한다. 또한, 메모리 칩(200)은, 소거 동작이 수행될 때, 메모리 셀 어레이(210)의 선택 블록의 소거를 수행한다.
메모리 칩(300)은, 메모리 칩(200)과 유사한 구성을 가지고, 메모리 셀 어레이(310), 주변 회로(320), 입출력 회로(330) 및 DQS 출력 회로(340)를 포함한다. 어느 실시 양태에서는, 메모리 칩(200)의 메모리 셀 어레이(210)의 어드레스 공간과 메모리 칩(300)의 메모리 셀 어레이(310)의 어드레스 공간은 동일하고, 호스트 컴퓨터에서 플래쉬 메모리 디바이스(100)로 액세스가 있었을 때, 메모리 칩(200)과 메모리 칩(300)이 동시에 선택된다. 예를 들면, 독출 동작이 수행될 때, 메모리 칩(200)에서 독출된 데이터와, 메모리 칩(300)에서 독출된 데이터가, 동시에, 입출력 단자 IO_0∼7로부터 출력된다.
메모리 칩(200)의 입출력 회로(230)는, 예를 들면, 4비트 폭의 데이터 구성(×4)이며, 입출력 회로(230)의 4개의 출력 노드가 외부 단자부(400)의 입출력 단자 IO_0∼3에 각각 전기적으로 접속된다. 마찬가지로, 메모리 칩(300)의 입출력 회로(330)의 4개의 출력 노드가 입출력 단자 IO_4∼7에 각각 전기적으로 접속된다. 또한, 본 실시예에서는, 메모리 칩(200)의 DQS 출력 회로(240)의 DQS 신호를 출력하는 출력 노드와, 메모리 칩(300)의 DQS 출력 회로(340)의 DQS 신호를 출력하는 출력 노드의 쌍방이, 외부 단자부(400)의 하나의 DQS 단자에 공통으로 전기적으로 접속된다. 환언하면, 하나의 DQS 단자에는, DQS 출력 회로(240)에서 출력되는 DQS 신호와, DQS 출력 회로(340)에서 출력되는 DQS 신호가 공급되고, 2개의 DQS 신호가 합성된 성분이 DQS 단자에 나타난다.
또한, 외부 단자부(400)에는, 입출력 단자 IO_0~7, DQS 단자 외에도, 예를 들면, 제어 신호(어드레스 래치 인에이블, 커맨드 래치 인에이블 등)를 입력하기 위한 단자, 비지 신호(Busy signal)/레디 신호(Ready signal)를 출력하는 외부 단자, 클록 신호를 입력하는 단자 등이 포함되어도 무방하다. 외부 단자부(400)는, 플래쉬 메모리 디바이스(100)와 호스트 컴퓨터와의 사이에서 송수하는 신호 등의 인터페이스를 제공한다.
다음으로, 본 실시예에 따른 메모리 칩(200, 300)의 DQS 출력 회로(240, 340)의 상세에 대해 설명한다. 하나의 메모리 칩의 입출력 회로가, 도 2에 도시한 4개의 병렬의 인버터를 접속한 출력 드라이버를 가지는 것으로 가정하면, DQS 출력 회로는, 그 출력 드라이버를 복제한 4개의 병렬의 인버터를 접속한 출력 드라이버를 가진다. 메모리 칩(200) 또는 메모리 칩(300)이 단일의 칩으로서 패키지 내에 수용되는 경우에는, DQS 출력 회로(240, 340)는, 4개의 병렬의 인버터를 접속한 출력 드라이버로부터 DQS 신호를 출력한다.
본 실시예에서는, 메모리 칩(200)과 메모리 칩(300)이 하나의 패키지 내에 스택되는 경우에는, DQS 출력 회로(240, 340)에, 4개의 병렬의 인버터 보다 적은 수의 인버터에 의해 DQS 신호를 출력하게 한다. 하나의 바람직한 양태에서는, 도 5에 도시한 것처럼, DQS 출력 회로(240)의 출력 드라이버가 2개의 병렬의 인버터에 의해 동작되도록 하고, 마찬가지로, DQS 출력 회로(340)의 출력 드라이버가 2개의 병렬의 인버터에 의해 동작되도록 하여, DQS 출력 회로(240)의 절반의 인버터의 출력 노드 Qn-1과, DQS 출력 회로(340)의 절반의 인버터의 출력 노드 Qn-2가, DQS 단자에 접속된다.
인버터의 절반을 동작 불능으로 하는 방법은, 임의(任意)이지만, 예를 들면, 메모리 칩이 스택되는 경우(멀티 칩으로서 사용되는 경우), 퓨즈 옵션 또는 메탈 옵션 또는 본딩 옵션에 의해, 2개의 병렬의 인버터의 출력 노드가 DQS 단자에 접속되도록 하고, 나머지 2개의 병렬의 인버터의 출력 노드가 DQS 단자로부터 분리되도록 한다.
이렇게 메모리 칩(200)과 메모리 칩(300)이 스택된 경우에는, 하나의 DQS 단자에는, DQS 출력 회로(240)의 2개의 병렬의 인버터의 출력 노드 Qn-1로부터 출력되는 DQS 신호와, DQS 출력 회로(340)의 2개의 병렬의 인버터의 출력 노드 Qn-2로부터 출력되는 DQS 신호가 공급된다.
도 6은, 본 실시예에 따른 플래쉬 메모리 디바이스의 DQS 신호와 각 메모리 칩으로부터 출력되는 데이터와의 타이밍 관계를 예시하는 도면이다. 여기서, 메모리 칩(300)에서 출력되는 데이터의 지연 양(출력 인버터의 게이트 지연(遲延) 등)은, 메모리 칩(200)에서 출력되는 데이터의 지연 양 보다 상대적으로 큰 것으로 한다. 동일한 메모리 칩이라도, 제조 시의 오차, 불균형 등에 의해, 양자(兩者)의 회로 요소에는 불균형이 생긴다. 예를 들면, 양 메모리 칩의 출력 드라이버의 트랜지스터의 사이즈가 달라지게 된다. 따라서, 메모리 칩(200)의 입출력 회로(230)의 출력 드라이버에서 출력되는 데이터의 지연 양과, 메모리 칩(300)의 입출력 회로(330)의 출력 드라이버로부터 출력되는 데이터의 지연 양이 반드시 일치한다고는 할 수 없다.
예를 들면, 플래쉬 메모리 디바이스(100)의 독출 동작이 수행될 때, 도 6에 도시한 것처럼, 시각 t1에서 메모리 칩(200)에서 독출된 데이터가 입출력 단자 IO_0∼3에 나타나고, 메모리 칩(200) 보다 상대적으로 데이터 출력이 지연되는 메모리 칩(300)에서 독출된 데이터는, 시각 t3에서 입출력 단자 IO_4∼7에 나타난다. 한편, DQS 신호는, 시각 t1과 시각 t3의 거의 중간인 시각 t2에서, 입출력 단자 IO_0∼7에 출력 데이터가 나타남을 지시하기 위해, L레벨에서 H레벨로 천이한다. 호스트 컴퓨터는, 시각 t2에서 DQS 신호가 H레벨로 천이함에 응답하여, 플래쉬 메모리 디바이스(100)의 입출력 단자 IO_0∼7에 나타나는 출력 데이터를 취입(取入)한다.
DQS 신호는, 도 5에 도시한 것처럼, 메모리 칩(200)의 DQS 출력 회로(240)의 2개의 병렬의 출력 드라이버에서 출력된 DQS 신호와, 메모리 칩(300)의 DQS 출력 회로(340)의 2개의 병렬의 출력 드라이버에서 출력된 DQS 신호를 합성한 것이다. 메모리 칩(200)에서 출력되는 데이터의 지연 양이 메모리 칩(300)보다 상대적으로 작은 것은, 메모리 칩(200)의 출력 드라이버를 구성하는 PMOS 트랜지스터 및 NMOS 트랜지스터의 사이즈가, 메모리 칩(300)의 출력 드라이버를 구성하는 PMOS 트랜지스터 및 NMOS 트랜지스터의 사이즈 보다 크고, 구동 능력이 높은 것으로 추측된다.
트랜지스터의 구동 능력이 크면, 출력 노드를 풀업(pull-up) 또는 풀다운(pull-down) 할 때의 구동 전류가 커지고, 천이할 때의 기울기가 급격해지며, 동작 속도가 빨라진다. 다른 한편, 트랜지스터의 구동 능력이 작으면, 출력 노드를 풀업(pull-up) 또는 풀다운(pull-down) 할 때의 구동 전류가 작아지고, 그 기울기가 완만해지며, 동작 속도가 늦어진다. 본 실시예에서는, 하나의 DQS 단자에, 메모리 칩(200)의 출력 드라이버에서 출력되는 DQS 신호와, 메모리 칩(300)의 출력 드라이버로부터 출력되는 DQS 신호가 공급되기 때문에, DQS 단자에는, 2개의 DQS 신호의 성분이 합성된 DQS 신호가 나타나게 된다. 그 결과, DQS 단자에는, 메모리 칩(200)의 DQS 신호가 천이하는 타이밍과 메모리 칩(300)의 DQS 신호가 천이하는 타이밍의 거의 중간 지점에서 천이하는 DQS 신호가 나타나게 된다. 이 때문에, 플래쉬 메모리 디바이스(100)의 입출력 단자 IO_0∼3에 나타나는 출력 데이터와 DQS 단자에 나타나는 DQS 신호와의 타이밍의 엇갈림은, 시각 t1∼t2의 시간 td1이며, 입출력 단자 IO_4∼7에 나타나는 출력 데이터와 DQS 단자에 나타나는 DQS 신호와의 타이밍의 엇갈림은, 시각 t2-t3의 시간 td2로서, 종래의 플래쉬 메모리 디바이스에서의 타이밍의 엇갈림 td 보다 작게 할 수 있다.
상기 실시예에서는, DQS 출력 회로 및 입출력 회로가 4개의 병렬의 인버터를 접속한 출력 드라이버를 가지는 예를 나타냈지만, 이는 일례이며, 접속되는 인버터의 수는, 요구되는 구동 특성에 따라 임의(任意)이다. 또한, 상기 실시예에서는, 2개의 메모리 칩을 스택하는 예를 나타냈지만, 스택하는 메모리 칩의 수는, 3 이상이어도 무방하다. 만일, 하나의 메모리 칩의 DQS 출력 회로가 n개의 병렬의 인버터를 접속한 출력 드라이버를 갖추고 있을 때, 그러한 메모리 칩이 m개 스택된 경우에는, 각 메모리 칩의 DQS 출력 회로는, n/m개의 병렬의 인버터가 인에이블된 출력 드라이버로부터 DQS 신호를 출력하고, 하나의 DQS 단자에는, n/m개의 병렬의 인버터를 접속한 출력 드라이버로부터 출력되는 m개의 DQS 신호가 공급된다.
상기 실시예에서는, 메모리 칩의 데이터 입출력이 ×4인 구성을 예시했지만, 이에 한정되지 않으며, ×1, ×8, ×16 등이어도 무방하다. 상기 실시예에서는, 플래쉬 메모리 칩을 스택하는 예를 나타냈지만, 본 발명은, 플래쉬 메모리 칩 이외의 메모리 칩에도 적용할 수 있다. 또한, 본 발명은, 플래쉬 메모리 칩과 이종(異種)의 메모리 칩을 스택하는 메모리 디바이스에도 적용할 수 있다.
본 발명의 바람직한 실시 형태에 대해 상술했지만, 본 발명은, 특정의 실시 형태로 한정되는 것이 아니고, 특허 청구의 범위에 기재된 발명의 요지의 범위 내에서, 다양한 변형·변경이 가능하다.
100: 플래쉬 메모리 디바이스 200: 메모리 칩
210: 메모리 셀 어레이 220: 주변 회로
230: 입출력 회로 240: DQS 출력 회로
300: 메모리 칩 310: 메모리 셀 어레이
320: 주변 회로 330: 입출력 회로
340: DQS 출력 회로 400: 외부 단자부

Claims (10)

  1. 복수의 메모리 칩을 포함한 반도체 기억 장치에 있어서,
    복수의 메모리 칩의 각각은, 데이터를 출력하기 위한 출력 회로와, 상기 출력 회로에서 출력되는 데이터의 타이밍을 정의하는 데이터 스트로브 신호를 출력하는 DQS 출력 회로를 가지고,
    반도체 기억 장치는,
    복수의 메모리 칩의 각 출력 회로에서 출력되는 데이터를 외부에 출력 가능한 복수의 출력 단자와,
    상기 데이터 스트로브 신호를 외부에 출력하기 위한 하나의 DQS 단자를 더 가지고,
    복수의 메모리 칩의 각 DQS 출력 회로에서 출력되는 데이터 스트로브 신호가 상기 하나의 DQS 단자에 공급되고,
    각 메모리 칩의 출력 회로는, 데이터를 출력하기 위한 n개의 병렬의 인버터를 포함하고(n은, 2 이상의 정수), 각 메모리 칩의 DQS 출력 회로는, 상기 출력 회로의 n개의 병렬의 인버터를 복제한 n개의 병렬의 인버터를 포함하고,
    각 DQS 출력 회로는, n개의 병렬의 인버터 보다 적은 수의 인버터에서 출력되는 데이터 스트로브 신호를 DQS 단자에 공급하는,
    반도체 기억 장치.
  2. 제1항에 있어서,
    상기 복수의 메모리 칩은 적층되는, 반도체 기억 장치.
  3. 제2항에 있어서,
    m개의 메모리 칩이 적층될 때(m은, 2 이상의 정수), 각 메모리 칩의 DQS 출력 회로는, n/m개의 병렬의 인버터에서 출력되는 데이터 스트로브 신호를 DQS 단자에 공급하는, 반도체 기억 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    제1 메모리 칩의 DQS 출력 회로에서 출력되는 제1 데이터 스트로브 신호는, 제1 메모리 칩의 출력 회로에서 출력되는 데이터의 제1 타이밍을 정의하고,
    제2 메모리 칩의 DQS 출력 회로에서 출력되는 제2 데이터 스트로브 신호는, 제2 메모리 칩의 출력 회로에서 출력되는 데이터의 제2 타이밍을 정의하고,
    상기 DQS 단자는, 상기 제1 데이터 스트로브 신호와 상기 제2 데이터 스트로브 신호에 근거해 제3 타이밍으로 제1 및 제2 메모리 칩의 각 출력 회로에서 출력되는 데이터를 정의하는 제3 데이터 스트로브 신호를 출력하는, 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 복수의 출력 단자의 수는, 복수의 메모리 칩의 각 출력 회로가 출력하는 데이터 비트 수와 동일한, 반도체 기억 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    반도체 기억 장치는, 외부로부터 클록 신호를 수취하는 클록 단자를 더 포함하고, 복수의 메모리 칩의 각 출력 회로는, 상기 클록 단자로부터 입력된 클록 신호에 동기해 데이터를 출력하는, 반도체 기억 장치.
  7. 복수의 메모리 칩을 포함한 반도체 기억 장치에 적용하는 데이터 스트로브 신호의 출력 방법에 있어서,
    복수의 메모리 칩의 각 출력 회로에서 출력되는 데이터가 복수의 외부 단자에 공급되도록, 각 출력 회로의 출력 노드와 상기 복수의 외부 단자를 접속하고,
    복수의 메모리 칩의 각 DQS 출력 회로에서 출력되는 데이터 스트로브 신호가 하나의 DQS 단자에 공급되도록, 각 DQS 출력 회로의 출력 노드와 상기 하나의 DQS 단자를 접속하고,
    상기 외부 단자에서 외부로 데이터가 출력될 때, 상기 하나의 DQS 단자는, 상기 외부 단자에서 출력되는 데이터의 타이밍을 정의하는 데이터 스트로브 신호를 외부에 출력하고,
    각 메모리 칩의 출력 회로는, 데이터를 출력하기 위한 n개의 병렬의 인버터를 포함하고(n은, 2 이상의 정수), 각 메모리 칩의 DQS 출력 회로는, 상기 출력 회로의 n개의 병렬의 인버터를 복제한 n개의 병렬의 인버터를 포함하고,
    m개의 메모리 칩이 적층될 때(m은, 2 이상의 정수), 각 메모리 칩의 DQS 출력 회로가 n/m개의 병렬의 인버터로부터 데이터 스트로브 신호를 DQS 단자에 공급하도록, 각 DQS 출력 회로가 동작되는,
    데이터 스트로브 신호의 출력 방법.
  8. 제7항에 있어서,
    상기 복수의 메모리 칩은 적층되는, 데이터 스트로브 신호의 출력 방법.
  9. 복수의 메모리 칩을 적층한 반도체 기억 장치의 제조 방법에 있어서,
    데이터를 출력하는 출력 회로가 n개의 병렬의 인버터를 포함하고(n은, 2 이상의 정수), 각 메모리 칩의 데이터 스트로브 신호를 출력하는 DQS 출력 회로가, 상기 출력 회로의 n개의 병렬의 인버터를 복제한 n개의 병렬의 인버터를 포함한 메모리 칩을 m개 준비하고(m은, 2 이상의 정수),
    m개의 메모리 칩을 적층하고,
    m개의 메모리 칩의 각 DQS 출력 회로가 n/m개의 병렬의 인버터에서 출력되는 데이터 스트로브 신호가 하나의 DQS 단자에 공급되도록, 각 DQS 출력 회로의 동작을 설정하는, 반도체 기억 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 설정은, 와이어 본드에 의한 옵션 또는 퓨즈에 의한 옵션을 이용해 실행되는, 반도체 기억 장치의 제조 방법.
KR1020180097592A 2017-12-13 2018-08-21 반도체 기억 장치, 그 제조 방법 및 데이터 스트로브 신호의 출력 방법 KR102029594B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017238392A JP6395919B1 (ja) 2017-12-13 2017-12-13 半導体記憶装置
JPJP-P-2017-238392 2017-12-13

Publications (2)

Publication Number Publication Date
KR20190070836A KR20190070836A (ko) 2019-06-21
KR102029594B1 true KR102029594B1 (ko) 2019-10-07

Family

ID=63668518

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180097592A KR102029594B1 (ko) 2017-12-13 2018-08-21 반도체 기억 장치, 그 제조 방법 및 데이터 스트로브 신호의 출력 방법

Country Status (5)

Country Link
US (1) US10636497B2 (ko)
JP (1) JP6395919B1 (ko)
KR (1) KR102029594B1 (ko)
CN (1) CN109920455B (ko)
TW (1) TWI662556B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102670866B1 (ko) * 2018-11-28 2024-05-30 삼성전자주식회사 복수의 메모리 플레인들을 포함하는 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
US11630153B2 (en) 2021-04-26 2023-04-18 Winbond Electronics Corp. Chip testing apparatus and system with sharing test interface

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050281096A1 (en) 2004-03-05 2005-12-22 Bhakta Jayesh R High-density memory module utilizing low-density memory components

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3449465B2 (ja) * 1998-10-07 2003-09-22 富士通株式会社 入力回路及び半導体集積回路装置
JP3296319B2 (ja) * 1999-03-02 2002-06-24 日本電気株式会社 ワード線駆動回路及び半導体記憶装置
KR100299565B1 (ko) * 1999-06-29 2001-11-01 박종섭 반도체 메모리장치
KR100299181B1 (ko) * 1999-07-15 2001-11-01 윤종용 반도체 메모리 장치 및 이 장치의 라이트 데이터 마스킹 방법
JP2001084785A (ja) * 1999-09-17 2001-03-30 Nec Corp センスアンプ回路及び半導体記憶装置
JP4613378B2 (ja) * 1999-11-01 2011-01-19 富士通セミコンダクター株式会社 半導体集積回路
KR100321164B1 (ko) * 1999-12-30 2002-03-18 박종섭 메모리 소자의 데이터 기입 및 독출 제어방법 및 회로
US6806733B1 (en) * 2001-08-29 2004-10-19 Altera Corporation Multiple data rate interface architecture
US6664837B1 (en) * 2002-09-18 2003-12-16 Xilinx, Inc. Delay line trim unit having consistent performance under varying process and temperature conditions
KR100543912B1 (ko) * 2003-04-30 2006-01-20 주식회사 하이닉스반도체 안티퓨즈를 이용하여 동작 타이밍 조절이 가능한 반도체장치
KR20040107244A (ko) * 2003-06-13 2004-12-20 삼성전자주식회사 반도체메모리장치의 전원 및 접지 배선구조
US7923982B2 (en) * 2005-09-02 2011-04-12 Panasonic Corporation Semiconductor integrated circuit
JP4353330B2 (ja) * 2006-11-22 2009-10-28 エルピーダメモリ株式会社 半導体装置および半導体チップ
JP2008300469A (ja) 2007-05-30 2008-12-11 Sharp Corp 不揮発性半導体記憶装置
US7855931B2 (en) * 2008-07-21 2010-12-21 Micron Technology, Inc. Memory system and method using stacked memory device dice, and system using the memory system
JP5579972B2 (ja) * 2008-08-01 2014-08-27 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置及び半導体記憶装置のテスト方法
KR100987359B1 (ko) 2008-09-02 2010-10-12 주식회사 하이닉스반도체 데이터 입출력 회로
CN101404133A (zh) * 2008-11-04 2009-04-08 李舒 一种多位数码管控制电路及其方法
US7894230B2 (en) 2009-02-24 2011-02-22 Mosaid Technologies Incorporated Stacked semiconductor devices including a master device
KR101626084B1 (ko) * 2009-11-25 2016-06-01 삼성전자주식회사 멀티 칩 메모리 시스템 및 그것의 데이터 전송 방법
CN103608793B (zh) 2011-06-14 2016-10-26 马维尔国际贸易有限公司 用于dqs选通的系统和方法
US8787097B1 (en) 2011-09-30 2014-07-22 Altera Corporation Circuit design technique for DQS enable/disable calibration
JP2015056105A (ja) * 2013-09-13 2015-03-23 株式会社東芝 不揮発性半導体記憶装置
JP6190697B2 (ja) * 2013-11-07 2017-08-30 ルネサスエレクトロニクス株式会社 半導体装置
US9281049B1 (en) * 2014-10-28 2016-03-08 Xilinx, Inc. Read clock forwarding for multiple source-synchronous memory interfaces
JP6058835B2 (ja) * 2016-01-29 2017-01-11 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050281096A1 (en) 2004-03-05 2005-12-22 Bhakta Jayesh R High-density memory module utilizing low-density memory components

Also Published As

Publication number Publication date
CN109920455B (zh) 2023-05-09
JP2019106228A (ja) 2019-06-27
US20190180828A1 (en) 2019-06-13
KR20190070836A (ko) 2019-06-21
CN109920455A (zh) 2019-06-21
TWI662556B (zh) 2019-06-11
JP6395919B1 (ja) 2018-09-26
TW201928954A (zh) 2019-07-16
US10636497B2 (en) 2020-04-28

Similar Documents

Publication Publication Date Title
US9584124B2 (en) Semiconductor device
US7688663B2 (en) Anti-fuse repair control circuit and semiconductor device including DRAM having the same
KR20110129149A (ko) 3ｄ 반도체 장치
US12034441B2 (en) Semiconductor device
US9397672B2 (en) Semiconductor device
CN106548807A (zh) 修复电路、使用它的半导体装置和半导体系统
US9263371B2 (en) Semiconductor device having through-silicon via
US9153533B2 (en) Microelectronic elements with master/slave configurability
KR102029594B1 (ko) 반도체 기억 장치, 그 제조 방법 및 데이터 스트로브 신호의 출력 방법
US8279651B2 (en) Memory chip package with efficient data I/O control
US6867993B2 (en) Semiconductor memory device
US6556485B2 (en) Output buffer capable of adjusting current drivability and semiconductor integrated circuit device having the same
US7362649B2 (en) Memory control device and memory control method
US11201149B2 (en) Semiconductor devices
US6274931B1 (en) Integrated circuit packaging systems and methods that use the same packaging substrates for integrated circuits of different data path widths
JP6214520B2 (ja) 半導体回路装置
US10903191B2 (en) Semiconductor chip for repairing through electrode
JPH10200047A (ja) 単一パッケージ半導体メモリ・デバイスとそのメモリ容量を２倍にする方法
KR20090000358A (ko) 멀티 칩 패키지 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant