JPH10200047A - 単一パッケージ半導体メモリ・デバイスとそのメモリ容量を２倍にする方法 - Google Patents

単一パッケージ半導体メモリ・デバイスとそのメモリ容量を２倍にする方法

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JPH10200047A
JPH10200047A JP9333246A JP33324697A JPH10200047A JP H10200047 A JPH10200047 A JP H10200047A JP 9333246 A JP9333246 A JP 9333246A JP 33324697 A JP33324697 A JP 33324697A JP H10200047 A JPH10200047 A JP H10200047A
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memory device
pads
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memory
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Tito Gelsomini
チト，ゲルソミニ
Vito Liverini
リベリニ ビト
Giuliano Imondi
イモンディ ジウリアーノ
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Abstract

(57)【要約】 【課題】 設計を大幅に変更することなく単一パッケー
ジ半導体メモリ・デバイスのメモリ容量を２倍にする方
法と装置を提供する。 【解決手段】 本発明は、予め定められた組のマスク２
０による第１組のパッド１２を備えた第１チップ１０を
作成する段階と、予め定められた組のマスク２０の鏡映
像を有する１組の鏡映像マスク２４を生成する段階と、
鏡映像マスク２４の組による第２組のパッド３２を備え
た第２チップ３０を作成する段階とを有する。前記単一
パッケージ・リード・フレーム４０の共通導線を共有す
るために、第１組のピン１２および第２組のピン３２の
機能的に等価なピンに対し第１チップ１０と第２チップ
３０が単一パッケージ・リード・フレーム４０の反対側
の両側面に対向するように、第１チップ１０と第２チッ
プ３０とを単一パッケージ・リード・フレーム４０に接
続することを行うことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体チップの製
造およびパッケージに関する。さらに詳細にいえば、本
発明は、単一パッケージ半導体メモリ・デバイスのメモ
リ容量を２倍にする方法に関する。
【０００２】
【発明が解決しようとする課題】集積回路部品は、ます
ます複雑な動作を実行するようになってきている。これ
らの動作は、非常に複雑な処理、非常に複雑な信号通
信、および非常に複雑なデータ記憶性能を必要とする。
これらの集積回路部品の開発の工程において、ランダム
・アクセス性能および他のメモリ性能が同じレベルで進
歩するように、十分な記憶性能を備えることが重要であ
る。大型の記憶容量を有するメモリを設計するには、通
常、長い時間がかかりそして多量の研究資源と開発資源
とが必要である。もし多量の研究資源と開発資源を消費
することなく単一パッケージＤＲＡＭまたは他のメモリ
・デバイスの記憶容量を増大させることができるなら
ば、通常の部品開発の際に必要であるコストを伴わない
で、付随する処理工程および電子デバイスのスピードと
性能を改善することができる。
【０００３】新規な電子デバイスに付随して存在する回
路基板およびパッケージに関する制限のために、単一パ
ッケージの集積回路部品に２個以上のメモリ・デバイス
を単純に付加することは実際にはできない。多くの場合
にそして多くの理由により、与えられた応用に用いられ
るメモリに対して、デバイスの数を単純に増やすことは
実際的ではない。
【０００４】メモリ容量を増大させるための最近の開発
において、ＤＲＡＭデバイスのメモリ容量が４倍になる
のに３年ないし５年かかっている。複雑な命令を処理し
そしてますます複雑な動作を実行するという開発の要請
に早急に応えるためには、現在の開発スピードの下でＤ
ＲＡＭまたは他のメモリ・デバイスの進歩、開発を単に
待つというのは実際的ではないであろう。
【０００５】
【課題を解決するための手段】前記の制限を考えるなら
ば、現在ある回路設計を用いながら半導体メモリ・デバ
イスのメモリ容量を増大させる方法を工夫することがで
きればそれは好ましいことであり、そしてそれにより設
計技術の開発を待つという必要がなくなる。
【０００６】回路基板の貴重なスペースを消費しない
で、そして付随する集積回路に対して高集積度のパッケ
ージまたは高集積度の回路を再設計するということを必
要としないで、半導体メモリ・デバイスのメモリ容量を
増大させる方法と、この方法により得られる装置とが要
望されている。
【０００７】したがって、本発明に従い、鏡映像を有す
るチップに隆起部接合工程を適用することにより半導体
メモリ・デバイスをパッケージする方法が得られ、およ
びこの方法により作成される装置が得られる。本発明に
より、半導体メモリ・デバイスのメモリ容量の増大に対
して、先行技術のメモリ・デバイス・パッケージ方法に
おけるコストの制限、スペースの制限、および設計開発
の制限が解決される、または大幅に解消される。
【０００８】本発明の１つの特徴に従い、単一パッケー
ジ半導体メモリ・デバイスのメモリ容量を２倍にする方
法が得られる。この方法は、予め定められた組のマスク
による第１組のパッドを有する第１チップを作成する段
階を有する。本発明のまた別の段階は、予め定められた
組のマスクを生成するのと同じデータ・ベースを用い
て、１組の鏡映像マスクを生成する段階である。本発明
は次に、前記組の鏡映像マスクによる第２組のパッドを
有する第２チップを作成する段階を有する。次に、第１
チップの活性領域と第２チップの活性領域とが、前記単
一パッケージ・リード・フレームの共通導線を共有する
ために、第１組のパッドおよび第２組のパッドの機能的
に等価なパッドに対し前記単一パッケージ・リード・フ
レームの反対側の両側面に対向するように、第１チップ
と第２チップとを前記単一パッケージ・リード・フレー
ムに接合する段階を行うことができる。
【０００９】本発明により得られる１つの技術的な利点
は、単一容量のチップから出発して単一パッケージで２
倍容量のメモリ・デバイスが得られることであり、そし
て単一容量メモリ・デバイスの設計を大幅に変更するこ
となく、および回路の大幅な再設計をする必要がなく、
容量を２倍にするという要求された結果を達成すること
ができることである。
【００１０】本発明のまた別の技術的な利点は、本発明
の方法がＤＲＡＭに対して応用できるだけでなく、ＳＲ
ＡＭ、フラッシュＥＰＲＯＭ、ＯＰＴ−ＥＰＲＯＭ、Ｅ
ＰＲＯＭ、ビデオＲＡＭ、ＦＭＥＭ、およびその他とい
った広範囲の半導体メモリ・デバイスに応用できること
である。
【００１１】本発明のさらに別の技術的な利点は、大量
生産で第１単一パッケージ・デバイスが製造された後、
本質的に直ちに２倍容量メモリ・デバイスを組み立てる
ことができることである。第２組のマスクを生成するこ
とにより、オリジナルに設計されたチップと全く同じで
あるが鏡映像の関係にあるチップを作成し、それにより
半導体メモリ・デバイスのメモリ容量を２倍にする方法
が、本発明によりコストが安くてかつ信頼性をもって得
ることができる。
【００１２】本発明のなお別の技術的な利点は、専用の
リード・フレームの両側面から対向する２個のチップを
接合する「隆起部接合」技術を効果的に用いることがで
きることである。２個の鏡映像の関係にあるチップが相
互に対向する時、すべてのパッド・デバイス機能を鏡映
像回路の対応する位置に配置することができるから、２
個のチップの機能の大部分を専用の同じレベルのリード
・フレームに接続することができる。
【００１３】本発明のまた別の技術的な利点は、そのメ
モリ容量を２倍にする性能を有するメモリ・デバイスを
達成するために、与えられたチップに要求される設計変
更は最小限であることである。
【００１４】本発明により、必需のデバイスに対して完
全な両立性を有する鏡映像回路を製造することを可能に
する。鏡映像デバイスはまた、隆起部接合に対し接合技
術を正しく用いるのに必要なすべてのレイアウト寸法を
有することができる。本発明に開示された新規な内容を
利用した種々のメモリ・デバイスは、この特徴および他
の特定の特徴を有することができる。
【００１５】
【発明の実施の形態】添付図面を参照しての下記説明に
より、本発明およびその利点をさらに完全に理解するこ
とができるであろう。添付図面において、同等な特性を
有する部品には同等な番号が付されている。
【００１６】本発明の好ましい実施例の図面において、
同等な部品および対応する部品には同等な番号が付され
ている。
【００１７】図１は、例えばパッド１２、パッド１４お
よびパッド１６を有する第１組のパッドを備えた、第１
半導体メモリ・チップ１０の図である。パッド１２、パ
ッド１４およびパッド１６は、予め定められたマスク
（図示されていない）により作成することができる。図
１のデバイスを作成するのに、従来のメモリ・デバイス
製造技術を用いることができる。この平面図に示されて
いるように、半導体メモリ・デバイス１０は、例えば、
ＤＲＡＭであることができる。第１チップ１０の能動デ
バイスは、リード・フレーム（図４を見よ）に対する外
部接続のためのパッド１６に接続される。図１には、チ
ップ１０の３つの位置に配置されたオリジナルのパッド
１２、１４および１６が示されている。接合パッドのお
のおのの上に隆起部（図５および下記説明を参照）を作
成することができる。この隆起部により、平坦なまたは
事実上平坦なリード・フレームを、半導体メモリ・チッ
プ１０の回路に電気的に接続することができる。
【００１８】図２は、本発明により、オリジナルのチッ
プと鏡映の関係にあるチップを作成するための第２組の
マスクを得る概念図である。オリジナル・デバイスに対
するリソグラフィ・マスクのパターン作成を制御する命
令を操作することにより、半導体メモリ・チップ１０の
鏡映像を作成することが可能である。換言すれば、リソ
グラフィ・マスクの精密な位置を決定する方位の軸を反
転することにより、または反転した画像を発生させるこ
とにより、鏡映像を得ることができる。
【００１９】したがって図２において、文字「Ｆ」は図
１の半導体メモリ・チップ１０のためのリソグラフィ・
マスクのオリジナルの方位を表すとする。この場合、文
字「Ｆ」に対するリソグラフィ・マスクを生成するため
の命令およびデータを操作することにより、矢印２２で
示されているように、「反転した文字Ｆ」を得ることが
できる。
【００２０】図３は、第２組のパッドを有する第２半導
体メモリ・チップ３０の図である。この第２組のパッド
は、図２の概念に従って作成された鏡映像マスクの組に
よって作成される。図３には、例えば、パッド３２、パ
ッド３４およびパッド３６が示されているが、これらの
パッドは、図１のメモリ・チップ１０のパッド１２、パ
ッド１４およびパッド１６の位置の鏡映像の位置に配置
されている。
【００２１】図４は、リード・フレーム４０の図であっ
て、このリード・フレーム４０により、半導体メモリ・
チップ１０と半導体メモリ・チップ３０との両方のパッ
ドを接触させることができる。リード・フレーム４０
は、接触体４２、接触体４４および接触体４６のような
複数個の接触体を有する。これらの接触体は、それぞれ
のチップのパッド隆起部と電気的に接触することができ
る。複数個の接触体のおのおのは、リード・フレーム４
０の付随する導線４８に接続される。
【００２２】図５は、本発明により１個のパッケージ・
リード・フレーム４０に接合された、半導体メモリ・チ
ップ１０および半導体メモリ・チップ３０の横断面図で
ある。隆起部接合技術を用いるならば、本発明により、
反対側の両側面からフレーム４０の接触体４２と接触体
４６に対向させて、２個の半導体メモリ・チップ１０お
よび３０を備えることにより、点線５０で概念的に示さ
れた同じパッケージの中に２個の半導体メモリ・チップ
を組み立てることができる。このように、パッド１２に
対する隆起部５２とパッド３１に対する隆起部５４は、
関与する接触体に関して同じ位置を有するであろう。同
様に、パッド１６に対する隆起部５６とパッド３６に対
する隆起部５８との両方が、フレーム４０の接触体４６
に接続される。
【００２３】好ましい実施例では、対向する導線接触体
に接続されると期待されないパッドは、それらの上に隆
起部を有しないように、そしてその代わりに保護酸化物
で被覆されるように作成することができる。同じパッド
の上の同族の隆起部の対、または半導体メモリ・チップ
の専用のパッドに対する単一の隆起部の対、のいずれか
の接合は、種々のＤＲＡＭデバイスに典型的に示される
ように、選定されたアーキテクチャに従って作成するこ
とができる。
【００２４】図６は、本発明による単一にパッケージさ
れた半導体メモリ・デバイスがどのように制御されるか
を示した構造体の図である。図６に示されているよう
に、２個の半導体メモリ・チップ１０および３０が一緒
に単一パッケージにパッケージされて、２倍容量メモリ
・パッケージ５０が作成される。このことを可能にする
ために、本発明は基本的な半導体メモリ・チップに加え
て同じダイの上に、エクストラ・アドレス・パッド６２
と、２個の接合オプション・パッド７０および７４と、
関連する論理回路６０とを付加することができる。この
ようにして、半導体メモリ・チップ１０および３０は、
別々に用いられる時、標準型のメモリ・チップとして動
作することができ、そして組み合わせて用いられる時、
接合オプション・パッド７０および７４が用いられる方
法により、図５に示された２重メモリ・チップが２倍容
量のメモリ・パッケージ５０を形成することができる。
【００２５】図６の論理回路６０は、２入力ＮＡＮＤゲ
ート６４と反転器６６とを接続されたエクストラ・アド
レス・パッド６２を有する。反転器６６の出力Ｎ４は、
２入力ＮＡＮＤゲート６６に送られる。接合オプション
・パッド７０の出力はプル・ダウン・トランジスタ７２
により制御されて、２入力ＮＡＮＤゲート６８の入力に
送られる。接合オプション・パッド７４はプル・ダウン
・トランジスタ７６により制御されて、２入力ＮＡＮＤ
ゲート６４の入力に送られる。２入力ＮＡＮＤゲート６
８のＮ１出力は、２入力ＮＡＮＤゲート６４からのＮ２
出力と一緒に、２入力ＮＡＮＤゲート７８に送られる。
その結果の２入力ＮＡＮＤゲート７８からのＮ３出力
は、行アドレス・デコーダに送られる。この行アドレス
・デコーダは、ＮＡＮＤ出力Ｎ３が低レベルである時活
性化される。（この行アドレス・デコーダは、すべての
半導体メモリ・デバイスの中に存在する標準型の回路で
あり、この行アドレス・デコーダが作動される時、その
行アドレスにより指定されたメモリ行の動作をイネーブ
ルにする。）
【００２６】図７は、論理回路７０により可能となる構
成を要約した表である。図６および図７において、もし
接合オプション・パッド７０がＶCC（すなわち、論理値
「１」）に接合されるならば、２入力ＮＡＮＤゲート６
８のＮ１出力はもはやＢＯ１入力からの影響を受けなく
なる。もしそれに加えて接合オプション・パッド７４が
アースに接続される（または、非接続のままにされる、
プル・ダウン・トランジスタ７６によりそれと等価な状
態にされる）ならば、２入力ＮＡＮＤゲート６４のＮ２
出力は、エクストラ・アドレス・パッド６２の論理値が
どのようであっても、常に論理値１である。この場合、
２入力ＮＡＮＤゲート７８のＮ３出力は、Ｎ１入力と逆
の論理値である。この逆の論理値は、ＢＯ１が常に１で
あるために、反転器６６のＮ４出力の反転値に等しい。
【００２７】反転器６６のＮ４出力は、エクストラ・ア
ドレス・パッド６２の出力を反転した値である。したが
ってＮ３出力は最終的に、エクストラ・アドレス・パッ
ド６２の出力を反転した値に等しい。このことは、ＶCC
に接続された接合オプション・パッド７０と、ＧＮＤに
接続されたまたは開放のままである接合オプション・パ
ッド７４と、を有するデバイス（例えば、図５の半導体
メモリ・チップ１０）は、エクストラ・アドレス・パッ
ド６２が論理値１である（すなわち、Ｎ３がゼロに等し
い）時、アクセスされるであろうということを意味す
る。他方、もし接合オプション・パッド７０がＧＮＤに
接続される（または、非接続のままにされる、プル・ダ
ウン・トランジスタ７２によりそれと等価な状態にされ
る）ならば、２入力ＮＡＮＤゲート６８のＮ１出力は、
エクストラ・アドレス・パッド６２の論理値がどのよう
であっても、常に論理値１である。
【００２８】もしそれに加えて接合オプション・パッド
７４がＶCCに接続されるならば、２入力ＮＡＮＤゲート
６４のＮ２出力は、エクストラ・アドレス・パッド６２
の論理値の反転値に等しい。したがってＮ３は最終的
に、エクストラ・アドレス・パッド６２の論理値に等し
く、そしてＮ１出力を常に論理値１に等しくする。この
ことは、アースに接続されたまたは開放のままである接
合オプション・パッド７０と、ＶCCに接続された接合オ
プション・パッド７４と、を有するデバイス（例えば、
図５の半導体メモリ・チップ３０）は、エクストラ・ア
ドレス・パッド６２がゼロである（再び、２入力ＮＡＮ
Ｄゲート７８のＮ３出力がゼロに等しい）時、アクセス
されるであろうということを意味する。このことによ
り、エクストラ・アドレス・パッド６２の論理値に従っ
て、２倍容量のメモリ・パッケージ５０の中の半導体メ
モリ・チップ１０または３０にアクセスすることが可能
である。
【００２９】２倍容量メモリ・パッケージ５０では、こ
の場合、エクストラ・アドレス・パッド６２を含めて２
個のチップのすべての同族パッドは、それぞれのメモリ
・チップの同族隆起部１８および３８に２重接合により
一緒に接続されるであろう。エクストラ・アドレス・パ
ッドにアクセスすることができるために、このパッケー
ジはただ１個のエクストラ・ピンだけを必要とするであ
ろう。ワードの数は２倍であり、一方ワード当たりのビ
ットの数は同じままであるであろう。基板のレベルでな
んら変更を行うことなく、一方、行の数が２倍になるこ
とを考慮に入れて、ＲＡＳ 信号およびＣＡＳ 信号が
動作することができる。
【００３０】図６に示された本発明の半導体メモリ・チ
ップは、２入力ＮＡＮＤゲート６８のＢＯ１入力と２入
力ＮＡＮＤゲート６４のＢＯ２入力との両方が低レベル
である時、標準的なメモリ・チップとして動作する。も
し接合オプション・パッド７０と７４との両方がＧＮＤ
に接続されるならば、またはもし接合オプション・パッ
ド７０と７４との両方がプル・ダウン・トランジスタ７
２および７６のために非接続のままにされるならばのい
ずれかの時に、このことが起こる。この場合、２入力Ｎ
ＡＮＤゲート７８のＮ３出力は、エクストラ・アドレス
・パッド６２からの出力の値に関係なく、低レベルであ
るであろう。換言すれば、この場合の本発明の半導体メ
モリ・デバイスは２倍容量特性としてではなくて動作
し、そして標準的な半導体メモリ・デバイスとして用い
ることができる。
【００３１】ＢＯ１入力とＢＯ２入力との両方が低レベ
ルである同じ場合に、論理回路６０は、ＲＡＳ ピンお
よびＣＡＳ ピンを単に２重にすることにより、ワード
当たりに同じ数のビットを有するワードの数を２倍にす
ることができる。この場合、図５の２個の半導体メモリ
・チップ１０および３０は、それぞれのメモリ・チップ
のＲＡＳ パッドおよびＣＡＳ パッドの別々の接合を
可能にするために、２個の付加ピンを備えた２倍容量メ
モリ・パッケージ５０の中にパッケージすることができ
る。他のすべてのピンは、それぞれのメモリ・チップの
同族隆起部１８および３８に対し２倍の接合を有するで
あろう。それぞれのメモリ・チップに対するＲＡＳ お
よびＣＡＳ が別々に動作することにより、それぞれの
メモリ・チップに独立にアクセスすることができる。こ
のことにより、もしチップのおのおのが交互にアクセス
されるならば、消費電力はオリジナルのメモリ・チップ
の消費電力とほぼ同じままである。さらに、この構成体
には「本質的」な設計変更はなんら必要なく、そしてこ
の場合、論理回路６０は厳密にいえば必ずしも必要では
ない。
【００３２】論理回路６０によりまた、同じ数のワード
を有しおよびワード当たり２倍の数のビットを有する、
２倍容量メモリ・オプションが得られる。これは、入力
／出力ピンを２倍にすることにより、得られるメモリ容
量を２倍にする。この場合、２個の半導体メモリ１０お
よび３０は、基本的なダイのワード当たりのビットと同
じように多数個の付加ピンを備えた２倍容量メモリ・パ
ッケージ５０の中にパッケージされるであろう。例え
ば、もし８倍（×８）部分を生成するためにこれらのＤ
ＲＡＭが４倍（×４）構成に組織化されるならば４個の
付加ピンが必要であり、またはもし１６倍（×１６）部
分を生成するためにこれらのＤＲＡＭが×８構成に組織
化されるならば８個の付加ピンが必要である。すべての
Ｉ／Ｏ（Ｄｑｘ）パッドは別々に単独で接合され、一
方、残りの同族パッドは同じピンに２重に接合されるで
あろう。その結果得られる部分は、基板の設計をなんら
変更することなく、基本的なデバイスと全く同じに動作
することができ、そして唯一の違いはワード当たり２倍
の数のビットに構成されていることである。この場合、
消費電力はオリジナルのメモリ・チップの消費電力のほ
ぼ２倍であるであろう。またこの構成体は、本質的にお
よび自然的に、設計変更をなんら必要としなく、また論
理回路６０をも必要としない。
【００３３】例示された実施例について本発明が詳細に
説明されたが、この説明は例を挙げて説明したものであ
って、本発明の範囲がこれらの実施例に限定されること
を意味するものではない。したがって、本発明の実施例
の細部を種々に変更した実施例および本発明のこの他の
付加的実施例が可能であることは、当業者には前記説明
から容易に分かるであろう。このような変更実施例およ
び付加的実施例はすべて、本発明の範囲内に包含される
ものと理解されなければならない。
【００３４】以上の説明に関して更に以下の項を開示す
る。 （１） 予め定められた組のマスクによる第１組のパッ
ドを有する第１チップを作成する段階と、前記予め定め
られた組のマスクの鏡映像を有する鏡映像マスクの組を
生成する段階と、前記組の鏡映像マスクによる第２組の
パッドを有する第２チップを作成する段階と、前記第１
チップの活性領域と前記第２チップの活性領域とが、単
一パッケージ・リード・フレームの共通導線を共有する
ために、前記第１組のパッドおよび前記第２組のパッド
の機能的に等価なパッドの予め定められた組に対し前記
単一パッケージ・リード・フレームの反対側の両側面に
対向するように、前記第１チップと前記第２チップとを
前記単一パッケージ・リード・フレームに接続する段階
と、を有する、単一にパッケージされた半導体メモリ・
デバイスのメモリ容量を２倍にする方法。
【００３５】（２） 第１項記載の方法において、前記
第１組のピンが第１組の隆起部に付随し、および前記第
２組のピンが第２組の隆起部に付随し、および前記第１
組の隆起部と前記第２組の隆起部とを前記単一パッケー
ジ・リード・フレームに接続する段階をさらに有する、
前記方法。
【００３６】（３） 第１項記載の方法において、前記
単一パッケージ半導体メモリ・デバイスを選択的に制御
することにより単一容量メモリ・デバイスとしてまたは
２倍容量メモリ・デバイスとして動作することを可能に
する制御回路を作成する段階をさらに有する、前記方
法。
【００３７】（４） 第１項記載の方法において、ワー
ド当たりに等価な数のビットを有してワードの数を２倍
にするメモリ容量を単一のメモリ・チップとして得るた
めに、前記第１チップと前記第１チップとに付随する制
御回路を作成する段階をさらに有する、前記方法。
【００３８】（５） 第１項記載の方法において、ワー
ドの数を２倍にするおよびワード当たりのビットの数を
２倍にするためのメモリ容量を単一のメモリ・チップと
して得るために、前記第１チップと前記第１チップとに
付随する制御回路を作成する段階をさらに有する、前記
方法。
【００３９】（６） 第１項記載の方法において、等価
な数のワードに対しおよびワード当たりのビットの数を
２倍にするためのメモリ容量を単一のメモリ・チップと
して得るために、前記第１チップと前記第１チップとに
付随する制御回路を作成する段階をさらに有する、前記
方法。
【００４０】（７） 第１組のパッドと予め定められた
第１容量とを有する第１メモリ・デバイスと、第２組の
パッドを有しおよび予め定められた前記第１容量にほぼ
等しい予め定められた第２容量を有し、そして前記第１
メモリ・デバイスの鏡映像を有する、第２メモリ・デバ
イスと、前記第１単一容量メモリ・デバイスと、前記第
２単一容量メモリ・デバイスと、前記第１メモリ・デバ
イスと前記第２メモリ・デバイスとの両方と、のいずれ
かに選択的に接続するための専用のリード・フレーム
と、前記第２単一容量メモリ・デバイスの選定された活
性領域に接続された、前記第１単一容量メモリ・デバイ
スの選定された活性領域と、前記２倍容量メモリ・デバ
イスの動作を制御するための制御回路と、を有する２倍
容量メモリ・デバイス。
【００４１】（８） 第７項記載のデバイスにおいて、
前記第１組のパッドが第１組の隆起部に付随し、および
前記第２組のパッドが第２組の隆起部に付随し、および
前記第１組の隆起部と前記第２組の隆起部とが前記単一
パッケージ・リード・フレームに接続される、前記デバ
イス。
【００４２】（９） 第７項記載のデバイスにおいて、
前記制御回路が前記単一パッケージ半導体メモリ・デバ
イスを選択的に制御することにより、単一容量メモリ・
デバイスまたは２倍容量メモリ・デバイスとして動作さ
せることを可能にする、前記デバイス。
【００４３】（１０） 第７項記載のデバイスにおい
て、ワード当たり等価な数のビットを有して２倍の数の
ワードを有するメモリ容量を予め定められた前記第１容
量の単一メモリ・チップとして得るために、前記制御回
路が前記第１チップと前記第１チップとに付随する回路
をさらに有する、前記デバイス。
【００４４】（１１） 第７項記載のデバイスにおい
て、ワード当たり２倍の数のビットを有して２倍の数の
ワードを有するメモリ容量を予め定められた前記第１容
量の単一メモリ・チップとして得るために、前記制御回
路が前記第１チップと前記第１チップとに付随する回路
をさらに有する、前記デバイス。
【００４５】（１２） 第７項記載のデバイスにおい
て、ワード当たり２倍の数のビットを有して等価な数の
ワードを有するメモリ容量を予め定められた前記第１容
量の単一メモリ・チップとして得るために、前記制御回
路が前記第１チップと前記第１チップとに付随する回路
をさらに有する、前記デバイス。
【００４６】（１３） 予め定められた組のマスクによ
り作成された第１組のパッドを有する第１チップと、前
記予め定められた組のマスクの鏡映像から作成された鏡
映像マスクの組による第２組のパッドを有する第２チッ
プと、前記第１チップの活性領域と前記第２チップの活
性領域とが、単一パッケージ・リード・フレームの共通
導線を共有するために、前記第１組のパッドおよび前記
第２組のパッドの機能的に等価なパッドに対し前記リー
ド・フレームの反対側の両側面に対向するように、前記
第１チップと前記第２チップとに接続するためのリード
・フレームと、を有する、２倍メモリ容量半導体メモリ
・デバイス。
【００４７】（１４） 第１３項記載のデバイスにおい
て、前記第１組のパッドが第１組の隆起部に付随し、お
よび前記第２組のパッドが第２組の隆起部に付随し、お
よび前記第１組の隆起部と前記第２組の隆起部とが前記
単一パッケージ・リード・フレームに接合される段階を
さらに有する、前記デバイス。
【００４８】（１５） 第１３項記載のデバイスにおい
て、前記単一パッケージ半導体メモリ・デバイスを選択
的に制御することにより、単一容量メモリ・デバイスと
してまたは２倍容量メモリ・デバイスとして動作するこ
とを可能にするためのエクストラ・アドレス・パッドを
さらに有する、前記デバイス。
【００４９】（１６） 第１３項記載のデバイスにおい
て、前記単一パッケージ半導体メモリ・デバイスが単一
容量メモリ・デバイスとして動作するまたは２倍容量メ
モリ・デバイスとして動作することのいずれかの選択を
電気的に制御するための制御回路をさらに有する、前記
デバイス。
【００５０】（１７） 第１単一容量メモリ・デバイス
と、前記第１単一容量メモリ・デバイスの鏡映像を有す
る第２単一容量メモリ・デバイスと、前記第１単一容量
メモリ・デバイスと、前記第２単一容量メモリ・デバイ
スと、前記第１単一容量メモリ・デバイスと前記第２単
一容量メモリ・デバイスとの両方と、のいずれかに選択
的に接続するための専用のリード・フレームと、前記専
用のリード・フレームに接続された前記第１単一容量メ
モリ・デバイスおよび前記第２単一容量メモリ・デバイ
スと、を有する、２倍メモリ容量デバイス。
【００５１】（１８） 第１７項記載のデバイスにおい
て、前記単一パッケージ半導体メモリ・デバイスを選択
的に制御することにより、単一容量メモリ・デバイスと
してまたは２倍容量メモリ・デバイスとして動作するこ
とを可能にするためのエクストラ・アドレス・パッドを
さらに有する、前記デバイス。
【００５２】（１９） 第１７項記載のデバイスにおい
て、前記単一パッケージ半導体メモリ・デバイスが単一
容量メモリ・デバイスとして動作するまたは２倍容量メ
モリ・デバイスとして動作することのいずれかの選択を
自動的に制御するための制御回路をさらに有する、前記
デバイス。
【００５３】（２０） 鏡映像のチップに適用された隆
起部接合工程を用いて、単一パッケージ半導体メモリ・
デバイスのメモリ容量を２倍にする方法と装置５０が得
られる。この方法およびこの方法により得られる装置
は、予め定められた組のマスク２０による第１組のパッ
ド１２を備えた第１チップ１０を作成する段階を有す
る。本発明の次の段階は、予め定められた組のマスク２
０の鏡映像を有する１組の鏡映像マスク２４を発生する
段階である。本発明は次に、鏡映像マスク２４の組によ
る第２組のパッド３２を備えた第２チップ３０を作成す
る段階を有する。前記単一パッケージ・リード・フレー
ム４０の共通導線を共有するために、第１組のピン１２
および第２組のピン３２の機能的に等価なピンに対し第
１チップ１０と第２チップ３０が単一パッケージ・リー
ド・フレーム４０の反対側の両側面に対向するように、
第１チップ１０と第２チップ３０とを単一パッケージ・
リード・フレーム４０に接続することを行うことができ
る。単一パッケージ半導体メモリ・デバイス５０により
単一容量動作または２倍容量動作のいずれかが得られる
ように、制御回路６０が選択的に制御を行うことができ
る。
【図面の簡単な説明】
【図１】予め定められた組のマスクにより作成された第
１組のパッドを有する第１メモリ・チップの図。
【図２】図１のメモリ・チップの予め定められた組のマ
スクの鏡映像から作成された鏡映像マスクの作成を示し
た概念図。
【図３】図２による鏡映像マスクの組から作成されおよ
び第２組のパッドを有する第２メモリ・チップの図。
【図４】図１および図３のそれぞれ第１メモリ・チップ
および第２メモリ・チップと共に用いることができるリ
ード・フレームの１つの実施例の図。
【図５】本発明に従い単一パッケージ・リード・フレー
ムに接合された第１チップおよび第２チップの図。
【図６】本発明の２倍容量メモリ・デバイスに対して用
いられる種々の可能なモードを示した論理回路図。
【図７】本発明の２倍容量メモリ・デバイスの特性を要
約した表。
【符号の説明】
１０ 単一パッケージ半導体メモリ・デバイス、第１チ
ップ １２ 第１組のパッド、第１組のピン ２０ マスク ２４ 鏡映像マスク ３０ 第２チップ ３２ 第２組のパッド、第２組のピン ４０ 単一パッケージ・リード・フレーム ５０ 単一パッケージ半導体メモリ・デバイス ６０ 論理回路、制御回路

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 予め定められた組のマスクによる第１組
    のパッドを有する第１チップを作成する段階と、 前記予め定められた組のマスクの鏡映像を有する鏡映像
    マスクの組を生成する段階と、 前記組の鏡映像マスクによる第２組のパッドを有する第
    ２チップを作成する段階と、 前記第１チップの活性領域と前記第２チップの活性領域
    とが、単一パッケージ・リード・フレームの共通導線を
    共有するために、前記第１組のパッドおよび前記第２組
    のパッドの機能的に等価なパッドの予め定められた組に
    対し前記単一パッケージ・リード・フレームの反対側の
    両側面に対向するように、前記第１チップと前記第２チ
    ップとを前記単一パッケージ・リード・フレームに接続
    する段階と、を有する、単一にパッケージされた半導体
    メモリ・デバイスのメモリ容量を２倍にする方法。
  2. 【請求項２】 第１組のパッドと予め定められた第１容
    量とを有する第１メモリ・デバイスと、 第２組のパッドを有しおよび予め定められた前記第１容
    量にほぼ等しい予め定められた第２容量を有し、そして
    前記第１メモリ・デバイスの鏡映像を有する、第２メモ
    リ・デバイスと、 前記第１単一容量メモリ・デバイスと、前記第２単一容
    量メモリ・デバイスと、前記第１メモリ・デバイスと前
    記第２メモリ・デバイスとの両方と、のいずれかに選択
    的に接続するための専用のリード・フレームと、 前記第２単一容量メモリ・デバイスの選定された活性領
    域に接続された、前記第１単一容量メモリ・デバイスの
    選定された活性領域と、 前記２倍容量メモリ・デバイスの動作を制御するための
    制御回路と、を有する２倍容量メモリ・デバイス。
JP9333246A 1996-12-03 1997-12-03 単一パッケージ半導体メモリ・デバイスとそのメモリ容量を２倍にする方法 Pending JPH10200047A (ja)

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US3229996P 1996-12-03 1996-12-03
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