TW472333B - Method of doubling the memory capacity of a single-packaged semiconductor memory device - Google Patents

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Α7 Α7 經濟部智慧財產局員工消費合作社印製 五、發明說明（/) 之技術領磁 ^裝半導敎‘_科之記憶料 k疋早 級背景 路元件钟越來越複雜的操作，這 的處理、信號通信及資料倚存能力變得更需::Ϊ 重要的是依此發展，隨機存取 要。尤其 上足以供應足_存容量之步伐，㈤==’跟 憶體通常㈣軌需财㈣究 加單_Μ或其它記憶體元件之儲二 :;與發展資源’相關的製造與電子元件的速度SC 改而不會有伴隨之元件發展所需之成本。、 因爲新的電子元件存在之電路板空_封裝 =件上加記憶體元件將不實際，許多： 二2 元件之數目以支持給定的記憶體應用將 更精密的操作所須之較快發= 匕"己隐體7G件之發展速度的等待將不實際。 . 發明 設計技術之發展。 兄而要等待 本紙張尺度刺t @國家辟（CNS)A4規格C210, 丨！！ ！ t -------I ---- !線 (請先閲讀背面之注意事項再填寫本頁) -3 - 472333 A7 經濟部智慧財產局員工消費合作社印製 B7 五、發明說明（2 ) 在此也需一種方法以及由此方法設計之結構以使丰導體 記憶體元件之記憶容量加倍，而不會消耗較有償值之電路 板空間’不需更多的封裝或重新設計相關之積體電路。 此發明因此提供一種方法以及由半導體記億體元件之封 裝方式‘所發展的結構，其使用突塊（Bump)打線製程至鏡參 像（Mirror imaged)晶片上，此發明克服或實質上降低成 本、空間限制及先知範例之增加半導體記憶體元件記情容 量之半導體元件封裝方式之設計發展限制。 依據此發明之觀點，其提出單封裝半導體記憶體元件之 記憶容量加倍方法，依據預定的光罩组此方法包括形成有 第一组襯墊（Pad)之第一個晶片的步驟，從產生預定的光 罩組相同的資料庫中產生一组鏡影像光罩爲此法之另一步 驟，之後此發明包括形成具依據此鏡影像光罩組之第二组 觀墊之第二個晶片，將第一個晶片及第二個晶片打線至單 一的封裝引線架(.Lead Frame)可發生，使得第—個晶片及第 二個晶片的作用區面對此單一的封震引線架的正反面，使其 作用好像第一組觀墊及第二組襯墊分配共同的單一封袭引線 架〇 此發明技術上的優點爲提供一單封裝記憶容量加倍之半 導體記憶體元件，其由單倍容量之晶片開始，並達到所需. 倍容量之結果，單倍容量之記憶體元件的設計不需大幅的 改變，且不需重新設計其餘的電路。 此發明技術上的另一優點爲不僅能運用在卯媚上，同時 也能運用在如SRAM、快閃（Flash) EPROM、OPT-EPROMs、 — — — — — — — — — — — — —— · I I I I I — I — — — — — — — — — f靖先閲讀背面之注意事項再填寫本頁) 472333 A7 經濟部智慧財產局員工消費合作社印製 五、發明說明（3 E==有rMr它之半導體記憶體元件上。 此發明技们優㈣ 量製造後立即建立倍容量記憶—封裝讀可大 以產生和原始設計相同的晶片，：鏡n::光罩 :成本及可靠的方式以加倍半“ 此發:月技術上的另-優點爲其能有效使用突 ^-叫）技術嘴_之兩面打線至兩個晶 爲所有元件襯墊功能可置於鎊导; 片因 晶片的大部份功能可相_度的連^至路^應^置’此二 此發明技術上❹-優叫其 的 找計以提供將半導體記憶體元件之記憶容=== ^發明使具有秘需元件完幻目容之鏡祕纽 j可能，域雜電柯包括財的佈局幾何，尤 =打線技術及突塊打線時需用到，此和其他特殊的性 質可匕括衫_記憶體元件切❹此發明之新奇特點 〇 附圖簡_要説明 爲了對此發明錢職妓綠之了解，歸之描述配. 合附圖做㈣之説明，其中參考數字表示㈣特性： 、圖1爲第-個讀體晶片，其包括依據預定光罩组形 之第一組襯塾； 圖2概念上的描述從圖丨記憶體晶片的預定光罩组之鏡 本紙張尺度適財國國家標準（CNS)A4規^·^ χ挪公餐

IlllmlII ·111!111 ^ ·ΙΙΙΙΙΙΙ1 ^ (請先閱讀背面之注意事項再填寫本頁) 472333 A7 B7 五 經濟部智慧財產局員工消費合作社印製 、發明說明（+) 影像所形成之鏡影像光罩； 圖3爲第二個記憶體晶片，其包括依據圖2形成之預定 光罩組所產生之第二組襯墊； 圖4爲可使用在圖1及圖3之第一個記憶體晶片及第二 個記憶聽晶片所使用之引線架例子’ 圖5爲依據此發明原理將第一個記憶體晶片及第二個記 憶體晶片打線至單一封裝引線架的情形’ 圖6爲此發明雙倍記憶容量之記憶體元件各種可能使用 模式的遥輯電路圖； 圖7爲此發明記憶容量加倍之半導體記憶體元件特性摘 要表。 ♦ 乏詳細描述 此發明之較佳具體實例在附圖中説明，圖中數字表示對 應的部位。 · _ 两1示出第一個記憶體晶片10,其包括如襯墊12、襯墊 14及襯墊16之第一組襯墊’其均爲依據預定光罩组所形成 (未示出）。已知的記憶體元件製造技術可用來產生圖工之 元件。從上視平面圖可知半導體記憶體元件1〇可能爲DRAM ，第一個晶片10的作用元件有連接，例如襯墊16外部連接 至引賴見圖4 )，w 1畫出置於晶片10三個位置的原始襯 塾12、14及16，在每一個打線觀替上可形成突塊（見圖5 下方）以允許平的或實體上平的？丨緩 憶體晶片10的電路 圖2概念上説明第二組光罩的產生， 電氣連接至半導體記 其中原始的晶片依 -----------—·裝--------訂---------線 (請先閲讀背面之注意事項再填寫本頁)

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經濟部智慧財產局員工消費合作社印製 五、發明說明（r) 此發明的原理鏡反射，藉著操作指令以控制最勒元件的光 刻蝕光罩的圖樣（Pattern)，建立半導體記憶體晶片10電 路的鏡影像是可能的’也就是説反向定位軸使光刻钱光罩 的精確定位點可決定，或是建立一反向影像以產生鏡影像 因此考慮圖2中字母F代表圖1半導體記憶體晶片10光 刻蝕光罩的最初定位，之後藉如箭頭22所示操控產生此字 母F的光刻蝕光罩的指令與資料，在24的反向F便產生° 圖3説明有第二組襯墊的第二個丰導體記憶體晶片30， 其是由依圖2的觀念所形成之鏡影像光罩所產生，例如圖 3中示出襯墊32、觀墊34及襯墊36，其置於圖1記憶體晶 片10的襯墊12、襯蟄14及襯墊16的鏡影像的位置。 圖4為引線架40，其形成以接觸半導體記憶體晶片10及半 導體記憶體晶片30的襯墊，引線架40包括許多的#點，如接 點42、接點44及接點46能電性接合每一晶片的襯墊突塊， 這引線架40對應的引線48。 圖5爲第一個半導體記憶體晶片10及依此發明原理打線 至第二個半導體記憶體晶片30的切面圖，使用此突塊打線 技術，此發明允許此二半導體記憶體晶片裝置在相同的封 裝上，其以虚線50來表示，半導體記憶體晶片1〇及半導體 記憶體晶片30從相反側面對引線架4〇的接點42及46。依此方 式襯墊12及32的突塊52及54參考至相對應的接點將有相同 的位置，同樣的襯墊16的突塊56及襯墊36的突塊58將連接 至引線架40的接點46 〇 -------------裝.----- - -訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格0210x297 ) 472333 經濟部智慧財產局員工消費合作社印製 A7 發明說明（ 佳具體實财釘'_沒有錢在其上形成的 相反的被保護的氧化物所覆蓋 型突塊打線至__或單—突塊打線至半 刪Μ片的專屬絲可依所選擇的結構來完成，如 許多DRAM元件之示例。 圖6畫出-結構驗説明依據此發明單封裝半導體記憶 件如何控制，如圖5所示，半導體記憶體晶片财半 .體《^随03片30單封裝在—起料成雙容量記憶體封裝 50 ’要使其實現，此發明加入—額外位址觀塾62 (Μη Address。），兩個打線選項（Β_ 〇pu〇n)襯墊7〇及74及相 ，的邏輯電侧至此基本料導體記龍晶#，至相同的 晶片（Die)上。以此方式半導體記憶體晶片1〇及3〇分開使 用時可如標準的€億體晶片般工作，或結合時可做爲圖5 之雙倍S己憶體晶片，依據打線選項襯墊7〇及74的使用形成 雙容量記憶體封裝50。 參考圖6中之邏輯電路6〇包括額外位址襯墊62，其連接 至二輸入的NAND閘64及反向器66，反向器66的輸出N4接到 二輸入的NAND閘68，打線選項襯墊7〇的輸出爲下拉（Puh-down)電晶體72所控制以提供一輸入至二輸入的皿仙閘68 ，打線選項襯墊74爲下拉電晶體76所控制以提供一輸入至* 二輸入的NAND閘64，二輸入的NAND閘68的輸出N1和二輸入 的NAND閘64的輸出N2進入二輸入的NAND閘78，結果爲二輸 入的NAND閘78的輸出N3，其進入列位址解碼器，其在當 NAND輸出N3爲低態時激發（Activated)(列位址解碼器爲 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -!! — !-裝 i — ！— — 訂·！ — I!線 (請先閲讀背面之注意事項再填寫本頁) 472333 經濟部智慧財產局員工消費合作社印製 A7 ____B7_____ 五、發明說明（7) 所有半導體記憶體元件内之標準電路，當激發時會致能由 列位址所指定的記憶體列）。 圖7爲一總表列出邏輯電路60可能的组態 丨（Conf iguration)，參考圖6及圖7，若打線選項襯塾7〇 打線至Vcc(i.e.,至邏輯値1)，二輸入的NAND閘68的輸 出N1不再依B01輸入而定，另外若打線選項襯墊74連接至 地（或未連接，因爲下拉電晶體76使其等效爲此），二輸 入的NAND閘64的輸出N2無視額外位址襯墊62的邏輯値而一 直爲1，在此情形二輸入的NAND閘78的輸出N3爲N1輸入的 反向邏輯値，因爲BOl — ϋ[為1其等於反向器66 的Ν4輸出的反向値。 反向器66的Ν4输出爲額外位址襯墊62的反向値，因此Ν3 輸出最終爲額外位址襯墊62的反向値’此代表打線選項襯 塾70連接至及打線選項襯墊74連接至地或未連接（例 如圖5之半導·體記憶體晶片1〇)的元件當额外位址襯墊62 的邏輯値爲1 ( i.e.，N3爲0)時會被存取，易言之若打線 選項襯塾70連接至地（或未連接’因爲下拉電晶體72使其 等效爲此），二輸入的NAND閘68的輸出N1無視額外位址襯 墊62的邏輯値會一直爲1。 另外若打線選項襯墊74連接至Wc，二輸入的财汕閘64 . 的輸出N2爲额外位址襯墊62的邏輯値之反向値，於是们最 終等於额外位址襯墊62的遥輯値’使N1輸出一直爲1。此 代表打線選項襯墊70連接至地或未連接及打線選項觀塾74 連接至V«(例如圖5之半導體記憶體晶片30)的元件當 本紙張尺度適用中國國家標準（CNS)A4規格C21〇 x 297公釐） _____________I---------^ ^--------- (請先閲讀背面之注意事項再填寫本頁)_ 472333 經濟部智慧財產局員工消費合作社印製 A7 __B7__ 五、發明說明（？） 額外位址襯墊62的邏輯値爲0 ( i.e.,二輸入閉78的 1 N3輸出爲0)時會被存取，這使得能依額外位址觀塾们的 邏輯値對倍谷量s己憶體封裝50的半導.體記憶體晶片及3〇 作存取。

I 在倍容量記憶體封裝50中’含有額外位址襯整62的此二 晶片的同型觀塾1均藉雙打線至對應i己憶體晶片同型突塊 以連接在一起，此封裝只須一額外的腳位以允許對 額外位址襯墊存取，字（Word)的數目將加倍，而每字的位 元數維持相同’ RAS_&CASj#號可用來操作而在電路板位 準不需任何改變，列的數目會加倍。 再度參考圖6中此發明的半導體記憶體元件當二輸入的 MND閘68的B01輸入及二輸入的NAND閘64的B02輸入爲低態 時以標準記憶體晶片操作，此在打線選項襯墊7〇及打線選 項襯墊74連接至地或因爲下拉電晶體7_2及76使打線選項襯 墊70及打線選項襯墊74未連接時會發生，此情形下二輸入 的NAND閘78的N3輸出無視额外位址襯墊62的輸出値將爲低 態，換句話説，此發明的半導體記憶體元件將以沒有倍容 量的特性操作，且可當作標準的半導體記憶體元件。 在B01及B02_入均爲低態的相同情形下，邏輯電路60可藉 複製RAS_及CAS_腳位而允許加倍相同字位元數之字的數目， 在此情形圖5半導體記憶體晶片1〇及30可被封裝到一雙容 量記憶體封裝50,其有兩個增加的腳位以允許將每一記憶 ；體晶片RAS及CAS襯墊分别打線，所有其他的腳位將有雙打 線至各別記憶體晶片的同型突堍，藉操作每一記憶 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 n n n It tn n n I n n I In I · n n n n n n n 一sOJ n n n n I (請先閱讀背面之注意事項再填寫本頁) 472333 A7 B7 經濟部智慧財產局員工消費合作社印製 、發明說明（ 體晶片的RAS—及CAS—，每一記憶體晶片可獨立存取 得若每―晶片分别存取時功㈣耗幾乎保ϋ原來的^ 一樣，再者此组態本身並不需改變設計，此情形下並印— 定需要邏輯電路60。 月/ 、不— 邏輯電路60也提供一雙容量記憶體選項，其有相同的字 ，但每字的位元加倍，其藉加倍輸入/輪出腳位使記憶體 容量加倍，在此情形下半導體記憶體晶片1〇及3〇可被^ 到一雙容量記憶體封裝50,其有增加和基本晶片每字的位 元一樣的腳位，例如若DRAM之架構爲乘4 (X 4)以產生— 乘8 (X8)的部份，將需四個增加的腳位，或若DR紐之架 構爲乘8 (X8)以產生一乘16 (X16)的部份，將需四個增 加的腳位，所有I/O襯墊（1)(1]〇將分别單獨打線，其他之同 型襯墊將雙打線至相同腳位，產生的元件和基本晶片一樣 的正確操作’而不需改變電路板的設計，唯—的差别爲每 一字的位元數加倍’此情形下功率消耗幾乎爲原來的記憶 體晶片的二倍，而且此種組態不需要改變任何的設計也不 須要邏輯電路60。 雖然此發明針對參考的具體實例在此已做清楚的描述， 需明白的是其只對例子作説明，但其説明並不限定於此方 式’要有更詳細的了解，則對此領域熟悉的人可參考在此 之説明以變動或增加此發明的具體實例，可期待的是所有 的變動或增加此發明的具體實例均會在此發明的精神與眞 正方向之内’如以下的申請專利範園所述。 -11 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------裝------I---訂---------線 (請先閲讀背面之注意事項再填寫本頁) 472333 A7 B7 五、發明說明（） 10 記憶體晶片 12、14、16 襯墊 30 記憶體晶片 32、34 ' 36 襯塾 40 引線架 42 ' 44 ' 46 接點 48 接腳 52、54 突塊 50 雙容量記憶體封裝 62、70、74 襯墊 60 邏輯電路 64 NAND 閘 66 反向器 68 NAND 閘 76 下拉電晶體 78 NAND， ---I-----------------i 訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 11-1 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) 86606a 90. 11. 2,000

Claims (1)

1. 六、申請專利範圍 專利申請案第86118422號 ROC Patent Appln. No. 86118422 修正之申請專莉範圍中文本_附件二 Amended Claims in Chinese - Fni>i ττ (民琴9〇年11月，日送呈）· (Submitted on November , 2001) 1.—種單封裝半導體記憶體元件之記憶容量加倍方法，其 包括下列步驟： 產生包括依據預定的光罩組形成第一組襯墊(Pad)之第 —個晶片； 產生一組鏡影像光罩’其包括預定的光罩組的鏡影 像； 形成依據此鏡影像光罩組之第二組襯墊之第二個晶 片； 將第一個晶片及第二個晶片連接至單一的封裝引線架 上，使得第一個晶片及第二個晶片的作用區面對此單一 的封裝引線架的正反面，使其作用好像第一組襯墊及第 二組襯墊分配共同的單一的封裝引線架。 經濟部智慧財產局員工消費合作社印製 2·如申請專利範圍第1項的方法，其中第—組的腳位結合 第一組的突塊，第二組的腳位結合第二組的突塊，並= 括連接第一組的突塊及第二組的突塊至單一的封= 架的步驟。 各 3.如申請專利範圍第1項的方法，又包括形成控 步驟以允許單封裝半導體記憶體元件之選擇=制的 作在單容量記憶體元件或雙容量記憶體元件。 以操 4·如申請專利範圍第丨項的方法，又包括形成控制電^ -12 - 472333 A8 B8 C8 D8 六、申請專利範圍 結合第一個晶片及第二個晶片的步驟以提供加倍之記憶 體容量，其加倍單一記憶體晶片中字的數目且每字的位 元不變。 5. 如申請專利範圍第1項的方法，又包括形成控制電路以 結合第一個晶片及第二個晶片的步驟以提供加倍之記憶 體容量，其加倍單一記憶體晶片中每字的位元數且字的 數目不變。 6. —種記憶容量加倍的元件，其包括下列步驟： 具第一組襯墊及第一個預定容量的第一個記憶體元 件； 包括第一個記憶體元件的鏡影像之第二個記憶體元 件，其具有第二組襯墊及約等於第一個預定容量的第二 個預定容量； 一精細的引線架以選擇連接至第一個單容量記憶體元 件或第二個單容量記憶體元件，或第一個單容量記憶體 元件及第二個單容量記憶體元件均連接； 選擇第一個單容量記憶體元件的作用區域及選擇第二 個單容量記憶體元件的作用區域；及 控制雙容量記憶體元件的操作的控制電路。 7. 如申請專利範圍第6項的元件，其中第一組襯墊結合有 第一組突塊，第二組襯墊結合有第二組突塊，其中第一 組突塊及第二組突塊連接至單一的封裝引線架。 8. 如申請專利範圍第6項的元件，其中控制電路作為選擇 控制以允許單封裝半導體記憶體元件操作為單容量記憶 -13 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------裝.-------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 472333 六 經濟部智慧財產局員工消費合作杜印製 A8 B8 C8 D8 申請專利範圍 體元件或雙容量記憶體元件。 9. 如申請專利範圍第6項的元件，其中控制電路又包括結 合在第一個晶片及第二個晶片的電路，其用以加倍單一 記憶體晶片中字的數目且每字的位元數不變，以提供如 單一記憶體晶片的第一個預定容量的記憶體容量。 10. 如申請專利範圍第6項的元件，其中控制電路又包括 結合在第一個晶片及第二個晶片的電路，其用以加倍 單一記憶體晶片中每字的位元數且字的數目不變，以 提供如單一記憶體晶片的第一個預定容量的記憶體容 量。 11. 一種倍容量半導體記憶體元件，包括： 第一個晶片包括依據預定的光罩組形成第一組襯墊 (Pad)； 第二個晶片包括依據預定的光罩組的鏡影像產生之一 組鏡影像光罩所形成之第二組襯墊； 一引線架將第一個晶片及第二個晶片連接，使得第一 個晶片及第二個晶片的作用區面對此單一的封裝引線 架的正反面，使其作用好像第一組襯墊及第二組襯墊 分配共同的單一的封裝引線架。 12. 如申請專利範圍第11項的元件，其中第一組襯墊結合 第一組突塊，第二組襯墊結合第二組突塊，第一組突 塊及第二組突塊均打線至單一的封裝引線架。 13. 如申請專利範圍第11項的元件，又包括額外的位址襯 墊以允許對單封裝的半導體記憶體元件的操作做選擇 -14 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^^1 ^^1 n H· n ^^1 —ii m i I 1— 1^1 n I n VI I 訂---------線 (請先閱讀背面之注意事項再填寫本頁) 472333 A8 B8 C8 D8 六、申請專利範圍 控制，以操作在單容量記憶體元件或雙容量記憶體元 件。 14. 如申請專利範圍第11項的元件，又包括控制電路，以 電氣控制單封裝半導體記憶體元件選擇在單容量記憶 體元件或雙容量記憶體元件操作。 15. —種記憶容量加倍的元件，其包括有： 第一個單容量的記憶體元件； 第二個單容量的記憶體元件；其由第一個單容量記憶 體元件的鏡影像所組成； 一粗細的引線架以選擇連接至第一個單容量記憶體元 件或第二個單容量記憶體元件，或第一個單容量記憶 體元件及第二個單容量記憶體元件均連接；以及 第一個單容量記憶體元件及第二個單容量記憶體元件 連接至精細的引線架。 16. 如申請專利範圍第11項的元件，又包括額外的位址襯 墊以允許對單封裝的半導體記憶體元件的操作做選擇 控制，以操作在單容量記憶體元件或雙容量記憶體元 件。 17. 如申請專利範圍第11項的元件，又包括控制電路，以 自動控制單封裝半導體記憶體元件選擇在單容量記憶 體元件或雙容量記憶體元件操作。 -15 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 另^-- (請先閱讀背面之注意事項再填寫本頁) *\=° ί 經濟部智慧財產局員工消費合作社印製