JPS634492A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS634492A
JPS634492A JP61146687A JP14668786A JPS634492A JP S634492 A JPS634492 A JP S634492A JP 61146687 A JP61146687 A JP 61146687A JP 14668786 A JP14668786 A JP 14668786A JP S634492 A JPS634492 A JP S634492A
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circuit
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laser
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JP61146687A
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Kazutoshi Hirayama
平山　和俊
Hideyuki Ozaki
尾崎　英之
Kazuyasu Fujishima
一康 藤島
Hideto Hidaka
秀人 日高
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Mitsubishi Electric Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置、とりわけダイナミックラ
ンダムアクセスメモリに関し、特に通常の読出し、書き
込み動作、所謂ノーマルベージモードの機能の他に、ス
タティックカラムモード。
高速ページモード、ニブルモード等の各種の書き込み、
読み出し動作モードを２種類以上備え、その中から一つ
を選択することにより、同一チップで種々の機能のもの
をつくり分けできるものにおける、その動作モードの切
り換えに関するものである。
〔従来の技術〕
近年、ダイナミックランダムアクセスメモリ（以下ＤＲ
ＡＭと称す）においては、ノーマルベみ出し動作モード
のものが市場に提供されている。
これの実現方法として半導体メーカでは同一のメモリチ
ップ上に複数種類の動作モードを可能とする回路を設計
し、その動作を一種類だけ選択した後製品化することに
より、別チップにてこれらのＤ　ＲＡ　Ｍを実現した場
合の設計効率上あるいは量産効率上の問題を回避してい
る。
そしてこの動作モード選択は従来主に製造プロセス中の
アルミ等による配線工程マスクを変更して動作モードの
選択を行ったり、あるいはまた、組み立て工程中の特定
パッドへのワイヤリングによりその選択を行うことによ
りチップのつくり分けを実現するようにしていた。
〔発明が解決しようとする問題点〕
しかるに、この半導体記憶装置における従来の動作モー
ドの選択方法では製造プロセス中による切り替えは、動
作モードの数だけマスクが必要となったり、また、この
製造プロセス中での切替えでは急な客先要求への応対の
遅れ、市場の急激な変動による特定モード品の在庫の増
加等を招くという問題があった。特に、最近の半導体記
憶装置においては、そのパンケージの多様化による、パ
ッド配置の切り換えの必要も生じ、配線工程マスクによ
る切り替えは、パンケージとの組み合せにより、マスク
枚数の大幅な増加を招くものとなる。
また、ワイヤリング工程での変更によれば市場動向に対
し迅速に対応可能であるが、この方法ではポンディング
パッドがチップ上に不可欠であり、動作モード数の増加
に伴い、チップレイアウト上その面積が増大するという
欠点がある。
この発明は、上記のような問題点を解消するためになさ
れたもので、配線工程マスクの大幅な枚数増やチップ面
積増を招くことなく迅速に複数の読出し書込み動作モー
ドの選択を行える半導体記憶装置を得ることを目的とす
る。
〔問題点を解決するための手段〕
この発明に係る半導体記憶装置は、動作モードの切り替
えをワイヤリング切り替えに加え、レーザトリマ装置あ
るいは電気回路によるヒユーズ切断によっても切り替え
可能としたものである。
〔作用〕
この発明においては、動作モードの切り替えはヒユーズ
の切断によってもなされるから、配線工程マスクの種類
およびポンディングパッドの面積をいたずらに増加させ
ることなくチップのつくり分けを迅速に行える。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による半導体記憶装置の動
作モード選択回路を示すロジック図である。図において
、１１はワイヤリングされるポンディングパッド、１２
はワイヤリングされない時の電位を保証するプルアップ
抵抗、１３及び１４はトランジスタ等で実現されるイン
バータ回路、１５は電源線に接続された端子、１６はそ
のレベルの高低により動作モード制御回路を切り替える
ノード、１７はトランジスタ等で実現されるＮＯＲロジ
ック回路、１８はレーザで遮断されるヒユーズ、１９は
トランスファゲートである。
また第２図は電気ヒユーズによる動作モード切り替えお
よびワイヤリングによる選択を可能とした、本発明の他
の実施例を示す。図において、２０は電流により遮断さ
れるヒユーズ、２２は抵抗である。
また第３図は１チツプで複数の動作モードをつくり分け
しうる半導体記憶装置のブロック構成を示し、図におい
て、３０はメモリセルアレイであり、これには８分割さ
れたメモリセルアレイ３０ａ　〜３０　ｈ　％センスア
ンプ３０ｉ、３０ｊ、行デコーダ３０ｋ、列デコーダ３
０２が含まれる。゛また、３１はＲＡＳバフファノア３
はＣＡＳバッファ、３２はアドレスバッファ、３４はプ
リアンプ、３５はデータ人カバソファ、３６はメインア
ンプである。
また３７．３８，３９．４０はそれぞれニブル回路、ス
タティックコラム回路、ノーマルページ回路、高速ペー
ジ回路であり、これらの動作モード制御回路により第４
図（ａｌ、　（ｂｌ、　（Ｃ１に示されるような動作モ
ードが実現される。但し高速ページモードについてはそ
の図示を省略している。４１は動作モード選択回路であ
り、その中には第１図に示す回路が４つ含まれている。
４２〜４５は動作モード選択回路４１の出力により導通
ずるトランスファゲートである。
また第５図はポンディングパッドへのワイヤリングの様
子を示し、図中、５０は第３図に示すチップ５１を収容
しているパッケージ、５２はチップ５１のボンディング
パッド、５３はピン、５４ハヒン５３と接続されている
端子、５５はワイヤである。
次に動作について第１図を用いて説明する。本実施例で
はポンディングパッド１１へのＧＮＤレベルのワイヤリ
ング、またはレーザヒユーズ１８の遮断により、ＮＯＲ
ロジック回路１７の出カッ−）’１６をＧＮＤレベルに
固定することにより、ノード１６に接続される内部回路
が固定されて、特定の動作モードを実現することができ
る。
即ち、ワイヤリングもヒユーズ遮断も行われていない状
態ではプルアップ抵抗１２によりインバータ１３の入力
が電源端子１５レベルに固定されており、またインバー
タ１４０入力も電源端子１５レベルに固定されているの
で、ＮＯＲ回路１７の２人力は共にロウレベルとなり、
ノード１６はハイレベルとなる。
ここで、ボンディングパッド１１がＧ　Ｎ　Ｄレベルに
ワイヤリングされたとするとインバータ１３人力はロウ
となり、ＮＯＲ回路１７の一方の入力がハイとなるので
、ノード１６はロウレベルとなる。
またワイヤリングに代えてヒユーズ１８をレーザカット
することによってもノード１６をロウレベルとすること
ができる。即ち、ヒユーズ１８を切断することにより切
断前にハイレベルであったインバータ入力をロウレベル
にでき、これによりＮＯＲ回路１７の他方の入力がハイ
レベルとなるのでノード１６はロウレベルとなる。
このようにトランスファゲート４２〜４５のうちの１つ
につながっているノード１６を、パッド１１をＧＮＤレ
ベルにワイヤリングするかあるいはヒユーズ１８をレー
ザカットすることによりロウレベルにできるので、ニブ
ル回路３７．スタティックコラム回路３８．ノーマルペ
ージ回路３９゜高速ページ回路４０のうちのいずれか一
つに対応するトランスファゲートのみがオンするように
、レーザカットあるいはワイヤリングを行うことにより
単一のチップにより４種類のＤＲＡＭをつくり分けるこ
とができ、かっこのつくり分けをレーザカットによって
もワイヤリングによっても行えるので、ワイヤリングで
しかつくり分けできない従来のものに比しパッドの専有
面積が減少し、なおかつ市場動向への迅速な対応が可能
である。
なお上記実施例ではレーザによるヒユーズを用いタカ、
第２図の実施例ではトランジスタ２３のゲート端子２４
にハイレベルを印加してヒユーズ２０を遮断するように
しており、この構成によっても上記実施例と全く同一の
効果が得られるものである。
また、上記実施例では４種類の動作モードとして、ニブ
ルモード、スタティックコラムモード。
ノーマルページモード、高速ページモードを例にとって
説明したが、これ以外の動作モードであってもよく、ま
た今後出現するであろう新たな動作モードについても適
用できることは言うまでもない。また動作モードの種類
も４種類に限定されるものではなく、複数種類であれば
よい。
また半導体チップの構成も上記実施例に限定されるもの
ではなく、１チツプで２種類以上の動作モードが実現で
きるような周辺回路を内蔵していればどの様な構成でも
かまわない。
また上記実施例では第１図の動作モード選択回路が動作
モードに対応して４個右含まれている場合のみを示した
が、少なくとも２個含まれていればよく、このとき２個
の動作モード選択回路の出力をデコード等すればよい。
また−船釣には２ｆｉ種類（ｎは正整数）の動作モード
に対し少なくともｎ個含まれていればよい。
また上記実施例では全ての動作モードについてヒユーズ
及びワイヤリングにより切替可能としたものを示したが
、その全てについてワイヤリング切り替えと併用する必
要性は全くなく、ヒユーズだけで動作モードを切り替え
るようにする事も勿論可能である。
〔発明の効果〕
以上のように、この発明に係る半導体記憶装置て、レイ
アウト面積が非常に小さくて済むヒユーズ遮断による選
択と、市場動向への迅速な対応が可能なワイヤリングに
よる選択とを両者共に可能としたので、数種類の動作モ
ードを選択し得るチップについて、ポンディングパッド
をモードの数だけ持つ必要がなく、かつ市場への迅速な
対応を犠牲にしない動作モード切り替え方式のものが得
られる効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例による半導体記憶装置の動
作モード選択回路を示す回路図、第２図は、この発明の
他の実施例による半導体記憶装置の動作モード選択回路
を示す回路図、第３図は第１図あるいは第２図の動作モ
ード選択回路を有する半導体記憶装置を示すブロック図
、第４図は第３図の半導体記憶装置の動作モードを示す
図であり、第４図（ａ）はページモードを示す図、第４
図（ｂｌはスタティックコラムモードを示す図、第４図
（Ｃ）はニブルモードを示す図である。第５図はワイヤ
リングを示す図である。 図において、１１はワイヤリング用ボンディングパソド
、１２はプルアップ用抵抗、１３．１４はインバータ回
路、１５はｔ源端子、１６はノード、１７はＮＯＲ回路
、１８はレーザにより遮断されるヒユーズ、１９はトラ
ンスファゲート、２０は電流により遮断されるヒユーズ
、２３はトランジスタ、２２は抵抗、４１は動作モード
選択回路、３０はメモリセル、３１はＲＡＳバッファ、
３２はアドレスバッファ、３３はＣＡＳバッファノア４
はプリアンプ、３５はデータ入カバソファ、３６はメイ
ンアンプ、３７はニブル回路、３８はスタティックコラ
ム回路、３９はノーマルページ回路、４０は高速ページ
回路、４２〜４５はトランスファゲート、５１はチップ
、５２はポンディングパッド、５４は端子、５３はワイ
ヤである。 なお図中同一符号は同−又は相当部分を示す。

Claims (2)

    【特許請求の範囲】
  1. （１）メモリチップ上に設けられ、スタティックカラム
    モード、高速ページモード、ニブルモード等、２種類以
    上の種々の読み出し、書き込み動作モードを実現するた
    めの、上記動作モードの夫々に対応して設けられた複数
    の動作モード制御回路と、 上記メモリチップ上に設けられ、レーザートリマ装置又
    は電気回路により切断されるヒューズを有し上記動作モ
    ード制御回路の中から一種類を選択するための動作モー
    ド選択回路とを備えたことを特徴とする半導体記憶装置
    。
  2. （２）上記動作モードの選択は、ワイヤリングによって
    も可能であることを特徴とする特許請求の範囲第１項記
    載の半導体記憶装置。
JP61146687A 1986-06-23 1986-06-23 半導体記憶装置 Pending JPS634492A (ja)

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