JPH06295581A - 複合型半導体メモリモジュール - Google Patents
複合型半導体メモリモジュールInfo
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- JPH06295581A JPH06295581A JP5079785A JP7978593A JPH06295581A JP H06295581 A JPH06295581 A JP H06295581A JP 5079785 A JP5079785 A JP 5079785A JP 7978593 A JP7978593 A JP 7978593A JP H06295581 A JPH06295581 A JP H06295581A
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- rom
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Abstract
(57)【要約】
【目的】 一つのメモリモジュール内に混在させたＲＡ
ＭセルとＲＯＭセルとの配列数の割合に無関係に、ＲＯ
ＭセルとＲＡＭセルとを同一速度でアクセスできる高速
の複合型半導体メモリモジュールを提供する。 【構成】 メモリアレイ１０８と、読書き用の周辺制御
回路部１０１〜１０７とがＲＡＭ機能をベースに構成さ
れ、メモリアレイ１０８に電気的特性が同等でワード線
から見た負荷値の等しいＲＯＭセル１０８１とＲＡＭセ
ル１０８２とを混在させる。 【効果】 一つの複合型半導体メモリモジュールがアク
セス性能の等しいＲＡＭ機能とＲＯＭ機能との両方を果
たすことができる。
ＭセルとＲＯＭセルとの配列数の割合に無関係に、ＲＯ
ＭセルとＲＡＭセルとを同一速度でアクセスできる高速
の複合型半導体メモリモジュールを提供する。 【構成】 メモリアレイ１０８と、読書き用の周辺制御
回路部１０１〜１０７とがＲＡＭ機能をベースに構成さ
れ、メモリアレイ１０８に電気的特性が同等でワード線
から見た負荷値の等しいＲＯＭセル１０８１とＲＡＭセ
ル１０８２とを混在させる。 【効果】 一つの複合型半導体メモリモジュールがアク
セス性能の等しいＲＡＭ機能とＲＯＭ機能との両方を果
たすことができる。
Description
【０００１】
【産業上の利用分野】本発明は、複合型半導体メモリモ
ジュールに係り、特に、内部にＲＡＭ（ランダムアクセ
スメモリ）モジュールやＲＯＭ（リードオンリメモリ）
モジュールを含むゲートアレイまたはスタンダードセル
ＬＳＩに搭載するのに好適な複合型半導体メモリモジュ
ールに関する。
ジュールに係り、特に、内部にＲＡＭ（ランダムアクセ
スメモリ）モジュールやＲＯＭ（リードオンリメモリ）
モジュールを含むゲートアレイまたはスタンダードセル
ＬＳＩに搭載するのに好適な複合型半導体メモリモジュ
ールに関する。
【０００２】
【従来の技術】近年、一つのメモリモジュール内に、Ｒ
ＡＭ機能とＲＯＭ機能とを混在させた高速の複合型半導
体メモリモジュールへのニーズが高まっている。この種
のダイナミックメモリによるＲＡＭ機能とＲＯＭ機能と
の複合型半導体メモリは、例えば、特開平０３−２６９
８９４号に開示されている。
ＡＭ機能とＲＯＭ機能とを混在させた高速の複合型半導
体メモリモジュールへのニーズが高まっている。この種
のダイナミックメモリによるＲＡＭ機能とＲＯＭ機能と
の複合型半導体メモリは、例えば、特開平０３−２６９
８９４号に開示されている。
【０００３】
【発明が解決しようとする課題】上記従来のＲＯＭセル
は、ワード線から見た負荷値（load value)がＲＡＭセ
ルより大きかった。そのため、一つのワード線に配列さ
れたＲＡＭセルとＲＯＭセルとの数の割合により、ワー
ド線の遅延時間が異なってしまう問題があった。例え
ば、一つのワード線に全部ＲＯＭセルが配列された場
合、全部ＲＡＭセルが配列された場合と比べて、ワード
線の遅延時間がより大きくなる。したがって、ＲＯＭと
ＲＡＭとでは、同一の読出し速度が得られない欠点があ
った。
は、ワード線から見た負荷値（load value)がＲＡＭセ
ルより大きかった。そのため、一つのワード線に配列さ
れたＲＡＭセルとＲＯＭセルとの数の割合により、ワー
ド線の遅延時間が異なってしまう問題があった。例え
ば、一つのワード線に全部ＲＯＭセルが配列された場
合、全部ＲＡＭセルが配列された場合と比べて、ワード
線の遅延時間がより大きくなる。したがって、ＲＯＭと
ＲＡＭとでは、同一の読出し速度が得られない欠点があ
った。
【０００４】また、ＲＯＭセルを読出す場合とＲＡＭセ
ルを読出す場合とでは、データ線への読み出し信号振幅
が異なるので、データ線の信号伝播時間とセンスアンプ
の動作時間とが違っていた。この点でも、ＲＯＭとＲＡ
Ｍとでは、同一の読出し速度が得られない欠点があっ
た。
ルを読出す場合とでは、データ線への読み出し信号振幅
が異なるので、データ線の信号伝播時間とセンスアンプ
の動作時間とが違っていた。この点でも、ＲＯＭとＲＡ
Ｍとでは、同一の読出し速度が得られない欠点があっ
た。
【０００５】本発明の目的は、一つのメモリモジュール
内に混在させたＲＡＭセルとＲＯＭセルとの配列数の割
合に無関係に、ＲＯＭセルとＲＡＭセルとを同一速度で
アクセスできる複合型半導体メモリモジュールを提供す
ることである。
内に混在させたＲＡＭセルとＲＯＭセルとの配列数の割
合に無関係に、ＲＯＭセルとＲＡＭセルとを同一速度で
アクセスできる複合型半導体メモリモジュールを提供す
ることである。
【０００６】
【課題を解決するための手段】上記目的は、ＲＡＭをベ
ースに設計されたメモリアレイと読出し書込み制御周辺
回路とを含むメモリモジュールに、ＲＡＭセルと同等の
電気的特性を有しメモリセルサイズおよび信号端子位置
がＲＡＭセルと同じで“１”または“０”の固定データ
を記憶するＲＯＭセルを用意し、必要な領域に必要な数
だけ配列することにより達成される。
ースに設計されたメモリアレイと読出し書込み制御周辺
回路とを含むメモリモジュールに、ＲＡＭセルと同等の
電気的特性を有しメモリセルサイズおよび信号端子位置
がＲＡＭセルと同じで“１”または“０”の固定データ
を記憶するＲＯＭセルを用意し、必要な領域に必要な数
だけ配列することにより達成される。
【０００７】すなわち、本発明は、上記目的を達成する
ために、ワード線と相補データ線とを有するＭＯＳメモ
リセルが複数個配列されたメモリアレイと、ＲＡＭとし
ての読書き動作に必要な制御回路とを含む複合型半導体
メモリモジュールにおいて、メモリアレイが、ＲＡＭセ
ルと、ワード線の負荷値と相補データビット線を駆動す
るメモリセル電流とがＲＡＭセルと同等のＲＯＭセルと
からなり、制御回路が、ＲＡＭセルとＲＯＭセルとをＲ
ＡＭセルの読出し速度で読出す制御回路を含む複合型半
導体メモリモジュールを提案する。
ために、ワード線と相補データ線とを有するＭＯＳメモ
リセルが複数個配列されたメモリアレイと、ＲＡＭとし
ての読書き動作に必要な制御回路とを含む複合型半導体
メモリモジュールにおいて、メモリアレイが、ＲＡＭセ
ルと、ワード線の負荷値と相補データビット線を駆動す
るメモリセル電流とがＲＡＭセルと同等のＲＯＭセルと
からなり、制御回路が、ＲＡＭセルとＲＯＭセルとをＲ
ＡＭセルの読出し速度で読出す制御回路を含む複合型半
導体メモリモジュールを提案する。
【０００８】ＲＡＭセルは、２個の交叉接続されたイン
バータと２個のアクセストランジスタとからなり、ＲＯ
Ｍセルは、２個のアクセストランジスタがＲＡＭセルの
アクセストランジスタと同等の特性のトランジスタを含
むことができる。
バータと２個のアクセストランジスタとからなり、ＲＯ
Ｍセルは、２個のアクセストランジスタがＲＡＭセルの
アクセストランジスタと同等の特性のトランジスタを含
むことができる。
【０００９】ＲＡＭセルの領域とＲＯＭセルの領域と
は、アドレス空間により区分され、または、任意のアド
レスのデータビット位置により区分される。
は、アドレス空間により区分され、または、任意のアド
レスのデータビット位置により区分される。
【００１０】本発明は、また、上記目的を達成するため
に、ワード線と相補データ線とを有するＭＯＳメモリセ
ルが複数個配列されたメモリアレイと、ＲＡＭとしての
読書き動作に必要な制御回路とを含む半導体メモリモジ
ュールにおいて、メモリセルのすべてが、ワード線の負
荷値と相補データビット線を駆動するメモリセル電流と
がＲＡＭセルと同等のＲＯＭセルのみからなる半導体メ
モリモジュールを提案する。
に、ワード線と相補データ線とを有するＭＯＳメモリセ
ルが複数個配列されたメモリアレイと、ＲＡＭとしての
読書き動作に必要な制御回路とを含む半導体メモリモジ
ュールにおいて、メモリセルのすべてが、ワード線の負
荷値と相補データビット線を駆動するメモリセル電流と
がＲＡＭセルと同等のＲＯＭセルのみからなる半導体メ
モリモジュールを提案する。
【００１１】本発明は、さらに、上記いずれかの半導体
メモリモジュールと、この半導体モジュール内の可変デ
ータおよび／または固定データを用いてデータ処理を実
行する処理回路とを１チップ上に搭載した半導体集積回
路装置を提案する。
メモリモジュールと、この半導体モジュール内の可変デ
ータおよび／または固定データを用いてデータ処理を実
行する処理回路とを１チップ上に搭載した半導体集積回
路装置を提案する。
【００１２】
【作用】本発明においては、メモリモジュールが、ＲＡ
Ｍをベースに設計されたメモリアレイと読出し書込み制
御周辺回路とを含み、ＲＡＭセルと同等の電気的特性を
有しメモリセルサイズおよび信号端子位置がＲＡＭセル
と同じで固定データを記憶するＲＯＭセルを必要な領域
に必要な数だけ配列してある。
Ｍをベースに設計されたメモリアレイと読出し書込み制
御周辺回路とを含み、ＲＡＭセルと同等の電気的特性を
有しメモリセルサイズおよび信号端子位置がＲＡＭセル
と同じで固定データを記憶するＲＯＭセルを必要な領域
に必要な数だけ配列してある。
【００１３】その結果、ＲＡＭセルとＲＯＭセルの読出
し書込み制御周辺回路に対する電気的特性が同一にな
り、特に、ワード線から見たＲＯＭセルの負荷値がＲＡ
Ｍセルの負荷値と同じになるので、メモリアレイ内にＲ
ＡＭセル領域とＲＯＭセル領域を自由に混在でき、共通
の読出し書込み制御周辺回路すなわちメモリ制御回路を
用いて、ＲＡＭ機能とＲＯＭ機能との両方を実現でき
る。
し書込み制御周辺回路に対する電気的特性が同一にな
り、特に、ワード線から見たＲＯＭセルの負荷値がＲＡ
Ｍセルの負荷値と同じになるので、メモリアレイ内にＲ
ＡＭセル領域とＲＯＭセル領域を自由に混在でき、共通
の読出し書込み制御周辺回路すなわちメモリ制御回路を
用いて、ＲＡＭ機能とＲＯＭ機能との両方を実現でき
る。
【００１４】また、本発明の複合型半導体メモリモジュ
ールは、同一ワード線上のＲＯＭセルとＲＡＭセルとの
数の比率に関係無く、ワード線の遅延時間が一定にな
る。さらに、ビット線に読出される信号振幅も、ＲＡＭ
セルとＲＯＭセルとで同一である。したがって、本発明
によるＲＯＭセルとＲＡＭセルとは、同一のアクセス性
能を実現できる。
ールは、同一ワード線上のＲＯＭセルとＲＡＭセルとの
数の比率に関係無く、ワード線の遅延時間が一定にな
る。さらに、ビット線に読出される信号振幅も、ＲＡＭ
セルとＲＯＭセルとで同一である。したがって、本発明
によるＲＯＭセルとＲＡＭセルとは、同一のアクセス性
能を実現できる。
【００１５】さらに、本発明の考え方を極限まで拡張
し、メモリアレイをすべてＲＯＭセルで構成した場合、
すべてをＲＡＭで構成した場合と同じアクセス性能を備
えた高速ＲＯＭモジュールが得られる。
し、メモリアレイをすべてＲＯＭセルで構成した場合、
すべてをＲＡＭで構成した場合と同じアクセス性能を備
えた高速ＲＯＭモジュールが得られる。
【００１６】
【実施例】図１は、本発明による複合型半導体メモリモ
ジュールの一実施例の内部構成を示すブロック図であ
る。メモリモジュール１００は、アドレス信号Ａｉを入
力とする行選択デコーダ１０１と、行選択信号を取り込
みメモリアレイのワード線を駆動するワードドライバ１
０２と、アドレス信号Ａｉを入力とする列選択デコーダ
１０３と、メモリアレイの列線を選択する列選択回路１
０４と、モジュール活性化信号ＭＥＮおよび書込み制御
信号ＷＥＮを入力とする読書き制御回路１０５と、読書
き制御回路１０５の指示により入力データＤｉをメモリ
アレイに書込む書込み回路１０６と、メモリアレイから
読出した微小信号を増幅し読出しデータＤｏを出力する
センス回路１０７と、メモリアレイ１０８とからなる。
メモリアレイ１０８は、ＲＯＭセルが配置される領域１
０８１とＲＡＭセルが配置される領域１０８２とを含ん
でいる。
ジュールの一実施例の内部構成を示すブロック図であ
る。メモリモジュール１００は、アドレス信号Ａｉを入
力とする行選択デコーダ１０１と、行選択信号を取り込
みメモリアレイのワード線を駆動するワードドライバ１
０２と、アドレス信号Ａｉを入力とする列選択デコーダ
１０３と、メモリアレイの列線を選択する列選択回路１
０４と、モジュール活性化信号ＭＥＮおよび書込み制御
信号ＷＥＮを入力とする読書き制御回路１０５と、読書
き制御回路１０５の指示により入力データＤｉをメモリ
アレイに書込む書込み回路１０６と、メモリアレイから
読出した微小信号を増幅し読出しデータＤｏを出力する
センス回路１０７と、メモリアレイ１０８とからなる。
メモリアレイ１０８は、ＲＯＭセルが配置される領域１
０８１とＲＡＭセルが配置される領域１０８２とを含ん
でいる。
【００１７】本実施例においては、メモリアレイ１０８
を除くすべての回路が、ＲＡＭとして動作するため必要
な機能と性能とを備えている。アドレス信号Ａｉがメモ
リアレイ１０８のうちの領域１０８１を指定した場合、
メモリアレイの領域１０８１はＲＯＭとして動作し、予
め記憶された固定データが、列選択回路１０４およびセ
ンス回路１０７を介して、読出される。なお、この場
合、メモリアレイ１０８１がＲＯＭ領域であるため、書
込みは無効である。一方、アドレス信号Ａｉがメモリア
レイ１０８のうちの領域１０８２を指定した場合、メモ
リアレイの領域１０８２はＲＡＭとして動作し、読出し
の場合は、以前に書込まれていたデータが列選択回路１
０４およびセンス回路１０７を介して、読出される。こ
れに対して、書込みの場合は、入力データＤｉが書込み
ドライバ１０６および列選択回路１０４を介して、メモ
リアレイ１０８の指定されたアドレスに書込まれる。
を除くすべての回路が、ＲＡＭとして動作するため必要
な機能と性能とを備えている。アドレス信号Ａｉがメモ
リアレイ１０８のうちの領域１０８１を指定した場合、
メモリアレイの領域１０８１はＲＯＭとして動作し、予
め記憶された固定データが、列選択回路１０４およびセ
ンス回路１０７を介して、読出される。なお、この場
合、メモリアレイ１０８１がＲＯＭ領域であるため、書
込みは無効である。一方、アドレス信号Ａｉがメモリア
レイ１０８のうちの領域１０８２を指定した場合、メモ
リアレイの領域１０８２はＲＡＭとして動作し、読出し
の場合は、以前に書込まれていたデータが列選択回路１
０４およびセンス回路１０７を介して、読出される。こ
れに対して、書込みの場合は、入力データＤｉが書込み
ドライバ１０６および列選択回路１０４を介して、メモ
リアレイ１０８の指定されたアドレスに書込まれる。
【００１８】このように、本実施例によれば、メモリモ
ジュール１００として構成された最大メモリ容量の範囲
内で、同一の周辺制御回路を用いてＲＡＭ機能とＲＯＭ
機能とを同一モジュール内に実現できる。このため、チ
ップ上の別の領域にわざわざ専用のＲＯＭ領域を設けな
くても良いという効果がある。
ジュール１００として構成された最大メモリ容量の範囲
内で、同一の周辺制御回路を用いてＲＡＭ機能とＲＯＭ
機能とを同一モジュール内に実現できる。このため、チ
ップ上の別の領域にわざわざ専用のＲＯＭ領域を設けな
くても良いという効果がある。
【００１９】加えて、本発明により実現されたＲＯＭ
は、ＲＡＭと同一のアクセス性能を有するため、システ
ムの高速化が実現される。
は、ＲＡＭと同一のアクセス性能を有するため、システ
ムの高速化が実現される。
【００２０】図２は、本発明による複合型半導体メモリ
モジュールの実施例の回路領域の配置の一例を示すブロ
ック図である。メモリモジュール２００は、アドレスデ
コーダやワードドライバが配置される領域２０１，２０
２と、書込みドライバやセンス回路が配置される領域２
０３，２０４と、ＲＯＭセルが配置されるメモリアレイ
領域２０５，２０６と、ＲＡＭセルが配置されるメモリ
アレイ領域２０７，２０８とを含んでいる。
モジュールの実施例の回路領域の配置の一例を示すブロ
ック図である。メモリモジュール２００は、アドレスデ
コーダやワードドライバが配置される領域２０１，２０
２と、書込みドライバやセンス回路が配置される領域２
０３，２０４と、ＲＯＭセルが配置されるメモリアレイ
領域２０５，２０６と、ＲＡＭセルが配置されるメモリ
アレイ領域２０７，２０８とを含んでいる。
【００２１】図３は、図２の実施例によるアドレス空間
の分割例を示す図である。本実施例は、アドレス０〜２
５５番地がＲＯＭとしてアサインされ、２５６〜１０２
３番地がＲＡＭしてアサインされた１Ｋワードのメモリ
モジュールの例を示している。本実施例では、ＲＯＭが
ＲＡＭより低位のアドレスにアサインされているが、所
定のアドレス空間内でアドレスアサインの仕方は、自由
に決定できる。
の分割例を示す図である。本実施例は、アドレス０〜２
５５番地がＲＯＭとしてアサインされ、２５６〜１０２
３番地がＲＡＭしてアサインされた１Ｋワードのメモリ
モジュールの例を示している。本実施例では、ＲＯＭが
ＲＡＭより低位のアドレスにアサインされているが、所
定のアドレス空間内でアドレスアサインの仕方は、自由
に決定できる。
【００２２】図４は、本発明による複合型半導体メモリ
モジュールの他の実施例の回路領域の配置を示すブロッ
ク図である。メモリモジュール３００は、アドレスデコ
ーダやワードドライバが配置される領域３０１，３０２
と、書込みドライバやセンス回路が配置される領域３０
３，３０４と、ＲＡＭセルが配置されるメモリアレイ領
域３０５，３０６と、ＲＯＭセルが配置されるメモリア
レイ領域３０７とを含んでいる。
モジュールの他の実施例の回路領域の配置を示すブロッ
ク図である。メモリモジュール３００は、アドレスデコ
ーダやワードドライバが配置される領域３０１，３０２
と、書込みドライバやセンス回路が配置される領域３０
３，３０４と、ＲＡＭセルが配置されるメモリアレイ領
域３０５，３０６と、ＲＯＭセルが配置されるメモリア
レイ領域３０７とを含んでいる。
【００２３】図５は、図４の実施例におけるデータ語の
ビットアサインの一例を示す図である。本実施例におい
ては、データ語の０〜３１ビットがＲＡＭとしてアサイ
ンされ、３２よび３３ビットがＲＯＭとしてアサインさ
れている。本実施例では、ＲＯＭが３２および３３ビッ
トにアサインされているが、データ語のビット数の範囲
内で、ＲＯＭビットのアサイン位置およびアサイン数は
自由に決定できる。
ビットアサインの一例を示す図である。本実施例におい
ては、データ語の０〜３１ビットがＲＡＭとしてアサイ
ンされ、３２よび３３ビットがＲＯＭとしてアサインさ
れている。本実施例では、ＲＯＭが３２および３３ビッ
トにアサインされているが、データ語のビット数の範囲
内で、ＲＯＭビットのアサイン位置およびアサイン数は
自由に決定できる。
【００２４】図６は、本発明による複合型半導体メモリ
モジュールの別の実施例の回路領域の配置を示すブロッ
ク図である。メモリモジュール４００は、アドレスデコ
ーダやワードドライバが配置される領域４０１，４０２
と、書込みドライバやセンス回路が配置される領域４０
３，４０４と、ＲＯＭセルが配置されるメモリアレイ領
域４０５と、ＲＡＭセルが配置されるメモリアレイ領域
４０６を含んでいる。
モジュールの別の実施例の回路領域の配置を示すブロッ
ク図である。メモリモジュール４００は、アドレスデコ
ーダやワードドライバが配置される領域４０１，４０２
と、書込みドライバやセンス回路が配置される領域４０
３，４０４と、ＲＯＭセルが配置されるメモリアレイ領
域４０５と、ＲＡＭセルが配置されるメモリアレイ領域
４０６を含んでいる。
【００２５】本実施例においては、ＲＯＭ領域４０５に
該当するビットデータと、ＲＡＭ領域４０６に該当する
ビットデータとが、同一読出し速度で並列に読出され
る。
該当するビットデータと、ＲＡＭ領域４０６に該当する
ビットデータとが、同一読出し速度で並列に読出され
る。
【００２６】図７は、本発明による複合型半導体メモリ
モジュールのさらに他の実施例の領域の回路配置を示す
ブロック図である。メモリモジュール５００は、アドレ
スデコーダやワードドライバが配置される領域５０１，
５０２と、書込みドライバやセンス回路が配置される領
域５０３，５０４と、ＲＯＭセルが配置されるメモリア
レイ領域５０５，５０６とを含んでいる。
モジュールのさらに他の実施例の領域の回路配置を示す
ブロック図である。メモリモジュール５００は、アドレ
スデコーダやワードドライバが配置される領域５０１，
５０２と、書込みドライバやセンス回路が配置される領
域５０３，５０４と、ＲＯＭセルが配置されるメモリア
レイ領域５０５，５０６とを含んでいる。
【００２７】本実施例においては、すべてのメモリアレ
イ領域５０５，５０６に、ＲＯＭセルが配置されてい
る。したがって、すべての周辺回路５０１〜５０４が、
ＲＡＭをベースに設計されているにもかかわらず、本実
施例のメモリモジュールは、ＲＯＭとしての機能を果た
すことができる。ただし、この場合、当然のことなが
ら、メモリアレイに対する書込みは、無効である。
イ領域５０５，５０６に、ＲＯＭセルが配置されてい
る。したがって、すべての周辺回路５０１〜５０４が、
ＲＡＭをベースに設計されているにもかかわらず、本実
施例のメモリモジュールは、ＲＯＭとしての機能を果た
すことができる。ただし、この場合、当然のことなが
ら、メモリアレイに対する書込みは、無効である。
【００２８】図８は、本発明によるＲＡＭセルとＲＯＭ
セルとが混在したメモリアレイの読出し回路および書込
み回路の一実施例を示すブロック図である。ＲＯＭセル
７０１は、ワード線ＷＬ１とデータ線ｄｐ，ｄｎとに接
続され、ＲＯＭセル７０２は、ワード線ＷＬ２とデータ
線ｄｐ，ｄｎとに接続されている。ＲＡＭセル７０３
は、ワード線ＷＬ３とデータ線ｄｐ，ｄｎとに接続さ
れ、ＲＡＭセル７０４は、ワード線ＷＬ４とデータ線ｄ
ｐ，ｄｎとに接続されている。すなわち、一対のデータ
線ｄｐ，ｄｎにＲＡＭセルとＲＯＭセルとが共通に接続
され、同じ信号経路を通って読出される。
セルとが混在したメモリアレイの読出し回路および書込
み回路の一実施例を示すブロック図である。ＲＯＭセル
７０１は、ワード線ＷＬ１とデータ線ｄｐ，ｄｎとに接
続され、ＲＯＭセル７０２は、ワード線ＷＬ２とデータ
線ｄｐ，ｄｎとに接続されている。ＲＡＭセル７０３
は、ワード線ＷＬ３とデータ線ｄｐ，ｄｎとに接続さ
れ、ＲＡＭセル７０４は、ワード線ＷＬ４とデータ線ｄ
ｐ，ｄｎとに接続されている。すなわち、一対のデータ
線ｄｐ，ｄｎにＲＡＭセルとＲＯＭセルとが共通に接続
され、同じ信号経路を通って読出される。
【００２９】一対の列選択スイッチ７１１，７１２は、
選択信号Ｃ１で開閉が制御され、共通データ線ＤＰ，Ｄ
Ｎに読出しデータを出力する。一対の列選択スイッチ７
１３，７１４は、選択信号Ｃｎで開閉が制御され、共通
データ線ＤＰ，ＤＮに読出しデータを出力する。センス
増幅回路７２０は、共通データ線の微小信号を増幅し
て、論理レベルの信号ＤＯＵＴを出力する。書込み回路
７３０は、データ入力信号ＤＩＮと書込みパルスＷＥＰ
から書込みデータ信号を作り、共通データ線ＤＰ，ＤＮ
およびデータ線ｄｐ，ｄｎを介して、選択されたメモリ
セルに所定の入力データＤｉを書き込む。
選択信号Ｃ１で開閉が制御され、共通データ線ＤＰ，Ｄ
Ｎに読出しデータを出力する。一対の列選択スイッチ７
１３，７１４は、選択信号Ｃｎで開閉が制御され、共通
データ線ＤＰ，ＤＮに読出しデータを出力する。センス
増幅回路７２０は、共通データ線の微小信号を増幅し
て、論理レベルの信号ＤＯＵＴを出力する。書込み回路
７３０は、データ入力信号ＤＩＮと書込みパルスＷＥＰ
から書込みデータ信号を作り、共通データ線ＤＰ，ＤＮ
およびデータ線ｄｐ，ｄｎを介して、選択されたメモリ
セルに所定の入力データＤｉを書き込む。
【００３０】図９は、６個のＭＯＳトランジスタを用い
る周知のＲＡＭセルの構成の一例を示す回路図である。
ＲＡＭセル８００については、水平方向にワード線の端
子ＷＬが定義され、垂直方向に２本のデータ線端子ｄ
ｐ，ｄｎが定義されている。ＰＭＯＳ８０１とＮＭＯＳ
８０２とは、第１のインバータを形成しており、ＰＭＯ
Ｓ８０３とＮＭＯＳ８０４とは、第２のインバータを形
成している。ＮＭＯＳ８０５と８０６とは、それぞれの
ゲートがワード線ＷＬに接続され、ドレインがデータ線
ｄｐ，ｄｎに接続されたアクセストランジスタである。
る周知のＲＡＭセルの構成の一例を示す回路図である。
ＲＡＭセル８００については、水平方向にワード線の端
子ＷＬが定義され、垂直方向に２本のデータ線端子ｄ
ｐ，ｄｎが定義されている。ＰＭＯＳ８０１とＮＭＯＳ
８０２とは、第１のインバータを形成しており、ＰＭＯ
Ｓ８０３とＮＭＯＳ８０４とは、第２のインバータを形
成している。ＮＭＯＳ８０５と８０６とは、それぞれの
ゲートがワード線ＷＬに接続され、ドレインがデータ線
ｄｐ，ｄｎに接続されたアクセストランジスタである。
【００３１】図１０は、４個のＭＯＳトランジスタを用
いる本発明のＲＯＭセルの構成の一例を示す回路図であ
る。ＲＯＭセル９００については、図９のＲＡＭセルと
同じ座標系上で、水平方向にワード線の端子ＷＬが定義
され、図９のＲＡＭセルと同じ座標系上で、垂直方向に
２本のデータ線端子ｄｐ，ｄｎが定義されている。この
セルはノードＱＰが“０”レベル、ノードＱＮが“１”
レベルに固定されている。ＮＭＯＳ９０５，９０６，９
０２は、図９のＮＭＯＳ８０５，８０６，８０２と特性
が同等なトランジスタである。また、ＰＭＯＳ９０３
は、図９のＰＭＯＳ８０３と特性が同等なトランジスタ
である。
いる本発明のＲＯＭセルの構成の一例を示す回路図であ
る。ＲＯＭセル９００については、図９のＲＡＭセルと
同じ座標系上で、水平方向にワード線の端子ＷＬが定義
され、図９のＲＡＭセルと同じ座標系上で、垂直方向に
２本のデータ線端子ｄｐ，ｄｎが定義されている。この
セルはノードＱＰが“０”レベル、ノードＱＮが“１”
レベルに固定されている。ＮＭＯＳ９０５，９０６，９
０２は、図９のＮＭＯＳ８０５，８０６，８０２と特性
が同等なトランジスタである。また、ＰＭＯＳ９０３
は、図９のＰＭＯＳ８０３と特性が同等なトランジスタ
である。
【００３２】本実施例においては、ワード線から見たＲ
ＯＭセルの負荷値が、図９のＲＡＭセルの負荷値と等し
くなるので、ＲＯＭセルとＲＡＭセルとの読出し速度が
同じ複合型半導体メモリモジュールが得られる。
ＯＭセルの負荷値が、図９のＲＡＭセルの負荷値と等し
くなるので、ＲＯＭセルとＲＡＭセルとの読出し速度が
同じ複合型半導体メモリモジュールが得られる。
【００３３】図１１は、４個のＭＯＳトランジスタを用
いる本発明のＲＯＭセルの構成の他の例を示す回路図で
ある。ＲＯＭセル１０００については、図９のＲＡＭセ
ルと同じ座標系上で、水平方向にワード線の端子ＷＬが
定義され、図９のＲＡＭセルと同じ座標系上で、垂直方
向にデータ線の端子ｄｐ，ｄｎが定義されている。この
セルはノードＱＰが“１”レベル、ノードＱＮが“０”
レベルに固定されている。ＮＭＯＳ９０５，９０６，９
０４は、図９のＮＭＯＳ８０５，８０６，８０４と特性
が同等なトランジスタである。また、ＰＭＯＳ９０１
は、図９のＰＭＯＳ８０１と特性が同等なトランジスタ
である。
いる本発明のＲＯＭセルの構成の他の例を示す回路図で
ある。ＲＯＭセル１０００については、図９のＲＡＭセ
ルと同じ座標系上で、水平方向にワード線の端子ＷＬが
定義され、図９のＲＡＭセルと同じ座標系上で、垂直方
向にデータ線の端子ｄｐ，ｄｎが定義されている。この
セルはノードＱＰが“１”レベル、ノードＱＮが“０”
レベルに固定されている。ＮＭＯＳ９０５，９０６，９
０４は、図９のＮＭＯＳ８０５，８０６，８０４と特性
が同等なトランジスタである。また、ＰＭＯＳ９０１
は、図９のＰＭＯＳ８０１と特性が同等なトランジスタ
である。
【００３４】本実施例においても、ワード線から見たＲ
ＯＭセルの負荷値が、図９のＲＡＭセルの負荷値と等し
くなるので、ＲＯＭセルとＲＡＭセルとの読出し速度が
同じ複合型半導体メモリモジュールが得られる。
ＯＭセルの負荷値が、図９のＲＡＭセルの負荷値と等し
くなるので、ＲＯＭセルとＲＡＭセルとの読出し速度が
同じ複合型半導体メモリモジュールが得られる。
【００３５】なお、図１０，図１１に示したＲＯＭセル
の回路構成は、本発明をこれらの実施例に限定するもの
ではなく、単なる例示に過ぎない。したがって、当業者
であれば、本発明の考え方に沿えば、種々の等価な回路
を構成できる。すなわち、ＲＡＭセルとＲＯＭセルの読
出し書込み制御周辺回路に対する電気的特性が同一であ
り、特に、ワード線から見たＲＯＭセルの負荷値がＲＡ
Ｍセルの負荷値と同じ回路は、種々考えられる。
の回路構成は、本発明をこれらの実施例に限定するもの
ではなく、単なる例示に過ぎない。したがって、当業者
であれば、本発明の考え方に沿えば、種々の等価な回路
を構成できる。すなわち、ＲＡＭセルとＲＯＭセルの読
出し書込み制御周辺回路に対する電気的特性が同一であ
り、特に、ワード線から見たＲＯＭセルの負荷値がＲＡ
Ｍセルの負荷値と同じ回路は、種々考えられる。
【００３６】図１２は、本発明のメモリモジュールを利
用したデータ処理回路の一実施例の構成を示すブロック
図である。集積回路チップ１１００は、本発明によりＲ
ＡＭセルとＲＯＭセルとが混在した複合型半導体メモリ
モジュール１１０１と、データ処理回路１１０２とから
なる。集積回路チップ１１００には、その他の回路も含
まれているが、ここでは図示を省略してある。複合型半
導体メモリモジュール１１０１とデータ処理回路１１０
２とは、アドレスバスＡＢと、データバスＤＢと、制御
バスＣＢとで相互に結合されている。データ処理回路１
１０２は、複合型半導体メモリモジュール１１０１から
ＲＯＭ部分に記憶された固定データとＲＡＭ部分に記憶
された可変データとを読出し、演算処理などを実行し、
必要に応じてその結果をＲＡＭ部分に書込む。
用したデータ処理回路の一実施例の構成を示すブロック
図である。集積回路チップ１１００は、本発明によりＲ
ＡＭセルとＲＯＭセルとが混在した複合型半導体メモリ
モジュール１１０１と、データ処理回路１１０２とから
なる。集積回路チップ１１００には、その他の回路も含
まれているが、ここでは図示を省略してある。複合型半
導体メモリモジュール１１０１とデータ処理回路１１０
２とは、アドレスバスＡＢと、データバスＤＢと、制御
バスＣＢとで相互に結合されている。データ処理回路１
１０２は、複合型半導体メモリモジュール１１０１から
ＲＯＭ部分に記憶された固定データとＲＡＭ部分に記憶
された可変データとを読出し、演算処理などを実行し、
必要に応じてその結果をＲＡＭ部分に書込む。
【００３７】本実施例によれば、一つの複合型半導体メ
モリモジュール１１０１がＲＡＭとＲＯＭの両方の機能
を持つため、新たに専用のＲＯＭを設ける必要が無い。
したがって、専用のＲＯＭを別に設けるための余分な素
子領域や相互接続のための余分な配線領域も不要にな
る。また、本発明の複合型半導体メモリモジュール内の
ＲＯＭは、ＲＡＭと同一のアクセス速度が得られるた
め、システムの高速化が実現される。
モリモジュール１１０１がＲＡＭとＲＯＭの両方の機能
を持つため、新たに専用のＲＯＭを設ける必要が無い。
したがって、専用のＲＯＭを別に設けるための余分な素
子領域や相互接続のための余分な配線領域も不要にな
る。また、本発明の複合型半導体メモリモジュール内の
ＲＯＭは、ＲＡＭと同一のアクセス速度が得られるた
め、システムの高速化が実現される。
【００３８】なお、複合型半導体メモリモジュール１１
０１のＲＡＭ領域とＲＯＭ領域とが、図４または図６の
実施例のように区分されている場合、図１２のデータバ
スＤＢは、ＲＯＭ出力バスとＲＡＭ出力バスとに分離さ
れた構成になる。
０１のＲＡＭ領域とＲＯＭ領域とが、図４または図６の
実施例のように区分されている場合、図１２のデータバ
スＤＢは、ＲＯＭ出力バスとＲＡＭ出力バスとに分離さ
れた構成になる。
【００３９】
【発明の効果】本発明によれば、ＲＡＭセルとＲＯＭセ
ルの読出し書込み制御周辺回路に対する電気的特性が同
一であり、特に、ワード線から見たＲＯＭセルの負荷値
がＲＡＭセルの負荷値と同じになるので、一つのメモリ
モジュール内に混在させたＲＡＭセルとＲＯＭセルとの
配列数の割合に無関係に、ＲＯＭセルとＲＡＭセルとを
同一速度でアクセスできる高速の複合型半導体メモリモ
ジュールが得られる。
ルの読出し書込み制御周辺回路に対する電気的特性が同
一であり、特に、ワード線から見たＲＯＭセルの負荷値
がＲＡＭセルの負荷値と同じになるので、一つのメモリ
モジュール内に混在させたＲＡＭセルとＲＯＭセルとの
配列数の割合に無関係に、ＲＯＭセルとＲＡＭセルとを
同一速度でアクセスできる高速の複合型半導体メモリモ
ジュールが得られる。
【図１】本発明による複合型半導体メモリモジュールの
一実施例の内部構成を示すブロック図である。
一実施例の内部構成を示すブロック図である。
【図２】本発明による複合型半導体メモリモジュールの
実施例の回路領域の配置の一例を示すブロック図であ
る。
実施例の回路領域の配置の一例を示すブロック図であ
る。
【図３】図２の実施例によるアドレス空間の分割例を示
す図である。
す図である。
【図４】本発明による複合型半導体メモリモジュールの
他の実施例の回路領域の配置を示すブロック図である。
他の実施例の回路領域の配置を示すブロック図である。
【図５】図４の実施例におけるデータ語のビットアサイ
ンの一例を示す図である。
ンの一例を示す図である。
【図６】本発明による複合型半導体メモリモジュールの
別の実施例の回路領域の配置を示すブロック図である。
別の実施例の回路領域の配置を示すブロック図である。
【図７】本発明による複合型半導体メモリモジュールの
さらに他の実施例の回路領域の配置を示すブロック図で
ある。
さらに他の実施例の回路領域の配置を示すブロック図で
ある。
【図８】本発明によるＲＡＭセルとＲＯＭセルとが混在
したメモリアレイの読出し回路および書込み回路の一実
施例を示すブロック図である。
したメモリアレイの読出し回路および書込み回路の一実
施例を示すブロック図である。
【図９】６個のＭＯＳトランジスタを用いる周知のＲＡ
Ｍセルの構成の一例を示す回路図である。
Ｍセルの構成の一例を示す回路図である。
【図１０】４個のＭＯＳトランジスタを用いる本発明の
ＲＯＭセルの構成の一例を示す回路図である。
ＲＯＭセルの構成の一例を示す回路図である。
【図１１】４個のＭＯＳトランジスタを用いる本発明の
ＲＯＭセルの構成の他の例を示す回路図である。
ＲＯＭセルの構成の他の例を示す回路図である。
【図１２】本発明のメモリモジュールを利用したデータ
処理回路の一実施例の構成を示すブロック図である。
処理回路の一実施例の構成を示すブロック図である。
１００ メモリモジュール １０１ 行デコーダ １０２ ワードドライバ １０３ 列デコーダ １０４ 列選択スイッチ １０５ 読出し書込み制御回路 １０６ 書込み回路 １０７ センス回路 １０８ メモリアレイ ２００ メモリモジュール ２０１〜２０４ 周辺制御回路 ２０５，２０６ ＲＯＭ ２０７，２０８ ＲＡＭ ３００ メモリモジュール ３０１〜３０４ 周辺制御回路 ３０５，３０６ ＲＡＭ ３０７ ＲＯＭ ４０１〜４０４ 周辺制御回路 ４０５ ＲＯＭ ４０６ ＲＡＭ ５０１〜５０４ 周辺制御回路 ５０５，５０６ ＲＯＭ ７０１，７０２ ＲＯＭ ７０３，７０４ ＲＡＭ ７１１〜７１４ 列選択スイッチ ７２０ センス回路 ７３０ 書込み回路 ８００ ＲＡＭ ８０１，８０３ ＰＭＯＳ ８０２，８０４ ＮＭＯＳ ８０５，８０６ ＮＭＯＳ ９００ ＲＯＭ ９０１，９０３ ＰＭＯＳ ９０２，９０４，９０５，９０６ ＰＮＭＯＳ １０００ ＲＯＭ １１００ ＬＳＩチップ １１０１ メモリモジュール １１０２ 処理回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４２１ 7210−4Ｍ ４９５ 7210−4Ｍ // Ｇ１１Ｃ 14/00 6866−5Ｌ Ｇ１１Ｃ 11/40 １０１ (72)発明者 小林 勇 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体設計開発センタ内 (72)発明者 小口 聡 東京都青梅市今井町2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 加藤 圭 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体設計開発センタ内
Claims (8)
- 【請求項１】 ワード線と相補データ線とを有するＭＯ
Ｓメモリセルが複数個配列されたメモリアレイと、ＲＡ
Ｍとしての読書き動作に必要な制御回路とを含む複合型
半導体メモリモジュールにおいて、 前記メモリアレイが、ＲＡＭセルと、ワード線の負荷値
と相補データ線を駆動するメモリセル電流とが前記ＲＡ
Ｍセルと同等のＲＯＭセルとからなり、 前記制御回路が、前記ＲＡＭセルと前記ＲＯＭセルとを
前記ＲＡＭセルの読出し速度で読出す制御回路を含むこ
とを特徴とする複合型半導体メモリモジュール。 - 【請求項２】 請求項１に記載の複合型半導体メモリモ
ジュールにおいて、 前記ＲＡＭセルが、２個の交叉接続されたインバータと
２個のアクセストランジスタとからなり、 前記ＲＯＭセルが、２個のアクセストランジスタがＲＡ
Ｍセルのアクセストランジスタと同等の特性のトランジ
スタを含むことを特徴とする複合型半導体メモリモジュ
ール。 - 【請求項３】 ワード線と相補データ線とを有するＭＯ
Ｓメモリセルが複数個配列されたメモリアレイと、ＲＡ
Ｍとしての読書き動作に必要な制御回路とを含む複合型
半導体メモリモジュールにおいて、 前記メモリアレイが、ＲＡＭセルと、ワード線の負荷値
と相補データビット線を駆動するメモリセル電流とが前
記ＲＡＭセルと同等のＲＯＭセルとからなり、 前記ＲＡＭセルの領域と前記ＲＯＭセルの領域とが、ア
ドレス空間により区分され、 前記制御回路が、前記ＲＡＭセルと前記ＲＯＭセルとを
前記ＲＡＭセルの読出し速度で読出す制御回路を含むこ
とを特徴とする複合型半導体メモリモジュール。 - 【請求項４】 請求項３に記載の複合型半導体メモリモ
ジュールにおいて、 前記ＲＡＭセルが、２個の交叉接続されたインバータと
２個のアクセストランジスタとからなり、 前記ＲＯＭセルが、２個のアクセストランジスタがＲＡ
Ｍセルのアクセストランジスタと同等の特性のトランジ
スタを含むことを特徴とする複合型半導体メモリモジュ
ール。 - 【請求項５】 ワード線と相補データ線とを有するＭＯ
Ｓメモリセルが複数個配列されたメモリアレイと、ＲＡ
Ｍとしての読書き動作に必要な制御回路とを含む複合型
半導体メモリモジュールにおいて、 前記メモリアレイが、ＲＡＭセルと、ワード線の負荷値
と相補データビット線を駆動するメモリセル電流とが前
記ＲＡＭセルと同等のＲＯＭセルとからなり、 前記ＲＡＭセルの領域と前記ＲＯＭセルの領域とが、任
意のアドレスのデータビット位置により区分され、 前記制御回路が、前記ＲＡＭセルと前記ＲＯＭセルとを
前記ＲＡＭセルの読出し速度で読出す制御回路を含むこ
とを特徴とする複合型半導体メモリモジュール。 - 【請求項６】 請求項５に記載の複合型半導体メモリモ
ジュールにおいて、 前記ＲＡＭセルが、２個の交叉接続されたインバータと
２個のアクセストランジスタとからなり、 前記ＲＯＭセルが、２個のアクセストランジスタがＲＡ
Ｍセルのアクセストランジスタと同等の特性のトランジ
スタを含むことを特徴とする複合型半導体メモリモジュ
ール。 - 【請求項７】 ワード線と相補データ線とを有するＭＯ
Ｓメモリセルが複数個配列されたメモリアレイと、ＲＡ
Ｍとしての読書き動作に必要な制御回路とを含む半導体
メモリモジュールにおいて、 前記メモリセルのすべてが、ワード線の負荷値と相補デ
ータビット線を駆動するメモリセル電流とがＲＡＭセル
と同等のＲＯＭセルのみからなることを特徴とする半導
体メモリモジュール。 - 【請求項８】 請求項１ないし７のいずれか一項に記載
の半導体メモリモジュールと、当該半導体モジュール内
の可変データおよび／または固定データを用いてデータ
処理を実行する処理回路とを１チップ上に搭載した半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5079785A JPH06295581A (ja) | 1993-04-06 | 1993-04-06 | 複合型半導体メモリモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5079785A JPH06295581A (ja) | 1993-04-06 | 1993-04-06 | 複合型半導体メモリモジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06295581A true JPH06295581A (ja) | 1994-10-21 |
Family
ID=13699871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5079785A Pending JPH06295581A (ja) | 1993-04-06 | 1993-04-06 | 複合型半導体メモリモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06295581A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313514B1 (ko) * | 1999-05-11 | 2001-11-17 | 김영환 | 하이브리드 메모리 장치 |
| JP2009080920A (ja) * | 2007-06-08 | 2009-04-16 | Qimonda Ag | エミュレートされるコンビネーションメモリデバイス |
| JP2012517069A (ja) * | 2009-02-02 | 2012-07-26 | クアルコム，インコーポレイテッド | メモリデバイス内の漏洩電流の低減 |
-
1993
- 1993-04-06 JP JP5079785A patent/JPH06295581A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313514B1 (ko) * | 1999-05-11 | 2001-11-17 | 김영환 | 하이브리드 메모리 장치 |
| JP2009080920A (ja) * | 2007-06-08 | 2009-04-16 | Qimonda Ag | エミュレートされるコンビネーションメモリデバイス |
| JP2012517069A (ja) * | 2009-02-02 | 2012-07-26 | クアルコム，インコーポレイテッド | メモリデバイス内の漏洩電流の低減 |
| US9916904B2 (en) | 2009-02-02 | 2018-03-13 | Qualcomm Incorporated | Reducing leakage current in a memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |