JP2934444B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2934444B2 JP2934444B2 JP63300489A JP30048988A JP2934444B2 JP 2934444 B2 JP2934444 B2 JP 2934444B2 JP 63300489 A JP63300489 A JP 63300489A JP 30048988 A JP30048988 A JP 30048988A JP 2934444 B2 JP2934444 B2 JP 2934444B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ装置に係り、特にサイクル時間
の短縮によつて高速動作が可能なパイプライン動作型の
半導体メモリ装置に関する。
の短縮によつて高速動作が可能なパイプライン動作型の
半導体メモリ装置に関する。
半導体メモリ装置内にラツチ回路を設けることは公知
である。例えば特開昭58−128097号においては、アドレ
スデコーダの入力部（アドレスバツフア部）にアドレス
ラツチ回路を、データ出力部（出力バツフア部）に出力
ラツチ回路を設けることが開示されている。このように
半導体メモリ装置内にラツチ回路を組み込むと、ラツチ
回路間の回路の動作遅延時間よりも僅かに大きいサイク
ル時間でメモリ回路を動作させる、いわゆるパイプライ
ン動作を行なうことができ、これによつてメモリ回路の
動作を高速化できる。
である。例えば特開昭58−128097号においては、アドレ
スデコーダの入力部（アドレスバツフア部）にアドレス
ラツチ回路を、データ出力部（出力バツフア部）に出力
ラツチ回路を設けることが開示されている。このように
半導体メモリ装置内にラツチ回路を組み込むと、ラツチ
回路間の回路の動作遅延時間よりも僅かに大きいサイク
ル時間でメモリ回路を動作させる、いわゆるパイプライ
ン動作を行なうことができ、これによつてメモリ回路の
動作を高速化できる。
次にメモリ装置中のセンス回路の構成例としては、例
えば（１）アイ・イー・イー・イー トランザクシヨン
オン エレクトロン デバイセズ イーデー26巻、第
６（1979年６月）第886頁から第892頁（IEEE Transacti
ons on Electron Devices,vol,ED−26,No.6,June1979p
p.886−892），（２）特開昭53−39049号、あるいは
（３）イー・エス・エス・シー・アイ・アール・シー
85、ダイジエスト オブ テクニカル ペーパーズ（19
85年９月）第166頁から第176頁（ESSCIRC−85,Digest o
f Technical Papers,Sept.1985 pp166−176）において
開示されたものが知られている。
えば（１）アイ・イー・イー・イー トランザクシヨン
オン エレクトロン デバイセズ イーデー26巻、第
６（1979年６月）第886頁から第892頁（IEEE Transacti
ons on Electron Devices,vol,ED−26,No.6,June1979p
p.886−892），（２）特開昭53−39049号、あるいは
（３）イー・エス・エス・シー・アイ・アール・シー
85、ダイジエスト オブ テクニカル ペーパーズ（19
85年９月）第166頁から第176頁（ESSCIRC−85,Digest o
f Technical Papers,Sept.1985 pp166−176）において
開示されたものが知られている。
しかしながら上記従来技術においては、アドレスラツ
チ回路と出力ラツチ回路との間には、アドレスデコー
ダ、メモリセルアレイ部、およびセンス回路が挿入され
ることになり、したがつてメモリ動作のサイクル時間
を、これら３つの回路の動作遅延時間の合計よりも短く
することが不可能であつた。
チ回路と出力ラツチ回路との間には、アドレスデコー
ダ、メモリセルアレイ部、およびセンス回路が挿入され
ることになり、したがつてメモリ動作のサイクル時間
を、これら３つの回路の動作遅延時間の合計よりも短く
することが不可能であつた。
本発明の目的は、上記従来技術による動作サイクル時
間の限界を越える、高速動作可能な半導体メモリ装置を
提供することにある。
間の限界を越える、高速動作可能な半導体メモリ装置を
提供することにある。
本発明の他の目的は、上記高速動作可能な半導体メモ
リ装置に用いて好適なセンス回路を提供することにあ
る。
リ装置に用いて好適なセンス回路を提供することにあ
る。
上記目的を達成するために本発明のメモリ装置におい
ては、半導体メモリ装置内のデコーダ回路（アドレスデ
コーダ）およびセンス回路のうちの少なくとも一方にラ
ツチ機能を持たせるような構成とする。これら両方の回
路が共にラツチ機能を有するのがより好ましい。より具
体的な手段としては、アドレスデコーダあるいはセンス
回路自身がその内部にラツチ機能を有するような構成と
する。詳細な回路構成例については実施例中で詳述す
る。
ては、半導体メモリ装置内のデコーダ回路（アドレスデ
コーダ）およびセンス回路のうちの少なくとも一方にラ
ツチ機能を持たせるような構成とする。これら両方の回
路が共にラツチ機能を有するのがより好ましい。より具
体的な手段としては、アドレスデコーダあるいはセンス
回路自身がその内部にラツチ機能を有するような構成と
する。詳細な回路構成例については実施例中で詳述す
る。
また、上記目的を達成するために本発明のセンス回路
は、そのセンス出力部に並列にカレントスイツチを接続
し、これによりセンス出力をラツチする機能を持たせた
ものである。より具体的な手段の開示としては、カレン
トスイツチを追加することによつてセンス出力をフイー
ドバツクし、センス回路部か追加したカレントスイツチ
のどちらか一方に電流をクロツクにより切換えることに
より、ラツチを構成する。尚、ラツチ機能を持たせるた
めに追加した上述の回路以外の部分の回路としては、従
来公知のコレクタ・ドツト型のセンス回路を用いること
ができる。ラツチ機能を有さないコレクタ・ドツト型の
センス回路の構成としては、例えば第２図ないし第４図
に示すような回路をあげることができる。これらの回路
は先に従来技術の項で言及した各文献中に開示された回
路を変形したものである。
は、そのセンス出力部に並列にカレントスイツチを接続
し、これによりセンス出力をラツチする機能を持たせた
ものである。より具体的な手段の開示としては、カレン
トスイツチを追加することによつてセンス出力をフイー
ドバツクし、センス回路部か追加したカレントスイツチ
のどちらか一方に電流をクロツクにより切換えることに
より、ラツチを構成する。尚、ラツチ機能を持たせるた
めに追加した上述の回路以外の部分の回路としては、従
来公知のコレクタ・ドツト型のセンス回路を用いること
ができる。ラツチ機能を有さないコレクタ・ドツト型の
センス回路の構成としては、例えば第２図ないし第４図
に示すような回路をあげることができる。これらの回路
は先に従来技術の項で言及した各文献中に開示された回
路を変形したものである。
本発明のメモリ装置によれば、上述の従来技術で述べ
たアドレスバツフア部および出力バツフア部のラツチに
加え、この両ラツチ間に位置するアドレスデコーダある
いはセンス回路においてもラツチ可能となる。したがつ
て各ラツチ間に挿入される回路の動作遅延時間の合計を
より短くすることができ、これによつてメモリ動作のサ
イクル時間の短縮、すなわち動作の高速化が可能とな
る。この動作の高速化の達成についてより詳細に説明す
る。本発明のメモリ装置の如く複数の一連の構成要素を
有する装置においてこれら各構成要素列を順次信号が伝
達されていくような場合においては、要素列中の所定箇
所をラツチ回路で区切り、クロツクに従つて信号の伝達
を制御する、いわゆるパイプライン動作を行うことがで
きる。このパイプライン動作自体は、例えば高速プロセ
ツサ回路の内部等で行なわれているものである。このパ
イプライン動作においては、ラツチ回路で区切られた区
間内の回路の動作遅延時間よりも僅かに長いクロツク周
期を設定し、このクロツクに従つてラツチ回路に保持さ
れていた情報を次段の回路に伝達する。すなわち、同一
のクロツク周期においては、上記のラツチ回路で区切ら
れた各区間内では各々の処理が別々に行なわれているこ
とになり、また、入力された特定の情報について見れ
ば、各クロツク毎に次の区間へと順次伝達されていくこ
とになる。したがつて、ラツチ回路間に挿入される回路
の動作遅延時間を短縮することにより、パイプライン動
作を制御するところのクロツクの周期を短縮でき、これ
によりメモリ装置全体としての高速動作が可能となる。
たアドレスバツフア部および出力バツフア部のラツチに
加え、この両ラツチ間に位置するアドレスデコーダある
いはセンス回路においてもラツチ可能となる。したがつ
て各ラツチ間に挿入される回路の動作遅延時間の合計を
より短くすることができ、これによつてメモリ動作のサ
イクル時間の短縮、すなわち動作の高速化が可能とな
る。この動作の高速化の達成についてより詳細に説明す
る。本発明のメモリ装置の如く複数の一連の構成要素を
有する装置においてこれら各構成要素列を順次信号が伝
達されていくような場合においては、要素列中の所定箇
所をラツチ回路で区切り、クロツクに従つて信号の伝達
を制御する、いわゆるパイプライン動作を行うことがで
きる。このパイプライン動作自体は、例えば高速プロセ
ツサ回路の内部等で行なわれているものである。このパ
イプライン動作においては、ラツチ回路で区切られた区
間内の回路の動作遅延時間よりも僅かに長いクロツク周
期を設定し、このクロツクに従つてラツチ回路に保持さ
れていた情報を次段の回路に伝達する。すなわち、同一
のクロツク周期においては、上記のラツチ回路で区切ら
れた各区間内では各々の処理が別々に行なわれているこ
とになり、また、入力された特定の情報について見れ
ば、各クロツク毎に次の区間へと順次伝達されていくこ
とになる。したがつて、ラツチ回路間に挿入される回路
の動作遅延時間を短縮することにより、パイプライン動
作を制御するところのクロツクの周期を短縮でき、これ
によりメモリ装置全体としての高速動作が可能となる。
一方、本発明のセンス回路によれば、従来のセンス回
路に僅かの変更を加えるのみでセンス回路にセツチ機能
を持たせることができ、この際の回路占有面積（チツプ
面積）あるいはメモリアクセス時間の増加といつた弊害
は極めて僅かである。
路に僅かの変更を加えるのみでセンス回路にセツチ機能
を持たせることができ、この際の回路占有面積（チツプ
面積）あるいはメモリアクセス時間の増加といつた弊害
は極めて僅かである。
尚、本発明のセンス回路に係る技術は、従来公知のセ
ンス回路の出力に、従来公知のラツチ回路を縦続接続す
るような、センス回路とラツチ回路との単なる組合せと
は一線を画するものであつて、センス回路それ自身の内
部にそのセンス出力と並列的にラツチ機能部分が接続さ
れる点に特徴を有する。
ンス回路の出力に、従来公知のラツチ回路を縦続接続す
るような、センス回路とラツチ回路との単なる組合せと
は一線を画するものであつて、センス回路それ自身の内
部にそのセンス出力と並列的にラツチ機能部分が接続さ
れる点に特徴を有する。
以下本発明の実施例を図面を用いて説明する。
第１図は本発明の半導体メモリ装置の全体構成を示す
ブロツク図である。本実施例においては、従来技術にお
けるアドレスバツフア部および出力バツフア部のラツチ
に加え、アドレスデコーダおよびセンス回路の両方にラ
ツチ機能を有するようなメモリ回路の例を示す。また第
１図の各構成要素全体は１つのLSIチツプ内に搭載する
ことが可能であり、本実施例はそのような場合の例を示
す。
ブロツク図である。本実施例においては、従来技術にお
けるアドレスバツフア部および出力バツフア部のラツチ
に加え、アドレスデコーダおよびセンス回路の両方にラ
ツチ機能を有するようなメモリ回路の例を示す。また第
１図の各構成要素全体は１つのLSIチツプ内に搭載する
ことが可能であり、本実施例はそのような場合の例を示
す。
メモリ装置１中のメモリセルアレー２はＸおよびＹア
ドレスによつてアドレスされる。メモリ装置１に入力さ
れるＸおよびＹアドレスは各々アドレスバツフア（アド
レスバツフア）3,3′およびアドレスデコーダ4,4′を通
じてメモリセルアレー２に入力する。ＸおよびＹアドレ
スによつてアクセスされたメモリセル（メモリアレー中
に複数個存在、図示せず）から読み出されたデータはセ
ンス回路５によつて検知され、出力バツフア６を通じて
読み出される。上述の如くアドレスバツフア3,3′、ア
ドレスデコーダ4,4′、センス回路５および出力バツフ
ア６は各々その内部にラツチ機能を有しており、第１図
中ではラツチ機能をその内部に有する構成要素を２重枠
囲みで示している。また７はデータ入力（DI）バツフ
ア、８はライトイネーブル（WE）バツフア、９はリード
／ライト（R/W）バツフアであり、これらの回路も各々
ラツチ機能を有する。
ドレスによつてアドレスされる。メモリ装置１に入力さ
れるＸおよびＹアドレスは各々アドレスバツフア（アド
レスバツフア）3,3′およびアドレスデコーダ4,4′を通
じてメモリセルアレー２に入力する。ＸおよびＹアドレ
スによつてアクセスされたメモリセル（メモリアレー中
に複数個存在、図示せず）から読み出されたデータはセ
ンス回路５によつて検知され、出力バツフア６を通じて
読み出される。上述の如くアドレスバツフア3,3′、ア
ドレスデコーダ4,4′、センス回路５および出力バツフ
ア６は各々その内部にラツチ機能を有しており、第１図
中ではラツチ機能をその内部に有する構成要素を２重枠
囲みで示している。また７はデータ入力（DI）バツフ
ア、８はライトイネーブル（WE）バツフア、９はリード
／ライト（R/W）バツフアであり、これらの回路も各々
ラツチ機能を有する。
第５図はメモリ装置におけるアクセス時間を決める振
動伝達経路（上段）および各々の構成要素に対応するア
クセス時間の内訳の一例（下段）を示したものである。
第５図から理解されるように、メモリーアレーを除いた
各回路をラツチ化した本実施例の場合においては、各回
路部分の遅延時間のうちの最も大きいものよりも僅かに
長いサイクル、すなわち第５図中の周期T1でパイプライ
ン動作をさせることができる。これに対し、アドレスバ
ツフアと出力バツフアのみにラツチを有する従来技術に
おいては、動作サイクルは第５図中の周期T2とせざるを
得ない。このように本発明によるメモリ装置の動作の高
速化はきわめて目ざましいものである。
動伝達経路（上段）および各々の構成要素に対応するア
クセス時間の内訳の一例（下段）を示したものである。
第５図から理解されるように、メモリーアレーを除いた
各回路をラツチ化した本実施例の場合においては、各回
路部分の遅延時間のうちの最も大きいものよりも僅かに
長いサイクル、すなわち第５図中の周期T1でパイプライ
ン動作をさせることができる。これに対し、アドレスバ
ツフアと出力バツフアのみにラツチを有する従来技術に
おいては、動作サイクルは第５図中の周期T2とせざるを
得ない。このように本発明によるメモリ装置の動作の高
速化はきわめて目ざましいものである。
また、上述の例ではアドレスバツフア、アドレスデコ
ーダ、センス回路、出力バツフアをラツチ化している
が、勿論これらの回路の間に更にラツチを挿入し、更に
多段のパイプラインメモリを構成しても良い。このよう
な構成とした場合の変形例を第６図により説明する。メ
モリチツプ内でメモリセルアレーが４個のマツトM1〜M4
に分かれている場合の例である。各マツトは第５図中の
アドレスデコーダからセンス回路までを含むものであ
る。ここでアドレス入力（アドレスバツフア出力）の１
つが例えばパツドP1に入力される場合を考える。この
時、マツトM3は近いがM2は遠いためアドレス信号が到達
するまでの時間にかなりの違いが生ずる。そこで、この
違いを調整するために、例えば入力バツフアとアドレス
デコーダの間にラツチを設けると都合が良い。これらの
ラツチ回路としては、たとえば後に言及する第14図のラ
ツチを使用できる。
ーダ、センス回路、出力バツフアをラツチ化している
が、勿論これらの回路の間に更にラツチを挿入し、更に
多段のパイプラインメモリを構成しても良い。このよう
な構成とした場合の変形例を第６図により説明する。メ
モリチツプ内でメモリセルアレーが４個のマツトM1〜M4
に分かれている場合の例である。各マツトは第５図中の
アドレスデコーダからセンス回路までを含むものであ
る。ここでアドレス入力（アドレスバツフア出力）の１
つが例えばパツドP1に入力される場合を考える。この
時、マツトM3は近いがM2は遠いためアドレス信号が到達
するまでの時間にかなりの違いが生ずる。そこで、この
違いを調整するために、例えば入力バツフアとアドレス
デコーダの間にラツチを設けると都合が良い。これらの
ラツチ回路としては、たとえば後に言及する第14図のラ
ツチを使用できる。
また、アドレスデコーダは一般にデコーダとメモリセ
ルアレー用のドライバとを含んでいるので、デコーダと
ドライバとの間にラツチを含む構成にしてもよい。ま
た、デコーダが多段の回路構成である場合も多く、その
場合には多段のデコーダの段間にラツチを設けてもよい
し、多段のデコーダの一部自身をラツチ化してもよい。
また、出力がパツドP2からチツプ外に出ていくものとす
れば、逆にM2は近いがM3は遠くなる。この場合にも同様
に信号到達時間調整のために、例えばセンス回路と出力
バツフアの間にラツチを設けるのが好ましい。また、セ
ンス回路は、たとえばチツプ内の複数マツトのうちのい
くつかの出力信号を１つにまとめて出力するような形式
の場合には多段構成のセンス回路となる。このような場
合には、多段センス回路の各段をラツチ化してもよい
し、段間にラツチを付加してもよい。
ルアレー用のドライバとを含んでいるので、デコーダと
ドライバとの間にラツチを含む構成にしてもよい。ま
た、デコーダが多段の回路構成である場合も多く、その
場合には多段のデコーダの段間にラツチを設けてもよい
し、多段のデコーダの一部自身をラツチ化してもよい。
また、出力がパツドP2からチツプ外に出ていくものとす
れば、逆にM2は近いがM3は遠くなる。この場合にも同様
に信号到達時間調整のために、例えばセンス回路と出力
バツフアの間にラツチを設けるのが好ましい。また、セ
ンス回路は、たとえばチツプ内の複数マツトのうちのい
くつかの出力信号を１つにまとめて出力するような形式
の場合には多段構成のセンス回路となる。このような場
合には、多段センス回路の各段をラツチ化してもよい
し、段間にラツチを付加してもよい。
以下第１図に示したメモリ装置内の各構成要素につい
て説明する。
て説明する。
まず上記各構成要素のうち最も特徴的なセンス回路に
ついて述べる。ラツチ機能を持たないセンス回路の構成
例としては、先に述べたように第２図ないし第４図に示
すような回路が考えられるが、以下の実施例で説明する
センス回路はこれら第２図ないし第４図の回路にラツチ
機能を持たせたものであり、本発明の高速動作メモリ装
置中のセンス回路として用いるに好適である。
ついて述べる。ラツチ機能を持たないセンス回路の構成
例としては、先に述べたように第２図ないし第４図に示
すような回路が考えられるが、以下の実施例で説明する
センス回路はこれら第２図ないし第４図の回路にラツチ
機能を持たせたものであり、本発明の高速動作メモリ装
置中のセンス回路として用いるに好適である。
第７図は、第２図のセンス回路をラツチ化した実施例
である。この実施例では、トランジスタQ1,Q2,Q3等から
成るセンス回路と並列に、トランジスタQL1,QL2,QL3か
らなる回路を付加している。QL1,QL2のベースには、セ
ンス出力S2,S1、がそれぞれ印加されている。QL3のベー
スには、クロツク信号▲▼が印加される。クロツク
信号が低レベルの時には、センス電流ISは選択されたセ
ンス回路に流れる。即ち、たとえば列選択信号Y0が高レ
ベル、その他全てのYn等が低レベルであるとすると、選
択されたメモリセルの信号がデイジツトD0,▲▼に
現われる。この信号に従い、例えばQ1がオン、Q2がオフ
になるとISはセンス抵抗RS1に流れ出力S1が低レベルと
なる。一方Q2はオフなので抵抗RS2には電流が流れず、
出力S2は高レベルとなる。このような状態のもとで、ク
ロツク▲▼がY0よりも高レベルに切換わると電流IS
はQL3を経てQL1またはQL2のいずれかに流れる。今の場
合、S1が低レベル,S2が高レベルであるので、トランジ
スタQL1がオン、QL2がオフとなる。従つて、S1が低レベ
ル、S2が高レベルの状態がラツチされることになる。こ
の状態ではクロツク▲▼の高レベルは列選択信号Y0
〜Ynの高レベルよりも高いので、列選択信号が切換つて
もラツチされた状態は影響を受けない。列選択信号が切
換つた後、クロツク▲▼に負性パルスが印加される
と、次の情報がラツチに取り込まれる。なお第７図で
は、センス出力とフイードバツク出力を同じエミツタホ
ロワから取出しているが、それぞれ別個のエミツタホロ
ワを設けてもよい（以下の実施例でも同様）。なお、本
発明のセンス回路において、クロツク▲▼を低レベ
ルに固定しておけば、従来のセンス回路と全く同一の動
作をさせることができる（以下の実施例でも同様）。
である。この実施例では、トランジスタQ1,Q2,Q3等から
成るセンス回路と並列に、トランジスタQL1,QL2,QL3か
らなる回路を付加している。QL1,QL2のベースには、セ
ンス出力S2,S1、がそれぞれ印加されている。QL3のベー
スには、クロツク信号▲▼が印加される。クロツク
信号が低レベルの時には、センス電流ISは選択されたセ
ンス回路に流れる。即ち、たとえば列選択信号Y0が高レ
ベル、その他全てのYn等が低レベルであるとすると、選
択されたメモリセルの信号がデイジツトD0,▲▼に
現われる。この信号に従い、例えばQ1がオン、Q2がオフ
になるとISはセンス抵抗RS1に流れ出力S1が低レベルと
なる。一方Q2はオフなので抵抗RS2には電流が流れず、
出力S2は高レベルとなる。このような状態のもとで、ク
ロツク▲▼がY0よりも高レベルに切換わると電流IS
はQL3を経てQL1またはQL2のいずれかに流れる。今の場
合、S1が低レベル,S2が高レベルであるので、トランジ
スタQL1がオン、QL2がオフとなる。従つて、S1が低レベ
ル、S2が高レベルの状態がラツチされることになる。こ
の状態ではクロツク▲▼の高レベルは列選択信号Y0
〜Ynの高レベルよりも高いので、列選択信号が切換つて
もラツチされた状態は影響を受けない。列選択信号が切
換つた後、クロツク▲▼に負性パルスが印加される
と、次の情報がラツチに取り込まれる。なお第７図で
は、センス出力とフイードバツク出力を同じエミツタホ
ロワから取出しているが、それぞれ別個のエミツタホロ
ワを設けてもよい（以下の実施例でも同様）。なお、本
発明のセンス回路において、クロツク▲▼を低レベ
ルに固定しておけば、従来のセンス回路と全く同一の動
作をさせることができる（以下の実施例でも同様）。
なお、メモリセルの書込みサイクルにおいては、読出
しサイクルと同一タイミングでクロツクを入力してもよ
いし、前サイクルの情報をそのまま保持するようセンス
回路へのクロツクを禁止してもよい。また、書込みサイ
クル中は低レベルまたは高レベルが必ず出力されるよう
にするため、QL1,QL2,QL3等と類似の構成のカレントス
イツチを更に並列に設け、▲▼より更に高レベルの
クロツクにより強制的に低レベルまたは高レベルの情報
をとりこむようにしてもよい。（このような構成は以下
の実施例においても同様にとることができる） 第８図は、第２図のセンス回路をラツチ化したもう１
つの実施例である。第８図の実施例は第７図の実施例と
殆ど同じであるが、トランジスタQL3のベースには一定
の参照電圧が印加され、一方、Q3のベースには、クロツ
ク（正極性パルス）と列選択信号のAND信号が印加され
る。動作的には、第７図と同様である。
しサイクルと同一タイミングでクロツクを入力してもよ
いし、前サイクルの情報をそのまま保持するようセンス
回路へのクロツクを禁止してもよい。また、書込みサイ
クル中は低レベルまたは高レベルが必ず出力されるよう
にするため、QL1,QL2,QL3等と類似の構成のカレントス
イツチを更に並列に設け、▲▼より更に高レベルの
クロツクにより強制的に低レベルまたは高レベルの情報
をとりこむようにしてもよい。（このような構成は以下
の実施例においても同様にとることができる） 第８図は、第２図のセンス回路をラツチ化したもう１
つの実施例である。第８図の実施例は第７図の実施例と
殆ど同じであるが、トランジスタQL3のベースには一定
の参照電圧が印加され、一方、Q3のベースには、クロツ
ク（正極性パルス）と列選択信号のAND信号が印加され
る。動作的には、第７図と同様である。
第９図は第２図のセンス回路をラツチ化したもう１つ
の実施例である。この例では、ラツチはQL1〜QL4、電流
源ILによるシリーズゲートで構成されており、センス回
路の電流ISをラツチと切換える構成にはなつていない。
その代りたとえばIL/2ISとなつている。そのため、ラツ
チ状態つまりQL3がオンの状態では、ILがISより大きい
ため、ISが切換つても出力S1,S2のレベルは変化するが
高低の関係は変化せず、情報がラツチされる。QL3がオ
フになると、S1,S2の高低レベルの関係はメモリセルの
読出し情報で決定される。この状態でクロツクが切換わ
りQL3がオンになると、この状態を保つたまま、S1,S2の
振動が大となり、状態がラツチされる。なお、設計によ
つては、破線で示したようにダイオードQCLのコレクタ
をクランプしてもよい。また、QL1,QL2のコレクタは
QC1,QC2のコレクタではなく、破線で示すように、それ
ぞれのエミツタに接続してもよい。
の実施例である。この例では、ラツチはQL1〜QL4、電流
源ILによるシリーズゲートで構成されており、センス回
路の電流ISをラツチと切換える構成にはなつていない。
その代りたとえばIL/2ISとなつている。そのため、ラツ
チ状態つまりQL3がオンの状態では、ILがISより大きい
ため、ISが切換つても出力S1,S2のレベルは変化するが
高低の関係は変化せず、情報がラツチされる。QL3がオ
フになると、S1,S2の高低レベルの関係はメモリセルの
読出し情報で決定される。この状態でクロツクが切換わ
りQL3がオンになると、この状態を保つたまま、S1,S2の
振動が大となり、状態がラツチされる。なお、設計によ
つては、破線で示したようにダイオードQCLのコレクタ
をクランプしてもよい。また、QL1,QL2のコレクタは
QC1,QC2のコレクタではなく、破線で示すように、それ
ぞれのエミツタに接続してもよい。
第10図は、第３図のセンス回路をラツチ化した例であ
る。この例では、センス・トランジスタQ1,Q2のエミツ
タは共通ではないので、QL1,QL2,QL3より成るラツチ回
路と、QL4,QL5,QL6より成るラツチ回路の２つを備えて
いる。今、クロツク▲▼が低レベルにあり、また、
Y0が高レベルで、Q1,Q2より成るセンス系が選択されて
いるものとし、Q1がオン,Q2がオフとする。その結果、
抵抗RS1に電流が流れS1が低レベル、S2が高レベルとな
る。この状態でクロツク▲▼が高レベル（Y0の高レ
ベルより高い）となると、電流IR,▲▼はそれぞれ
トランジスタQL3,QL6に流れるようになる。QL3を流れた
電流は、S1,S2のレベルに従つてQL1またはQL2に流れ
る。今の場合、S1が低レベル、S2が高レベルであるの
で、QL1が導通し、抵抗RS1を経てIRが流れる。一方、同
様にして▲▼はQL5を流れるため、RS2には流れな
い。従つて、情報がラツチされる。このラツチ状態で
は、列選択信号Y0〜Ynが切換つてもラツチれた情報が変
化しないことは、前述の実施例の場合と同様である。
る。この例では、センス・トランジスタQ1,Q2のエミツ
タは共通ではないので、QL1,QL2,QL3より成るラツチ回
路と、QL4,QL5,QL6より成るラツチ回路の２つを備えて
いる。今、クロツク▲▼が低レベルにあり、また、
Y0が高レベルで、Q1,Q2より成るセンス系が選択されて
いるものとし、Q1がオン,Q2がオフとする。その結果、
抵抗RS1に電流が流れS1が低レベル、S2が高レベルとな
る。この状態でクロツク▲▼が高レベル（Y0の高レ
ベルより高い）となると、電流IR,▲▼はそれぞれ
トランジスタQL3,QL6に流れるようになる。QL3を流れた
電流は、S1,S2のレベルに従つてQL1またはQL2に流れ
る。今の場合、S1が低レベル、S2が高レベルであるの
で、QL1が導通し、抵抗RS1を経てIRが流れる。一方、同
様にして▲▼はQL5を流れるため、RS2には流れな
い。従つて、情報がラツチされる。このラツチ状態で
は、列選択信号Y0〜Ynが切換つてもラツチれた情報が変
化しないことは、前述の実施例の場合と同様である。
なおこの実施例においては、書込みサイクルにおいて
はラツチの保持状態をはずさなければならないので、書
込みサイクル中は▲▼は低レベルに保つ必要があ
る。そのための論理回路は当業者には明らかであるので
説明は省略する。
はラツチの保持状態をはずさなければならないので、書
込みサイクル中は▲▼は低レベルに保つ必要があ
る。そのための論理回路は当業者には明らかであるので
説明は省略する。
第11図は第３図のセンス回路に対して第９図の回路と
同じ方法でラツチ化した実施例である。動作は第９図の
回路と同様なので省略する。
同じ方法でラツチ化した実施例である。動作は第９図の
回路と同様なので省略する。
第12図は、第４図のBiCMOS回路のセンス回路に本発明
を適用した実施例である。今CLが高レベル、▲▼が
低レベルにあり、マツト選択信号MOが高レベルにあり、
Q1,Q2から成るセンス回路が選択されているものとす
る。選択されたメモリセルの記憶情報に従つて、Q1,Q2
のいずれかがオン，オフとなる。たとえばQ1がオン,Q2
がオフとする。従つて、RS1に電流が流れS1が低レベ
ル、S2が高レベルとなる。この状態で、CLが低レベル、
▲▼が高レベルとなると、今までの実施例と同様Q
L1がオン、QL2がオフとなり、情報がラツチされる。
を適用した実施例である。今CLが高レベル、▲▼が
低レベルにあり、マツト選択信号MOが高レベルにあり、
Q1,Q2から成るセンス回路が選択されているものとす
る。選択されたメモリセルの記憶情報に従つて、Q1,Q2
のいずれかがオン，オフとなる。たとえばQ1がオン,Q2
がオフとする。従つて、RS1に電流が流れS1が低レベ
ル、S2が高レベルとなる。この状態で、CLが低レベル、
▲▼が高レベルとなると、今までの実施例と同様Q
L1がオン、QL2がオフとなり、情報がラツチされる。
以上、本発明のセンス回路を先に第２図ないし第４図
で示した特定のセンス回路を例にとつて説明してきた
が、他の形式のセンス回路にでも適用できることは言う
までもない。
で示した特定のセンス回路を例にとつて説明してきた
が、他の形式のセンス回路にでも適用できることは言う
までもない。
ところで、第１図中のアドレスデコーダ３の回路とし
ては、第13図に示すようにラツチ機能付デコーダ回路を
用いることができる。
ては、第13図に示すようにラツチ機能付デコーダ回路を
用いることができる。
本デコーダ回路は、複数のバツフア回路11a〜11fと複
数のNANDゲート12a…より構成される。バツフア回路11a
は、２個のトランジスタQ1,Q2と、２個の抵抗R1,R2と、
２個のエミツタホロワ（トランジスタQ3と電流源IE,ト
ランジスタQ4と電流値IE）とから構成される。その他の
バツフア回路11b〜11fも、図示を省略しているが、同様
の構成である。これらのバツフア回路の出力は、NANDゲ
ート12aの入力トランジスタのベースにそれぞれ印加さ
れる。
数のNANDゲート12a…より構成される。バツフア回路11a
は、２個のトランジスタQ1,Q2と、２個の抵抗R1,R2と、
２個のエミツタホロワ（トランジスタQ3と電流源IE,ト
ランジスタQ4と電流値IE）とから構成される。その他の
バツフア回路11b〜11fも、図示を省略しているが、同様
の構成である。これらのバツフア回路の出力は、NANDゲ
ート12aの入力トランジスタのベースにそれぞれ印加さ
れる。
NANDゲート12aは、６個の入力トランジスタQC1〜QC6
と参照電圧用トランジスタQC7を基本とするECLゲートで
構成されている。
と参照電圧用トランジスタQC7を基本とするECLゲートで
構成されている。
また、第１図に示した各構成要素のうち、上記各実施
例中にて詳述していない部分、すなわちアドレスバツフ
ア3,3′、出力バツフア6,DIバツフア7,WEバツフア８お
よびR/Wバツフア９として用いるに好適なラツチ付バツ
フア回路の構成例を第14図に示す。
例中にて詳述していない部分、すなわちアドレスバツフ
ア3,3′、出力バツフア6,DIバツフア7,WEバツフア８お
よびR/Wバツフア９として用いるに好適なラツチ付バツ
フア回路の構成例を第14図に示す。
この図において、クロツク信号CLが高レベル（▲
▼が低レベル）の時は、電流ICSはトランジスタQCL1を
流れるため、QA,QB,QRから成るカレントスイツチが動作
し、入力A,Bの値に応じて出力が出される（このカレン
トスイツチは２入力のOR,NOR回路を形成している）。ク
ロツク信号CLが低レベルとなると電流ICSはトランジス
タQCL2を流れるようになり、QL1,QL2から成るカレント
スイツチが動作するようになる。このカレントスイツチ
はエミツタホロワ・トランジスタQEF1,QQF2により交さ
結合されており、フリツプフロツプを構成している。従
つて、クロツクCLが低レベルに切換わると、切換わる直
前の状態が保持（ラツチ）される。この状態では、入力
A,Bがどのように切換わつても、保持されている情報は
変化しない。情報は、クロツクCLが高レベルに切換わる
まで保持され、CLが高レベルとなると次の情報が取込ま
れる。
▼が低レベル）の時は、電流ICSはトランジスタQCL1を
流れるため、QA,QB,QRから成るカレントスイツチが動作
し、入力A,Bの値に応じて出力が出される（このカレン
トスイツチは２入力のOR,NOR回路を形成している）。ク
ロツク信号CLが低レベルとなると電流ICSはトランジス
タQCL2を流れるようになり、QL1,QL2から成るカレント
スイツチが動作するようになる。このカレントスイツチ
はエミツタホロワ・トランジスタQEF1,QQF2により交さ
結合されており、フリツプフロツプを構成している。従
つて、クロツクCLが低レベルに切換わると、切換わる直
前の状態が保持（ラツチ）される。この状態では、入力
A,Bがどのように切換わつても、保持されている情報は
変化しない。情報は、クロツクCLが高レベルに切換わる
まで保持され、CLが高レベルとなると次の情報が取込ま
れる。
本発明のメモリ装置によれば、メモリ動作のサイクル
時間を短縮することができるので、動作の高速化を達成
できるという効果がある。
時間を短縮することができるので、動作の高速化を達成
できるという効果がある。
また、本発明のセンス回路によれば、回路占有面積あ
るいはメモリアクセス時間の増加の弊害をほとんど伴う
ことなく、センス回路にラツチ機能を持たせることがで
きるという効果がある。
るいはメモリアクセス時間の増加の弊害をほとんど伴う
ことなく、センス回路にラツチ機能を持たせることがで
きるという効果がある。
第１図は本発明の実施例の半導体メモリ装置の全体構成
を示すブロツク図、 第２図，第３図および第４図はラツチ機能を有しないセ
ンス回路の構成例を示す図、 第５図はメモリ装置における信号伝達経路およびアクセ
ス時間の内訳の一例を示す図、 第６図は本発明の実施例の変形例におけるメモリアレー
中のマツト配置を示す図、 第７図は第２図のセンス回路にラツチ回路を付加した本
発明の実施例のセンス回路を示す図、 第８図および第９図は第２図のセンス回路にラツチ回路
を付加した本発明の他の実施例のセンス回路の構成図、 第10図および第11図は第３図のセンス回路にラツチ回路
を付加した本発明の他の実施例のセンス回路の構成図、 第12図は第４図のセンス回路にラツチ回路を付加した本
発明の他の実施例のセンス回路の構成図、 第13図は本発明のメモリ装置におけるラツチ付デコーダ
回路の構成例を示す図、 第14図は本発明のメモリ装置におけるラツチ付バツフア
回路の構成例を示す図である。 １……メモリ装置、２……メモリセルアレー、3,3′…
…アドレスバツフア、4,4′……アドレスデコーダ、５
……センス回路、６……出力バツフア、７……データ入
力（DI）バツフア、８……ライトイネーブル（WE）バツ
フア、９……リード／ライト（R/W）バツフア、11a〜11
f……バツフア回路、12a……NANDゲート、QC1〜QC6……
入力用トランジスタ、QC7……参照電圧用トランジス
タ、QC8……共通コレクタの電位変動を抑えるためのト
ランジスタ、Ib,ICS……電流源。
を示すブロツク図、 第２図，第３図および第４図はラツチ機能を有しないセ
ンス回路の構成例を示す図、 第５図はメモリ装置における信号伝達経路およびアクセ
ス時間の内訳の一例を示す図、 第６図は本発明の実施例の変形例におけるメモリアレー
中のマツト配置を示す図、 第７図は第２図のセンス回路にラツチ回路を付加した本
発明の実施例のセンス回路を示す図、 第８図および第９図は第２図のセンス回路にラツチ回路
を付加した本発明の他の実施例のセンス回路の構成図、 第10図および第11図は第３図のセンス回路にラツチ回路
を付加した本発明の他の実施例のセンス回路の構成図、 第12図は第４図のセンス回路にラツチ回路を付加した本
発明の他の実施例のセンス回路の構成図、 第13図は本発明のメモリ装置におけるラツチ付デコーダ
回路の構成例を示す図、 第14図は本発明のメモリ装置におけるラツチ付バツフア
回路の構成例を示す図である。 １……メモリ装置、２……メモリセルアレー、3,3′…
…アドレスバツフア、4,4′……アドレスデコーダ、５
……センス回路、６……出力バツフア、７……データ入
力（DI）バツフア、８……ライトイネーブル（WE）バツ
フア、９……リード／ライト（R/W）バツフア、11a〜11
f……バツフア回路、12a……NANDゲート、QC1〜QC6……
入力用トランジスタ、QC7……参照電圧用トランジス
タ、QC8……共通コレクタの電位変動を抑えるためのト
ランジスタ、Ib,ICS……電流源。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−128097（ＪＰ，Ａ) 特開 昭61−148692（ＪＰ，Ａ) 特開 昭61−237289（ＪＰ，Ａ) 特開 昭62−250584（ＪＰ，Ａ) 特開 昭62−273695（ＪＰ，Ａ) 特開 昭61−134986（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/41 - 11/419
Claims (3)
- 【請求項１】メモリセルアレーと、該メモリセルアレー
中のメモリセルをアクセスするアドレスデコーダ回路
と、アクセスされたメモリセルからデータを読み出すセ
ンス回路とを有する半導体メモリ装置であって、 上記センス回路はその内部に読み出されたデータを保持
する手段を有し、 該データを保持する手段は、読み出されたデータを検出
するためにメモリセルアレイの所望のメモリセルにデー
タ線対を介して接続された第１の回路と、上記第１の回
路と接続された第２の回路と、上記第１の回路の出力信
号を入力とし上記センス回路の出力を出力する第３の回
路を備え、 該第３の回路の出力が上記第２の回路に入力され、該第
２の回路の出力が上記第１の回路の出力に接続されてお
り、該第１の回路の出力は該第２の回路を介さず該第３
の回路の入力に接続され、 上記第１の回路と第２の回路と第３の回路が読み出され
たデータをラッチする一つのラッチ回路を構成している
ことを特徴とする半導体メモリ装置。 - 【請求項２】上記第１及び第２の回路は第１及び第２の
カレントスイッチであることを特徴とする請求項１記載
の半導体メモリ装置。 - 【請求項３】上記アドレスデコーダ回路はその内部に信
号を保持する手段を有することを特徴とする請求項１記
載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63300489A JP2934444B2 (ja) | 1988-03-16 | 1988-11-30 | 半導体メモリ装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-60377 | 1988-03-16 | ||
| JP6037788 | 1988-03-16 | ||
| JP63300489A JP2934444B2 (ja) | 1988-03-16 | 1988-11-30 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH023175A JPH023175A (ja) | 1990-01-08 |
| JP2934444B2 true JP2934444B2 (ja) | 1999-08-16 |
Family
ID=26401443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63300489A Expired - Fee Related JP2934444B2 (ja) | 1988-03-16 | 1988-11-30 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2934444B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02141993A (ja) * | 1988-11-21 | 1990-05-31 | Toshiba Corp | 半導体記憶装置 |
| JP2666604B2 (ja) * | 1991-05-31 | 1997-10-22 | 株式会社日立製作所 | 差動増幅器およびこれを用いたラッチ回路並びにラッチ回路を用いたメモリ装置及びその情報読み出し方法 |
-
1988
- 1988-11-30 JP JP63300489A patent/JP2934444B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH023175A (ja) | 1990-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |