JPH06267279A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06267279A JPH06267279A JP5051914A JP5191493A JPH06267279A JP H06267279 A JPH06267279 A JP H06267279A JP 5051914 A JP5051914 A JP 5051914A JP 5191493 A JP5191493 A JP 5191493A JP H06267279 A JPH06267279 A JP H06267279A
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- clock signal
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Abstract
(57)【要約】
【目的】 サイクル時間内に多くのデータを入力または
出力することができること。 【構成】 アドレス信号がアドレスレジスタ１０，１２
に入力されるとアドレス信号が一定時間保持されたあと
デコーダ１４，１６に出力される。デコーダ１４，１６
からアドレス信号に従ったデコード信号が出力される
と、メモリセルアレイ１８，２０から指定のデータが選
択されセンスアンプ２２，２４を介してそれぞれ出力レ
ジスタ２６，２８へ出力される。出力レジスタ２６に入
力されたデータは一定時間保持されたあと出力セレクタ
３２へ出力される。一方出力レジスタ２８に入力された
データは一定時間保持されたあと補助出力レジスタ３０
で更に一定時間保持されたあと出力セレクタ３２へ出力
される。出力セレクタ３２に入力されたデータは１サイ
クル時間内に交互に選択され出力される。すなわち１サ
イクル時間内に２個のデータが交互に出力されることに
なる。
出力することができること。 【構成】 アドレス信号がアドレスレジスタ１０，１２
に入力されるとアドレス信号が一定時間保持されたあと
デコーダ１４，１６に出力される。デコーダ１４，１６
からアドレス信号に従ったデコード信号が出力される
と、メモリセルアレイ１８，２０から指定のデータが選
択されセンスアンプ２２，２４を介してそれぞれ出力レ
ジスタ２６，２８へ出力される。出力レジスタ２６に入
力されたデータは一定時間保持されたあと出力セレクタ
３２へ出力される。一方出力レジスタ２８に入力された
データは一定時間保持されたあと補助出力レジスタ３０
で更に一定時間保持されたあと出力セレクタ３２へ出力
される。出力セレクタ３２に入力されたデータは１サイ
クル時間内に交互に選択され出力される。すなわち１サ
イクル時間内に２個のデータが交互に出力されることに
なる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
特に、ＳＲＡＭとしてＬＳＩに適用するに好適な半導体
記憶装置に関する。
特に、ＳＲＡＭとしてＬＳＩに適用するに好適な半導体
記憶装置に関する。
【０００２】
【従来の技術】ＬＳＩで構成された半導体メモリとし
て、ＬＳＩのスループットを高速化するための方式が採
用されたシンクロナスＳＲＡＭが知られている。この半
導体メモリは、入力バッファ（入力ラッチ回路）、アド
レスデコーダ、メモリセルアレイ、センスアンプ、出力
バッファ（出力ラッチ回路）を備えて構成されており、
ＬＳＩ外部からのクロック信号に応答してラッチ回路の
データの保持、更新が制御できるように構成されてい
る。
て、ＬＳＩのスループットを高速化するための方式が採
用されたシンクロナスＳＲＡＭが知られている。この半
導体メモリは、入力バッファ（入力ラッチ回路）、アド
レスデコーダ、メモリセルアレイ、センスアンプ、出力
バッファ（出力ラッチ回路）を備えて構成されており、
ＬＳＩ外部からのクロック信号に応答してラッチ回路の
データの保持、更新が制御できるように構成されてい
る。
【０００３】またＬＳＩで構成された半導体メモリのデ
ータ出力のスループットを向上させるための方式とし
て、パイプライン方式を適用したものが知られている。
ータ出力のスループットを向上させるための方式とし
て、パイプライン方式を適用したものが知られている。
【０００４】
【発明が解決しようとする課題】シンクロナスＳＲＡＭ
で構成された半導体メモリのスループットを高速化する
に際して、そのアクセス時間を短くすることが試みられ
ているが、半導体メモリのアクセス時間を高速化するに
は半導体メモリ各部の高速化が余儀なくされている。し
かし、アドレスデコーダ、メモリセル、センスアンプの
速度は半導体メモリのメモリ容量とトレイドオフの関係
にあるため、半導体メモリの容量が大容量化するに従っ
てアドレスデコーダ、メモリセル、センスアンプの速度
を低下させる方式が採用されている。更に、シンクロナ
スＳＲＡＭのサイクル時間を、データが入力ラッチ回路
から出力ラッチ回路まで転送される時間よりも短くする
ことは不可能であり、データが入力ラッチ回路から出力
ラッチ回路まで転送される時間で最小のサイクル時間が
決定される。このため、従来のシンクロナスＳＲＡＭで
構成された半導体メモリではこれ以上サイクル時間を短
縮することは困難である。
で構成された半導体メモリのスループットを高速化する
に際して、そのアクセス時間を短くすることが試みられ
ているが、半導体メモリのアクセス時間を高速化するに
は半導体メモリ各部の高速化が余儀なくされている。し
かし、アドレスデコーダ、メモリセル、センスアンプの
速度は半導体メモリのメモリ容量とトレイドオフの関係
にあるため、半導体メモリの容量が大容量化するに従っ
てアドレスデコーダ、メモリセル、センスアンプの速度
を低下させる方式が採用されている。更に、シンクロナ
スＳＲＡＭのサイクル時間を、データが入力ラッチ回路
から出力ラッチ回路まで転送される時間よりも短くする
ことは不可能であり、データが入力ラッチ回路から出力
ラッチ回路まで転送される時間で最小のサイクル時間が
決定される。このため、従来のシンクロナスＳＲＡＭで
構成された半導体メモリではこれ以上サイクル時間を短
縮することは困難である。
【０００５】一方、パイプライン方式を適用した半導体
メモリにおいては、デコーダ、センスアンプなどの内部
回路として、高速な外部信号と同様な速度で動作するこ
とができるものが必要とされる。しかもＬＳＩチップの
内部回路にデータラッチ回路を設けなければならず、回
路規模の増大に伴なってチップサイズが増加する。チッ
プサイズが増加すると、同一のチップサイズではメモリ
容量が減少することになる。
メモリにおいては、デコーダ、センスアンプなどの内部
回路として、高速な外部信号と同様な速度で動作するこ
とができるものが必要とされる。しかもＬＳＩチップの
内部回路にデータラッチ回路を設けなければならず、回
路規模の増大に伴なってチップサイズが増加する。チッ
プサイズが増加すると、同一のチップサイズではメモリ
容量が減少することになる。
【０００６】本発明の目的は、一サイクル時間内に多く
のデータを入力または出力することができる半導体記憶
装置を提供することにある。
のデータを入力または出力することができる半導体記憶
装置を提供することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、データの読み出し速度の高速化が図られ
た半導体記憶装置として、アドレス信号を受けこのアド
レス信号を一定時間保持して出力する複数のアドレス入
力バッファと、各アドレス入力バッファの出力信号をデ
コードする複数のアドレスデコーダと、複数のメモリセ
ルを有し各メモリセルに記憶されたデータの中から各ア
ドレスデコーダの出力信号に従ったデータを出力する複
数のメモリセルアレイと、各メモリセルアレイの出力デ
ータをそれぞれ相異なる時間だけ保持して順次出力する
複数のデータ出力バッファと、各データ出力バッファの
出力データを順番に選択して出力するデータ選択手段と
を備えている半導体記憶装置を構成したものである。
に、本発明は、データの読み出し速度の高速化が図られ
た半導体記憶装置として、アドレス信号を受けこのアド
レス信号を一定時間保持して出力する複数のアドレス入
力バッファと、各アドレス入力バッファの出力信号をデ
コードする複数のアドレスデコーダと、複数のメモリセ
ルを有し各メモリセルに記憶されたデータの中から各ア
ドレスデコーダの出力信号に従ったデータを出力する複
数のメモリセルアレイと、各メモリセルアレイの出力デ
ータをそれぞれ相異なる時間だけ保持して順次出力する
複数のデータ出力バッファと、各データ出力バッファの
出力データを順番に選択して出力するデータ選択手段と
を備えている半導体記憶装置を構成したものである。
【０００８】前記半導体記憶装置の各アドレス入力バッ
ファの代わりに、アドレス信号と基準クロック信号とを
受け基準クロック信号に応答して基準クロック信号の発
生周期より短い時間だけアドレス信号を保持して出力す
る複数のアドレス入力バッファ、あるいは、アドレス信
号と基準クロック信号とを受け基準クロック信号が複数
回入力される毎に基準クロック信号の発生周期より短い
時間だけアドレス信号を保持して出力する複数のアドレ
ス入力バッファを用いることができる。
ファの代わりに、アドレス信号と基準クロック信号とを
受け基準クロック信号に応答して基準クロック信号の発
生周期より短い時間だけアドレス信号を保持して出力す
る複数のアドレス入力バッファ、あるいは、アドレス信
号と基準クロック信号とを受け基準クロック信号が複数
回入力される毎に基準クロック信号の発生周期より短い
時間だけアドレス信号を保持して出力する複数のアドレ
ス入力バッファを用いることができる。
【０００９】前記半導体記憶装置の各データ出力バッフ
ァの代わりに、各メモリセルの出力データを一定時間だ
け保持して出力する複数のデータ出力バッファ、基準信
号に応答して各メモリセルの出力データを基準クロック
信号の発生周期の間にそれぞれ相異なる時間だけ保持し
て順次出力する複数のデータ出力バッファを用いること
ができると共に、これらデータ出力バッファの他に、デ
ータ出力バッファ群の一方のデータ出力バッファの出力
データを設定時間だけ保持して出力する補助データ出力
バッファ、あるいは基準クロック信号に応答してデータ
出力バッファ群の一方のデータ出力バッファの出力デー
タを基準クロック信号の発生周期より短い設定時間だけ
保持して出力する補助データ出力バッファを設けること
もできる。 前記半導体記憶装置のデータ選択手段の代
わりに、データ出力バッファ群の他方のデータ出力バッ
ファの出力データと補助データ出力バッファの出力デー
タとを交互に選択して出力するデータ選択手段、基準ク
ロック信号に応答して各データ出力バッファの出力デー
タを基準クロック信号の発生周期の間に順番に選択して
出力するデータ選択手段、基準クロック信号に応答して
データ出力バッファ群の他方のデータ出力バッファの出
力データと補助データ出力バッファの出力データとを基
準クロック信号の発生周期の間に交互に選択して出力す
るデータ選択手段、基準クロック信号に応答して各デー
タ出力バッファの出力データをアドレス信号の保持周期
に対応した時間内に順番に選択して出力するデータ選択
手段、あるいは基準クロック信号に応答してデータ出力
バッファ群の他方のデータ出力バッファの出力データと
補助データ出力バッファの出力データとをアドレス信号
の保持周期に対応した時間内に交互に選択して出力する
データ選択手段を構成することができる。
ァの代わりに、各メモリセルの出力データを一定時間だ
け保持して出力する複数のデータ出力バッファ、基準信
号に応答して各メモリセルの出力データを基準クロック
信号の発生周期の間にそれぞれ相異なる時間だけ保持し
て順次出力する複数のデータ出力バッファを用いること
ができると共に、これらデータ出力バッファの他に、デ
ータ出力バッファ群の一方のデータ出力バッファの出力
データを設定時間だけ保持して出力する補助データ出力
バッファ、あるいは基準クロック信号に応答してデータ
出力バッファ群の一方のデータ出力バッファの出力デー
タを基準クロック信号の発生周期より短い設定時間だけ
保持して出力する補助データ出力バッファを設けること
もできる。 前記半導体記憶装置のデータ選択手段の代
わりに、データ出力バッファ群の他方のデータ出力バッ
ファの出力データと補助データ出力バッファの出力デー
タとを交互に選択して出力するデータ選択手段、基準ク
ロック信号に応答して各データ出力バッファの出力デー
タを基準クロック信号の発生周期の間に順番に選択して
出力するデータ選択手段、基準クロック信号に応答して
データ出力バッファ群の他方のデータ出力バッファの出
力データと補助データ出力バッファの出力データとを基
準クロック信号の発生周期の間に交互に選択して出力す
るデータ選択手段、基準クロック信号に応答して各デー
タ出力バッファの出力データをアドレス信号の保持周期
に対応した時間内に順番に選択して出力するデータ選択
手段、あるいは基準クロック信号に応答してデータ出力
バッファ群の他方のデータ出力バッファの出力データと
補助データ出力バッファの出力データとをアドレス信号
の保持周期に対応した時間内に交互に選択して出力する
データ選択手段を構成することができる。
【００１０】次に、データの書き込み速度の高速化が図
られた第２の半導体記憶装置として、クロック信号に同
期してアドレス信号を受けこのアドレス信号を一定時間
保持して出力する複数のアドレス入力バッファと、各ア
ドレス入力バッファの出力信号をデコードする複数のア
ドレスデコーダと、書き込み用のデータを受けこのデー
タを各アドレスデコーダの出力信号に従った指定の記憶
エリアに記憶する複数のメモリセルアレイと、クロック
信号に従って書き込み用のデータを入力するデータ入力
手段と、データ入力手段に入力されたデータを書き込み
サイクル内に各メモリセルアレイにそれぞれ書き込むデ
ータ書き込み手段とを備えている半導体記憶装置を構成
したものである。
られた第２の半導体記憶装置として、クロック信号に同
期してアドレス信号を受けこのアドレス信号を一定時間
保持して出力する複数のアドレス入力バッファと、各ア
ドレス入力バッファの出力信号をデコードする複数のア
ドレスデコーダと、書き込み用のデータを受けこのデー
タを各アドレスデコーダの出力信号に従った指定の記憶
エリアに記憶する複数のメモリセルアレイと、クロック
信号に従って書き込み用のデータを入力するデータ入力
手段と、データ入力手段に入力されたデータを書き込み
サイクル内に各メモリセルアレイにそれぞれ書き込むデ
ータ書き込み手段とを備えている半導体記憶装置を構成
したものである。
【００１１】前記第２の半導体記憶装置のデータ入力手
段として、クロック信号に従って書き込み用のデータを
入力する複数のデータ入力手段を用いることができる。
またデータ書き込み手段として、各データ入力手段に入
力されたデータを書き込みサイクル内に指定のメモリセ
ルアレイにそれぞれ書き込む複数のデータ書き込み手段
を構成することができると共に、データ入力手段に入力
されたデータを書き込みサイクル内に指定のメモリセル
アレイにそれぞれ書き込む複数のデータ書き込み手段を
構成することができる。
段として、クロック信号に従って書き込み用のデータを
入力する複数のデータ入力手段を用いることができる。
またデータ書き込み手段として、各データ入力手段に入
力されたデータを書き込みサイクル内に指定のメモリセ
ルアレイにそれぞれ書き込む複数のデータ書き込み手段
を構成することができると共に、データ入力手段に入力
されたデータを書き込みサイクル内に指定のメモリセル
アレイにそれぞれ書き込む複数のデータ書き込み手段を
構成することができる。
【００１２】前記各半導体記憶装置のレイアウトとし
て、各メモリセルアレイがそれぞれ複数のブロックに分
散してチップ上に配置され、各アドレス入力バッフアと
各アドレスデコーダが各メモリセルアレイのブロックに
対応してそれぞれ複数のブロックに分割され、各ブロッ
クに分割されたアドレス入力バッファとアドレスデコー
ダが各ブロックのメモリセルアレイ近傍に分散して配置
されている構成を採用することができる。
て、各メモリセルアレイがそれぞれ複数のブロックに分
散してチップ上に配置され、各アドレス入力バッフアと
各アドレスデコーダが各メモリセルアレイのブロックに
対応してそれぞれ複数のブロックに分割され、各ブロッ
クに分割されたアドレス入力バッファとアドレスデコー
ダが各ブロックのメモリセルアレイ近傍に分散して配置
されている構成を採用することができる。
【００１３】
【作用】前記した手段によれば、各アドレス入力バッフ
ァにアドレス信号が入力されると、このアドレス信号に
応答して各メモリセルアレイから指定のデータが出力さ
れる。このデータはデータ出力バッファあるいは補助デ
ータ出力バッファに一定時間保持されたあとデータ選択
手段によって順番にまたは交互に出力される。このため
アクセス時間内に複数のデータを出力することができ、
データの読み無し速度の高速化が図れる。
ァにアドレス信号が入力されると、このアドレス信号に
応答して各メモリセルアレイから指定のデータが出力さ
れる。このデータはデータ出力バッファあるいは補助デ
ータ出力バッファに一定時間保持されたあとデータ選択
手段によって順番にまたは交互に出力される。このため
アクセス時間内に複数のデータを出力することができ、
データの読み無し速度の高速化が図れる。
【００１４】一方、データを書き込むに際しては、デー
タが単一のデータ入力手段あるいは複数のデータ入力手
段に入力されると、入力されたデータがそれぞれ指定の
メモリセルアレイに書き込まれる。すなわち、データ入
力手段側から見た場合、アクセス時間内に複数のデータ
の書き込み処理が行なわれることになり、データの書き
込み速度の高速化が図れる。
タが単一のデータ入力手段あるいは複数のデータ入力手
段に入力されると、入力されたデータがそれぞれ指定の
メモリセルアレイに書き込まれる。すなわち、データ入
力手段側から見た場合、アクセス時間内に複数のデータ
の書き込み処理が行なわれることになり、データの書き
込み速度の高速化が図れる。
【００１５】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１はＳＲＡＭとして構成された半導体メモリ
（半導体記憶装置）のブロック構成図を示す。図１にお
いて、半導体メモリは、アドレスレジスタ１０，１２、
デコーダ１４，１６、メモリセルアレイ１８，２０、セ
ンスアンプ２２，２４、出力レジスタ２６，２８、補助
出力レジスタ３０、出力セクレタ３２、クロックバッフ
ァ３４を備えて構成されており、アドレスレジスタ１
０，１２にアドレス信号が入力され、クロックバッファ
３４にクロック信号が入力され、アドレスレジスタ１
０，１２、出力レジスタ２６，２８、補助出力レジスタ
３０、出力セレクタ３２にクロックバッファ３４からク
ロック信号が供給されるようになっている。
明する。図１はＳＲＡＭとして構成された半導体メモリ
（半導体記憶装置）のブロック構成図を示す。図１にお
いて、半導体メモリは、アドレスレジスタ１０，１２、
デコーダ１４，１６、メモリセルアレイ１８，２０、セ
ンスアンプ２２，２４、出力レジスタ２６，２８、補助
出力レジスタ３０、出力セクレタ３２、クロックバッフ
ァ３４を備えて構成されており、アドレスレジスタ１
０，１２にアドレス信号が入力され、クロックバッファ
３４にクロック信号が入力され、アドレスレジスタ１
０，１２、出力レジスタ２６，２８、補助出力レジスタ
３０、出力セレクタ３２にクロックバッファ３４からク
ロック信号が供給されるようになっている。
【００１６】アドレスレジスタ１０，１２はそれぞれア
ドレス信号を受け、クロック信号の立ち上がりに応答し
てアドレス信号を一定時間保持し、保持した信号をデコ
ーダ１４，１６へ出力するアドレス入力バッファとして
構成されている。デコーダ１４，１６は、それぞれアド
レスレジスタ１０，１２からアドレス信号を受け、この
アドレス信号をデコードし、メモリセルアレイ１８，２
０の中の指定のメモリセルを選択するためのデコード信
号をメモリセルアレイ１８，２０へ出力するアドレスデ
コーダとして構成されている。メモリセルアレイ１８，
２０は、複数のデータ記憶エリアとして複数のメモリセ
ルを備えており、デコーダ１４，１６からのデコード信
号に応答して、デコード信号によって指定されたメモリ
セルの記憶データをそれぞれセンスアンプ２２，２４へ
出力するように構成されている。センスアンプ２２，２
４は、各メモリセルアレイ１８，２０からの出力データ
を増幅し、増幅したデータを出力レジスタ２６，２８へ
出力するようになっている。出力レジスタ２６はクロッ
ク信号に応答してセンスアンプ２２からの出力データを
一定時間保持し、保持したデータを出力セレクタ３２へ
出力するデータ出力バッファとして構成されている。出
力レジスタ２８は、クロック信号に応答してセンスアン
プ２４からのデータを一定時間保持し、保持したデータ
を補助出力レジスタ３０へ出力するデータ出力バッファ
として構成されている。補助出力レジスタ３０は出力レ
ジスタ２８からの出力データを一定時間保持し、保持し
たデータを出力セレクタ３２へ出力する補助データ出力
バッファとして構成されている。出力セレクタ３２は、
クロック信号に応答して、１サイクル時間内に出力レジ
スタ２６からのデータと補助出力レジスタ３０からのデ
ータを交互に入力し、入力したデータを順番に出力する
データ選択手段として構成されている。
ドレス信号を受け、クロック信号の立ち上がりに応答し
てアドレス信号を一定時間保持し、保持した信号をデコ
ーダ１４，１６へ出力するアドレス入力バッファとして
構成されている。デコーダ１４，１６は、それぞれアド
レスレジスタ１０，１２からアドレス信号を受け、この
アドレス信号をデコードし、メモリセルアレイ１８，２
０の中の指定のメモリセルを選択するためのデコード信
号をメモリセルアレイ１８，２０へ出力するアドレスデ
コーダとして構成されている。メモリセルアレイ１８，
２０は、複数のデータ記憶エリアとして複数のメモリセ
ルを備えており、デコーダ１４，１６からのデコード信
号に応答して、デコード信号によって指定されたメモリ
セルの記憶データをそれぞれセンスアンプ２２，２４へ
出力するように構成されている。センスアンプ２２，２
４は、各メモリセルアレイ１８，２０からの出力データ
を増幅し、増幅したデータを出力レジスタ２６，２８へ
出力するようになっている。出力レジスタ２６はクロッ
ク信号に応答してセンスアンプ２２からの出力データを
一定時間保持し、保持したデータを出力セレクタ３２へ
出力するデータ出力バッファとして構成されている。出
力レジスタ２８は、クロック信号に応答してセンスアン
プ２４からのデータを一定時間保持し、保持したデータ
を補助出力レジスタ３０へ出力するデータ出力バッファ
として構成されている。補助出力レジスタ３０は出力レ
ジスタ２８からの出力データを一定時間保持し、保持し
たデータを出力セレクタ３２へ出力する補助データ出力
バッファとして構成されている。出力セレクタ３２は、
クロック信号に応答して、１サイクル時間内に出力レジ
スタ２６からのデータと補助出力レジスタ３０からのデ
ータを交互に入力し、入力したデータを順番に出力する
データ選択手段として構成されている。
【００１７】また、アドレス入力のラッチとしてレジス
タ方式（Ｒ）かラッチ方式（Ｌ）を用いることができ、
出力ラッチとしてレジスタ方式（Ｒ）かラッチ方式
（Ｌ）かを用いることができ、理論的には４種類の組み
合わせを構成することができるが、以下Ｒ／Ｒ方式の具
体的な作用について説明する。
タ方式（Ｒ）かラッチ方式（Ｌ）を用いることができ、
出力ラッチとしてレジスタ方式（Ｒ）かラッチ方式
（Ｌ）かを用いることができ、理論的には４種類の組み
合わせを構成することができるが、以下Ｒ／Ｒ方式の具
体的な作用について説明する。
【００１８】図２にＲ／Ｒ方式が適用された半導体メモ
リの内部のタイミング波形を示す。図２において、ＣＬ
Ｋはクロック信号を、Ａｄｄｒｅｓｓはアドレス信号
を、ＷＥ／は書き込みイネーブル信号を表わす。これら
の信号は全て半導体メモリの外部から入力される。また
Ｄｏｕｔは半導体メモリからの出力信号を示す。またク
ロック信号（ＣＬＫ）は、本実施例では６ｎｓ周期の信
号で入力されている。
リの内部のタイミング波形を示す。図２において、ＣＬ
Ｋはクロック信号を、Ａｄｄｒｅｓｓはアドレス信号
を、ＷＥ／は書き込みイネーブル信号を表わす。これら
の信号は全て半導体メモリの外部から入力される。また
Ｄｏｕｔは半導体メモリからの出力信号を示す。またク
ロック信号（ＣＬＫ）は、本実施例では６ｎｓ周期の信
号で入力されている。
【００１９】まずクロック信号の立ち上り時刻にデバイ
ス選択制御信号（図示省略）がローレベルにあると、そ
の時点のアドレス信号とＷＥ／信号の状態がレジスタさ
れる。そして各ブロックのアドレスレジスタ１０，１２
にアドレスレジスタクロック信号、アドレス信号が入力
され、これらの信号がアドレスレジスタクロックの次の
立ち上がり時刻まで保持される。このアドレスレジスタ
クロック信号は、クロックバッファ３４からアドレスレ
ジスタ１０，１２に入力されるクロック信号であり、外
部クロック信号（ＣＬＫ）から生成されるが、クロック
バッファ３４から各アドレスレジスタ１０，１２に入力
されるまでにｔ１の遅延が生じている。そして各アドレ
スレジスタ１０，１２は次のアドレス信号が入力される
までその出力に現在のアドレス信号を保持している。ｔ
ＲＥＧ１はアドレスクロック入力からアドレスラッチデ
ータ出力までのアドレスレジスタ１０，１２の遅延時間
である。また各アドレスレジスタ１０，１２からセンス
アンプ２２，２４までの遅延時間がｔｄｅｌａｙであ
り、２組のセンスアンプ２２，２４からはアドレスＡｎ
に対応したデータＤｎ１及びＤｎ２が出力される。これ
らのデータは、センスレジスタクロックの立ち上がり時
刻で出力レジスタ２６，２８にレジスタされ、ｔｒｅｇ
に遅延されたあと、出力レジスタ２６，２８から出力さ
れる。そしてセンスレジスタクロックがハイレベルのと
きに出力レジスタ２６の出力がそのまま出力セレクタ３
２へ出力される。一方、出力レジスタ２８の出力データ
は補助出力レジスタ３０に入力され、センスレジスタク
ロックの立ち下がり時刻に補助出力レジスタ３０にレジ
スタされる。
ス選択制御信号（図示省略）がローレベルにあると、そ
の時点のアドレス信号とＷＥ／信号の状態がレジスタさ
れる。そして各ブロックのアドレスレジスタ１０，１２
にアドレスレジスタクロック信号、アドレス信号が入力
され、これらの信号がアドレスレジスタクロックの次の
立ち上がり時刻まで保持される。このアドレスレジスタ
クロック信号は、クロックバッファ３４からアドレスレ
ジスタ１０，１２に入力されるクロック信号であり、外
部クロック信号（ＣＬＫ）から生成されるが、クロック
バッファ３４から各アドレスレジスタ１０，１２に入力
されるまでにｔ１の遅延が生じている。そして各アドレ
スレジスタ１０，１２は次のアドレス信号が入力される
までその出力に現在のアドレス信号を保持している。ｔ
ＲＥＧ１はアドレスクロック入力からアドレスラッチデ
ータ出力までのアドレスレジスタ１０，１２の遅延時間
である。また各アドレスレジスタ１０，１２からセンス
アンプ２２，２４までの遅延時間がｔｄｅｌａｙであ
り、２組のセンスアンプ２２，２４からはアドレスＡｎ
に対応したデータＤｎ１及びＤｎ２が出力される。これ
らのデータは、センスレジスタクロックの立ち上がり時
刻で出力レジスタ２６，２８にレジスタされ、ｔｒｅｇ
に遅延されたあと、出力レジスタ２６，２８から出力さ
れる。そしてセンスレジスタクロックがハイレベルのと
きに出力レジスタ２６の出力がそのまま出力セレクタ３
２へ出力される。一方、出力レジスタ２８の出力データ
は補助出力レジスタ３０に入力され、センスレジスタク
ロックの立ち下がり時刻に補助出力レジスタ３０にレジ
スタされる。
【００２０】次に、Ｄｏｕｔセレクタクロックがハイレ
ベルになると出力セレクタ３２がデータＤｎ１を出力
し、Ｄｏｕｔセレクタクロックがローレベルになったと
きには出力セレクタ３２がデータＤｎ２を出力する。
ベルになると出力セレクタ３２がデータＤｎ１を出力
し、Ｄｏｕｔセレクタクロックがローレベルになったと
きには出力セレクタ３２がデータＤｎ２を出力する。
【００２１】このように、時刻ｔ１でアドレス信号がラ
ッチされると、アドレス信号に従ってメモリセルアレイ
１８，２０の中の指定のデータが選択され、次のクロッ
ク信号の立ち上がり時刻ｔ３からｔｄｒ１遅延したあと
メモリセルアレイ１８から指定のデータが出力される。
そして次のクロックの立ち下がり時刻ｔ４からｔｄｒ２
遅延したあとにメモリセルアレイ２０から指定のデータ
が出力される。なお、各メモリセルアレイ１８，２０か
らのデータを交互に出力する際に、出力セレクタ３２の
出力信号が不定となる時間を最最小するためには、セレ
クタクロック信号のタイミングとして、出力レジスタ２
６と補助出力レジスタ３０の出力が確定してから変化す
るタイミングとすることが望ましい。
ッチされると、アドレス信号に従ってメモリセルアレイ
１８，２０の中の指定のデータが選択され、次のクロッ
ク信号の立ち上がり時刻ｔ３からｔｄｒ１遅延したあと
メモリセルアレイ１８から指定のデータが出力される。
そして次のクロックの立ち下がり時刻ｔ４からｔｄｒ２
遅延したあとにメモリセルアレイ２０から指定のデータ
が出力される。なお、各メモリセルアレイ１８，２０か
らのデータを交互に出力する際に、出力セレクタ３２の
出力信号が不定となる時間を最最小するためには、セレ
クタクロック信号のタイミングとして、出力レジスタ２
６と補助出力レジスタ３０の出力が確定してから変化す
るタイミングとすることが望ましい。
【００２２】前記実施例においては、クロックの発生周
期を６ｎｓとしたものについて述べたが、図３に示すよ
うに、Ｒ／Ｒ方式においてクロックの発生周期を３ｎｓ
とすることもできる。この場合データ出力のスループッ
トも３ｎｓとなる。
期を６ｎｓとしたものについて述べたが、図３に示すよ
うに、Ｒ／Ｒ方式においてクロックの発生周期を３ｎｓ
とすることもできる。この場合データ出力のスループッ
トも３ｎｓとなる。
【００２３】また図１に示す半導体メモリをＲ／Ｌ方式
に適用した場合、図４乃至図６に示すように、各部の動
作タイミングを設定することができる。
に適用した場合、図４乃至図６に示すように、各部の動
作タイミングを設定することができる。
【００２４】本実施例においては、図４に示すように、
データの出力がクロック信号の立ち上がりと立ち下がり
によって規定される他は前記実施例と同様に１サイクル
時間内に２つのデータを出力することができる。
データの出力がクロック信号の立ち上がりと立ち下がり
によって規定される他は前記実施例と同様に１サイクル
時間内に２つのデータを出力することができる。
【００２５】図５には、クロックサイクルを６ｎｓとし
たときのタイミングが示されており、データ出力のスル
ープットは６ｎｓサイクルとなる。また図６にはクロッ
クサイクルを３ｎｓとしたタイミングのものが示されて
おり、データ出力のスループットは３ｎｓサイクルとな
る。
たときのタイミングが示されており、データ出力のスル
ープットは６ｎｓサイクルとなる。また図６にはクロッ
クサイクルを３ｎｓとしたタイミングのものが示されて
おり、データ出力のスループットは３ｎｓサイクルとな
る。
【００２６】本実施例においては、メモリセルアレイと
して２個のメモリセルアレイ１８，２０を設け、更にア
ドレス信号入力系とデータ出力系を２系統設け、出力レ
ジスタ２８の出力データを補助出力レジスタ３０によっ
て一定時間遅らせ、１サイクル時間内の前半の時間内で
出力レジスタ２６からのデータを出力し、後半の時間内
に補助出力レジスタ３０からのデータを出力するように
したため、１サイクル時間内に２個のデータを出力する
ことができ、データの読み出し速度の高速化が図れる。
して２個のメモリセルアレイ１８，２０を設け、更にア
ドレス信号入力系とデータ出力系を２系統設け、出力レ
ジスタ２８の出力データを補助出力レジスタ３０によっ
て一定時間遅らせ、１サイクル時間内の前半の時間内で
出力レジスタ２６からのデータを出力し、後半の時間内
に補助出力レジスタ３０からのデータを出力するように
したため、１サイクル時間内に２個のデータを出力する
ことができ、データの読み出し速度の高速化が図れる。
【００２７】前記実施例においては、メモリセルアレイ
を２個設け、各メモリセルアレイから出力されたデータ
を交互に出力するものについて述べたが、メモリセルア
レイを３個以上設け、アドレス信号入力系を３系統以上
設け、データの出力系を３系統以上設け、データの出力
系に、各メモリセルアレイから出力されたデータを基準
クロック信号の発生周期の間にそれぞれ相異なる時間だ
け保持して順次出力するレジスタまたはラッチを設け、
各レジスタまたはラッチの出力データを基準クロック信
号の発生周期の間に順番に選択して出力する出力セレク
タを設けることもできる。この場合には１サイクル時間
内にｎ個のデータを出力することができ、データの読み
出し速度の高速化に寄与することができる。
を２個設け、各メモリセルアレイから出力されたデータ
を交互に出力するものについて述べたが、メモリセルア
レイを３個以上設け、アドレス信号入力系を３系統以上
設け、データの出力系を３系統以上設け、データの出力
系に、各メモリセルアレイから出力されたデータを基準
クロック信号の発生周期の間にそれぞれ相異なる時間だ
け保持して順次出力するレジスタまたはラッチを設け、
各レジスタまたはラッチの出力データを基準クロック信
号の発生周期の間に順番に選択して出力する出力セレク
タを設けることもできる。この場合には１サイクル時間
内にｎ個のデータを出力することができ、データの読み
出し速度の高速化に寄与することができる。
【００２８】また半導体メモリとしては、図７に示すよ
うに、クロックバッファ３４の他にクロックバッファ３
６を設け、クロック信号の入力系統を２系統にすること
もできる。
うに、クロックバッファ３４の他にクロックバッファ３
６を設け、クロック信号の入力系統を２系統にすること
もできる。
【００２９】次に、データの書き込み機能を備えた半導
体メモリについて図８に従って説明する。
体メモリについて図８に従って説明する。
【００３０】本実施例における半導体メモリは、図１に
示す半導体メモリの有する機能の他に、データ入力バッ
ファ３８、データレジスタ４０、書き込み回路４２を備
えて構成されている。データ入力バッファ３８はクロッ
クバッファ３４からのクロック信号に応答してデータを
入力し、入力したデータをデータレジスタ４０へ出力す
るデータ入力手段として構成されている。データレジス
タ４０は入力したデータを一定時間保持し、保持したデ
ータを書き込み回路４２へ転送するようになっている。
書き込み回路４２はデータレジスタ４０からのデータを
メモリセルアレイ１８またはメモリセルアレイ２０の指
定のメモリセルへ交互にデータを書き込むように構成さ
れている。すなわちデータレジスタ４０と書き込み回路
４２は、データ書き込みサイクル内にメモリセルアレイ
１８，２０にそれぞれデータを書き込むデータ書き込み
手段として構成されている。
示す半導体メモリの有する機能の他に、データ入力バッ
ファ３８、データレジスタ４０、書き込み回路４２を備
えて構成されている。データ入力バッファ３８はクロッ
クバッファ３４からのクロック信号に応答してデータを
入力し、入力したデータをデータレジスタ４０へ出力す
るデータ入力手段として構成されている。データレジス
タ４０は入力したデータを一定時間保持し、保持したデ
ータを書き込み回路４２へ転送するようになっている。
書き込み回路４２はデータレジスタ４０からのデータを
メモリセルアレイ１８またはメモリセルアレイ２０の指
定のメモリセルへ交互にデータを書き込むように構成さ
れている。すなわちデータレジスタ４０と書き込み回路
４２は、データ書き込みサイクル内にメモリセルアレイ
１８，２０にそれぞれデータを書き込むデータ書き込み
手段として構成されている。
【００３１】本実施例においては、図９に示すように、
クロック信号の発生周期を３ｎｓとしたとき、６ｎｓサ
イクル内にメモリセルアレイ１８，２０にそれぞれデー
タを書き込むことができる。この場合、書き込み時間は
読み出しの倍の時間を要するため、書き込みサイクルの
長いものに適用することができる。
クロック信号の発生周期を３ｎｓとしたとき、６ｎｓサ
イクル内にメモリセルアレイ１８，２０にそれぞれデー
タを書き込むことができる。この場合、書き込み時間は
読み出しの倍の時間を要するため、書き込みサイクルの
長いものに適用することができる。
【００３２】次に、データの書き込み機能を有する半導
体メモリの他の実施例を図１０乃至図１２に従って説明
する。
体メモリの他の実施例を図１０乃至図１２に従って説明
する。
【００３３】本実施例における半導体メモリは、図８に
示す半導体メモリの有する機能の他に、データ入力バッ
ファ４４、データレジスタ４６、書き込み回路４８を備
えて構成されている。すなわち、メモリセルアレイ１
８，２０にそれぞれ別系統でデータを書き込むために２
系統のデータ書き込み系が設けられている。
示す半導体メモリの有する機能の他に、データ入力バッ
ファ４４、データレジスタ４６、書き込み回路４８を備
えて構成されている。すなわち、メモリセルアレイ１
８，２０にそれぞれ別系統でデータを書き込むために２
系統のデータ書き込み系が設けられている。
【００３４】本実施例においては、データが同一のタイ
ミングで入力されたときには、図１１に示すタイミング
に従ってデータの書き込みが行なわれ、データが３ｎサ
イクル毎に読み出されたときには、図１２に示すタイミ
ングに従ってデータの書き込みが行なわれる。いずれの
場合においても、メモリセルアレイ１８，２０には書き
込みサイクル３ｎｓでデータが書き込まれる。すなわち
データの入力側から見た場合、６ｎｓサイクル時間のう
ち前半の３ｎｓサイクルでメモリセルアレイ１８に一方
のデータが書き込まれ、後半の３ｎｓサイクルでメモリ
セルアレイ２０に他方のデータが書き込まれるので、６
ｎｓサイクル内に２個のデータが書き込まれたことに相
当することになる。
ミングで入力されたときには、図１１に示すタイミング
に従ってデータの書き込みが行なわれ、データが３ｎサ
イクル毎に読み出されたときには、図１２に示すタイミ
ングに従ってデータの書き込みが行なわれる。いずれの
場合においても、メモリセルアレイ１８，２０には書き
込みサイクル３ｎｓでデータが書き込まれる。すなわち
データの入力側から見た場合、６ｎｓサイクル時間のう
ち前半の３ｎｓサイクルでメモリセルアレイ１８に一方
のデータが書き込まれ、後半の３ｎｓサイクルでメモリ
セルアレイ２０に他方のデータが書き込まれるので、６
ｎｓサイクル内に２個のデータが書き込まれたことに相
当することになる。
【００３５】次に、データの書き込み機能を備えた半導
体メモリの第３実施例を図１３と図１４に従って説明す
る。
体メモリの第３実施例を図１３と図１４に従って説明す
る。
【００３６】本実施例はデータ入力バッファ５０を各系
共通のバッファとして用い、各系統にデータレジスタ４
０，４６、書き込み回路４２，４８を設け、データ入力
バッファ５０の出力データをデータレジスタ４０，４６
へ出力するようにしたものである。
共通のバッファとして用い、各系統にデータレジスタ４
０，４６、書き込み回路４２，４８を設け、データ入力
バッファ５０の出力データをデータレジスタ４０，４６
へ出力するようにしたものである。
【００３７】本実施例においては、クロック周期６ｎｓ
に従って３ｎｓサイクル毎にデータを入力した場合で
も、データの書き込み系が２系統設けられているため、
各データを書き込むのに６ｎｓの書き込み時間を要する
ことなく、各データを３ｎｓサイクルで書き込むことが
できる。このため、各メモリセルアレイ１８，２０にデ
ータを書き込むために必要な最小時間よりも書き込みサ
イクル時間を短くすることができる。
に従って３ｎｓサイクル毎にデータを入力した場合で
も、データの書き込み系が２系統設けられているため、
各データを書き込むのに６ｎｓの書き込み時間を要する
ことなく、各データを３ｎｓサイクルで書き込むことが
できる。このため、各メモリセルアレイ１８，２０にデ
ータを書き込むために必要な最小時間よりも書き込みサ
イクル時間を短くすることができる。
【００３８】また前記各実施例における半導体メモリを
チップ上に構成する場合のレイアウトとしては、図１５
に示すように、メモリセルアレイ１８，２０をそれぞれ
４ブロックのメモリセルアレイ１８Ａ〜１８Ｄ、２０Ａ
〜２０Ｄに分割すると共に、出力セレクタ３２を４ブロ
ックの出力セクレタ３２Ａ〜３２Ｄに分割し、各ブロッ
クに分割されたものをチップ上に分散して配置すること
ができる。ここで、１２８ｋ×３６ビットの半導体メモ
リを構成した場合は、各ブロックのメモリセルアレイ１
８Ａ〜１８Ｄ、２０Ａ〜２０Ｄからはそれぞれ９ビット
のデータが出力されることになり、チップ全体からは３
６ビットのデータが出力されることになる。
チップ上に構成する場合のレイアウトとしては、図１５
に示すように、メモリセルアレイ１８，２０をそれぞれ
４ブロックのメモリセルアレイ１８Ａ〜１８Ｄ、２０Ａ
〜２０Ｄに分割すると共に、出力セレクタ３２を４ブロ
ックの出力セクレタ３２Ａ〜３２Ｄに分割し、各ブロッ
クに分割されたものをチップ上に分散して配置すること
ができる。ここで、１２８ｋ×３６ビットの半導体メモ
リを構成した場合は、各ブロックのメモリセルアレイ１
８Ａ〜１８Ｄ、２０Ａ〜２０Ｄからはそれぞれ９ビット
のデータが出力されることになり、チップ全体からは３
６ビットのデータが出力されることになる。
【００３９】また半導体メモリのチップ上のレイアウト
としては、図１６に示すように、メモリセルアレイ１
８，２０をそれぞれ４ブロックのメモリセルアレイ１８
Ａ〜１８Ｄ、２０Ａ〜２０Ｄに分割し、アドレスレジス
タ１０，１２を４ブロックのアドレスレジスタ１０Ａ〜
１０Ｄ、１２Ａ〜１２Ｄに分割すると共にデコーダ１
４，１６をそれぞれ４ブロックのデコーダ（図示省略）
に分割し、これらをチップ上に分散して配置すると共に
チップの中央部にクロックバッファ３４を配置し、クロ
ックバッファ３４からのクロック信号をアドレスレジス
タ１０Ａ〜１０Ｄ、１２Ａ〜１２Ｄへ出力する構成を採
用することができる。
としては、図１６に示すように、メモリセルアレイ１
８，２０をそれぞれ４ブロックのメモリセルアレイ１８
Ａ〜１８Ｄ、２０Ａ〜２０Ｄに分割し、アドレスレジス
タ１０，１２を４ブロックのアドレスレジスタ１０Ａ〜
１０Ｄ、１２Ａ〜１２Ｄに分割すると共にデコーダ１
４，１６をそれぞれ４ブロックのデコーダ（図示省略）
に分割し、これらをチップ上に分散して配置すると共に
チップの中央部にクロックバッファ３４を配置し、クロ
ックバッファ３４からのクロック信号をアドレスレジス
タ１０Ａ〜１０Ｄ、１２Ａ〜１２Ｄへ出力する構成を採
用することができる。
【００４０】本実施例においては、各アドレスレジスタ
１０Ａ〜１０Ｄ、１２Ａ〜１２Ｄとデコーダとを結ぶ距
離が短くなるため、アドレス信号の伝送遅延時間がサイ
クル時間に影響を与えるのを防止することができる。
１０Ａ〜１０Ｄ、１２Ａ〜１２Ｄとデコーダとを結ぶ距
離が短くなるため、アドレス信号の伝送遅延時間がサイ
クル時間に影響を与えるのを防止することができる。
【００４１】またデコーダ１４，１６を構成するに際し
ては、図１７及び図１８に示すように、インバータ６
０、バッファ用トランジスタ６２、ラッチ用インバータ
６４，６６、ＭＯＳトランジスタ６８，７０，７２，７
４から構成されたＮＯＲ回路と、ＰＭＯＳトランジスタ
７６，７８，８０，８２、ＮＭＯＳトランジスタ８４，
８６、バイポーラトランジスタ８８を備えたＮＡＮＤ回
路とを備えたもので構成することができる。
ては、図１７及び図１８に示すように、インバータ６
０、バッファ用トランジスタ６２、ラッチ用インバータ
６４，６６、ＭＯＳトランジスタ６８，７０，７２，７
４から構成されたＮＯＲ回路と、ＰＭＯＳトランジスタ
７６，７８，８０，８２、ＮＭＯＳトランジスタ８４，
８６、バイポーラトランジスタ８８を備えたＮＡＮＤ回
路とを備えたもので構成することができる。
【００４２】本実施例においては、アドレス信号の組み
合わせによって決定される論理がクロック信号によって
活性化されるため、入力容量を小さくかつ論理の敷居値
を小さくすることができ、低消費電力でしかも高速なア
ドレスデコーダを実現することができる。
合わせによって決定される論理がクロック信号によって
活性化されるため、入力容量を小さくかつ論理の敷居値
を小さくすることができ、低消費電力でしかも高速なア
ドレスデコーダを実現することができる。
【００４３】
【発明の効果】以上説明したように、本発明によれば、
１サイクル時間内に複数のデータの入力または出力を行
なうようにしたため、データの入出力のスループットの
向上に寄与することができる。
１サイクル時間内に複数のデータの入力または出力を行
なうようにしたため、データの入出力のスループットの
向上に寄与することができる。
【図１】半導体メモリの一実施例を示す全体構成図であ
る。
る。
【図２】図１に示す半導体メモリの各部のタイムチャー
トである。
トである。
【図３】Ｒ／Ｒ方式を適用したときの半導体メモリの各
部のタイムチャートである。
部のタイムチャートである。
【図４】Ｒ／Ｌ方式を適用したときの半導体メモリの各
部のタイムチャートである。
部のタイムチャートである。
【図５】Ｒ／Ｌ方式を適用した半導体メモリのタイムチ
ャートである。
ャートである。
【図６】Ｒ／Ｌ方式を適用した半導体メモリの他の読み
出しタイミングを示すタイムチャートである。
出しタイミングを示すタイムチャートである。
【図７】クロック入力系が２系統あるときの半導体メモ
リのブロック構成図である。
リのブロック構成図である。
【図８】読み出し及び書き込み機能を有する半導体メモ
リの第１実施例を示す全体構成図である。
リの第１実施例を示す全体構成図である。
【図９】図８に示す半導体メモリの書き込みタイミング
を示すタイムチャートである。
を示すタイムチャートである。
【図１０】読み出し及び書き込み機能を有する半導体メ
モリの第２実施例を示す全体構成図である。
モリの第２実施例を示す全体構成図である。
【図１１】図１０に示す半導体メモリの書き込みタイミ
ングを示すタイムチャートである。
ングを示すタイムチャートである。
【図１２】図１０に示す半導体メモリの他の書き込みタ
イミングを示すタイムチャートである。
イミングを示すタイムチャートである。
【図１３】読み出し及び書き込み機能を有する半導体メ
モリの第３実施例を示す全体構成図である。
モリの第３実施例を示す全体構成図である。
【図１４】図１３に示す半導体メモリの書き込みタイミ
ングを示すタイムチャートである。
ングを示すタイムチャートである。
【図１５】半導体メモリのレイアウト構成を説明するた
めの構成図である。
めの構成図である。
【図１６】半導体メモリの他のレイアウト構成を説明す
るための構成図である。
るための構成図である。
【図１７】デコーダの具体的回路構成図である。
【図１８】デコーダの作用を説明するための波形図であ
る。
る。
１０，１２ アドレスレジスタ １４，１６ デコーダ １８，２０ メモリセルアレイ ２２，２４ センスアンプ ２６，２８ 出力レジスタ ３０ 補助出力レジスタ ３２ 出力セレクタ ３４，３６ クロックバッファ ３８，４４，５０ データ入力バッファ ４０，４６ データレジスタ ４２，４８ 書き込み回路
Claims (10)
- 【請求項１】 アドレス信号を受けこのアドレス信号を
一定時間保持して出力する複数のアドレス入力バッファ
と、各アドレス入力バッファの出力信号をデコードする
複数のアドレスデコーダと、複数のメモリセルを有し各
メモリセルに記憶されたデータの中から各アドレスデコ
ーダの出力信号に従ったデータを出力する複数のメモリ
セルアレイと、各メモリセルアレイの出力データをそれ
ぞれ相異なる時間だけ保持して順次出力する複数のデー
タ出力バッファと、各データ出力バッファの出力データ
を順番に選択して出力するデータ選択手段とを備えてい
る半導体記憶装置。 - 【請求項２】 アドレス信号を受けこのアドレス信号を
一定時間保持して出力する複数のアドレス入力バッファ
と、各アドレス入力バッファの出力信号をデコードする
複数のアドレスデコーダと、複数のメモリセルを有し各
メモリセルに記憶されたデータの中から各アドレスデコ
ーダの出力信号に従ったデータを出力する複数のメモリ
セルアレイと、各メモリセルアレイの出力データを一定
時間だけ保持して出力する複数のデータ出力バッファ
と、データ出力バッファ群の一方のデータ出力バッファ
の出力データを設定時間だけ保持して出力する補助デー
タ出力バッファと、データ出力バッファ群の他方のデー
タ出力バッファの出力データと補助データ出力バッファ
の出力データとを交互に選択して出力するデータ選択手
段とを備えている半導体記憶装置。 - 【請求項３】 アドレス信号と基準クロック信号とを受
け基準クロック信号に応答して基準クロック信号の発生
周期より短い時間だけアドレス信号を保持して出力する
複数のアドレス入力バッファと、各アドレス入力バッフ
ァの出力信号をデコードする複数のアドレスデコーダ
と、複数のメモリセルを有し各メモリセルに記憶された
データの中から各アドレスデコーダの出力信号に従った
データを出力する複数のメモリセルアレイと、基準クロ
ック信号に応答して各メモリセルアレイの出力データを
基準クロック信号の発生周期の間にそれぞれ相異なる時
間だけ保持して順次出力する複数のデータ出力バッファ
と、基準クロック信号に応答して各データ出力バッファ
の出力データを基準クロック信号の発生周期の間に順番
に選択して出力するデータ選択手段とを備えている半導
体記憶装置。 - 【請求項４】 アドレス信号と基準クロック信号とを受
け基準クロック信号に応答して基準クロック信号の発生
周期より短い時間だけアドレス信号を保持して出力する
複数のアドレス入力バッファと、各アドレス入力バッフ
ァの出力信号をデコードする複数のアドレスデコーダ
と、複数のメモリセルを有し各メモリセルに記憶された
データの中から各アドレスデコーダの出力信号に従った
データを出力する複数のメモリセルアレイと、基準クロ
ック信号に応答して各メモリセルアレイの出力データを
基準クロック信号の発生周期より短い一定時間だけ保持
して出力する複数のデータ出力バッファと、基準クロッ
ク信号に応答してデータ出力バッファ群の一方のデータ
出力バッファの出力データを基準クロック信号の発生周
期より短い設定時間だけ保持して出力する補助データ出
力バッファと、基準クロック信号に応答してデータ出力
バッファ群の他方のデータ出力バッファの出力データと
補助データ出力バッファの出力データとを基準クロック
信号の発生周期の間に交互に選択して出力するデータ選
択手段とを備えている半導体記憶装置。 - 【請求項５】 アドレス信号と基準クロック信号とを受
け基準クロック信号が複数回入力される毎に基準クロッ
ク信号の発生周期より短い時間だけアドレス信号を保持
して出力する複数のアドレス入力バッファと、各アドレ
ス入力バッファの出力信号をデコードする複数のアドレ
スデコーダと、複数のメモリセルを有し各メモリセルに
記憶されたデータの中から各アドレスデコーダの出力信
号に従ったデータを出力する複数のメモリセルアレイ
と、基準クロック信号に応答して各メモリセルアレイの
出力データを基準クロック信号の発生周期の間にそれぞ
れ相異なる時間だけ保持して順次出力する複数のデータ
出力バッファと、基準クロック信号に応答して各データ
出力バッファの出力データをアドレス信号の保持周期に
対応した時間内に順番に選択して出力するデータ選択手
段とを備えている半導体記憶装置。 - 【請求項６】 アドレス信号と基準クロック信号とを受
け基準クロック信号が複数回入力される毎に基準クロッ
ク信号の発生周期より短い時間だけアドレス信号を保持
して出力する複数のアドレス入力バッファと、各アドレ
ス入力バッファの出力信号をデコードする複数のアドレ
スデコーダと、複数のメモリセルを有し各メモリセルに
記憶されたデータの中から各アドレスデコーダの出力信
号に従ったデータを出力する複数のメモリセルアレイ
と、基準クロック信号に応答して各メモリセルアレイの
出力データを基準クロック信号の発生周期より短い一定
時間だけ保持して出力する複数のデータ出力バッファ
と、基準クロック信号に応答してデータ出力バッファ群
の一方のデータ出力バッファの出力データを基準クロッ
ク信号の発生周期より短い設定時間だけ保持して出力す
る補助データ出力バッファと、基準クロック信号に応答
してデータ出力バッファ群の他方のデータ出力バッファ
の出力データと補助データ出力バッファの出力データと
をアドレス信号の保持周期に対応した時間内に交互に選
択して出力するデータ選択手段とを備えている半導体記
憶装置。 - 【請求項７】 クロック信号に同期してアドレス信号を
受けこのアドレス信号を一定時間保持して出力する複数
のアドレス入力バッファと、各アドレス入力バッファの
出力信号をデコードする複数のアドレスデコーダと、書
き込み用のデータを受けこのデータを各アドレスデコー
ダの出力信号に従った指定の記憶エリアに記憶する複数
のメモリセルアレイと、クロック信号に従って書き込み
用のデータを入力するデータ入力手段と、データ入力手
段に入力されたデータを書き込みサイクル内に各メモリ
セルアレイにそれぞれ書き込むデータ書き込み手段とを
備えている半導体記憶装置。 - 【請求項８】 クロック信号に同期してアドレス信号を
受けこのアドレス信号を一定時間保持して出力する複数
のアドレス入力バッファと、各アドレス入力バッファの
出力信号をデコードする複数のアドレスデコーダと、書
き込み用のデータを受けこのデータを各アドレスデコー
ダの出力信号に従った指定の記憶エリアに記憶する複数
のメモリセルアレイと、クロック信号に従って書き込み
用のデータを入力する複数のデータ入力手段と、各デー
タ入力手段に入力されたデータを書き込みサイクル内に
指定のメモリセルアレイにそれぞれ書き込む複数のデー
タ書き込み手段とを備えている半導体記憶装置。 - 【請求項９】 クロック信号に同期してアドレス信号を
受けこのアドレス信号を一定時間保持して出力する複数
のアドレス入力バッファと、各アドレス入力バッファの
出力信号をデコードする複数のアドレスデコーダと、書
き込み用のデータを受けこのデータを各アドレスデコー
ダの出力信号に従った指定の記憶エリアに記憶する複数
のメモリセルアレイと、クロック信号に従って書き込み
用のデータを入力するデータ入力手段と、データ入力手
段に入力されたデータを書き込みサイクル内に指定のメ
モリセルアレイにそれぞれ書き込む複数のデータ書き込
み手段とを備えている半導体記憶装置。 - 【請求項１０】 各メモリセルアレイがそれぞれ複数の
ブロックに分散してチップ上に配置され、各アドレス入
力バッフアと各アドレスデコーダが各メモリセルアレイ
のブロックに対応してそれぞれ複数のブロックに分割さ
れ、各ブロックに分割されたアドレス入力バッファとア
ドレスデコーダが各ブロックのメモリセルアレイ近傍に
分散して配置されている請求項１、２、３、４、５、
６、７、８または９記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05191493A JP3284281B2 (ja) | 1993-03-12 | 1993-03-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05191493A JP3284281B2 (ja) | 1993-03-12 | 1993-03-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06267279A true JPH06267279A (ja) | 1994-09-22 |
| JP3284281B2 JP3284281B2 (ja) | 2002-05-20 |
Family
ID=12900146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05191493A Expired - Fee Related JP3284281B2 (ja) | 1993-03-12 | 1993-03-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3284281B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0991955A (ja) * | 1995-09-20 | 1997-04-04 | Nec Corp | 半導体メモリ |
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| JP2012515408A (ja) * | 2009-01-12 | 2012-07-05 | ラムバス・インコーポレーテッド | クロック転送低電力シグナリングシステム |
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1993
- 1993-03-12 JP JP05191493A patent/JP3284281B2/ja not_active Expired - Fee Related
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