KR19990006345A - 반도체 기억 장치 - Google Patents

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Abstract

본 발명은 버스트 모드시의 2비트 프리페치 동작을 고속으로 한 반도체 기억 장치를 제공한다.
본 발명은 홀수측의 메모리 셀 어레이로부터의 데이터를 +1 연산 회로의 지연 시간을 무시한 신속한 타이밍으로 데이터 유지 회로에 래치하고, 출력 단자에 출력한다. 또한, 짝수측의 메모리 셀 어레이로부터의 데이터는 주어진 열 어드레스가 짝수인 경우는 상기와 같은 신속한 타이밍으로 데이터 유지 회로에 래치하고, 열 어드레스가 홀수인 경우는 +1 연산 회로의 지연 시간만큼 늦춰 데이터 유지 회로에 래치한다. 이러한 경우 짝수측의 출력 데이터의 출력 단자에의 출력은 홀수측의 출력 데이터의 출력 후에 있는 것으로, 전체의 출력 동작에 영향을 주지 않는다. 또한, 별도의 발명으로는 열 어드레스의 최하위 비트의 다음인 제2, 제3 비트에 관해서, 그것들의 조합을 하나씩 시프트하는 회로를 마련하여, 짝수측 디코더 회로에 열 어드레스가 짝수인 경우는 그 대로 제2, 제3 비트의 어드레스를 부여하고, 열 어드레스가 홀수인 경우는 1개 시프트한 조합의 제2, 제3 비트의 어드레스를 부여한다. 이 시프트 동작은 종래와 같은 연산 동작 지연 시간을 요하지 않기 때문에, 짝수측도 홀수측도 그 CAS 지연 시간을 단축할 수가 있다.

Description

반도체 기억 장치
본 발명은 반도체 기억 장치에 관한 것으로서, 특히 SDRAM(Synchronized Dynamic Random Access Memory)의 버스트 모드에 있어서의 2비트·프리페치의 액세스 시간을 개선한 반도체 기억 장치에 관한 것이다.
싱크로너스 DRAM(이하 간단히 SDRAM과 칭함)은 시스템 측에서 공급되는 클록에 동기하여 내부 동작을 하는 DRAM이고, 통상의 DRAM보다도 고속 동작을 가능하게 한다. 이 SDRAM은 시스템 측에서도 동작 모드를 지정하는 명령 신호를 줄 수 있다. 그 주어진 명령 신호를 내부에서 디코딩함으로써, SDRAM은 시스템 측이 요구하고 있는 동작 모드를 판별하고, 지정된 동작 모드에 따라서 예컨대 판독 데이터를 출력한다.
상기의 동작 모드의 하나로 버스트 모드가 있다. 이 버스트 모드는 외부에서 주어진 어드레스에 대하여, 그 어드레스를 기점으로 연속하는 어드레스의 기억 데이터를 출력하는 모드이다. 그리고, 연속하는 출력 비트의 수는 2비트, 4 비트, 8 비트로 지정된다.
이러한 버스트 모드에서는, 외부 어드레스를 바탕으로 내부에서 또한 그것에 연속하는 어드레스를 생성하고, 그 어드레스를 디코딩하고 기억 데이터를 출력한다. 단지, 2비트 버스트 모드로 1개의 내부 어드레스를 생성하거나, 4 비트 버스트 모드로 3가지의 내부 어드레스를 생성하거나, 또한, 8 비트 버스트 모드로 7개의 내부 어드레스를 생성하는 것은 비효율적이다.
그래서, SDRAM은 내부의 메모리 셀 어레이를 홀수 어드레스 측의 메모리 셀 어레이와 짝수 어드레스 측의 메모리 어레이로 분할하고, 버스트 모드에서는 외부로부터 주어진 혹은 내부에서 생성한 어드레스에 대하여, 최하위 비트를 제외한 어드레스를 홀수 어드레스측 메모리 셀 어레이와 짝수 어드레스측 메모리 셀 어레이의 칼럼 디코더에 부여한다. 이러한 구성으로 반드시 2비트의 기억 데이터를 연속하여 출력할 수 있도록 한다. 이 구성은 2비트·기억 회로라고 불린다.
도 13은 종래의 SDRAM의 2비트·프리페치 회로의 예를 나타낸 도이다. 이 예로 메모리 셀 어레이가 홀수 어드레스 측의 메모리 셀 어레이(10)와 짝수 어드레스 측의 메모리 셀 어레이(20)로 분할된다. 그리고, 각각의 메모리 셀 어레이(10,20)에 대하여, 어드레스·프리디코더(11,21)와 어드레스·메인디코더(12,22)가 설정된다. 또한, 각각의 메모리 셀 어레이(10,20)의 출력이 데이터 버스 앰프(13,23)로 증폭된다.
SDRAM은 시스템 측에서 주어지는 클록 CLK에 동기하여 동작한다. 따라서, 그 클록 CLK를 넣은 클록 버퍼(30)로부터 출력되는 클록(31)의 타이밍에 의해, 명령 신호2(comm)가 명령 래치·디코더(32)에 래치되어, 어드레스 신호(3(Add))(이 예에서는 a0-a9의 10비트)가 어드레스 버퍼(33)에 래치된다. 그리고, 어드레스 버퍼(33)로부터의 어드레스 신호(a3-a9)가 명령 래치·디코더(32)가 생성하는 어드레스 래치 클록(35)의 타이밍으로 어드레스 래치(38)에 래치된다. 또한, 같은 클록(35)에 의해 어드레스 신호(a1, a2)가 어드레스 래치·카운터(39)에 래치된다.
어드레스 신호(a3-a9)는 그대로 홀수측과 짝수측의 어드레스 프리디코더(11,21)에 주어진다. 한편, 어드레스(a1, a2)는 홀수측의 어드레스 프리디코더(11)에 그대로 주어진다. 또한, 짝수측의 어드레스 프리디코더(21)에는 어드레스 (a1, a2) 그대로인 래치 어드레스(44) 혹은 어드레스 연산 회로(46)로 어드레스를 1개 증가시킨 새로운 시프트 어드레스(48)가 최하위 어드레스 a0의 값에 따라서, 즉 짝수인지 홀수인지의 여부에 따라서 부여된다.
그리고, 외부 어드레스가 짝수인 경우는 짝수측의 데이터 버스 앰프(23)로 증폭된 짝수측 기억 데이터(24)가 출력 데이터 래치 회로(16)에 클록(56)의 타이밍으로 래치되고, 그리고, 홀수측의 데이터 버스 앰프(13)로 증폭된 홀수측 기억 데이터(14)가 출력 데이터 래치 회로(26)에 클록(57)의 타이밍으로 래치되어, 짝수, 홀수의 순서에 연속하여 출력할 수 있다. 또한, 외부 어드레스가 홀수인 경우는 홀수측 기억 데이터(14)가 출력 데이터 래치 회로(16)에, 짝수측 기억 데이터(24)가 출력 데이터 래치 회로(26)에 각각 클록(56,57)의 타이밍으로 래치되어 홀수, 짝수의 순서에 연속하여 출력된다.
도 14는 상기 도 13의 회로의 동작을 나타내는 타이밍 챠트의 도이다. SDRAM에서는 외부 클록 CLK의 상승 에지에 동기하여 판독을 지시하는 명령 신호(2)가 주어져, 같은 타이밍으로 외부 어드레스(3)가 주어진다. 그리고, 시간 tl의 타이밍으로 어드레스 래치 회로(38,39)로부터, 래치된 어드레스(42:a9-a3)와 어드레스(44:a1, a2)가 출력된다.
그런데, 외부에서 홀수 어드레스가 주어진 경우는, 어드레스(a1, a2)에 1을 더한 시프트 어드레스(48)를 짝수측의 어드레스 프리디코더(21)에 줄 필요가 있다. 도 중, 시간 t2로 그 시프트 어드레스(48)가 생성된다. 그 결과, 홀수측의 어드레스(58:a9-a1)는 시간 t2의 타이밍으로 생성되어 있더라도, 짝수측의 어드레스(60:a9-a1)는 시간 t3이 될 때까지 생성되지 않는다. 따라서, 양측의 어드레스(58,60)가 다 나오고 나서, 메모리 셀 어레이(10,20)에서의 셀 데이터의 판독 시간 tread 후의, 시간 t4의 타이밍으로, 데이터 버스 앰프의 래치 신호(55)가 클록 발생기(54)에서 생성되어, 양방의 데이터가 데이터 버스 앰프(13,23)에 래치된다. 그리고, 판독 데이터가 클록(56)의 타이밍으로 출력 데이터 래치 회로(16)에 래치되고, 그 후, 판독 데이터가 클록(57)의 타이밍으로 출력 데이터 래치 회로(26)에 래치된다.
따라서, 판독 명령(2)이 주어지는 클록 CLK의 상승 타이밍으로부터, 출력 D0 UT에 최초의 판독 데이터가 출력할 수 있는 시간 t6까지의 CAS 지연 시간 tcac시간은 상당히 길어진다.
또한, 4 비트 버스트 모드에서는 상기한 2비트 프리페치 동작이 2회 행하여지고, 8 비트 버스트 모드에서는 상기한 2비트 프리페치 동작이 4회 행하여진다. 그리고, 각각의 2비트 프리페치 동작으로, 상기한 CAS 지연 시간 tcac를 요한다.
이러한 지연 시간은 고속 동작을 목적으로 한 버스트 모드에서의 판독 시간으로서 적절하지 않고, CAS 지연 시간의 단축이 요망된다.
그래서, 본 발명의 목적은 버스트 모드 때의 2비트 프리페치 동작을 고속으로 한 반도체 기억 장치를 제공하는 것에 있다.
또한, 본 발명의 별도의 목적은 버스트 모드 때의 2비트 프리페치 동작에 있어서의 최초의 출력 데이터가 출력할 수 있기까지의 CAS 지연 시간이 적어도 단축된 반도체 기억 장치를 제공하는 것에 있다.
도 1은 2비트 프리페치의 동작을 설명하기 위한 타이밍 챠트를 도시한 도면.
도 2는 비트 프리페치 동작에 있어서의 열 어드레스를 도시한 도표.
도 3은 본 발명의 실시예인 2비트 프리페치 회로를 도시한 도면.
도 4는 짝수 어드레스가 주어진 경우 도 3의 실시예의 회로의 동작을 나타내는 타이밍 챠트.
도 5는 홀수 어드레스가 주어진 경우 도 3의 실시예의 회로의 동작을 나타내는 타이밍 챠트.
도 6은 도 3중의 연산 회로(46)와 스위치(50)를 포함한 회로(501)를 도시한 도면.
도 7은 본 발명의 실시예의 데이터 버스 앰프 회로와 출력 데이터 래치 회로와의 관계를 나타낸 반도체 장치의 전체도.
도 8은 제2 실시예의 회로를 나타내는 도면.
도 9는 도 8의 동작을 설명하기 위한 타이밍 챠트.
도 10은 도 8의 변환 회로(502)의 개략 회로를 나타내는 도면.
도 11은 도 10의 각 회로(391,392,393,394)의 내부를 나타내는 제1 도면.
도 12는 도 10의 각 회로(391,392,393,394)의 내부를 나타내는 제2 도면.
도 13은 종래의 SDRAM의 2비트 프리페치 회로의 예를 나타내는 도면.
도 14는 도 13의 회로의 동작을 나타내는 타이밍 챠트.
〈도면의 주요 부분에 대한 부호의 설명〉
3: 열 어드레스
10: 홀수측 메모리 셀
20: 짝수측 메모리 셀
11,21: 어드레스 프리 디코더
13: 홀수측의 데이터 유지 회로, 홀수측의 데이터 버스 앰프
16: 제1 출력 데이터 래치 회로
12,22: 어드레스 메인 디코더
23: 짝수측 데이터 유지 회로, 짝수측 데이터 버스 앰프
26: 제2 출력 데이터 래치 회로
501: 연산 회로
502: 어드레스 래치 회로
392: 홀수측 어드레스 래치 회로
393: 짝수측 어드레스 래치 회로
본 발명은 홀수측의 메모리 셀 어레이부터의 데이터를 +1 연산 회로의 지연 시간을 무시한 신속한 타이밍으로 데이터 유지 회로에 래치하여, 출력 단자에 출력한다. 또한, 짝수측의 메모리 셀 어레이부터의 데이터는 주어진 열 어드레스가 짝수인 경우는 상기와 같은 신속한 타이밍으로 데이터 유지 회로에 래치하고, 열 어드레스가 홀수인 경우는 +1 연산 회로의 지연 시간만큼 데이터 유지 회로에 래치한다. 그 경우는 짝수측의 출력 데이터의 출력 단자에의 출력은 홀수측의 출력 데이터의 출력 후에 있는 것으로, 전체의 출력 동작에 영향을 주지 않는다.
상기의 목적을 달성하기 위하여, 본 발명은 외부에서 주어진 혹은 내부에서 생성된 제1 열 어드레스에 해당하는 메모리 셀의 제1 데이터와, 해당 제1 열 어드레스를 증가시킨 제2 열 어드레스에 해당하는 메모리 셀의 제2 데이터를 연속하여 출력하는 2비트 프리페치 기능을 갖는 반도체 기억 장치에 있어서, 홀수의 열 어드레스에 해당하는 메모리 셀을 갖는 홀수측 메모리 셀 어레이와, 상기 홀수측 메모리 셀 어레이에 해당하는 홀수측 열 어드레스 디코더와, 상기 홀수측 메모리 셀 어레이부터의 판독 데이터를 유지하는 홀수측 데이터 유지 회로와, 짝수의 열 어드레스에 해당하는 메모리 셀을 갖는 짝수측 메모리 셀 어레이와, 상기 짝수측 메모리 셀 어레이에 해당하는 짝수측 열 어드레스 디코더와, 상기 짝수측 메모리 셀 어레이부터의 판독 데이터를 유지하는 짝수측 데이터 유지 회로를 갖고,
상기 제1 열 어드레스의 최하위 비트가 홀수인 경우는 상기 홀수측 데이터 유지 회로의 유지 타이밍이 상기 짝수측 데이터 유지 회로의 유지 타이밍보다 빠른 것을 특징으로 한다.
본 발명의 별도의 발명으로서는, 열 어드레스의 최하위 비트의 다음 제2, 제3 비트에 관해서, 그것들의 조합을 하나씩 시프트하는 회로를 마련하고, 짝수측 디코더 회로에 열 어드레스가 짝수인 경우는 그대로인 제2, 제3 비트의 어드레스를 부여하고, 열 어드레스가 홀수인 경우는 1개 시프트한 조합의 제2, 제3 비트의 어드레스를 부여한다. 이 시프트 동작은 종래와 같은 연산 동작 지연 시간을 요하지 않기 때문에, 짝수측도 홀수측도 그 CAS 지연 시간을 짧게 할 수가 있다.
또한, 상기 목적을 달성하는 별도의 발명은 외부에서 주어진 혹은 내부에서 생성된 제1 열 어드레스에 해당하는 메모리 셀의 제1 데이터와, 해당 제1 열 어드레스를 증가시킨 제2 열 어드레스에 해당하는 메모리 셀의 제2 데이터를 연속하여 출력하는 2비트 프리페치 기능을 갖는 반도체 기억 장치에 있어서, 홀수의 열 어드레스에 해당하는 메모리 셀을 갖는 홀수측 메모리 셀 어레이와, 상기 홀수측 메모리 셀 어레이에 해당하는 홀수측 열 어드레스 디코더와, 상기 홀수측 메모리 셀 어레이부터의 판독 데이터를 유지하는 홀수측 데이터 유지 회로와, 짝수의 열 어드레스에 해당하는 메모리 셀을 갖는 짝수측 메모리 셀 어레이와, 상기 짝수측 메모리 셀 어레이에 해당하는 짝수측 열 어드레스 디코더와, 상기 짝수측 메모리 셀 어레이부터의 판독 데이터를 유지하는 짝수측 데이터 유지 회로와, 상기 제1 열 어드레스의 적어도 2비트의 하위 비트를 프리디코딩하는 프리디코더와, 해당 프리디코딩되는 신호를 래치하여 상기 홀수측 디코더에 부여하는 홀수측 어드레스 래치 회로와, 상기 제1 열 어드레스가 짝수인 경우는 상기 프리디코딩 되는 제1 신호를 래치하고, 상기 제1 열 어드레스가 홀수인 경우는 상기 적어도 2비트의 하위 비트를 증가시킨 어드레스를 프리디코딩하는 제2 신호를 래치하여, 상기 제1 또는 제2 신호를 상기 짝수측 디코더에 부여하는 짝수측 어드레스 래치 회로를 갖는 것을 특징으로 한다.
또한, 상기 목적을 달성하는 또다른 별도의 발명은 외부에서 주어진 혹은 내부에서 생성된 제1 열 어드레스에 해당하는 메모리 셀의 제1 데이터와, 해당 제1 열 어드레스를 증가시킨 제2 열 어드레스에 해당하는 메모리 셀의 제2 데이터를 연속하여 출력하는 2비트 프리페치 기능을 갖는 반도체 기억 장치에 있어서, 홀수의 열 어드레스에 해당하는 메모리 셀을 갖는 홀수측 메모리 셀 어레이와, 상기 홀수측 메모리 셀 어레이에 해당하는 홀수측 열 어드레스 디코더와, 상기 홀수측 메모리 셀 어레이부터의 판독 데이터를 유지하는 홀수측 데이터 유지 회로와, 짝수의 열 어드레스에 해당하는 메모리 셀을 갖는 짝수측 메모리 셀 어레이와, 상기 짝수측 메모리 셀 어레이에 해당하는 짝수측 열 어드레스 디코더와, 상기 짝수측 메모리 셀 어레이부터의 판독 데이터를 유지하는 짝수측 데이터 유지 회로와, 상기 제1 열 어드레스의 적어도 2비트의 하위 비트를 프리디코딩 하는 제1 신호를 래치하여 상기 홀수측 디코더에 부여하는 홀수측 어드레스 래치 회로와, 상기 제1 열 어드레스가 짝수인 경우는 상기 제1 신호를 래치하고, 상기 제1 열 어드레스가 홀수인 경우는 상기 제1 신호를 시프트시킨 제2 신호를 래치하여, 상기 제1 또는 제2 신호를 상기 짝수측 디코더에 부여하는 짝수측 어드레스 래치 회로를 구비한 어드레스 래치 회로를 갖는 것을 특징으로 한다.
이하, 본 발명의 실시의 형태의 예에 관해서 도면을 통해 설명한다. 그러나, 이러한 실시예가 본 발명의 기술적 범위를 한정하는 것은 아니다.
도 1은 2비트 프리페치의 동작을 설명하기 위한 타이밍 챠트를 도시한 도면이다. 도 1은 행측과 열측의 동작을 포함하는 메모리 전체의 동작이 표시된다. SDRAM에서는, 외부 클록(1)에 동기하여, 외부에서 명령 신호(2)나, 행 어드레스(4) 및 열 어드레스(3)등이 주어진다. 도 1에 나타낸 2비트 버스트 모드에서의 판독 동작에서는 최초에, 클록(1)의 상승 에지에 동기하여 액티브·명령 및 행 어드레스(4)가 부여된다. 따라서, 그 이후 워드선이 선택되고 H 레벨에 구동된다. 그 상태가 /RAS로 표시된다.
그래서, 클록(1)의 상승 에지에 동기하여, 판독 명령(리드·명령) 및 열 어드레스(3)가 주어진다. 그 이후는 열측의 어드레스 디코드(t11), 비트선의 선택(t12), 데이터 버스상의 판독된 데이터의 판독(t13) 및 출력 데이터 래치 회로로부터의 판독 데이터의 출력(t14)을 지나서, 출력 DOUT에 2개의 데이터가 연속하여 출력된다. 상기의 시간(t11∼t14)은 열측의 CAS 지연 시간 tcac이다.
/CAS에 의해 표시되는 열측이 활동적 상태인 기간은 데이터 버스선이나 데이터 버스 앰프등의 열측의 회로는 1개의 상태밖에 취할 수 없다. 그러나, 이 2비트 프리페치 구성을 하는 것으로, 1개의 열 어드레스에 대하여 2개의 연속 어드레스의 기억 데이터를 판독할 수 있고, 전체의 액세스 시간을 단축할 수 있다.
도 2는 2비트 프리페치 동작에 있어서의 열 어드레스를 도시한 도표이다. 2비트 프리페치 회로에서는 부여된 열 어드레스에 대하여, 그 어드레스 열의 기억 데이터와, 그 어드레스의 다음 어드레스 열의 기억 데이터를 연속하여 출력한다. 따라서, 주어진 열 어드레스에 대하여 그 다음 어드레스를 생성할 필요가 있다.
도 2 중 좌측의 칼럼이 주어지는 어드레스는 a2, a1, a0이다. 한가운데의 칼럼이 제1 판독용의 어드레스 a2, a1, a0이고, 오른쪽의 칼럼이 제2 판독용의 어드레스 a2, a1, a0이다. 주어지는 어드레스는 외부에서 주어지는 어드레스의 경우도 있으며 내부에서 생성되는 어드레스의 경우도 있다.
가령, 주어진 어드레스가 (a2,a1,a0)=(0,0,0)이라 하면, 제1 어드레스는 그것과 동일한 (0,0,0), 그리고, 제2 어드레스는(0,0,1)이 된다. 따라서, 최초에 판독되는 데이터는 짝수측의 메모리 셀 어레이의 데이터이고, 나중에 판독되는 데이터는 홀수측의 메모리 셀 어레이의 데이터가 된다. 상기의 경우 홀수측의 디코더 및 짝수측의 디코더에 똑같이 (a2,a1)=(0,0)를 주면 된다.
동일하게, 주어진 어드레스가 (a2,a1,a0)=(0,0,1)이라면, 제1 어드레스는 그것과 동일한 (0,0,1)이 되고, 그리고 제2 어드레스는 (0,1,0)이 된다. 따라서, 최초에 판독되는 데이터는 홀수측의 메모리 셀 어레이의 데이터이고, 나중에 판독되는 데이터는 짝수측의 메모리 셀 어레이의 데이터가 된다. 상기의 경우 홀수측의 디코더에 (a2,a1)=(0,0)을 부여하고, 짝수측의 디코더에 (a2,a1)=(0,1)를 부여할 필요가 있다.
또한, 주어진 어드레스가 (a2,a1,a0)=(0,1,1)이라면, 제1 어드레스는 그것과 동일한 (0,1,1), 그리고, 제2 어드레스는 (1,0,0)이 된다. 따라서, 최초에 판독되는 데이터는 홀수측의 메모리 셀 어레이의 데이터이고, 나중에 판독되는 데이터는 짝수측의 메모리 셀 어레이의 데이터가 된다. 이 경우 홀수측의 디코더에(a2,a1)=(0,1)을 부여하고, 짝수측의 디코더에 (a2,a1)=(1,0)를 부여할 필요가 있다.
상기의 설명으로도 분명하듯이, 부여된 어드레스가 짝수 어드레스인 경우, 짝수측의 디코더와 홀수측의 디코더에는 최하위 비트 a0를 제외한 열 어드레스 a2, a1를 부여하면, 연속하는 어드레스의 데이터를 판독할 수 있다. 한편, 주어진 어드레스가 홀수 어드레스인 경우는 짝수측의 디코더에는 열 어드레스 (a2,a1)에 +1한 새로운 열 어드레스(a2,a1)를 생성할 필요가 있다. 더구나, 그 +1의 연산에는 (a2, a1)=(0,1)의 경우와 같이 자릿수 올림 처리가 필요한 경우가 있다.
전술한 종래예를 나타내는 도 13에서는, 주어진 열 어드레스에 대하여, +1 연산 회로(46)에서 +1 처리된 시프트 어드레스(48)를 생성하고, 주어진 어드레스의 최하위 비트 a0가 0인 경우(짝수 어드레스)의 경우와 1인 경우(홀수 어드레스)의 경우로 짝수측의 디코더에 부여하는 열 어드레스(a2, a1)를 전환하고 있다. 동일하게, 출력측의 출력 데이터 래치 회로(16,26)에의 데이터 버스 앰프(13,23)의 출력 래치 순서도 최하위 비트 a0이 0이나 1로 전환되고 있다.
도 3은 본 발명의 실시예인 2비트 프리페치 회로를 도시한 도이다. 도 3중에는 도 13에 해당하는 부분에는 같은 인용 번호를 인용하고 있다. 도 3의 회로는 클록(1)의 타이밍으로 명령(2)나 어드레스(3)가 각각의 버퍼(32,33)에 취입되어, 어드레스 a9-a3이 어드레스 래치 회로(38)에 래치되고, 어드레스 a2, a1이 어드레스 래치·카운터(39)에 래치되는 것은 도 13의 회로와 동동하다. 또한, 각각의 메모리 셀 어레이(10,20)으로 부터의 판독 데이터가 해당하는 데이터 유지 회로인 데이터 버스 앰프(13,23)로 래치되고, 짝수 어드레스(a0=0)인 경우와 홀수 어드레스(a0=1)인 경우로, 해당하는 출력 데이터 래치 회로(16,26)에 그 데이터가 래치되는 것도 도 13의 회로와 동일하다.
본 실시예는 데이터 버스 앰프(13,23)에 래치 타이밍을 부여하는 데이터 버스 앰프·데이터 래치(51,552)가 제2 및 제3 클록 생성 회로(541,542)에 의해 각각 생성되는 점에서 도 13의 종래예와 다르다. 더구나, 본 실시예에서는 짝수 어드레스(a0=0)가 주어지는 경우, 제1 클록 생성 회로(52)로부터 신속한 타이밍 클록(521)에 기초하여 제2 및 제3 클록 생성 회로(541,542)가 데이터 래치 신호(551, 552)를 생성한다. 그리고, 홀수 어드레스(a0=1)가 주어지는 경우는 제1 클록 생성 회로(52)로부터의 신속한 타이밍 클록(521)에 기초하여 제2 클록 생성 회로(541)가 홀수측의 데이터 래치 신호(551)를 생성하고, 지연 버퍼(531)에 의해 생성되는 지연된 타이밍 클록(532)에 따라서 제3 클록 생성 회로(542)가 짝수측의 데이터 래치 신호(552)를 생성한다. 신속한 타이밍의 타이밍 클록(521)과 지연된 타이밍 클록(532)과는 최하위 어드레스 a0이 0인가 1인가에 따라서 전환되는 스위치(533)를 통해, 제3 클록 생성 회로(542)에 부여된다.
즉, 짝수 어드레스가 주어진 경우는 +1 연산 회로(46)에 의해 생성되는 어드레스 a1, a2의 시프트 어드레스(48)는 불필요하기 때문에, 연산 회로(46)에서의 연산 시간을 고려하지 않고, 신속한 타이밍으로 짝수측 및 홀수측의 메모리 셀 어레이(20,10)의 데이터를 데이터 버스 앰프(23,13)에 래치한다.
반대로, 홀수 어드레스가 주어지는 경우는 홀수측의 어드레스 프리디코더(11)가 주어진 어드레스 a9-a1이 그대로 주어져 디코딩하고, 홀수측의 메모리 셀 어레이(10)로부터의 출력 데이터가 신속한 타이밍으로 홀수측의 데이터 유지 회로의 데이터 버스 앰프(13)에 래치된다. 따라서, 최초에 출력되어야 하는 홀수측의 출력 데이터는 연산 회로(46)에서의 연산 시간을 기다리는 일없이, 출력 단자 DOUT에 생성된다. 그리고, 짝수측의 어드레스 프리디코더(21)는 연산 회로(46)에서 +1 증가하여 생성되는 시프트 어드레스(48)를 부여하여 디코딩하고, 지연된 타이밍으로 짝수측의 메모리 셀 어레이(20)로 부터의 출력 데이터가 데이터 버스 앰프(23)에 래치된다. 단지, 짝수측의 데이터는 출력 단자 DOUT에 홀수측의 데이터의 출력 후에 출력할 수 있기 때문에, 짝수측의 데이터 버스 앰프(23)에서의 래치의 타이밍이 지연되어 있더라도, 전체의 액세스 시간에 영향은 없다.
도 4는 짝수 어드레스가 주어진 경우의, 도 3의 실시예의 회로의 동작을 나타내는 타이밍 챠트이다. 짝수 어드레스가 외부에서 부여되거나 혹은 내부에서 생성되어 부여되는 경우는 도 2의 도표로써 설명한 바와 같이, 최하위 어드레스 a0를 무시하고, 단순히 어드레스 a1-a9를 양쪽의 어드레스 프리디코더(11,21)에 부여할 수 있다. 따라서, 연산 회로(46)의 연산 결과를 기다리는 일없이 양쪽의 메모리 셀 어레이(20,10)의 데이터를 신속한 타이밍으로 거의 동시에 데이터 버스 앰프(23,13)로 래치할 수가 있다.
도 4에 따라 설명하면 우선 클록(1)의 상승 에지 타이밍으로 리드 명령(2)과 어드레스(3)가 명령·래치·디코더(32) 및 어드레스 버퍼(33)에 래치된다. 명령·디코더(32)에 의해 생성되는 어드레스 래치 클록(35)의 타이밍(t1)으로 어드레스 래치 회로(38)에 상위 어드레스(a9-a3(42))가 래치되고, 어드레스 래치·카운터 회로(39)에 하위 어드레스 a2, a1(44)가 래치된다. 도 4의 예에서는 상위 어드레스(a9-a3)가「lllllll」이고, 하위 어드레스(a2, a1)가 「11」이다.
그리고, 이것들의 래치 어드레스(42,44)는 그대로 짝수측의 어드레스 프리디코더(21)와 홀수측의 어드레스 프리디코더(11)로 부여된다. 따라서, 시간(t3)의 타이밍으로 양쪽의 디코딩 동작이 종료되고, 디코딩 완료의 짝수측 어드레스(60)와 홀수측 어드레스(58)가 짝수측 메모리 셀 어레이(20)와 홀수측 메모리 셀 어레이(10)와 동시에 부여된다. 시간(t3)으로부터 홀수측의 메모리 셀 어레이내의 셀 데이터 판독 시간 t readodd 후에, 홀수측의 데이터 버스 앰프(13)에 데이터 래치 신호(551)가 부여된다. 동일하게, 시간(t3)으로부터 짝수측 메모리 셀 어레이내의 셀 데이터 판독 시간 t readeven 후에, 짝수측의 데이터 버스 앰프(23)에 데이터 래치 신호(552)가 부여된다. 상기 데이터 래치 신호(551,552)는 똑같이 신속한 타이밍 신호(521)를 바탕으로, 제2 클록 생성 회로(541)와 제3 클록 생성 회로(542)에 의해 생성된다.
따라서, 시간(t4)으로부터 일정 시간 후에는, 홀수측의 출력 데이터(14)도 짝수측의 출력 데이터(24)도 확정된다. 이 예에서는 짝수 어드레스가 부여되는 경우이므로 시간(t5)의 타이밍으로 발생하는 제1 출력 클록(56)으로 짝수측의 데이터 버스 앰프(23)에 래치된 짝수측 출력 데이터(24)가 출력 데이터 래치 회로(16)에 래치되어, 시간(t6)의 타이밍으로 출력 단자 DOUT에 출력할 수 있다. 또한, 그 후 시간(t7)의 타이밍으로 발생하는 제2 출력 클록(57)으로 홀수측 데이터 버스 앰프(13)에 래치된 홀수측 출력 데이터(14)가 출력 데이터 래치 회로(26)에 래치되어, 시간(t8)의 타이밍으로 출력 단자 DOUT에 출력할 수 있다.
도 13의 타이밍 챠트와 비교하면 명백하듯이, 도 4의 예에서는 도 13에 있어서, 필요로 했던 시간 (t1)으로부터 (t2)까지의 연산 회로(46)에서의 카운트 업 연산 시간의 지연이 존재하지 않는다. 그리고, 본 실시예의 시간 (t1)으로부터 최초의 짝수측 데이터가 출력되는 시간(t6)까지의 시간은 종래예의 도 13에서의 시간(t2)으로부터 시간(t6)까지와 동등하다. 따라서, 클록 CLK의 상승 에지로부터 최초로 짝수측 데이터가 출력할 수 있는 시간(t6)까지의 CAS 지연 시간 tcac은 종래예보다도 줄어든다.
도 5는 홀수 어드레스가 주어진 경우의, 도 3의 실시예의 회로의 동작을 나타내는 타이밍 챠트이다. 홀수 어드레스가 외부에서 주어지거나 혹은 내부에서 생성되어 주어진 경우는 도 2의 도표로써 설명한 대로, 어드레스(a1-a9)가 그대로 홀수측 어드레스 프리디코더(11)에 부여되어, 어드레스(a3-a9)와 +1 연산이 행하여진 시프트 어드레스(a1, a2)가 짝수측의 어드레스 프리디코더(21)에 부여된다. 그리고, 홀수측의 메모리 셀 어레이(10)의 출력 데이터가 먼저 출력 단자 DOUT에 출력되고, 짝수측의 출력 데이터(24)가 그 후에 출력 단자 DOUT에 출력된다. 따라서, 홀수측의 메모리 셀 어레이(10)의 출력 데이터는 연산 회로(46)의 연산 결과를 기다리는 일없이, 신속한 타이밍으로 홀수측 데이터 버스 앰프(13)으로 래치할 수가 있다. 한편, 짝수측의 출력 데이터는 연산 회로(46)의 연산시간 만큼 지연된 타이밍으로, 짝수측 데이터 버스 앰프(23)로 래치된다.
도 5에 따라 설명하면, 우선 클록(1)의 상승 에지 타이밍으로 리드 명령(2)과 어드레스(3)가 각각 명령 래치·디코더(32) 및 어드레스 버퍼(33)에 래치된다. 명령 래치·디코더(32)에 의해 생성되는 어드레스 래치 클록(35)의 타이밍(t1)으로, 어드레스 래치 회로(38)에 상위 어드레스(a9-a3(42))가 래치되고, 어드레스 래치·카운터 회로(39)에 하위 어드레스(a2, a1(44))가 래치된다. 도 5의 예에서는 상위 어드레스(a9-a3)가 「1111111」이고, 하위 어드레스(a2,a1)가 「11」이다. 여기까지는, 도 4의 짝수 어드레스의 경우와 동일하다.
시간(t1)으로 어드레스 래치 회로(38,39)로 어드레스(a9-a1)가 래치되면, 홀수측의 어드레스 프리디코더(11)에 그 대로의 어드레스(42,44)가 부여되고, 프리디코딩 시간 뒤의 시간(t2)으로 디코딩된 홀수측 어드레스(58)가 홀수측의 메모리 셀 어레이(10)에 부여된다. 그리고, 셀 데이터의 판독 시간 t readodd 후의 시간 t 4odd에 생성되는 데이터 래치 신호(551)의 타이밍으로, 출력 데이터가 홀수측 데이터 버스 앰프(13)에 래치된다. 그 홀수측의 래치 데이터(14)는 시간(t5)에 생성되는 출력 클록(56)의 타이밍으로, 출력 데이터 래치 회로(16)에 래치되고, 출력 DOUT에 출력된다. 따라서, CAS 지연 시간 tcac은 연산 회로(46)의 카운트 업에 필요한 시간을 포함하지 않고, 도 4의 짝수 어드레스가 주어진 경우와 같은 최단 시간이 된다.
한편, 짝수측의 어드레스 프리디코더(21)에는 어드레스(a9-a3)와 같이, 연산 회로(46)로 +1 카운트 업된 시프트 어드레스(a2, a1)가 부여된다. 따라서, 프리디코딩 동작은 시프트 어드레스(48)가 생성된 시간(t2) 이후에 시작되고, 디코딩된 짝수측 어드레스(60)는 홀수측보다도 늦은 시간(t3)으로 짝수측 메모리 셀 어레이(20)에 부여된다. 따라서, 그로부터 셀 데이터 판독 시간 t readeven 후의 시간 t4 even에 생성되는 데이터 래치 신호(552)의 타이밍으로, 출력 데이터가 짝수측 데이터 버스 앰프(23)에 래치된다. 그 짝수측의 래치 데이터(24)는 시간(t7)에 생성되는 출력 클록(57)의 타이밍으로, 출력 데이터 래치 회로(26)에 래치되어, 출력 DOUT에 출력할 수 있다.
즉, 짝수측 메모리 셀 어레이(20)로 부터의 출력 데이터가 데이터 버스 앰프(23)에 래치되는 타이밍 t 4even은 홀수측의 타이밍 t4 odd보다도 연산 회로(46)의 카운트 업 동작시간 만큼 지연되어 있으나, 홀수측의 출력 데이터(14)가 먼저 출력 단자 DOUT에 출력되기 때문에, 짝수측의 출력 데이터(24)가 출력 데이터 래치 회로(26)에 래치되는 시간 t7에는 충분히 맞춘다. 따라서, 홀수측의 데이터를 출력하고 나서 짝수측의 데이터를 출력한다고 하는 전체의 동작에 대하여, 연산 회로(46)에서의 카운트 업 동작의 지연은 아무런 영향을 주지 않는다.
상기의 동작에서는 제3 클록 생성 회로(542)에 의해, 지연 버퍼(531)로 지연된 신호 532에 기초하여 래치 신호(552)가 생성된다. 이 짝수측의 래치 신호(552)는 홀수측의 래치 신호(551)보다도 연산 회로(46)에서의 카운트 업 동작 시간만큼 지연된 타이밍을 가진다.
상기의 도 4로 나타내는 짝수 어드레스가 부여되는 경우와 도 5로 나타내는 홀수 어드레스가 부여되는 경우도, 최초의 출력 데이터가 출력 단자 DOUT에 출력할 수 있기까지의 CAS 지연 시간 tcac은 연산 회로(46)의 연산 시간에 의한 지연이 없는 최단 시간이 된다.
도 6는 도 3 중의 연산 회로(46)와 스위치(50)를 포함하는 연산 회로(501)의 회로예를 나타내는 도이다. 도면중 게이트에 ○표가 부착되어 있는 것이 P형 MOS 트랜지스터를 나타낸다. 도 6의 회로의 상반부가 래치 어드레스(44)의 어드레스(a1)를 입력하여, 최하위 어드레스(a0)에 따라서 생성되는 시프트 어드레스(48) 또는 어드레스(44)의 어드레스(a1)를 생성하는 회로이고, 하반부가 어드레스(a2)에 관한 동일한 회로이다.
어드레스(a1)에 관해서의 상반부의 회로에 관해서 설명한다. 도 2의 도표로써 설명한 대로, 어드레스(a1)는 짝수 어드레스(a0=0)가 부여되었을 때는 그대로 변경하지 않고 짝수측 어드레스 프리디코더(21)에 주어진다. 또한, 홀수 어드레스(a0=1)가 주어졌을 때 그 논리를 반전하여 짝수측 어드레스 프리디코더(21)에 부여한다.
그래서, 상반부의 회로에서는 CMOS 스위치(70,71)는 어드레스 a0=0인 경우에 도통하고, CMOS 스위치(73,74)는 어드레스 a0=1인 경우에 도통한다. NAND 게이트(75)에는 어드레스(a0)와 순차 모드 신호 sq가 입력된다. 순차 모드신호 Sq는 버스트 모드 동작을 유효하게 하기 위한 제어 신호이다. 따라서, 순차 모드 신호 Sq가 1이고, 어드레스 a0가 0인 경우는 NAND 게이트(75)의 출력이 1(H 레벨)이 되고, CMOS 스위치(70,71)가 도통되고, 스위치(73,74)가 비도통이 된다. 따라서, 어드레스(a1)는 그대로 래치 신호(100)의 L 레벨의 타이밍으로, 인버터(80)와 CMOS 인버터(81,84)로 이루어지는 래치 회로에 래치된다. 즉, 래치 신호(100)에 의해, CM0S 스위치(77,78)는 도통하고, 인버터(81,84)가 활성화된다.
한편, 순차 모드신호 sq가 1이고 어드레스 a0가 1인 경우는, NAND 게이트(75)의 출력이 0(L 레벨)으로 되고, CMOS 스위치(70,71)가 비도통되고, 스위치(73,74)가 도통이 된다. 따라서, 어드레스(a1)는 인버터(72)에 의해서 반전되어, 래치 신호(100)의 L 레벨에 의해 상기한 래치 회로에 래치된다.
이상과 같이, 최하위의 어드레스(a0)에 따라서, 어드레스(a1)가 그대로인 신호(44)나 혹은 반전한 시프트 어드레스(48)가 생성된다.
다음으로, 어드레스(a2)의 하반부의 회로에 관해서 설명한다. 도 2의 도표로써 설명한 대로, 어드레스(a2)는 하위 어드레스(a0,a1)가 (1,1)인 경우는 자릿수 올림에 의해 반전 논리치가 되고, 하위 어드레스(a0,a1)가 (1,1) 이외의 경우는, 자릿수 올림은 발생하지 않고, 그대로의 논리치로 된다.
그래서, 순차 모드신호 sq가 1이고, 또한 하위 어드레스(a0,a1)는 (1,1)이외 인 경우 NAND 게이트(90)의 출력은 1(H 레벨)이 된다. 그 결과, CMOS 스위치(85,86)가 도통하고, 래치 신호(101)의 L 레벨의 타이밍으로, 어드레스(a2)가 그대로 인버터(95)와 CMOS 인버터(96,99)로 이루어지는 래치 회로에 래치된다.
한편, 순차 모드신호 Sq가 1이고, 또한 하위 어드레스(a0,a1)가 (1,1)인 경우 NAND 게이트(90)의 출력은 0(L 레벨)이 된다. 그 결과, CMOS 스위치(88,89)가 도통하고, 래치 신호(101)의 L 레벨의 타이밍으로 인버터(87)에 의한 어드레스 (a2)의 반전 논리치가 인버터(95)와 CMOS 인버터(96,99)로 이루어지는 래치 회로에 래치된다.
이상과 같이, 하위의 어드레스(a0,a1)가 조합에 따라서, 어드레스(a2)가 그 대로인 신호(44) 혹은 반전한 시프트 어드레스(48)가 생성된다.
도 7은, 본 실시예의 데이터 버스 앰프 회로와 출력 데이터 래치 회로와의 관계를 특별히 나타내는 반도체 기억 장치의 전체를 도시한 도이다. 도 3내의 회로에 해당하는 부분에는 동일한 인용 부호를 부착했다.
도 7에 있어서, 외부 어드레스(3)가 어드레스 버퍼(33)에 클록(31)의 타이밍으로 취입되어, 래치 회로(38,39)를 통해 프리디코더(11,21)에 부여된다. 또한, 이 예에서는, 도 3 중의 회로(501)는 생략되어 있다. 또한, 외부 어드레스(3)는 열측의 어드레스이다. 프리디코더(11,21)의 출력은 어드레스 메인 디코더(12,22)에 부여되고, 디코딩된 선택 신호(58,60)가 메모리 셀 어레이(10,20)에 부여된다.
메모리 셀 어레이(10,20)내에는 복수의 워드선 WL0, WL1과 비트선 BL0, BL1의 교차부에 메모리 셀 MC가 배치된다. 도시되지 않은 행측의 어드레스가 디코딩되어 선택된 워드선 WL이 일어선다. 그 결과, 메모리 셀 MC의 용량에 축적된 전하에 따라서, 비트선 BL의 전위의 변동을 가져온다. 그리고, 비트선쌍 BL0, BL1의 차동 신호가 센스 앰프 SA로 감지되어 증폭된다. 메인 디코더(12,22)부터의 선택 신호 (58,60)에 의해, 비트선 트랜스퍼 게이트(101,102)가 도통하고, 센스 앰프 SA로 증폭된 출력 데이터가 데이터 버스선 DB0, DB1에 출력된다. 그리고 이 데이터 버스선 DB0, DB1에 출력할 수 있는 출력 데이터가 데이터 래치 신호(551,552)의 타이밍으로 데이터 버스 앰프(13, 23)에 의해 증폭되어 래치된다.
데이터 유지 회로인 데이터 버스 앰프(13,23)는 커런트 미러 회로(103,104)및 (109,110)을 갖는 2개의 차동 앰프와, 그 출력(115,116)을 래치하는 NAND 게이트 (117,118)로 되는 래치 회로로 구성되다.
데이터 버스선 DB0, DB1은 소스가 공통접속된 N형 트랜지스터(105,106) 및 (111,112)에 공급된다. 그리고, 데이터 래치 신호(551,552)에 의해 트랜지스터(114) 및 (108)이 도통하여 차동 앰프가 활성화되면, 트랜지스터(105) 또는 (106)의 한편이 도통하고, 또한 트랜지스터(111) 또는 (112)의 한편이 도통한다. 그 결과, 각각의 차동 앰프의 출력(115)과 (116)에 역상의 신호가 생성되고, 그 역상의 신호가 교차 접속된 2개의 NAND 게이트(117,118)로 이루어지는 래치 회로에 래치된다.
이 래치 회로의 출력은 인버터(119)에 의해 반전되어, 스위치(15,25)에 의해 출력 데이터 래치 회로(16,26)에 공급된다. 스위치(15,25)는, CMOS 스위치(120,121) 및 (122,123)으로 이루어지고, 최하위 어드레스(a0)에 의해서, 선택적으로 도통되거나 비도통이 된다. 스위치(122,123)에는 다른 쪽의 메모리 셀 어레이부터의 데이터 버스 앰프의 출력 신호가 공급된다. 도 3으로써 설명한 대로, 최하위 어드레스(a0)의 논리에 따라서, 짝수측과 홀수측의 출력 데이터가 출력 데이터 래치 회로(16,26)에 출력 클록(56,57)의 H 레벨의 타이밍으로 트랜지스터(125)가 도통하여 래치된다.
이상이, 메모리 셀 어레이(10,20)로부터 출력 DOUT까지의 판독 데이터의 흐름이다.
제2 실시예
도 3으로 나타내는 상기의 실시예에서는 하위 어드레스(a2, a1)에 대하여 +1의 연산을 연산 회로(46)로 행하였다. 그러나, 도 2의 도표에 도시된 바와 같이, 불과 8종류의 입력 어드레스에 대하여, 홀수측 어드레스와 짝수측 어드레스를 형성하면 된다. 따라서, 범용성이 있는 +1 연산 회로가 아니라, 8종류의 조합 어드레스(a0,a1,a2)를 홀수측과 짝수측 어드레스로 변환하는 회로를 설치함으로써, 주어지는 어드레스가 홀수든 짝수이든 CAS 지연 시간을 짧게 할 수가 있다.
도 8은 제2 실시예의 회로를 도시한 도면이다. 제2 실시예는 이러한 변환 회로(502)를 설치하고, 데이터 버스 앰프의 래치 신호(553)는 홀수측도 짝수측도 동일한 신속한 타이밍으로 생성된다. 홀수측과 짝수측의 래치 신호(553)는 같은 클록 발생 회로(543)로 생성되나, 도 13의 종래예와는 달리, 래치 신호(553)는 신속한 타이밍으로 생성된다.
도 8의 회로는 하위 어드레스(al,a2)에 대하여 최하위 어드레스(a0)의 논리에 따라서 변환 동작을 하는 변환 회로(502)를 마련하고 있는 점과, 같은 데이터 래치 신호(553)가 클록 발생 회로(543)로 생성되어 홀수측과 짝수측의 버스 데이터 앰프(13,23)에 주어지는 점에서, 도 3의 제1 실시예와 다르다. 이 변환 회로(502)는 기본적으로 최하위 어드레스 a0=0(짝수 어드레스)인 경우, 같은 어드레스(a1,a2)를 그대로 홀수측과 짝수측의 디코더(11,21)에 부여하고, 최하위 어드레스 a0=1(홀수 어드레스)인 경우, (a2,a1)를 그대로 홀수측의 디코더(11)에 부여하여, 짝수측의 디코더(21)에 (0,0)를 (0,1)에, (0,1)를 (1,0)에, (1,0)를 (1,1)에, (1,1)를 (0,0)에 각각 변환하여 부여한다. 즉, 이 변환은 4종류의 어드레스 a2, a1의 조합을 하나씩 시프트한 별도의 조합으로 대체하는 것으로 가능하다. 특히, 본 실시예에서 변환 회로(502)는 어드레스(a2,a1)를 프리디코딩하여, 4종류의 프리디코딩 신호를 최하위 어드레스(a0)의 논리에 따라서 시프트 변환한다.
우선, 상위 어드레스(a9-a3)는 어드레스 버퍼(33)로 클록(31)의 타이밍으로 래치되어, 프리디코더(381)에 부여된다. 그래서, 적시에 프리디코딩된 신호(421)가 어드레스 래치 회로(382)에 일단 래치된다. 그 래치된 프리디코딩 신호 (422)는 홀수측과 짝수측의 어드레스 디코더(11,21)에 주어진다.
하위 어드레스(a2,a1)는 래치 클록(35)의 타이밍으로 프리디코더(391)에 주어져 4비트의 제1 프리디코딩 신호(441)와 그것을 시프트 변환한 제2 프리디코딩 신호(442)가 생성된다. 기수측의 어드레스 래치·카운터(392)에는 제1 프리디코딩 신호(441)가 부여된다. 또한, 짝수측의 어드레스 래치·카운터(393)에는 제1 프리 디코딩 신호(441) 또는 제2 프리디코딩 신호(442)가 최하위 어드레스(a0)의 논리에 따라서 선택되어 부여된다.
그리고, 홀수측의 어드레스 래치·카운터(392)로부터의 프리디코딩 신호(443)가 홀수측의 어드레스 디코더(11)에 부여되고, 짝수측의 어드레스 래치·카운터(393)로부터의 프리디코딩 신호(444)가 짝수측의 어드레스 디코더(21)에 부여된다.
그리고, 홀수측의 디코딩 신호(58)에 따라서 선택된 열 출력 데이터가 홀수측 데이터 버스 앰프(13)에, 데이터 래치 신호(553)의 타이밍으로 래치된다. 또한, 동등하게 짝수측의 디코딩 신호(60)에 따라서 선택된 형의 출력 데이터가 짝수측 데이터 버스 앰프(23)에 데이터 래치 신호(553)의 타이밍으로 래치된다. 양측의 데이터 버스 앰프(13,23)는 같은 데이터 래치 신호(553)의 타이밍으로 래치된다. 더구나, 변환 회로(502)의 동작은 연산 회로와 같이 자릿수 올림등이 복잡한 동작을 필요로 하지 않기 때문에, 지연되는 일없이 시프트 변환된 프리디코딩 신호(441,442)를 생성할 수가 있다. 따라서, 데이터 래치 신호(553)는 연산 회로에서 필요로 한 카운트 업의 지연 시간이 없는 신속한 타이밍의 신호가 된다.
도 9는 도 8의 동작을 설명하는 타이밍 챠트를 도시한 도면이다. 상기한 바와 같이, 클록(1)의 상승 에지에 동기하여, 판독 명령(2)과 외부 어드레스(3)가 각각의 버퍼 회로(32,33)에 래치된다. 그리고, 그 래치가 완료된 시간(t1)으로부터 시간(t3)까지의 사이에, 상위 어드레스(a9-a3)에 있어서는 프리디코더 회로(381)로 프리디코딩 되어 어드레스 래치 회로(382)로 래치되고, 또한 어드레스 디코더(11,12) 및 (21,22)으로 디코딩 되어 디코딩 신호(58,60)가 생성된다.
또한, 하위 어드레스(a2,a1)에 있어서는, 시간(t1)으로부터 (t2)까지의 사이에, 변환 회로(502)에 의한 프리디코딩과 최하위 어드레스(a0)의 논리에 의한 시프트 변환 및 어드레스 디코더(11,12) 및 (21,22)에 의한 디코딩이 행하여져, 디코딩 신호(58,60)가 생성된다. 최하위 어드레스(a0)의 논리에 의한 시프트 변환은 후술하는 대로 특별한 회로 구성이 아니라, 프리디코딩 신호의 접속을 1비트 시프트할 뿐으로 연산 회로와 같은 지연 시간은 발생하지 않는다.
그리고, 시간(t3)으로부터 셀 데이터 판독 시간 t readodd, t readeven 경과후의 시간(t4)에, 데이터 래치 신호(553)의 타이밍으로 홀수측 메모리 셀 어레이(10)로 부터의 출력 데이터가 홀수측 데이터 버스 앰프(13)에 래치되고, 짝수측 메모리 셀 어레이(20)로 부터의 출력 데이터가 짝수측 데이터 버스 앰프(23)로 래치된다. 그 후, 도 9의 예에서는 외부 어드레스가 홀수이기 때문에, 홀수측의 출력 데이터(14)가 출력(56)의 타이밍으로 출력 데이터 래치 회로(16)에 래치되어 출력할 수 있어, 그 후, 짝수측의 출력 데이터(24)가 출력 클록(57)의 타이밍으로 출력 데이터 래치 회로(26)에 래치되어 출력할 수 있다. 따라서, 리드 명령이 취입된 클록(1)의 상승으로부터 최초의 출력 데이터가 출력할 수 있기까지의 CAS 지연 시간 tcac은 종래예보다도 연산시간 만큼 단축되고 있다.
도 10은 도 8에 있어서의 변환 회로(502)의 개략 회로를 도시한 도면이다. 도8의 각부에 해당하는 부분에는 동일한 인용 번호를 사용하고 있다. 이 변환 회로는 어드레스(a1,a2)가 어드레스 버퍼(331,332)로 래치되고, 역상의 신호(a1,/a1,a2, /a2)가 생성된다. 그들의 역상 신호는 프리디코더(391)에 부여되고, 4비트의 프리디코딩 신호(441)가 생성된다. 도면 중에는, 이 4비트의 프리디코딩 신호(441)에 ca20cz, ca2lcz, ca22cz, ca23cz의 번호가 주어진다. 홀수측의 어드레스 래치 회로(392)에는 그것들의 프리디코딩 신호(441)가 그대로 부여된다. 또한, 홀수측의 어드레스 래치 회로(392)에는 내부 어드레스 카운터(394)로부터의 카운트 업된 내부 프리디코딩 신호(441i)가 주어진다. 그리고, 외부 어드레스 활성화 신호 extp0z와 내부 어드레스 활성화 신호 intp0z에 의해, 프리디코딩 신호(441i) 또는 내부 프리디코딩 신호(441i)가 선택된다. 따라서, 4비트 또는 8비트 버스트 모드의 명령 신호가 주어졌을 때, 소정의 타이밍으로 내부 어드레스 활성화 intp0z가 활성화된다.
버스트 모드는 그 버스트 길이가 2비트, 4 비트, 8 비트가 있다. 따라서, 4비트 혹은 8 비트인 경우는, 내부에서 어드레스(a2,a1,a0)를 카운트 업해야 한다. 그 경우는 내부 어드레스 카운터(394)로 부터의 카운트 업한 프리디코딩 신호(441i)가 내부 어드레스 활성화 신호 intp0z에 의해 선택된다.
이 내부 어드레스 카운터(394)는 프리디코딩 신호(443)를 1 비트 시프트한 신호를 내부 프리디코딩 신호(441i)로서 생성한다. 따라서, 신호 bca20z, bca2lz, bca22z, bca23z가 1비트 어긋나 내부 어드레스 카운터(394)에 부여된다. 내부 어드레스 카운터(394)에서는 후술하는 래치 신호에 의해 그 입력되는 프리디코딩 신호(443)가 래치된다.
짝수측의 어드레스 래치 회로(393)에는 프리디코더(391)의 제1 프리디코딩 신호(441)와, 그것을 1비트 시프트한 제2 프리디코딩 신호(442)가 부여된다. 제3 프리디코딩 신호(442)는 단지 배선을 1 비트 어긋나게 하여 어드레스 래치 회로(393)에 접속될 뿐이다. 또한, 짝수측의 어드레스 래치 회로(393)에는 내부 어드레스 카운터(394)의 카운트 업된 제1 내부 프리디코딩 신호(441i)와 그것을 1 비트 시프트한 제2 내부 프리디코딩 신호(442i)가 부여된다. 제2 프리디코딩 신호(442i)는 단순히 배선을 1 비트 어긋나게 하여 어드레스 래치 회로(393)에 접속될 뿐이다.
그리고, 프리디코딩 신호(441,442) 혹은 내부 프리디코딩 신호(441i, 442i)의 선택이, 전술한 외부 어드레스 활성화 신호 extp0z와 내부 어드레스 활성화 신호 intp0z에 의해 행해진다. 또한, 제1 프리디코딩 신호(441,441i) 혹은 제2 프리디코딩 신호(442,442i)의 선택이 최하위 어드레스 a0 또는 그것을 지연 회로(395)로 지연시킨 지연신호 bca00z에 의해 행하여진다.
즉, 버스트 길이에 따라서, 외부 어드레스로부터 생성된 프리디코딩 신호(441,442)가 외부 어드레스 활성화 신호 extp0z에 의해 선택되고, 내부 어드레스 카운터(394)로부터 생성된 내부 프리디코딩 신호(441i, 442i)가 내부 어드레스 활성화 신호 intp0z에 의해 선택된다. 동일하게, 최하위 어드레스 a0=0인 경우에, 제1 프리디코딩 신호(441,441i)가 선택되고, 최하위 어드레스 a0=1인 경우에, 1 비트 시프트된 제2 프리디코딩 신호(442,442i)가 선택된다.
도 10으로부터 이해할 수 있듯이, 1비트 시프트된 제2 프리디코딩 신호(442,442i)를 형성하기 위해서는, 단순히 그 배선을 어긋나게 하는 것만으로 되기 때문에, 특히 1비트 시프트를 위한 연산 회로를 필요로 하지 않는다. 따라서, 1비트 시프트하는 변환에 특별한 지연 시간을 요하는 일은 없다.
도 11과 도 12는 도 10의 각 회로(391,392,393,394)의 내부를 나타내는 도면이다. 도 11과 도 12는 회로(393)와 (394)의 일부가 중복되고 있지만, 양도를 합체함으로써 도 10이 완성된다. 어드레스 버퍼(33)는 커런트 미러 회로를 이용한 차동 증폭기(33a)와 클록(31)에 의해 래치되는 싱크로나이즈드 플립 플롭(33b)으로 구성된다. 프리디코더(391)는 어드레스 버퍼(33)부터의 출력의 조합을 입력하는 4개의 NAND 게이트로 구성되다. 내부 어드레스 카운터(394)는 순차 모드 신호 seqz에 의해 CMOS 스위치(140)가 제어되는 구성이다.
짝수측의 어드레스 래치 회로(393)는 최하위 어드레스(a0)에 의해 도통, 비도통되는 CMOS 스위치(130)와 지연된 최하위 어드레스 bca00z에 의해 도통, 비도통되는 CMOS 스위치(131)를 갖는다. 이들 스위치는 어드레스 a0의 논리에 따라서, 상기한 대로, 제1 혹은 제2 프리디코딩 신호를 선택한다. 짝수측의 어드레스 래치 회로(393)는 또한, 외부 어드레스 활성화 신호 extp0z에 의해 도통하는 CMOS 스위치(132)와 프리디코딩 신호(441,442)를 래치하는 래치회로(133)를 갖는다. 또한, 내부 어드레스 활성화 신호 intp0z에 의해 도통되는 CMOS 스위치(134)와 내부 프리디코딩 신호(441i, 442i)를 래치하는 래치회로(135)를 갖는다.
홀수측의 어드레스 래치 회로(392)는 외부 어드레스 활성화 신호 extp0z에 의해 도통하는 CMOS 스위치(132)와 프리디코딩 신호(441,442)를 래치하는 래치 회로(133)를 갖고, 또한, 내부 어드레스 활성화 신호 intp0z에 의해 도통하는 CMOS 스위치(134)와 내부 프리디코딩 신호(441i, 442i)를 래치하는 래치 회로(135)를 갖는다. 이들의 구성은 짝수측의 어드레스 래치 회로(393)와 동동하다. 그리고, 홀수측의 어드레스 래치 회로(392)에는 짝수측과 같은 최하위 어드레스(a0)0에 따라서 선택하기 위한 스위치는 설치되지 않는다.
상기의 제2 실시예로서는 어드레스(a1,a2)를 프리디코딩한 신호를 1비트 시프트하였다. 그러나, 어드레스(a1,a2)를 취입한 어드레스 버퍼 회로(33)로부터의 출력 조합(4종류)을 어긋나게 해서 프리디코더에 부여해도 된다. 그리고, 제1과 제2 프리디코딩 신호가 생성된다. 단지, 그 경우는 내부 어드레스 카운터는 부여되는 어드레스를 카운트 업하는 동작을 필요로 한다. 따라서, 프리디코더 회로(391)에 의해서 프리디코딩된 신호를 1비트 시프트하는 회로구성으로 하면, 내부 어드레스 카운터의 구성을 단순히 할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 2비트 프리페치 회로에서 짝수 어드레스가 주어진 경우와 홀수 어드레스가 주어진 경우도, 최초의 출력 데이터가 출력 단자 DOUT에 생성되는 타이밍을 신속하게 할 수가 있다. 따라서, 스펙크상의 CAS 지연 시간 tcac을 짧게 할 수가 있다.
또한, 2비트 프리페치 회로에서 열 어드레스의 하위 어드레스(a1,a2)로부터 최초로 출력할 수 있는 제1 어드레스와 2번째로 출력되는 제2 어드레스를 변환하는 것으로 +1 연산 동작을 하는 일없이, 디코더 회로에 적절한 어드레스를 부여할 수 있어, 출력 데이터가 출력 단자 DOUT에 생성되는 타이밍을 신속하게 할 수가 있다.
그 경우, 하위 어드레스(a1,a2)를 프리디코딩한 신호와 그것을 1비트 어긋나게 한 신호를 최하위 어드레스(a0)의 논리에 따라서 선택하는 것으로, 회로 구성을 간소화 할 수가 있고, 스펙크상의 CAS 지연 시간 tcac를 짧게 할 수가 있다.

Claims (15)

  1. 외부에서 주어지거나 혹은 내부에서 생성된 제1 열 어드레스에 해당하는 메모리 셀인 제1 데이터와 해당 제1 열 어드레스를 증가시킨 제2 열 어드레스에 해당하는 메모리 셀인 제2 데이터를 연속하여 출력하는 2비트 프리페치 기능을 갖는 반도체 기억 장치에 있어서,
    홀수의 열 어드레스에 해당하는 메모리 셀을 갖는 홀수측 메모리 셀 어레이와,
    상기 홀수측 메모리 셀 어레이에 해당하는 홀수측 열 어드레스 디코더와,
    상기 홀수측 메모리 셀 어레이로부터의 판독 데이터를 유지하는 홀수측 데이터 유지 회로와,
    짝수의 열 어드레스에 해당하는 메모리 셀을 갖는 짝수측 메모리 셀 어레이와,
    상기 짝수측 메모리 셀 어레이에 해당하는 짝수측 열 어드레스 디코더와,
    상기 짝수측 메모리 셀 어레이부터의 판독 데이터를 유지하는 짝수측 데이터 유지 회로를 갖고,
    상기 제1 열 어드레스의 최하위 비트가 홀수인 경우는, 상기 홀수측 데이터 유지 회로의 유지 타이밍이 상기 짝수측 데이터 유지 회로의 유지 타이밍보다 신속한 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 제1 열 어드레스의 최하위 비트가 짝수인 경우 상기 짝수측 데이터 유지 회로의 유지 타이밍이 상기 홀수측 데이터 유지 회로의 유지 타이밍과 거의 동시인 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서, 상기 제1 열 어드레스의 제2 및 제3의 하위 비트를 그대로 상기 홀수측 어드레스 디코더에 부여하여, 해당 제2 및 제3의 하위 비트를 부여하고, 상기 최하위 비트가 짝수인 경우는 그대로 두며, 홀수인 경우는 증가시켜 상기 짝수측 어드레스 디코더에 부여하는 연산 회로를 갖는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항 또는 제2항에 있어서, 상기 홀수측 데이터 유지 회로의 유지 타이밍을 부여하는 홀수측 데이터 래치 신호와, 상기 짝수측 데이터 유지 회로의 유지 타이밍을 부여하는 짝수측 데이터 래치 신호를 생성하는 데이터 래치 신호 생성 회로를 갖는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항 또는 제2항에 있어서, 상기 홀수측 데이터 유지 회로는 홀수측 메모리 셀 어레이로부터의 데이터 버스에 출력된 출력 데이터를 유지하는 홀수측 데이터 버스 앰프이고, 상기 짝수측 데이터 유지 회로는 짝수측 메모리 셀 어레이로부터의 데이터 버스에 출력된 출력 데이터를 유지하는 짝수측 데이터 버스 앰프인 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서, 상기 최하위 비트가 짝수인 경우는 상기 짝수측 데이터 유지 회로가 유지하는 출력 데이터를 그리고 상기 최하위 비트가 홀수인 경우는 상기 홀수측 데이터 유지 회로가 유지하는 출력 데이터를 각각 제1 클록으로 래치하는 제1 출력 래치 회로와, 상기 최하위 비트가 짝수인 경우는 상기 홀수측 데이터 유지 회로가 유지하는 출력 데이터를 그리고 상기 최하위 비트가 홀수인 때는 상기 짝수측 데이터 유지 회로가 유지하는 출력 데이터를 제1 클록보다 느린 제2 클록으로 래치하는 제2 출력 래치 회로를 갖는 것을 특징으로 하는 반도체 기억 장치.
  7. 외부에서 주어진 혹은 내부에서 생성된 제1 열 어드레스에 해당하는 메모리셀인 제1 데이터와, 해당 제1 열 어드레스를 증가시킨 제2 열 어드레스에 해당하는 메모리 셀인 제2 데이터를 연속하여 출력하는 2비트 프리페치 기능을 갖는 반도체 기억 장치에 있어서,
    홀수의 열 어드레스에 해당하는 메모리 셀을 갖는 홀수측 메모리 셀 어레이와,
    상기 홀수측 메모리 셀 어레이에 해당하는 홀수측 열 어드레스 디코더와,
    상기 홀수측 메모리 셀 어레이로부터의 판독 데이터를 유지하는 홀수측 데이터 유지 회로와,
    짝수의 열 어드레스에 해당하는 메모리 셀을 갖는 짝수측 메모리 셀 어레이와,
    상기 짝수측 메모리 셀 어레이에 해당하는 짝수측 열 어드레스 디코더와,
    상기 짝수측 메모리 셀 어레이로부터의 판독 데이터를 유지하는 짝수측 데이터 유지 회로와,
    상기 제1 열 어드레스의 적어도 2비트의 하위 비트를 프리디코딩하는 프리 디코더와 해당 프리디코딩되는 신호를 래치하여 상기 홀수측 디코더에 부여하는 홀수측 어드레스 래치 회로와,
    상기 제1 열 어드레스가 짝수인 경우는 상기 프리디코딩되는 제1 신호를 래치하고, 상기 제1 열 어드레스가 홀수인 경우는 상기 적어도 2비트의 하위 비트를 증가시킨 어드레스를 프리디코딩하는 제2 신호를 래치하여, 상기 제1 또는 제2 신호를 상기 짝수측 디코더에 부여하는 짝수측 어드레스 래치 회로를 갖는 것을 특징으로 하는 반도체 기억 장치.
  8. 제7항에 있어서, 상기 짝수측 어드레스 래치 회로는 상기 제1 열 어드레스가 홀수인 경우 상기 제1 신호를 시프트시킨 제2 신호를 래치하는 것을 특징으로 하는 반도체 기억 장치.
  9. 제7항 또는 제8항에 있어서, 상기 제1 열 어드레스가 짝수, 홀수에 관계없이, 상기 짝수측 데이터 유지 회로의 유지 타이밍이 상기 홀수측 데이터 유지 회로의 유지 타이밍과 거의 동시인 것을 특징으로 하는 반도체 기억 장치.
  10. 제7항 또는 제8항에 있어서, 상기 홀수측 데이터 유지 회로는 홀수측 메모리 셀 어레이로부터의 데이터 버스에 출력된 출력 데이터를 유지하는 홀수측 데이터 버스 앰프이고, 상기 짝수측 데이터 유지 회로는 짝수측 메모리 셀 어레이로부터의 데이터 버스에 출력할 수 있는 출력 데이터를 유지하는 짝수측 데이터 버스 앰프인 것을 특징으로 하는 반도체 기억 장치.
  11. 제9항에 있어서, 상기 홀수측 데이터 유지 회로는 홀수측 메모리 셀 어레이로부터의 데이터 버스에 출력된 출력 데이터를 유지하는 홀수측 데이터 버스 앰프이고, 상기 짝수측 데이터 유지 회로는 짝수측 메모리 셀 어레이로부터의 데이터 버스에 출력할 수 있는 출력 데이터를 유지하는 짝수측 데이터 버스 앰프인 것을 특징으로 하는 반도체 기억 장치.
  12. 제10항에 있어서, 상기 제1 열 어드레스가 짝수인 경우 상기 짝수측 데이터 유지 회로가 유지하는 출력 데이터를 그리고 상기 제1 열 어드레스가 홀수인 경우는 상기 홀수측 데이터 유지 회로가 유지하는 출력 데이터를 제1 클록으로 래치하는 제1 출력 회로와, 상기 제1 열 어드레스가 짝수인 경우는 상기 홀수측 데이터 유지 회로가 유지하는 출력 데이터를 그리고 상기 제1 열 어드레스가 홀수인 경우는 상기 짝수측 데이터 유지 회로가 유지하는 출력 데이터를 각각 제1 클록보다 느린 제2 클록으로 래치하는 제2 출력 래치 회로를 갖는 것을 특징으로 하는 반도체 기억 장치.
  13. 제11항에 있어서, 상기 제1 열 어드레스가 짝수인 경우 상기 짝수측 데이터 유지 회로가 유지하는 출력 데이터를 그리고 상기 제1 열 어드레스가 홀수인 경우는 상기 홀수측 데이터 유지 회로가 유지하는 출력 데이터를 제1 클록으로 래치하는 제1 출력 회로와, 상기 제1 열 어드레스가 짝수인 경우는 상기 홀수측 데이터 유지 회로가 유지하는 출력 데이터를 그리고 상기 제1 열 어드레스가 홀수인 경우는 상기 짝수측 데이터 유지 회로가 유지하는 출력 데이터를 각각 제1 클록보다 느린 제2 클록으로 래치하는 제2 출력 래치 회로를 갖는 것을 특징으로 하는 반도체 기억 장치.
  14. 외부에서 주어진 혹은 내부에서 생성된 제1 열 어드레스에 해당하는 메모리 셀인 제1 데이터와 해당 제1 열 어드레스를 증가시킨 제2 열 어드레스에 해당하는 메모리 셀인 제2 데이터를 연속하여 출력하는 2비트 프리페치 기능을 갖는 반도체 기억 장치에 있어서,
    홀수의 열 어드레스에 해당하는 메모리 셀을 갖는 홀수측 메모리 셀 어레이와,
    상기 홀수측 메모리 셀 어레이에 해당하는 기수측 열 어드레스 디코더와,
    상기 홀수측 메모리 셀 어레이로부터의 판독 데이터를 유지하는 홀수측 데이터 유지 회로와,
    짝수의 열 어드레스에 해당하는 메모리 셀을 갖는 짝수측 메모리 셀 어레이와,
    상기 짝수측 메모리 셀 어레이에 해당하는 짝수측 열 어드레스 디코더와,
    상기 짝수측 메모리 셀 어레이로부터의 판독 데이터를 유지하는 짝수측 데이터 유지 회로와,
    상기 제1 열 어드레스의 적어도 2비트의 하위 비트를 프리디코딩한 제1 신호를 래치하여 상기 홀수측 디코더에 부여하는 홀수측 어드레스 래치 회로와, 상기 제1 어드레스가 짝수인 경우는 상기 제1 신호를 래치하고, 상기 제1 열 어드레스가 홀수인 경우는 상기 제1 신호를 시프트시킨 제2 신호를 래치하여, 상기 제1 또는 제2 신호를 상기 짝수측 디코더에 부여하는 짝수측 어드레스 래치 회로를 갖춘 어드레스 래치 회로를 갖는 것을 특징으로 하는 반도체 기억 장치.
  15. 제14항에 있어서, 상기 어드레스 래치 회로는 상기 홀수측 어드레스 래치 회로의 출력을 시프트시킨 제1 내부 신호를 생성하는 내부 어드레스 카운터를 갖고, 버스트 모드 신호에 따라서 상기 제1 내부 신호가 상기 홀수측 어드레스 래치 회로에 래치되고, 또한 상기 제1 내부 신호 또는 해당 제1 내부 신호를 시프트한 제2 내부 신호가 상기 짝수측 어드레스 래치 회로에 래치되는 것을 특징으로 하는 반도체 기억 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100321736B1 (ko) * 1999-12-28 2002-01-26 박종섭 안정적인 고속 라이트 동작을 수행하기 위한 반도체메모리장치
KR100321182B1 (ko) * 1999-12-31 2002-03-18 박종섭 데이터 프리패치를 위한 카운터회로

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6076136A (en) * 1998-06-17 2000-06-13 Lucent Technologies, Inc. RAM address decoding system and method to support misaligned memory access
US6233199B1 (en) * 1999-02-26 2001-05-15 Micron Technology, Inc. Full page increment/decrement burst for DDR SDRAM/SGRAM
JP2000285016A (ja) * 1999-03-30 2000-10-13 Sanyo Electric Co Ltd メモリ制御回路
JP2000330967A (ja) 1999-05-25 2000-11-30 Nec Corp 半導体記憶装置とその製造方法
JP4008624B2 (ja) 1999-06-15 2007-11-14 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
US6205084B1 (en) * 1999-12-20 2001-03-20 Fujitsu Limited Burst mode flash memory
JP4684394B2 (ja) 2000-07-05 2011-05-18 エルピーダメモリ株式会社 半導体集積回路装置
KR100401490B1 (ko) * 2000-10-31 2003-10-11 주식회사 하이닉스반도체 로오 버퍼를 내장한 반도체 메모리 장치
US20020147884A1 (en) * 2001-04-05 2002-10-10 Michael Peters Method and circuit for increasing the memory access speed of an enhanced synchronous SDRAM
US6628565B2 (en) * 2001-11-05 2003-09-30 Micron Technology, Inc. Predecode column architecture and method
US7003684B2 (en) * 2002-03-27 2006-02-21 Via Technologies, Inc. Memory control chip, control method and control circuit
CN100593215C (zh) 2004-02-20 2010-03-03 斯班逊有限公司 半导体存储装置及该半导体存储装置的控制方法
KR100618697B1 (ko) * 2004-04-28 2006-09-08 주식회사 하이닉스반도체 메모리 장치의 데이타 전송 라인의 구조
KR100539445B1 (ko) * 2004-08-11 2005-12-27 주식회사 하이닉스반도체 플래시 메모리 장치 및 그 구동 방법
KR100624960B1 (ko) * 2004-10-05 2006-09-15 에스티마이크로일렉트로닉스 엔.브이. 반도체 메모리 장치 및 이의 패키지 및 이를 이용한메모리 카드
KR100728554B1 (ko) 2005-11-09 2007-06-15 주식회사 하이닉스반도체 반도체 메모리의 데이터 처리장치
US7852671B2 (en) * 2008-10-30 2010-12-14 Micron Technology, Inc. Data path for multi-level cell memory, methods for storing and methods for utilizing a memory array

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5453957A (en) * 1993-09-17 1995-09-26 Cypress Semiconductor Corp. Memory architecture for burst mode access

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100321736B1 (ko) * 1999-12-28 2002-01-26 박종섭 안정적인 고속 라이트 동작을 수행하기 위한 반도체메모리장치
KR100321182B1 (ko) * 1999-12-31 2002-03-18 박종섭 데이터 프리패치를 위한 카운터회로

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