A7 A7 經濟部中央橾準局貝工消費合作社印製 發明説明（i 本發明與半導趙記憶體裝置相關，特別是有關—種可 改善同步動態隨機存取記憶體（SDRAM)之成組模式之二 位元預取指令存取時間之半導體記憶體裝置。 同步dram(以下_ SDRAM)是一種可與系统時鐘進 行同步内部操作之DRAM，錢作速度比一般DRAM快。 SDRAM亦接收系統提供之指令信號，以指定操作模式。 將這些指令信號解碼後，決定系統所要求之操 作模式，並根據指定的操作模式輸出讀取的資料。 刖述操作模式之一為成組模式。對於外部提供的位址 ，成組模式將其視為起點，並以連續位址輸出記憶體資料 。它亦將連續輸出量指定為2位元、4位元或8位元。 在成組模式中’ SDRAM根據外部位址在内部產生連 續位址，對這些位址進行編碼，並輸出它們的記憶體資料 。然而’在2位元成組模式中產生一個内部位址、在4位元 成組模式中產生三個内部位址' 以及在8位元成組模式中 產生七個内部位址是非常沒有效率的。 ， 因此，SDRAM將内部記憶體晶胞陣列區分為奇數位 址記憶體晶胞陣列與偶數位址記憶體晶胞陣列，並在成組 模式中針對外部提供或内部產生之位址提供除去最低有效 位元之位址至奇數位址記憶體晶胞陣列與偶數位址記憶體 晶胞陣列之行解碼器中。此架構可隨時連續輸出二位元記 憶體資料。此架構稱為2位元預取指令電路。 第13圖顯示傳統SDRAM之2位元預取指令電路。在此 例中’記憶體晶胞陣列被區分為奇數位址記憶體晶胞陣列 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） I 111— m f — I I 41· i— 裝-- (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央樣準局貝工消費合作社印製 A7 B7 五、發明説明（2 ) 10與偶數位址記憶體晶胞陣列20。之後，記憶體晶胞陣列 10、20附接位址預解碼器11、21與位址主解碼器12、22。 此外，各記憶體晶胞陣列10、20之輸出由資料匯流排放大 器13、23加以放大》 SDRAM與系統時鐘CLK同步操作》因此，以來自接 收時鐘CLK之時鐘緩衝器30之時鐘31為基準，指令信號 2(Comm)由指令閂鎖與解碼器32加以鎖定，而位址位信號 3(Add)(在此例中為a0-a9之10個位元）由位址緩衝器33加以 鎖定。隨後，來自位址緩衝器33之位址信號a3-a9由位址 閂鎖38根據指令閂鎖與解碼器32所產生之位址閂鎖時鐘35 之時序加以鎮定。此外，位址信號al-a2由位址閂鎮與計 數器39根據同一個時鐘35加以鎖定。 位址信號a3-a9原封不動被送到奇數與偶數位址預解 碼器11、21。同時位址al、a2被原封不動送至奇數位址預 解碼器11。此外’位址al、a2根據最低有效位址a〇之值而 被送至偶數位址預解碼器，亦即，根據其奇偶數而被原封 不動當成閂鎖位址，或者由算術電路對位址al、&2加1而 將其當成新的移位位址48 » 因此，當外部位址為偶數時，由偶數資料匯流排放大 器23加以放大之偶數記憶體資料24由輸出資料閂鎖電路16 根據時鐘56之時序加以鎖定，隨後由奇數資料匯流排放大 器13加以放大之奇數記憶體資料14由輪出資料問鎮電路26 根據時鐘57之時序加以鎖定，且偶數與奇數資料依此順序 連續輪出。 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -------------彳裝------訂------¼ (請先閲讀背面之注意事項再填寫本頁) 6 經濟部中央揉準局負工消费合作社印製 A 7 B7 五、發明説明（3 ) 此外，當外部位址為奇數時，基於時鐘56、57所提供 之時序，奇數記憶體資料14由輸出資料閂鎖電路16加以鎖 定，且偶數記憶體資料由輸出資料閂鎖電路26加以鎖定， 且奇數與偶數資料依此順序連續輸出。 第14圖為第13圖之電路之操作時序圖。在SDRAM中 ，讀取指令信號2與外部時鐘CLK之上升邊緣同步被提供 ，而外部位址3以相同的時序送入。之後，由位址閂鎖電 路38、39加以鎖定之位址42(a3-a9)與位址44(al、a2)在 時間tl時輪出。 然而，在外部奇數位址的情況下，對位址al、a2加1 而得之移位位址48必須被送到偶數位址預解碼器21。此時 移位位址在時間t2時產生。因此，即使奇數位址58(al-a9) 以時間t2為基準而產生，偶數位址60(a9-al)—直到時間t3 才會產生。因此，在位址58與60都已產生，且在記憶體晶 胞陣列10、20之晶胞資料讀取時間之後，時鐘產生器54在 時間t4時產生資料匯流排放大閂鎖信號55，且這兩組資料 都資料匯流排放大器13、23加以鎖定。之後，讀出之資料 由輸出資料閂鎖電路16根據時鐘56之時序加以鎖定，隨後 讀出之資料由輸出資料閂鎖電路26根據時鐘57之時序加以 鎖定。 因此，CAS延遲時間tCAC(讀取指令2被送入之時鐘 CLK上升前緣至最先被讀取之資料在th5接點Dout輸出之 間所需的時間）相當長。 此外，在4位元成組模式中，前述2位元預取指令操作 本紙張尺度遠用中國國家標準（CNS ) A4規格（2丨0'〆297公釐） --Ί.--!----裝------訂------線 Γ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央搞準局貞工消費合作社印製 A7 B7 五、發明説明（4 ) 被執行兩次，而在8位元成組模式令，前述2位元預取指令 操作被執行四次。因此，前述CAS延遲時間tCAC在每次2 位元預取指令操作中出現一次。 這類延遲時間不利於高速操作之成組模式讀取，因而 吾人期望減少CAS延遲時間tCAC。 因此，本發明之目的在於提供一種可提高成組模式之 2位元預取指令操作速度的半導體記憶體裝置。 此外，本發明的另一個目的在於提供一種可在成組模 式2位兀預取指令操作中之初始輸出資料被輸出之前的 CAS延遲時間 。 在本發明中，來自奇§己憶趙晶胞陣列之資料由資料保 持電路根據快速時序加以鎖定，它忽略+ 1算數電路之延 遲時間並將該資料送至輸出接點。此外，來自偶記憶體晶 胞陣列之資料由資料保持電路根據與前述類似的快速時序 加以鎖定，而當行位址為奇數時，此資料由資料保持電路 加以鎖定，而其延遲相當於+ 1算數電路之延遲。在此情 況下，由於偶輸出資料對輸出接點之輸出發生於奇輸出資 料輸出之後，與傳統技術相較，其整體輸出操作不受影響 〇 為達成前述目的，本發明提供一種半導體記憶體裝置 ，其具有2位元預取指令功能，可依序輪出對應於外部提 供或内部產生之第一行位址之第一記憶體晶胞資料，以及 對應於由第一行位址遞増之第二行位址之第二記憶體晶胞 資料，該裝置包含： 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0x297公釐） (請先閲讀背面之注意事項再填寫本頁) -裝. 訂 Α7 Β7 五、發明説明（5 ) 奇記憶體晶胞陣列，包含對應於奇行位址之記憶體晶 胞； 奇行位址解碼器’對應於該奇記憶體晶胞陣列； 奇資料保持電路，用以保持該奇記憶體晶胞陣列之讀 取資料； 偶記憶體晶胞陣列，包含對應於號偶行位址之記憶體 晶胞； 偶行位址解碼器，對應於該偶記憶體晶胞陣列； 偶資料保持電路，用以保持該偶記憶體晶胞陣列之讀 取資料； 其中當該第一行位址令之最低有效位元為奇數時，該 奇資料保持電路之保持時間比該偶資料保持電路之保持時 間快速。 本發明的另一個觀點提供一種電路，它可將行位址中 之最低有效位元之後的第二與第三位元組合移動一個位元 。當行位址為偶數時，第二與第三位元原封不動地被送到 偶解碼器’而在行位址為奇數時，提供移位之第二與第三 位元位址至偶解瑪器β由於此移位不涉及傳統算數操作之 時間延遲，偶數與奇數CAS延遲時間都可減少。 為達成前述目的，本發明提供一種半導體記憶體裝置 ’其具有2位元預取指令功能，可依序輸出對應於外部提 供或内部產生之第一行位址之第一記憶體晶胞資料，以及 對應於由第一行位址遞增之第二行位址之第二記憶體晶胞 資料，該裝置包含： 本紙張尺度逋用中國國家標準（CNS ) Α4規格（210X29?公釐） (請先閲讀背面之注意事項再填寫本頁) -裝------訂----- ¼--- 經濟部中央梂準局男工消費合作社印装 A7 ___________ B7 五、發明説明（6 ) 奇記憶體晶胞陣列，包含對應於奇行位址之記憶體晶 胞； 奇行位址解碼器，對應於該奇記憶體晶胞陣列； 奇資料保持電路，用以保持該奇記憶鱧晶胞陣列之讀 取資料； 偶記憶體晶胞陣列，包含對應於號偶行位址之記憶體 晶胞； 偶行位址解碼器，對應於該偶記憶體晶胞陣列； 偶資料保持電路’用以保持該偶記憶體晶胞陣列之讀 取資料； 預解碼器，用以解瑪該第一行位址之最低兩個下位元 y 奇位址閂鎖電路，用以鎖定該預解碼信號並提供預解 碼信號至該奇解碼器； 偶位址閂鎖電路’用以在該第一行位址為偶數時鎖定 預解碼第一信號，並在該第一行位址為奇數時鎖定對至少 增加該等兩個下位元之位址進行預解碼之第二信號，並提 供該第一或第二信號至該偶解碼器。 經濟部中央揉率局負工消费合作社印11 為達成前述目的，本發明還提供一種半導體記憶體裝 置’其具有2位元預取指令功能，可依序輸出對應於外部 提供或内部產生之第一行位址之第一記憶體晶胞資料，以 及對應於由第一行位址遞增之第二行位址之第二記憶體晶 胞資料，該裝置包含： 奇記憶體晶胞陣列，包含對應於奇行位址之記憶體晶 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） 10 經濟部中失標準局員工消费合作社印製 A7 B7 五、發明説明（7 ) 胞； 奇行位址解碼器’對應於該奇記憶體晶胞陣列； 奇資料保持電路，用以保持該奇記憶體晶胞陣列之讀 取資料； 偶記憶體晶胞陣列’包含對應於號偶行位址之記憶體 晶胞； 偶行位址解碼器’對應於該偶記憶體晶胞陣列； 偶資料保持電路’用以保持該偶記憶體晶胞陣列之讀 取資料； 位址問鎖電路，包含： 奇位址閂鎖電路’用以鎖定在該第一行位址之至少兩 個下位元解碼之第一信號；與 偶位址閂鎖電路’用以在該第一行位址為偶數時鎮定 該第一信號，在該第一行位址為奇數時鎮定由該第一信號 移位而得之第二信號，並提供該第一或第二信號至該偶解 碼器。 第1圖為用以說明2位元預取指令操作之時序圖； 第2圖為2位元預取指令操作之行位址表列； 第3圖為本發明實施例之2位元預取指令電路； 第4圖為第3圖之實施例電路在收到偶位址時的操作時 序圖； 第5圖為第3圖之實施例電路在收到奇位址時的操作時 序圊； 第6圖為電路501，其中包含第3圖之算術電路46與開 本紙張尺度適用中國國家標準（CNS}A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) •1·· Γ 11 A7 B7 經濟部中央梯準局員工消费合作杜印製 五、發明説明（8 ) 關50 ; 第7圖顯示整個半導體記憶體裝置，其中顯示此實施 例中之資料匯流排放大器與輸出資料閂鎖電路之間的關係 第8圖為第二實施例之電路圖； 第9圖為第8圖之電路的操作時序圖； 第10圖為第8圊之轉換電路502之簡化版本； 第11圖為第10圖之電路391、392、393、394之内部電 路（第1部分）； 第12圖為第10圖之電路391、392、393、394之内部電 路（第2部分）； 第13圖為傳統2位元預取指令電路； 第14圖為第13圖之電路的操作時序圖。 以下配合圖式說明本發明之實施例。然而，這些實施 例並非用以侷限本發明之範疇。第1圖為2位元預取指令操 作之時序圖》包含列操作與行操作之所有記憶體操作都顯 示於第1圖中。在SDRAM中，指令信號2、列位址4 '行位 址3與其他資料與外部時鐘1同步而從外部輸入。在第1圏2 位元成組模式讀取操作中，首先主動指令與列位址與時 鐘1之上升邊緣同步輸入。因此，字元線被選定並被驅動 至Η電位。此狀態以/RAs(或RAS加上引線）表示。 之後’讀取指令與行位址與時鐘1之上升邊緣同步送 入。之後，在行位址解碼til、位元線選擇tl2、從資料 ®流排讀取資料tl3與從輸出資料閂鎖輸出讀取資料tl4之 本紙張尺度適用中國國家標準（CNS > A4規格（210X 29*7公釐） 12 (請先閲讀背面之注意事項再填寫本頁) -裝·
.1T 線 五、發明説明（9 A7 B7 經濟部中央標準局貝工消费合作社印製 後’兩組資料依序從輸出接點Dout輸出。前述時間tll-tl4 為行CAS之延遲時間tCAC。 在行處於主動狀態時(以/C AS表示），行電路（例如資 料匯流排線路與資料匯流排玫大器）僅為單一狀態。然而 ，利用2位元預取指令架構，兩個連續位址的記憶體資料 可就各行位址單獨讀出，因而全部的存取時間可減少。 第2圖為2位元預取指令操作之行位址表列β 2位元預 取指令電路針對各個送入的位址輸出該位址之行位址記憶 體資料以及該位址之後續位址之行記憶體資料。因此，2 位元預取指令電路必須產生所送入行位址之後續位址。 在第2圖中’左行列出送入之位址a2、al、a〇，中間 行列出第一讀取位址a2、a 1、aO，而右行列出第二讀取 位址&2、&1、&〇。所提供之輸入位址可為來自外部的位址 或内部產生的位址。 假設所和供之位址（a2 ’ al，aO) = (0，〇，〇)，則第一 位址一樣是（〇’〇’〇)，而第二位址為（〇,〇，因此， 最初讀出的資料是偶數記憶體晶胞陣列資料，而接著讀出 的資料疋奇數記憶想晶胞陣列資料。在此，（a2，a 1 ) = (〇 ’ 〇)可被送到奇數解碼器與偶數解碼器申β 同樣地’若送入之位址（a2，al，a0) = (0 第一位址一樣是（〇,〇,丨），而第二位址為（〇 此，最初讀出的資料是奇數記憶體晶胞陣列資料，而接著 讀出的資料是偶數記憶體晶胞陣列資料β在此，（a2, al) —(〇，0)必須被送到奇數解碼器，而（a2，al)= (〇，”必 0 ， 1)，則 0)。因 1----------1 (請先閲讀背面之注意事項再填寫本頁) 訂 ¼ 13 A7 B7 經濟部中央梯準局貝工消费合作社印製 五、發明説明（10 ) 須被送到偶數解碼器。 此外，若送入之位址（dhaoxoq m -位址-樣是(0’卜i)，而第二位址為〇,〇 〇)。因此 ’最初讀出的資料是奇數記憶體晶胞陣列資料，而接著讀 出的資料是偶數記憶體晶胞陣列資料。在此，（a2 ai)；=(〇 ，1)必須被送到奇數解碼器，而（a2，al) = (1，〇)必須被 送到偶數解碼器。因此，最先讀出的資料是奇數記憶體晶 胞陣列資料，而接著被讀出的資料是偶數記憶體晶胞陣列 資料。在此，（a2’al)=(〇, 1)必須送到奇數解碼器，而（a2 ，al)=(l，〇)必須送到偶數解碼器。 如前述’當送入之位址為偶數位址時，可將除去最低 有效位元之行位址送至偶數解碼器與奇數解碼器以便讀取 連續位址資料。相反地，當送入之位址為奇數位址時，將 行位址（a2，al)加1而得之新行位址（a2，al)必須送到偶數 解碼器，此外還可能需要移位運算，就像在a+1算數運算 中（a2，al) = (0，1)一樣。 在前述顯示傳統SDRAM的第13圖中，在a+1算數電路 中接受+1處理的移位位址48針對所送入之行位址而產生 ’這並取決於行位址之最低有效位元aO為0(偶數位址）或 1(奇數位址），在此SDRABM會交換送到偶數解碼器之行 位址a2，al。同樣地，輸出至輸出資料閂鎖電路16、26 之資料匯流排放大器13、23之閂鎖順序也會根據最低有效 位元之值為0或1而加以交換。 第3圖為本發明之實施例之2位元預取指令電路。在第 (請先閲讀背面之注意事項再填寫本頁) 裝· 訂 線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） 14 A7 B7 經濟部中央梯準局貝工消費合作社印製 五、發明説明（11 ) 3圖中’相同的標號用以標示與第13圖相同的元件。在第 3圖之電路甲，指令2與位址3根據時鐘丨之時序而送入緩衝 器32、33的步驟’位址a9_a3由位址閂鎖36加以閂鎖的步 驟’以及位址a2-al由位址閂鎖與計數器39加以閂鎖的步 驟與第13圊中的電路相似。此外，由記憶體晶胞陣列1〇、 20讀出之資料由資料匯流排放大器13、23(資料保持電路) 加以閂鎖，以及資料係根據偶數位址（a0==0)或奇數位址（a〇 ==1)而由輸出資料閃鎖加以鎖定之現象亦與第13圖之電路 相似。 此實施例與第13圖之傳統電路之差别在於，當做資料 匯流排放大器13 ' 23之閂鎖時序之資料匯流排放大器與資 料閂鎮信號551、552係由第二與第三時鐘產生器541、542 分別產生》此外，在此實施例中，當偶數位址（a〇 = 0)送 被出時，第二與第三時鐘產生器541、542根據第一時鐘產 生器52所產生之快速時序而產生閂鎖信號551、552。之後 ’當奇數位址（a0==l)時，第二時鐘產生器541根據第一時 鐘產生器52所產生之時鐘521之快速時序而產生奇數資料 閃鎖信號551，且第三時鐘產生器根據延遲緩衝器531所產 生之延遲時序時鐘532而產生偶數資料閂鎖信號552。快速 時鐘521與延遲時鐘532透過開關533送到第三時鐘產生器 542，該開關可根據最低有效位元a0之值為0或1而在兩個 時序時鐘之間切換〇 亦即，當偶數位址被送出時，由於不需要+1算數電 路46產生之位址a2、al之移位位址48,來自偶數與奇數記 (請先閲讀背面之注意事項再填寫本頁) .裝. 訂 寐 本紙張尺度適用中國國家標準（CNS ) A4規格（·210Χ297公釐） 15 A7 B7 經濟部中央標準局貝工消费合作杜印製 五、發明説明（π ) 憶體晶胞陣列10、20之資料由資料匯流排13 ' 23根據快速 時序加以閂鎖而不需考慮算數電路46之操作時間。 相反地，當奇數位址被送出時’奇數位址預解碼器η 原封不動接收送來之位址a9-a3並加以解瑪，而來自奇數 s己憶艘晶胞陣列10之輸出資料由執行奇數資料保持電路之 資料匯流排放大器13在根據快速時序加以鎖定。因此，最 先輸出之奇數輸出資料可由輸出摻點Dout產生而不需要等 候算數電路46之操作。之後’偶數位址預解碼器21接收並 解碼經算數電路46加1之移位位址48，而來自偶數記憶趙 晶胞陣列20之輸出資料由匯流排放大器23根據延遲時序加 以鎖定。然而，由於偶數資料在奇數資料輪出後被送到輸 出接點Dout’即使偶數資料匯流排放大器23被延遲，整想 存取時間也不會受到影響。 第4圖為第3圖實施例之操作時序圖。在外部提供或内 部產生之偶數位址送到時，如第2圖之位址表一樣，位址 al-a9可被送到位址預解碼器11 ' 21而忽略最低有效位址 a0。因此’來自記憶體晶胞陣列1〇、20之資料幾乎可由資 料匯流排13、23根據快速時序加以鎖定而不需等待算數電 路46之操作結果。 以下配合第4圖說明此操作，首先，讀取指令2與位址 3由指令閂鎖與解碼器32及位址緩衝器33根據時鐘1之上升 邊緣時序加以鎖定。上位址a9-a3(42)由位址閂鎖電路38根 據指令閂鎖與解碼器32產生之位址閂鎖時鐘35之時序tl加 以閂鎖，而下位址a2、al(44)由位址閂鎖與計數器電路39 (請先閲讀背面之注意事項再填寫本頁) -裝· 訂 寐 本紙張尺度適用中國國家標準（CMS ) A4規格（210X297公釐） 16
五、發明説明（13 ) 加以鎖定。在第4圖之實施例中，上位址a9_a3為“ 1111U1 ” ’而下位址a2 ' al為”11”。 之後，經鎖定之位址42、44被原封不動地送到偶數位 址預解碼器21與奇數位址預解碼器u β因此，兩解碼器之 操作在時間t3結束，且經解碼之偶數位址6〇與奇數位址58 同時被送到偶數記憶體晶胞陣列2〇與奇數記憶體晶胞陣列 10。從時間t3起算，在奇數記憶體晶胞陣列經歷晶胞資料 讀取時間t readodd之後’資料閂鎖信號551被送到奇數資 料匯流排放大器13。同樣地，從時間t3起算，在偶數記憶 體晶胞陣列經歷晶胞資料讀取時間t readeven之後，資料 閂鎖信號552被送到偶數資料匯流排放大器23 ^前述資料 閂鎖信號551、552由第二時鐘產生器541與第三時鐘產生 器542根據快速時序信號521而產生》 因此，在由時間U起算一段固定時間之後，奇數輸出 資料14與偶數輸出資料24準備輸出。在此實施例中，由於 所提供的是偶數位址’由偶數資料匯流排23鎖定之偶數輸 出資料24由輸出資料閂鎖電路16根據在時間t5所產生之第 一輸出時鐘56加以鎖定，且在時間t6時輸出至輸出接點 Dout。之後’由奇數資料匯流排13加以鎖定之奇數輸出資 料14由輸出資料閂鎖電路26根據在時間t7所產生之第二輸 出時鐘加以鎖定，並在時間t8輸出至輸出接點Dout <* 與第13圖之時序圖相比較，在第4圖之實施例中不具有第 13圖所需之時間tl與t2之間的算數電路46的上數操作時間延 遲。因此，在此實施例中，若最先輸出的時偶數資料，則 本紙張尺度通用中國國家標準（CNS ) Λ4说格（210X 297么釐） . 裝 訂------:'.> (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裝 17 五、發明説明（14 ) ΑΊ B7 經濟部中央標準局貝工消費合作杜印製 從時間tl到時間t6的期間相當於第13圖之傳統實施例之時 間t2至時間t6的期間。因此，若最先輸出的是偶數資料， 則從時鐘CLK上升邊緣到時間t6的CAS延遲時間tCAC小於 傳統實施例所需之時間。 第5圖為第3圖之實施例之電路在奇數位址被送入時的 操作時序圖。如第2圖之位址表之說明，在外部提供或内 部產生之奇數位址被送入時，位址al-a9原封不動地送到 奇數位址預解碼器11，而位址a3-a9與經+ 1算數處理之移 位位址al、a2被送到偶數位址預解碼器21。之後，奇數記 憶體晶胞陣列10之輸出資料首先被送到輸出接點Dout，而 偶數輸出資料24隨後被送到輸出接點Dout。因此，奇數記 憶體晶胞陣列10之輸出資料在由奇數資料匯流排放大器13 在第一快速時序加以鎖定而不需等待算數電路46之操作結 果。相反地，偶數輸出資料由偶數偶數資料匯流排玫大器 23在相當於數電路46之操作時間的延遲時點加以鎮定。 以下參考第5圖說明此操作，首先，讀取指令2與位址 3由指令閂鎖與解碼器32及位址緩衝器33根據時鐘1之上升 邊緣時序加以鎖定》上位址a9-a3(42)由位址問鎖電路38根 據指令閂鎖與解碼器32產生之位址閂鎖時鐘35之時序^加 以閂鎖’而下位址a2、al(44)由位址閂鎖與計數器電路39 加以鎖定》在第5圖之實施例中，上位址a9-a3為 ，而下位址a2、al為”11”。到此為止，其操作與第4圖之 偶數位址下的操作相似》 赏位址a9-al在時間tl由位址閂鎖電路38 ' 39加以鎖 (請先聞讀背面之注意事項再填寫本頁) •裝. >•11 泉 s' 18 經濟部中央標準局貝工消费合作社印製 A7 B7五、發明説明（15 ) 定時，位址42、44原封不動地送到奇數位址預解碼器，而 經解碼之奇數位址5 8在經由預解碼時間之後於時間12送到 奇數記憶體晶胞陣列10。之後，輸出資料由奇數資料匯流 排放大器13在晶胞資料讀取時間t readodd之後於時間 t4odd時產生閂鎖信號551。此奇數閂鎖資料14由輸出閂鎖 電路16根據時間t5所產生之輸出時鐘56加以鎖定，並送到 輸出接點Dout » .因此，CAS延遲時間tCAC不包含算數電 路46上數所需之時間而變得最小力這與第4圖之偶數位址 的情況相似。 同時，位址a9-a3與在算數電路46中經過+ 1上數之移 位位址a2、al被送到偶數位址預解碼器21。因此，預解碼 在移位位址48產生的時間t2之後開始進行，且經解碼之偶 數位址6 0在經解碼之奇數位址5 8被送到奇數側之後於時間 t3時送被到偶數記憶體晶胞陣列20〇因此，在此之後，輸 出資料由偶數資料匯流排放大器23根據在經歷晶胞讀取時 間t readeven之後的時間t 4even時所產生之資料閂鎖信 號552加以鎖定》此偶數鎖定資料由輸出資料閂鎖電路26 根據在時間t7所產生之輸出時鐘57加以鎖定，並送到輸出 接點Dout。 亦即，偶數記憶體晶胞陣列之輸出資料由偶數資料匯 流排放大器23加以鎖定之時間t 4even比奇數時間t 4odd 延遲一段相當於算數電路46之上數操作的時間，但由於奇 數輸出資料14首先送到輸出接點Dout，偶數輸出資料24仍 由輸出資料閂鎖26及時在時間t7加以鎖定。因此，算數電 (請先閲讀背面之注意事項再填寫本頁) 裝 、^1 線 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） 19 經濟部中央樣準局貝工消费合作社印裝 A7 B7 五、發明説明（16 ) 路46之上數操作之延遲對奇數資料輸出之後的偶數資料輸 出的整體操作沒有影響。 在前述操作中，間鎖信號552由第三時鐘產生器542根 據由延遲組衝器531加以延遲之信號532而產生。此偶數閂 鎖信號552之延遲量比奇數閂鎖信號55ι，其延遲時間相當 於算數電路46之上數操作之所需之時間。 當偶數位址如第4圖所示地被送入且奇數位址如第5圖 所示地被入時，初始輸出資料送到輸出接點Dout所需之 CAS延遲時間為最小’其中沒有算數電路46之操作所引起 之延遲。 第6圖為算術電路5〇1之電路，其中包含第3圖中之算 術電路46與開關58 »在圖中，閘極旁的圓圈用以表示p型 金氧半（MOS)電晶體。第6圖之中電路的上半部輸入閂鎖 位址44之位址al並產生移位位址48之位址al或閂鎖位址44 之位址a 1 ’這取決於最低有效位址a〇，而下半部電路針對 位址a2執行同樣的功能。 與位址al相關之上半部電路說明如下。如第所述 ’當送入之位址al為偶數位址時（&〇=〇)，它會被原封不 動地送到偶數位址預解碼器21 ^此外，當奇數位址被送入 時（a0=l)，其邏輯被反相並送到偶數位址預解碼器21中 〇 因此，在上半電路中，互補MOS(CMOS)開關70、71 在位址為a0=0時關閉。位址a0與序列模式信號叫送被到 NAND閘75。序列模式信號sq[為控制信號，用以啟動成組 本紙張尺度制中國國家標準（CNS ) Α4规格（210X297公心 (請先閲讀背面之注意事項再填寫本頁) 裝-
、1T 20 經濟部中央揉準局負工消费合作社印製 A7 B7 五、發明説明（17 ) 模式操作。因此，當序列模式信號sq為1而位址a〇為〇時， NAND閘75輸出為1(H電位），CMOS開關70、71導通，而 CMOS開關73、74不導通。因此，位址al由包含反相器80 與CMOS反相器81之閂鎖根據閂鎖信號100L電位時序原封 不動地加以閂鎖。亦即，閂鎖信號1〇〇使CMOS開關77、78 導通’並啟動反相器81、84。 相反地，當序列模式信號sq為1而位址a0為1時’NAND 閘75之輸出為〇(L電位），CMOS開關70、71不導通，而開 關73、74導通。因此，位址ai由反相器72反相，並由上述 閂鎖利用L電位閂鎖信號1〇〇加以閂鎖》 如前述，位址al為原封不動的信號44或反相移位位址 48’這取決於最低有效位址&〇。 接著說明與位址a2相關之下半電路》如第2圖所述， 當下位址a0、al為（1、1)時，位址a2由於運算操作而使 邏輯值相反，且當下位址a〇、&1之值不為（i、1)時，運算 操作不會被執行，因而位址a2之邏輯值不變。 因此’當序列模式信號sq為1且下位址a0、al之值不 為（1、1)時，NAND閘90之輸出為1(H電位）。因此，CMOS 開關85、86導通，且位址a2由包含反相器95與CMOS反相 器96、99之閂鎖根據閂鎖信號101L電位時序原封不動地 加以閂鎖。 相反地’當序列模式信號Sq為1且下位址a〇、al之值 為（1、1)時，NAND閘90之輸出為0(L電位）。因此，CMOS 開關88、89導通，且位址a2由反相器87轉換為相反的邏輯 本紙張尺度適用中國圉家標準（CNS )六4規格（2丨〇><297公釐） (請先閲讀背面之注意事項再填寫本頁) .裝· 訂 經濟部中央標隼局貝工消费合作杜印製 A7 B7 五、發明説明（18 ) 值’並由包含反相器95與CMOS反相器96、99之閂鎖根據 閂鎖信號100L電位時序原封不動地加以閂鎖。 如前述，位址a2為原封不動的信號44或反相移位位址 48，這取決於下位址a〇與ai之組合。 第7圖為整個半導體記憶體裝置之方塊圖，其中顯示 本實例之資料匯流排放大器與輸出資料閂鎖之關係。相同 的標號用以標示第3圖電路中之相同元件。 在第7圖_，外部位址3根據時鐘31之時序被導入位址 缓衝器33，並經由閂鎖電路38、39送到預解碼器11、21。 第3圖之電路501在此省略》此外，外部位址3為行位址。 預解碼器11、21之輸出送到位址主解碼器12、22，而經解 碼之選擇信號58、60被送到記憶體晶胞陣列10、20。 在記憶體晶胞陣列10、20中，記體晶胞MC位於字元 線WL0、WL1與位元線BL0、BL1之交叉點上。列位址（圖 中示顯示）被解碼，且被選定之字元線WL電位上升。因此 ，位元線BL之電位隨著記憶體晶胞MC電容中所儲存之電 荷而波動。之後，位元線BL0、BL1之差分信號由感測放 大器SA加以檢知並放大。主解碼器12、22之選擇信號58 、60使位元線轉換閘101、102導通，而感測放大器SA所 放大之輸出資料被送到資料匯流排線MB0、DBh之後， 送到這些資料匯流排線DB0、DB1之輸出資料由資料匯流 排放大器13、23根據資料閂鎖信號551、552之時序加以鎖 定並放大3 資料匯流排放大器13、23當作資料保持電路，它們由 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0 X 297公釐） 22 ---------τ 1裝-- C (請先閲讀背面之注意事項再填寫本頁)
、1T :¼ A7 B7 經濟部中央梂準局負工消費合作社印製 五、發明説明（19 ) 兩個差分放大器所構成’這些差分放大器包含電流鏡電路 103、104、109、110以及由NAND閘117、118所構成之問 鎖電路，用以鎖定差分放大器之輸出115、116。 資料匯流排線路DB0、DB1連接到η型電晶體105、10.6 ，它們連接相同的電源。因此，當資料閂鎖信號551、552 將電晶體114與108切換至ON並啟動差分放大器時，電晶 體105或06會被切換為on，或者電晶體ill或112會切換為 ON。因此，反相信號會送到相關之差分放大器之輸φη5 與116,且此反相信號由具有兩個交叉連接之NAND閘117 、118之閂鎖加以鎖定。 此閂鎖之輸出由反相器119加以反相，並開關15、25 送到輸出資料閂鎖電路16、26。開關15、25包含CMOS開 關120、121、122、123，並可由最低有效位址a〇選擇性地 加以關閉或開啟。其他記憶體晶胞陣列之資料匯流排放大 器輸出信號被送到開關122、123。如第13圖所示，根據最 低有效位址a0，偶數或奇數輸出資料由輪出資料閂鎖電路 16、26根據輸出時鑌56、57之Η時序將電晶體125切換為ON 而加以鎖定。 第二實施例 在第3圖之實施例中’ +1運算由算術電路46針對下位 址a2、al加以執行。然而，如第2圖之表列所示，SDRAM 可就八種型態的輸入位址形成奇位止或偶位址β因此，若 不使用常態性的+ 1算術電路而採用一種可將八種a0、al、 a2位址組合轉換為奇位址與偶位址的電路，無論輸入之位 (請先閱讀背面之注意事項再填寫本頁) -裝- 訂 線 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） B7 _____ 五、發明説明（20 ) 址為奇位址或偶位址，CAS延遲時間都可縮短。 第8圖為第二實施例之電路的方塊圖。第二實施例具 備轉換電路502，而無論位址是奇位址或是偶位址，資料 匯流排放大器閂鎖信號553於相同的快速時序中產生《奇 與偶閂鎖信號553由相同的時鐘產生器543產生，但與第13 圖之傳統實施例之不同處在於，閂鎖信號553係依據快序 時序而產生。 經濟部中央標隼局貝工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 第8圖之電路與第3圖之實施例不同處在於其具備轉換 電路502，用以根據最低有效位址a〇而對下位址ai、32執 行轉換操作’以及相同的資料閂鎖信號553係由時鐘產生 器543產生並送到奇與偶資料匯流排放大器13、23。其規 則為，當最低有效位址為a0=0(偶位址）時，轉換電路502 提供相同的位址al a2至奇與偶解碼器11、21，而在最低 有效位址為a0=l(奇位址）時，轉換電路將a2、ai原封不 動地送到奇解碼器11，並將此位址由（〇, 〇)轉換為（0，i) 、由（0，1)轉換為（1，〇)、由（1，〇)轉換為U、由（1， 1)轉換為（0 ’ 0)，並將經轉換之位址送到偶解碼器21。亦 即，將四種a2、al的組合以不同的組合加以替代，使其移 動一個位置’以完成此轉換《特別是在本實實施例中，轉 換電路502對位址a2、al進行預解碼’並根據最低有效位 址a0邏輯將四種預解碼信號移位轉換》 首先，上位址a9-a3由位址緩衝器33根據時鐘31之時 序加以鎖定，並被送到預解碼器381。之後，適當之預解 碼信號421由位址閂鎖電路382加以鎖定。此鎖定預解碼 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 24 A 7 B7 五、發明説明（21 ) 信號422被送到奇與偶位址解瑪器丨丨、21。 下位址a2 al根據閂鎖時鐘35之時序被送到預解碼器 391，而4位元第一預解碼信號441與將第一預解碼信號預 以移位之第二預解碼信號442由此產生。第一預解碼信號 441送到奇位址閂鎖與計數器392。第一預解碼信號441或 第一預解碼信號442根據最低有效位址&〇之邏輯加以選定 並送到.偶位址閂鎖與計數器3 9 3 » 之後’奇位址閂鎖與計數器392之預解碼信號443被送 到奇位址解碼器11，而偶位址閂鎖與計數器393之預解碼 信號444被送到偶位址解瑪器21。 之後’根據奇解碼信號58所選定之行輸出資料由奇資 料匯流排玫大器13根據資料閂鎖信號553之時序加以鎖定 。同時’根據偶解碼信號60而選定之行輸出資料由偶資料 匯流排放大器23根據資料閂鎖信號553之時序加以鎖定。 此外，由於轉換電路502之操作不需要運算或其他類似算 術電路之複雜操作’移位轉換之預解碼信號441、442之產 生不受延遲。因此’資料閂鎖信號553為快速時序信號， 它不包含算術電路所需之上數延遲。 第9圖之時序圖用以說明第8圖之操作。如前述，讀取 指令2與外部位址3由緩衝器32、33在時鐘1之上升邊緣上 同步加以鎖定。之後，在完成閂鎖的時間tl與時間t3之間 ’上位址a9-a3由預解碼器381加以預解碼，由位址閂鎖電 路382加以鎖定，並由位址解碼器η、12、21、22加以解 碼，而解碼信號58、60由此產生》 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） {請先閲讀背面之注意事項再填寫本頁} -裝-- ---訂------線 經濟部中央標準局貝工消费合作社印11 25 _ B7 五、發明説明（22 ) 此外’在時間tl與t2之間’下位址a2、al由轉換電路 502加以預解碼，根據最低有效位址a〇之邏輯進行移位轉 換’並由位址解碼器11、12、21、22加以解碼，且解碼信 號58、60由此產生》如前述，根據最低有效位址a〇所作之 移位轉換不需要特別的電路架構，其所需者只是將預解碼 信號連接移位1位元，這不會像算術電路一樣產生延遲時 間。 之後’在時間t4(從時間t3起算晶胞資料讀取時間七 readodd與t readeven之後）時，根據資料閂鎖信號553之時 序’奇記憶體晶胞陣列10之輸出資料由奇資料匯流排玫大 器13加以鎖定’而偶記憶體晶胞之輸出資料由偶資料匯流 排放大器23加以鎖定。之後，由於第9圖中之外部位址為 奇數，奇輸出資料14由輸出資料閂鎖電路16根據輸出時鐘 之時序t5以鎖定並輸出，之後偶輸出資料24由輸出資料問 鎖電路26根據輸出時鐘57之時序t7加以鎖定並輸出。因此 ，從時鐘1上升（讀取指令被送入）起算至最先輪出資料的 被送出的CAS延遲時間比傳統實施例中所需的時間減少相 當於算術操作所需的時間量。 經濟部中央揉準局另工消费合作社印製 第10圖為第8圖之轉換電路之簡化版本的方塊圖。相 同的標號用以標示第8囷中的相同元件。在此轉換電路中 ’位址a2、al由位址緩衝器331、332加以鎖定，而反相 信號al、/al ' a2、/a2由此產生《這些反相信號被送到預 解碼器391’而4位元預解碼信號441由此產生》在此方塊 圊中’標號ca20cz、ca21cz、ca22cz、cz23cz被加到該4位 26 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 B7 經濟部中央標準局負工消费合作社印製 五、發明説明（23 ) 元預解碼信號441中。這些預解碼信號441原封不動地被送 到奇位址閂鎖392。由内部位址計數器394上數之内部預解 碼信號4411被送到奇位址閂鎖392。之後，預解碼信號441 或内部預解碼信號44II由外部位址啟動信號extp〇z與内部 位址啟動信號intpOz加以選定。因此，當4位元或8位元成 組模式指令信號送執時，内部位址啟動intp〇z在預定的時 _間被啟動β 成組模式之群組長度為2位元、4位元與8位元。因此 ，在4位元或8位元群組長度的情況下，位址a2、al、的必 需在内部上數。此時，由内部位址計數器394予以上數之 預解碼信號4411由内部位址啟動信號intp〇z加以選定。内部位址計數器394將預解碼信號443移位I位元以產 生内部預解碼信號441i。因此，信號bca2〇z、bca21z、bca22z 、bca23z被送到内部位址計數器394中而位移位丨位元β在 内部位址計數器中，輸入預解碼信號443由以下說明的閂 鋇加以鎖定。 預解碼器391之第一預解碼信號441以及由第一預解碼 信號441移位1位元而得之第二預解碼信號442被送到偶位 址閂鎖393 »第二預解碼信號442連接至位址閂鎖393之方 法為將位元線移位1位元。此外，在内部位址計數器394中 上數之第一内部預解碼信號441i與將第一内部信號移位1 位το而形成之第二内部預解碼信號442丨被送到偶位址閂鎖 393。第二預解碼信號442i連接至位址閂鎖393之方法為將 位元線移位1位元。 不紙很尺度通用中國國家標準（CNS ) A4規格（21〇χ297公着） (請先閲讀背面之注意事項再填寫本頁) .裝. ,ιτ 線 -27 - A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（24 ) 因此’預解碼信號441、442或内部預解碼信號441i、 442i之選定係以前述外部位址啟動信號extp〇z或内部位址 啟動彳§號intpOz為基準。此外，第一預解碼信號441、441i 或第二預解碼信號442、442i之選定係以最低有效位元a〇 或延遲仏號bcaOOz(將最低有效位址在延遲電路中延遲而 得）為基準。 亦即’根據群組長度’由外部位址產生之預解碼信號 441、442由外部位址啟動信號eXpt〇z加以決定，而由内部 位址計數器394所產生之内部預解碼信號4411 ' 4421由内 部位址啟動信號intp〇z加以決定。同樣地，當最低有效位 址為a0=0時’第一預解碼信號441、441 i被選定，而當 最低有效位址為aO = 1時，移位1位元之第二預解碼信號442 、442i被選定。 如第10圖所示，將接線移位即可產生移位1位元之第 二預解瑪信號442、4421，因此不需要特定的算電路來執 行1位元位移》因此’ 1位元位移轉換不會引發時間延遲。 第11與12圖顯示第1〇圖之電路391、392、393、394之 内部。電路393、394之電路部分在第丨丨與]^圖中複製，將 這兩個圖拼在一起即可得到第1〇圖。位址缓衝器33由採用 電流鏡電路之差分放大器33a與由時鐘31加以鎖定之同步 正反器33b所構成》預解碼器391包含四個NAND閘，其輸 入為位址緩衝器33之輸出組合。内部位址計數器394之構 造使CMOS開關140由序列模式信號3叫2加以控制。 偶位址閂鎖393包含由最低有效位址a〇控制其開閉之 本紙張尺度適用中國國家標準（CNS ) A4規格（210x297公釐） (請先閲讀背面之注意事項再填寫本頁) -裝_ >11 線 28 經濟部中央揉準局貝工消费合作杜印製 A7 B7 五、發明説明（25 ). CMOS開關130以及由延遲最低有效位址bcaOOz控制其開 閉之CMOS開關131。這些開關根據前述位址a〇之邏輯選 擇第一或第二預解碼信號。偶位址閂鑌393還包含由外部 位址啟動信號extpOz加以關閉之CMOS開關132以及用以鎖 定預解碼信號441、442之閂鎖電路133。它還包含由内部 位址啟動信號intpOz加以關閉之CMOS開關134以及用以鎖 定預解碼信號441i、442i之閂鎖135。 奇位址閂鎖392包含由外部位址啟動信號extp〇z加以 關閉之CMOS開關132與用以鎖定預解碼信號441、442之 閂鎖133 ’以及由内部位址啟動信號intp〇z加以關閉之 CMOS開關與用以鎖定内部預解瑪信號441i、442i之問鎖 135。這些構造與偶位址閂鎖之構造相同。奇位址閂鎖M2 不像偶位址閂鎖一樣具備可根據最低有效位元a〇選定第一 或第二預解碼信號之開關130、131。 在前述第二實施例中，預解碼位址al、a2之信號被移 位1位元。然而，可將接收位址al、a2之緩衝器33之輸出 組合（四種）加以移位以便將位址al、a2送至預解碼器391 。之後，第一與第二預解碼信號產生。但在此情況下， 内部位址計數器必須上數送入之位址β因此，内部位址計 數器之構造可為一種能將經過預解碼器391解碼之信號移 位1位元之電路即可。 如前述’根據本發明，將2位元預取指令電路之最初 輸出資料送到輸出接點Dout所需之時間可在送入之位址為 偶位址或奇位址時縮短。因而CAS延遲時間tCAC可縮短 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁) -裝
、1T A7 B7
五、發明説明（26 ) 〇 此外，在2位元預取指令電路中，透過將行位址之下 位址al、a2轉換為當做第一輸出之第一位址與當做第二輸 出之第二位址可將適當的位址送到解碼器_而不需要行 + 1算術操作，並可縮短將輸出資料送到輸出接點Dout所 需之時間。 在此情況下，透過根據最低有效位址aO選擇預解碼下 位址al、al之信號或將此預解碼移位1位元之信號可簡化 電路結構，並縮短CAS延遲時間tCAO (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局負工消费合作社印製 .裝------訂-----\線---r——r----------；--- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -30