JP2956426B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2956426B2 JP2956426B2 JP5189930A JP18993093A JP2956426B2 JP 2956426 B2 JP2956426 B2 JP 2956426B2 JP 5189930 A JP5189930 A JP 5189930A JP 18993093 A JP18993093 A JP 18993093A JP 2956426 B2 JP2956426 B2 JP 2956426B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
得に外部クロックに同期して動作する半導体記憶装置に
関する。
得に外部クロックに同期して動作する半導体記憶装置に
関する。
【０００２】
【従来の技術】従来のこの種の半導体記憶装置は、デー
タ出力バッファでバスラインを順に選択することで、デ
ータ読出し、またはデータ書込みの連続動作を行ってい
た。
タ出力バッファでバスラインを順に選択することで、デ
ータ読出し、またはデータ書込みの連続動作を行ってい
た。
【０００３】図９は、従来例の半導体記憶装置である。
【０００４】Ａｊは外部入力アドレス、Ｑｋは外部デー
タ入出力、Ｉｊは内部アドレス、Ｙｊは内部カラムアド
レス、１０１はアドレス入力初段回路、１０２はアドレ
ス入力バッファ、１０３はロウアドレスプリデコーダ、
１０４はロウアドレスラッチ回路、１０５はロウアドレ
スデコーダ、１０６はメモリセル、１０７はセンスアン
プ、１０８，１０９，１１０，１１１はメモリセルブロ
ック、１４８，１９７はカラムアドレスバッファ、１１
４はカラムデコーダ、１１９，１４２，１４３，１４４
はＮＡＮＤ、１２０はディジット線データ読出し・書込
み回路、１２１，１２２，１２３，１２４，１２５，１
２６，１２７，１２８はＮチャネルＭＯＳ電界効果トラ
ンジスタ（以下ＦＥＴと略記する）、（１２１，１２
２，１２３，１２４によりデータ読出し回路、１２５，
１２６，１２７，１２８によりデータ書込み回路を構成
する）、１２９はリードＩ／Ｏ線の増幅回路（以下デー
タアンプと記する）、１３０はライトＩ／Ｏ線への書込
み回路（以下ライトアンプと記する）、１３１，１４
５，１４６，１４７はスイッチ回路、１３２，１３３は
Ｄ−フリップフロップ素子、１３４はデータ出力バッフ
ァ、１３５はデータ入力バッファ、１３６はデータラッ
チ回路、１３７はリードライトバスへの書込み回路（以
下ライトバッファと記する）、１４９は制御信号発生回
路、１９３，１９４，１９５，１９６はセレクタ、１５
１，１５２，１５５，１５６は制御信号、１６２はワー
ド線、１６３，１６４はディジット線（対）、１６６は
カラムスイッチ、１６７，１６８はデータ線（以下リー
ドバスと記する）、１６９，１７０はデータ線（以下ラ
イトバスと記する）、１７５，１７６，１７７，１７
８，１７９，１８０，１８１，１８２はリードライトバ
ス（各々対をなす）、１６１，１７３，１７４は内部節
点である。図１３は、１３２，１３３のＤ−フリップフ
ロップの一例を示す。すなわち、図１３（ａ）に示すシ
ンボルの回路図は図１３（ｂ）で、５２１，５２２，５
２３，５２４，５２５はインバータ、５２６，５２９，
５３１，５３２はＰチャネルＭＯＳＦＥＴ、５２７，５
２８，５３０，５３３はＮチャネルＭＯＳＦＥＴ、Ｃ，
Ｄは入力節点、Ｑは出力節点である。
タ入出力、Ｉｊは内部アドレス、Ｙｊは内部カラムアド
レス、１０１はアドレス入力初段回路、１０２はアドレ
ス入力バッファ、１０３はロウアドレスプリデコーダ、
１０４はロウアドレスラッチ回路、１０５はロウアドレ
スデコーダ、１０６はメモリセル、１０７はセンスアン
プ、１０８，１０９，１１０，１１１はメモリセルブロ
ック、１４８，１９７はカラムアドレスバッファ、１１
４はカラムデコーダ、１１９，１４２，１４３，１４４
はＮＡＮＤ、１２０はディジット線データ読出し・書込
み回路、１２１，１２２，１２３，１２４，１２５，１
２６，１２７，１２８はＮチャネルＭＯＳ電界効果トラ
ンジスタ（以下ＦＥＴと略記する）、（１２１，１２
２，１２３，１２４によりデータ読出し回路、１２５，
１２６，１２７，１２８によりデータ書込み回路を構成
する）、１２９はリードＩ／Ｏ線の増幅回路（以下デー
タアンプと記する）、１３０はライトＩ／Ｏ線への書込
み回路（以下ライトアンプと記する）、１３１，１４
５，１４６，１４７はスイッチ回路、１３２，１３３は
Ｄ−フリップフロップ素子、１３４はデータ出力バッフ
ァ、１３５はデータ入力バッファ、１３６はデータラッ
チ回路、１３７はリードライトバスへの書込み回路（以
下ライトバッファと記する）、１４９は制御信号発生回
路、１９３，１９４，１９５，１９６はセレクタ、１５
１，１５２，１５５，１５６は制御信号、１６２はワー
ド線、１６３，１６４はディジット線（対）、１６６は
カラムスイッチ、１６７，１６８はデータ線（以下リー
ドバスと記する）、１６９，１７０はデータ線（以下ラ
イトバスと記する）、１７５，１７６，１７７，１７
８，１７９，１８０，１８１，１８２はリードライトバ
ス（各々対をなす）、１６１，１７３，１７４は内部節
点である。図１３は、１３２，１３３のＤ−フリップフ
ロップの一例を示す。すなわち、図１３（ａ）に示すシ
ンボルの回路図は図１３（ｂ）で、５２１，５２２，５
２３，５２４，５２５はインバータ、５２６，５２９，
５３１，５３２はＰチャネルＭＯＳＦＥＴ、５２７，５
２８，５３０，５３３はＮチャネルＭＯＳＦＥＴ、Ｃ，
Ｄは入力節点、Ｑは出力節点である。
【０００５】図１１は、図９に示した従来例の半導体記
憶装置の各部の信号波形図である。Ｅｘｔ．Ｃｌｏｃｋ
は外部から印加されるシステムクロック（以下外部クロ
ックと記する）、Ｃｏｍｍａｎｄは外部から印加される
コマンド、Ｃ１，Ｃ２，Ｃ３，…，Ｃ１４はクロックサ
イクル、Ａ０、Ｂ０は外部から印加されるカラムアドレ
ス、Ａ１，Ａ２，Ａ３，Ｂ１，Ｂ２，Ｂ３は内部で生成
されるカラムアドレス、ＲＯＷは外部から印加されるロ
ウアドレスである。
憶装置の各部の信号波形図である。Ｅｘｔ．Ｃｌｏｃｋ
は外部から印加されるシステムクロック（以下外部クロ
ックと記する）、Ｃｏｍｍａｎｄは外部から印加される
コマンド、Ｃ１，Ｃ２，Ｃ３，…，Ｃ１４はクロックサ
イクル、Ａ０、Ｂ０は外部から印加されるカラムアドレ
ス、Ａ１，Ａ２，Ａ３，Ｂ１，Ｂ２，Ｂ３は内部で生成
されるカラムアドレス、ＲＯＷは外部から印加されるロ
ウアドレスである。
【０００６】以下、図１１の信号波形図を使って図９の
従来例のブロック図を説明する。
従来例のブロック図を説明する。
【０００７】以下の説明では、いわゆるシンクロナスダ
イナミックＲＡＭ（以下ＳＤＲＡＭと略記する）、すな
わち外部システムクロックに同期したダイナミックＲＡ
Ｍ（以下ＤＲＡＭと略記する）を想定するが、ＳＤＲＡ
Ｍに限定されず、外部クロックに同期した半導体記憶装
置に適用されうることは言うまでもない。
イナミックＲＡＭ（以下ＳＤＲＡＭと略記する）、すな
わち外部システムクロックに同期したダイナミックＲＡ
Ｍ（以下ＤＲＡＭと略記する）を想定するが、ＳＤＲＡ
Ｍに限定されず、外部クロックに同期した半導体記憶装
置に適用されうることは言うまでもない。
【０００８】ＳＤＲＡＭでは、外部クロックの立ち上り
エッジで各ピンに印加されたアドレスやコマンドをラッ
チし、さらに外部クロックに同期して内部動作する。図
１１のクロックサイクルＣ１の外部クロックＥｘｔ．Ｃ
ｌｏｃｋのクロックエッジで、Ａｃｔｉｖｅコマンドが
与えられているが、これは汎用ＤＲＡＭでロウアドレス
ストローブ（以下ＲＡＳと略記する）をハイレベル（以
下Ｈと略記する）からローレベル（以下Ｌと略記する）
にすることに相当する。すなわち、Ａｃｔｉｖｅコマン
ドにより、アドレスピンに印加されたアドレスＲＯＷに
対応するワード線が選択される。逆に、クロックサイク
ルＣ１３のＰｒｅｃｈａｒｇｅコマンドは、汎用ＤＲＡ
ＭでＲＡＳをＬからＨにすることに相当し、これにより
メモリセルにデータがリストアされ、選択されていたワ
ード線が非選択となり、各部の節点がプリチャージされ
る。
エッジで各ピンに印加されたアドレスやコマンドをラッ
チし、さらに外部クロックに同期して内部動作する。図
１１のクロックサイクルＣ１の外部クロックＥｘｔ．Ｃ
ｌｏｃｋのクロックエッジで、Ａｃｔｉｖｅコマンドが
与えられているが、これは汎用ＤＲＡＭでロウアドレス
ストローブ（以下ＲＡＳと略記する）をハイレベル（以
下Ｈと略記する）からローレベル（以下Ｌと略記する）
にすることに相当する。すなわち、Ａｃｔｉｖｅコマン
ドにより、アドレスピンに印加されたアドレスＲＯＷに
対応するワード線が選択される。逆に、クロックサイク
ルＣ１３のＰｒｅｃｈａｒｇｅコマンドは、汎用ＤＲＡ
ＭでＲＡＳをＬからＨにすることに相当し、これにより
メモリセルにデータがリストアされ、選択されていたワ
ード線が非選択となり、各部の節点がプリチャージされ
る。
【０００９】Ｒｅａｄコマンドによりデータ出力動作が
開始される。
開始される。
【００１０】ＳＤＲＡＭでは、システムクロックの周波
数に対し最適な条件で動作させるために、動作モードを
外部からプログラミングする。これは、Ｍｏｄｅ Ｒｅ
ｇｉｓｔｅｒ Ｓｅｔコマンドと同時にアドレスピンに
アドレスキーを与えて設定できる。
数に対し最適な条件で動作させるために、動作モードを
外部からプログラミングする。これは、Ｍｏｄｅ Ｒｅ
ｇｉｓｔｅｒ Ｓｅｔコマンドと同時にアドレスピンに
アドレスキーを与えて設定できる。
【００１１】動作モードの１つとしてＣＡＳレイテンシ
が重要である。ＣＡＳレイテンシとは、Ｒｅａｄコマン
ドから最初のデータが出力してラッチできるまでのクロ
ック数で定義され、１，２，３が標準化されている、図
１１は、ＣＡＳレイテンシが３の場合の動作波形で、ク
ロックサイクルＣ４でＲｅａｄコマンドが与えられると
クロックサイクルＣ６のクロックでデータが出力しはじ
め、クロックサイクルＣ７で外部のバス上でラッチ可能
となる。このＲｅａｄコマンドでカラムアドレスをラッ
チすることになるため、Ｒｅａｄコマンドからデータ出
力までの時間の内部動作は、汎用ＤＲＡＭにおけるアド
レスアクセスのパスに相当する。
が重要である。ＣＡＳレイテンシとは、Ｒｅａｄコマン
ドから最初のデータが出力してラッチできるまでのクロ
ック数で定義され、１，２，３が標準化されている、図
１１は、ＣＡＳレイテンシが３の場合の動作波形で、ク
ロックサイクルＣ４でＲｅａｄコマンドが与えられると
クロックサイクルＣ６のクロックでデータが出力しはじ
め、クロックサイクルＣ７で外部のバス上でラッチ可能
となる。このＲｅａｄコマンドでカラムアドレスをラッ
チすることになるため、Ｒｅａｄコマンドからデータ出
力までの時間の内部動作は、汎用ＤＲＡＭにおけるアド
レスアクセスのパスに相当する。
【００１２】現在のＤＲＡＭで比較的速いものとして、
ＲＡＳアクセス時間が６０ｎｓのものを例とすると、こ
の汎用ＤＲＡＭのアドレスアクセス時間は３０ｎｓであ
る。ここで、１００ＭＨｚすなわち１周期の１０ｎｓの
動作ではＣＡＳレイテンシを３、６６ＭＨｚすなわち１
周期１５ｎｓではＣＡＳレイテンシを２，３３ＭＨｚす
なわち１周期３０ｎｓではＣＡＳレイテンシを１とする
と、それぞ最初のデータ出力までの時間が最短の３０ｎ
ｓで動作させることができる。
ＲＡＳアクセス時間が６０ｎｓのものを例とすると、こ
の汎用ＤＲＡＭのアドレスアクセス時間は３０ｎｓであ
る。ここで、１００ＭＨｚすなわち１周期の１０ｎｓの
動作ではＣＡＳレイテンシを３、６６ＭＨｚすなわち１
周期１５ｎｓではＣＡＳレイテンシを２，３３ＭＨｚす
なわち１周期３０ｎｓではＣＡＳレイテンシを１とする
と、それぞ最初のデータ出力までの時間が最短の３０ｎ
ｓで動作させることができる。
【００１３】連続する読出しや書込みはバーストと呼ば
れるが、その長さ、すなわちバースト長もモード設定で
きる。本明細書は従来例、実施例ともにバースト長が４
の場合の回路を示して説明しているが、バースト長が２
や８の場合も同様に考えることができる。
れるが、その長さ、すなわちバースト長もモード設定で
きる。本明細書は従来例、実施例ともにバースト長が４
の場合の回路を示して説明しているが、バースト長が２
や８の場合も同様に考えることができる。
【００１４】さらに、バーストのとき外部から連続して
アドレスを入力する必要はなく、最初のカラムアドレス
をスタートアドレスとして内部カウンタで内部アドレス
を生成するが、その内部アドレスの順番も２種類のうち
から選択できる。
アドレスを入力する必要はなく、最初のカラムアドレス
をスタートアドレスとして内部カウンタで内部アドレス
を生成するが、その内部アドレスの順番も２種類のうち
から選択できる。
【００１５】１つはシーケンシャルタイプといわれるも
ので、バースト長分の下位のビットの間で、順に数が１
つづつ増えていく順番のものである。たとえば、バース
ト長が４の場合、下位２ビットについてのスタートアド
レスを０，１，２，３とするとそれぞれ、０→１→２→
３、１→２→３→０，２→３→０→１，３→０→１→２
のように内部アドレスが進む。ここで、「下位２ビット
について」の意味は、上位のビットは変わらないという
ことである。すなわち、スタートアドレスがたとえば１
Ａ２（ｈ）の場合は、１Ａ２（ｈ）→１Ａ３（ｈ）→１
Ａ０（ｈ）→１Ａ１（ｈ）になる。
ので、バースト長分の下位のビットの間で、順に数が１
つづつ増えていく順番のものである。たとえば、バース
ト長が４の場合、下位２ビットについてのスタートアド
レスを０，１，２，３とするとそれぞれ、０→１→２→
３、１→２→３→０，２→３→０→１，３→０→１→２
のように内部アドレスが進む。ここで、「下位２ビット
について」の意味は、上位のビットは変わらないという
ことである。すなわち、スタートアドレスがたとえば１
Ａ２（ｈ）の場合は、１Ａ２（ｈ）→１Ａ３（ｈ）→１
Ａ０（ｈ）→１Ａ１（ｈ）になる。
【００１６】もう１つはインターリーブタイプといわれ
ているもので、たとえばバースト長が４の場合、下位２
ビットについてのスタートアドレスを０，１，２，３と
するとそれぞれ、０→１→２→３，１→０→３→２，２
→３→０→１，３→２→１→０と内部アドレスが進むも
のである。
ているもので、たとえばバースト長が４の場合、下位２
ビットについてのスタートアドレスを０，１，２，３と
するとそれぞれ、０→１→２→３，１→０→３→２，２
→３→０→１，３→２→１→０と内部アドレスが進むも
のである。
【００１７】バースト長だけ読出しまたは書込みが行わ
れれば、あとは内部でその読出し、書込み動作を終了す
る。
れれば、あとは内部でその読出し、書込み動作を終了す
る。
【００１８】次に、実際の内部動作を、特にＣＡＳレイ
テンシが３、バースト長が４の場合を例にとって説明す
る。
テンシが３、バースト長が４の場合を例にとって説明す
る。
【００１９】通常、外部クロックＥｘｔ．Ｃｌｏｃｋ毎
に外部信号をラッチするための制御信号１５１，すなわ
ち内部クロックを発生する。
に外部信号をラッチするための制御信号１５１，すなわ
ち内部クロックを発生する。
【００２０】クロックサイクルＣ１において内部クロッ
ク１５１によってＡｃｔｉｖｅコマンドがラッチされる
と、それに従って、アドレス入力バッファ１０２におい
て同じクロックですでにラッチされている外部アドレス
Ａｊ、すなわち内部アドレスＩｊは、ロウアドレスプリ
デコーダ１０３によりデコードされてから、制御信号１
５２によりロウアドレスラッチ回路１０４でラッチされ
る。さらにロウアドレスデコーダ１０５でワード線１６
２が選択され、メモリセル１０６に蓄えられていたデー
タがディジット線１６３に伝達され、センスアンプ１０
７によりディジット線対１６３，１６４の差電位が増幅
される。
ク１５１によってＡｃｔｉｖｅコマンドがラッチされる
と、それに従って、アドレス入力バッファ１０２におい
て同じクロックですでにラッチされている外部アドレス
Ａｊ、すなわち内部アドレスＩｊは、ロウアドレスプリ
デコーダ１０３によりデコードされてから、制御信号１
５２によりロウアドレスラッチ回路１０４でラッチされ
る。さらにロウアドレスデコーダ１０５でワード線１６
２が選択され、メモリセル１０６に蓄えられていたデー
タがディジット線１６３に伝達され、センスアンプ１０
７によりディジット線対１６３，１６４の差電位が増幅
される。
【００２１】クロックサイクルＣ４でＲｅａｄコマンド
がラッチされるとそれに従って内部アドレスＩｊはカラ
ムアドレスバッファ１４８，１９７にラッチされる。バ
ースト長が４の場合は、カラムアドレスの下位２ビット
のみ、すなわちＹ０，Ｙ１のみ異なる４つのアドレスが
同時に選択される。選択されたアドレスはカラムデコー
ダ１１４でデコードされ、カラムスイッチ１６６をＨに
し、センスアンプ１０７で増幅されているデータをリー
ドバス１６７，１６８に読出す。これはデータアンプ１
２９で増幅され、スイッチ回路１３１を介してリードラ
イトバス１７５／１７６に出力される。リードライトバ
スはメモリセルアレイ部とデータ入出力部を接続するた
めのものである。Ｙ０，Ｙ１の異なるアドレスについて
も、同様にメモリセルデータはリードライトバス１１７
／１７８，１７９／１８０，１８１／１８２に読出され
る。
がラッチされるとそれに従って内部アドレスＩｊはカラ
ムアドレスバッファ１４８，１９７にラッチされる。バ
ースト長が４の場合は、カラムアドレスの下位２ビット
のみ、すなわちＹ０，Ｙ１のみ異なる４つのアドレスが
同時に選択される。選択されたアドレスはカラムデコー
ダ１１４でデコードされ、カラムスイッチ１６６をＨに
し、センスアンプ１０７で増幅されているデータをリー
ドバス１６７，１６８に読出す。これはデータアンプ１
２９で増幅され、スイッチ回路１３１を介してリードラ
イトバス１７５／１７６に出力される。リードライトバ
スはメモリセルアレイ部とデータ入出力部を接続するた
めのものである。Ｙ０，Ｙ１の異なるアドレスについて
も、同様にメモリセルデータはリードライトバス１１７
／１７８，１７９／１８０，１８１／１８２に読出され
る。
【００２２】バースト動作を実現するためにリードライ
トバスに読出された４データをセレクタ１９３，１９４
によって順に選択し、制御信号１６５によるＤ−フリッ
フロップ１３２，１３３のラッチを介してデータ出力バ
ッファ１３４に伝達し、制御信号１５７で外部出力され
る。図９では、メモリセルブロック１０８，１０９，１
１０，１１１はそれぞれ下位２ビットのアドレス０，
１，２，３が割り当てられているものとする。また、外
部アドレスＡ０，Ｂ０の下位２ビットはそれぞれ０，２
とする。図１１に示すように、クロックサイクルＣ５に
おいて、外部アドレスＡ０のデータはリードライトバス
１７５／１７６に読出されると同時に、続くアドレスＡ
１，Ａ２，Ａ３のデータもリードライトバス１７７／１
７８，１７９／１８０，１８１／１８２にそれぞれ読出
され、セレクタ１９３，１９４で順に選択される。次に
外部アドレスＢ０の下位ビットは２のため、そのデータ
はリードライトバス１７９／１８０に読出され、それと
同時に、続くアドレスＢ１，Ｂ２，Ｂ３のデータはリー
ドライトバス１８１／１８２，１７５／１７６，１７７
／１７８にそれぞれ読出され、セレクタ１９３，１９４
で順に選択される。
トバスに読出された４データをセレクタ１９３，１９４
によって順に選択し、制御信号１６５によるＤ−フリッ
フロップ１３２，１３３のラッチを介してデータ出力バ
ッファ１３４に伝達し、制御信号１５７で外部出力され
る。図９では、メモリセルブロック１０８，１０９，１
１０，１１１はそれぞれ下位２ビットのアドレス０，
１，２，３が割り当てられているものとする。また、外
部アドレスＡ０，Ｂ０の下位２ビットはそれぞれ０，２
とする。図１１に示すように、クロックサイクルＣ５に
おいて、外部アドレスＡ０のデータはリードライトバス
１７５／１７６に読出されると同時に、続くアドレスＡ
１，Ａ２，Ａ３のデータもリードライトバス１７７／１
７８，１７９／１８０，１８１／１８２にそれぞれ読出
され、セレクタ１９３，１９４で順に選択される。次に
外部アドレスＢ０の下位ビットは２のため、そのデータ
はリードライトバス１７９／１８０に読出され、それと
同時に、続くアドレスＢ１，Ｂ２，Ｂ３のデータはリー
ドライトバス１８１／１８２，１７５／１７６，１７７
／１７８にそれぞれ読出され、セレクタ１９３，１９４
で順に選択される。
【００２３】また、ライト動作についても、データラッ
チ回路１３６でラッチされたデータは、ライトバッファ
１３７によりセレクタ１９３，１９６で選択されたリー
ドライトバスに伝達され、リード動作と逆にスイッチ回
路１３１を介し、ライトアンプ１３０でライトバス１６
９，１７０を増幅し、センスアンプ１０７へ書込む。
チ回路１３６でラッチされたデータは、ライトバッファ
１３７によりセレクタ１９３，１９６で選択されたリー
ドライトバスに伝達され、リード動作と逆にスイッチ回
路１３１を介し、ライトアンプ１３０でライトバス１６
９，１７０を増幅し、センスアンプ１０７へ書込む。
【００２４】図１０は、図９の１４９で示されている従
来例の制御信号発生回路である。２５１，２５２はリー
ドまたはライトのコマンドが入力されたサイクルでＨレ
ベルとなる信号、２５３，２５４，２５５，２５６はバ
ースト長がそれぞれ１，２，４，８のときにＨレベルに
なるモード信号、３５１，３５２，３５３はＣＡＳレイ
テンシがそれぞれ１，２，３のときにＨレベルになるモ
ード信号である。
来例の制御信号発生回路である。２５１，２５２はリー
ドまたはライトのコマンドが入力されたサイクルでＨレ
ベルとなる信号、２５３，２５４，２５５，２５６はバ
ースト長がそれぞれ１，２，４，８のときにＨレベルに
なるモード信号、３５１，３５２，３５３はＣＡＳレイ
テンシがそれぞれ１，２，３のときにＨレベルになるモ
ード信号である。
【００２５】リード動作の期間中は、次にライトコマン
ドが入力されるまで節点７７０がＨレベルとなるため、
データラッチ回路１３２，１３３の制御信号１５５は内
部クロック信号１５１毎に動作する。
ドが入力されるまで節点７７０がＨレベルとなるため、
データラッチ回路１３２，１３３の制御信号１５５は内
部クロック信号１５１毎に動作する。
【００２６】リードコマンドが入力されると、制御信号
２５１がＨレベルとなるため、節点７６３はＨレベルに
なる。Ｄ−フリップフロップ７１９，７２１を介して、
２クロック後に節点７６８がＨレベルとなり、ＣＡＳレ
イテンシが３でモード信号３５３がＨレベルになってい
るので、節点７６９がＨレベルとなり、データ出力制御
信号１５７がＨとなる。
２５１がＨレベルとなるため、節点７６３はＨレベルに
なる。Ｄ−フリップフロップ７１９，７２１を介して、
２クロック後に節点７６８がＨレベルとなり、ＣＡＳレ
イテンシが３でモード信号３５３がＨレベルになってい
るので、節点７６９がＨレベルとなり、データ出力制御
信号１５７がＨとなる。
【００２７】他方、リードコマンドが入力され、制御信
号２５１がＨレベルになると、節点７５１がＬレベルに
なるため、Ｄ−フリップフロップ７０６，７０７で構成
されるカウンタがリセットされ、節点７５２，７５３が
ともにＬレベルとなる。次のＣ５サイクルでは、制御信
号１５１がトグル動作し、制御信号２５１がＬレベルと
なり節点７５１がＨレベルとなるため、節点７５２，７
５３はそれぞれＨ，Ｌとなる。これ以後はクロック毎に
カウントアップし、Ｃ８サイクルで節点７５２，７５３
はともにＬレベルになり、節点７６２はＨレベルにな
る。Ｃ４サイクルと異なり、節点２５１はＬレベルのた
め、Ｒ／Ｓ−フリップフロップは反転し、節点７６３は
Ｌレベルとなる。Ｄ−フリップフロップ７１９，７２１
を介して２クロック後のＣ１０サイクルでデータ出力制
御信号１５７はＬとなる。
号２５１がＨレベルになると、節点７５１がＬレベルに
なるため、Ｄ−フリップフロップ７０６，７０７で構成
されるカウンタがリセットされ、節点７５２，７５３が
ともにＬレベルとなる。次のＣ５サイクルでは、制御信
号１５１がトグル動作し、制御信号２５１がＬレベルと
なり節点７５１がＨレベルとなるため、節点７５２，７
５３はそれぞれＨ，Ｌとなる。これ以後はクロック毎に
カウントアップし、Ｃ８サイクルで節点７５２，７５３
はともにＬレベルになり、節点７６２はＨレベルにな
る。Ｃ４サイクルと異なり、節点２５１はＬレベルのた
め、Ｒ／Ｓ−フリップフロップは反転し、節点７６３は
Ｌレベルとなる。Ｄ−フリップフロップ７１９，７２１
を介して２クロック後のＣ１０サイクルでデータ出力制
御信号１５７はＬとなる。
【００２８】内部クロック１５１は、コマンドやアドレ
スをラッチする制御信号であるため、プリチャージコマ
ンドが入ったあとのスタンバイ状態でも動作させる必要
がある。
スをラッチする制御信号であるため、プリチャージコマ
ンドが入ったあとのスタンバイ状態でも動作させる必要
がある。
【００２９】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、外部クロックに同期して内部クロックを常に
発生させる必要があり、その内部クロックによりデータ
ラッチ回路やライト制御回路の制御信号が動作するた
め、その分の電流消費量が増えるという欠点があった。
そのうえ、読出し、または書込みのコマンドを入力する
時点で連続動作が終了し次第プリチャージする必要があ
ることがわかっていても、連続動作が終了してからプリ
チャージコマンドを入力しなければならないため、シス
テムとしてそのための電流消費量が増えるという欠点が
あった。
装置では、外部クロックに同期して内部クロックを常に
発生させる必要があり、その内部クロックによりデータ
ラッチ回路やライト制御回路の制御信号が動作するた
め、その分の電流消費量が増えるという欠点があった。
そのうえ、読出し、または書込みのコマンドを入力する
時点で連続動作が終了し次第プリチャージする必要があ
ることがわかっていても、連続動作が終了してからプリ
チャージコマンドを入力しなければならないため、シス
テムとしてそのための電流消費量が増えるという欠点が
あった。
【００３０】
【課題を解決するための手段】本発明の半導体記憶装置
は、外部入力されたクロック信号に同期して発生する制
御信号が、内部発生するフラグ信号と前記クロック信号
の論理積で、前記フラグ信号は、読出し、または書込み
の外部命令が入力されたクロック信号でイネーブルとな
り、あらかじめプロミングされた連続動作数後のクロッ
ク信号の１個前のクロック信号でイネーブルとなる終了
検知信号によりディセーブルとなる第１の信号、または
前記クロック信号で制御され前記第１の信号を入力とす
るシフトレジスタの出力信号である第２の信号、または
前記第１の信号と前記第２の信号の論理和であり、前記
フラグ信号と前記終了検知信号の論理積で半導体記憶装
置をスタンバイ状態にする信号を発生する手段を有し、
外部入力されたカラムアドレスにしたがって選択され、
センスアンプとデータ線を電気的に接続するカラムスイ
ッチをラッチする制御信号は、あらかじめプログラミン
グされた連続動作数に１を加えた回数だけトグル動作す
ることを特徴とする。
は、外部入力されたクロック信号に同期して発生する制
御信号が、内部発生するフラグ信号と前記クロック信号
の論理積で、前記フラグ信号は、読出し、または書込み
の外部命令が入力されたクロック信号でイネーブルとな
り、あらかじめプロミングされた連続動作数後のクロッ
ク信号の１個前のクロック信号でイネーブルとなる終了
検知信号によりディセーブルとなる第１の信号、または
前記クロック信号で制御され前記第１の信号を入力とす
るシフトレジスタの出力信号である第２の信号、または
前記第１の信号と前記第２の信号の論理和であり、前記
フラグ信号と前記終了検知信号の論理積で半導体記憶装
置をスタンバイ状態にする信号を発生する手段を有し、
外部入力されたカラムアドレスにしたがって選択され、
センスアンプとデータ線を電気的に接続するカラムスイ
ッチをラッチする制御信号は、あらかじめプログラミン
グされた連続動作数に１を加えた回数だけトグル動作す
ることを特徴とする。
【００３１】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の半導体記憶装置である。
なお、以下、前述した図９の従来の半導体記憶装置と同
一の部分には同一の符号を付して説明する。１１２，１
１３はカラムアドレスバッファ、１１５はカラムセレク
タラッチ回路、１１６はＮチャネルＭＯＳＦＥＴ、１１
７，１１８，１３８，１３９，１４０，１４１はインバ
ータ、１９１はフラグ信号・終了検知信号発生回路、１
９２は内部クロック信号発生回路、１９８は制御信号発
生回路、１１９は自動プリチャージ制御信号発生回路、
１５４はカラムスイッチラッチ信号、１６０は自動プリ
チャージ制御信号、１５８はフラグ信号、１５９はバー
スト終了検知信号、１８３，１８４，１８５は内部クロ
ックである。
る。図１は本発明の一実施例の半導体記憶装置である。
なお、以下、前述した図９の従来の半導体記憶装置と同
一の部分には同一の符号を付して説明する。１１２，１
１３はカラムアドレスバッファ、１１５はカラムセレク
タラッチ回路、１１６はＮチャネルＭＯＳＦＥＴ、１１
７，１１８，１３８，１３９，１４０，１４１はインバ
ータ、１９１はフラグ信号・終了検知信号発生回路、１
９２は内部クロック信号発生回路、１９８は制御信号発
生回路、１１９は自動プリチャージ制御信号発生回路、
１５４はカラムスイッチラッチ信号、１６０は自動プリ
チャージ制御信号、１５８はフラグ信号、１５９はバー
スト終了検知信号、１８３，１８４，１８５は内部クロ
ックである。
【００３２】図２は図１の１９１に示したフラグ信号・
終了検知信号発生回路の回路図、図３は図１の１９２に
示した内部クロック信号発生回路の回路図、図４は、図
１の１９８に示した制御信号発生回路の回路図、そして
図５は、図１の１９９に示した自動プリチャージ制御信
号発生回路の回路図である。
終了検知信号発生回路の回路図、図３は図１の１９２に
示した内部クロック信号発生回路の回路図、図４は、図
１の１９８に示した制御信号発生回路の回路図、そして
図５は、図１の１９９に示した自動プリチャージ制御信
号発生回路の回路図である。
【００３３】図１２（ｂ）は図１２の（ａ）、すなわ
ち、図５の６０３に示したＤ−ラッチ素子の回路図、図
１４（ｂ）は図１４の（ａ）、すなわち図３の３１２，
３１３に示したトランスファースイッチの回路図、図１
５（ｂ）は図１５（ａ）、すなわち図３の３０９，３１
０に示したディレイ素子の回路図である。
ち、図５の６０３に示したＤ−ラッチ素子の回路図、図
１４（ｂ）は図１４の（ａ）、すなわち図３の３１２，
３１３に示したトランスファースイッチの回路図、図１
５（ｂ）は図１５（ａ）、すなわち図３の３０９，３１
０に示したディレイ素子の回路図である。
【００３４】以上、図１，２，３，４，５において同一
の部分には同一の符号を付して説明する。
の部分には同一の符号を付して説明する。
【００３５】図６，７，８は、ＣＡＳレイテンシがそれ
ぞれ３，２，１の場合における、図１に示した実施例の
各部における信号波形図である。
ぞれ３，２，１の場合における、図１に示した実施例の
各部における信号波形図である。
【００３６】以下、図６，７，８の信号波形図を使っ
て、図１，２，３，４，５の半導体記憶装置を説明す
る。
て、図１，２，３，４，５の半導体記憶装置を説明す
る。
【００３７】本発明の半導体記憶装置は、いわゆるパイ
プライン構造をとっており、カラムスイッチ１６６にお
けるラッチ回路１１５，およびデータ出力バッファ１３
４の直前におけるラッチ回路１３２，１３３により３段
階に分割される。
プライン構造をとっており、カラムスイッチ１６６にお
けるラッチ回路１１５，およびデータ出力バッファ１３
４の直前におけるラッチ回路１３２，１３３により３段
階に分割される。
【００３８】図６のクロックサイクルＣ１におけるＡｃ
ｔｉｖｅコマンドによる内部動作は、従来例の場合と変
わらない。クロックサイクルＣ４でＲｅａｄコマンドが
ラッチされると、それに従って内部アドレスＩｊはカラ
ムアドレスバッファ１１２，１１３にラッチされる。選
択されたアドレスＡ０はカラムデコーダ１１４でデコー
ドされ、カラムスイッチラッチ回路１１５の入力節点１
６５をＬレベルにする。
ｔｉｖｅコマンドによる内部動作は、従来例の場合と変
わらない。クロックサイクルＣ４でＲｅａｄコマンドが
ラッチされると、それに従って内部アドレスＩｊはカラ
ムアドレスバッファ１１２，１１３にラッチされる。選
択されたアドレスＡ０はカラムデコーダ１１４でデコー
ドされ、カラムスイッチラッチ回路１１５の入力節点１
６５をＬレベルにする。
【００３９】次に、クロックサイクルＣ５において、制
御信号１５４のワンショットパルスを発生し、アドレス
Ａ０はトランスファーゲート１１６を伝達して、カラム
スイッチ１６６を選択する。そして、センスアンプ１０
７で増幅されているデータをリードバス１６７，１６８
に読出し、さらにデータアンプ１２９で増幅される。こ
こで、カラムアドレスＹ２，Ｙ３が共にＨレベルの場
合、節点１６１がＨレベルとなりスイッチ回路１３１が
選択されこのデータがリードライトバス１７１，１７２
に出力される。スイッチ回路１３１は、いわばパイプラ
インの２段目で、カラムアドレスＹ２，Ｙ３はパイプラ
インの１段目で与えられるため、制御信号１５４により
１クロックサイクルだけカラムアドレスＹ２，Ｙ３すな
わち節点１６１がスイッチ回路１３１選択するのを遅ら
せている。また、このとき、スイッチ回路１４５，１４
６，１４７はカラムアドレスＹ２，Ｙ３により非選択に
なるため、リードライトバス１７１，１７２に複数デー
タが同時に出力されることはない。
御信号１５４のワンショットパルスを発生し、アドレス
Ａ０はトランスファーゲート１１６を伝達して、カラム
スイッチ１６６を選択する。そして、センスアンプ１０
７で増幅されているデータをリードバス１６７，１６８
に読出し、さらにデータアンプ１２９で増幅される。こ
こで、カラムアドレスＹ２，Ｙ３が共にＨレベルの場
合、節点１６１がＨレベルとなりスイッチ回路１３１が
選択されこのデータがリードライトバス１７１，１７２
に出力される。スイッチ回路１３１は、いわばパイプラ
インの２段目で、カラムアドレスＹ２，Ｙ３はパイプラ
インの１段目で与えられるため、制御信号１５４により
１クロックサイクルだけカラムアドレスＹ２，Ｙ３すな
わち節点１６１がスイッチ回路１３１選択するのを遅ら
せている。また、このとき、スイッチ回路１４５，１４
６，１４７はカラムアドレスＹ２，Ｙ３により非選択に
なるため、リードライトバス１７１，１７２に複数デー
タが同時に出力されることはない。
【００４０】このクロックサイクルＣ５において、カラ
ムアドレスバッファ１１２はバーストの２番目のアドレ
スＡ１を内部発生し、カラムデコーダ１１４でデコード
され、カラムスイッチラッチ回路の入力節点に至る。
ムアドレスバッファ１１２はバーストの２番目のアドレ
スＡ１を内部発生し、カラムデコーダ１１４でデコード
され、カラムスイッチラッチ回路の入力節点に至る。
【００４１】次にクロックサイクルＣ６において、制御
信号１５５のワンショットパルスを発生し、リードライ
トバス１７１，１７２のアドレスＡ０のデータはそれぞ
れ、Ｄ−フリップフロップ１３２，１３３により節点１
７３，１７４、データ出力バッファ１３４に伝達し、外
部出力される。
信号１５５のワンショットパルスを発生し、リードライ
トバス１７１，１７２のアドレスＡ０のデータはそれぞ
れ、Ｄ−フリップフロップ１３２，１３３により節点１
７３，１７４、データ出力バッファ１３４に伝達し、外
部出力される。
【００４２】このクロックサイクルＣ６において、デコ
ードされていたアドレスＡ１は、カラムスイッチラッチ
回路１１５に伝達、ラッチされ、カラムスイッチを選択
し、アドレスＡ０の場合と同様にして、リードライトバ
ス１７１，１７２にデータが伝わる。また、カラムアド
レスバッファ１１２はバーストの３番目のアドレスＡ２
を内部発生し、カラムデコーダ１１４でデコードされ、
カラムスイッチラッチ回路の入力節点に至る。
ードされていたアドレスＡ１は、カラムスイッチラッチ
回路１１５に伝達、ラッチされ、カラムスイッチを選択
し、アドレスＡ０の場合と同様にして、リードライトバ
ス１７１，１７２にデータが伝わる。また、カラムアド
レスバッファ１１２はバーストの３番目のアドレスＡ２
を内部発生し、カラムデコーダ１１４でデコードされ、
カラムスイッチラッチ回路の入力節点に至る。
【００４３】また、書込み動作についても、スイッチ回
路１３１，１４５，１４６，１４７でアドレス選択を行
うことで、リードライトバスが１組で実現できる。
路１３１，１４５，１４６，１４７でアドレス選択を行
うことで、リードライトバスが１組で実現できる。
【００４４】以下、この方式を実現するための制御信号
発生回路について説明する。
発生回路について説明する。
【００４５】まず、ＣＡＳレイテンシが３の場合、図６
に示すクロックサイクルＣ４でリードコマンドが入力さ
れると、そのサイクルだけ制御信号２５１がＨレベルと
なるため、図２に示すフリップフロップ回路２１８がセ
ットされ、フラグ信号１５８がＨレベルとなる。このと
き、節点２５９，２６０はともにＬレベルとなるため、
バースト長が４の場合、モード信号２５５がＨレベルで
節点２６５，２６６がＬレベルなので、終了検知信号１
５９はＬレベルである。外部クロックＥｘｔ．Ｃｌｏｃ
ｋに同期して、発生する内部クロック１５１にしたが
い、Ｄ−フリップフロップ２０７，２０８で構成される
カウンタが動作する。クロックサイクルＣ７で節点２５
９，２６０がＨレベルとなるため、このとき終了検知信
号１５９はＨレベルとなる。
に示すクロックサイクルＣ４でリードコマンドが入力さ
れると、そのサイクルだけ制御信号２５１がＨレベルと
なるため、図２に示すフリップフロップ回路２１８がセ
ットされ、フラグ信号１５８がＨレベルとなる。このと
き、節点２５９，２６０はともにＬレベルとなるため、
バースト長が４の場合、モード信号２５５がＨレベルで
節点２６５，２６６がＬレベルなので、終了検知信号１
５９はＬレベルである。外部クロックＥｘｔ．Ｃｌｏｃ
ｋに同期して、発生する内部クロック１５１にしたが
い、Ｄ−フリップフロップ２０７，２０８で構成される
カウンタが動作する。クロックサイクルＣ７で節点２５
９，２６０がＨレベルとなるため、このとき終了検知信
号１５９はＨレベルとなる。
【００４６】また、クロックサイクルＣ８でリードコマ
ンドが入力されており、同様に動作する。
ンドが入力されており、同様に動作する。
【００４７】図３の内部クロック発生回路に示すよう
に、ＣＡＳレイテンシが３の場合はモード信号３５３が
Ｈレベルになるので、内部クロック１８３，１８４は内
部クロック１５１とほぼ同じタイミング、すなわちゲー
ト３０４，３０９，３０６，３１０の分のみの遅れで発
生する。また内部クロック１８５の立下りは内部クロッ
ク１５１の立上りの直後、立上りは内部クロック１８４
の立下りの後であり、図６に示すような波形になる。し
たがって、終了検知信号１５９がＨレベルとなったあ
と、内部クロック１８５がＨレベルになってから、フリ
ップフロップ回路１８がリセットされ、フラグ信号１５
８はＬレベルとなる。
に、ＣＡＳレイテンシが３の場合はモード信号３５３が
Ｈレベルになるので、内部クロック１８３，１８４は内
部クロック１５１とほぼ同じタイミング、すなわちゲー
ト３０４，３０９，３０６，３１０の分のみの遅れで発
生する。また内部クロック１８５の立下りは内部クロッ
ク１５１の立上りの直後、立上りは内部クロック１８４
の立下りの後であり、図６に示すような波形になる。し
たがって、終了検知信号１５９がＨレベルとなったあ
と、内部クロック１８５がＨレベルになってから、フリ
ップフロップ回路１８がリセットされ、フラグ信号１５
８はＬレベルとなる。
【００４８】図４において、クロックサイクルＣ４でフ
ラグ信号１５８がＨレベルになるため、そのサイクルで
クロック信号１８５がＨレベルになるエッジでＤ−フリ
ップフロップ４１２がＨレベルを節点４５５に伝達す
る。ＣＡＳレイテンシが３であるため、モード信号３５
１，３５２はともにＬレベル、すなわち節点４５７はＬ
レベルであるため、次のクロックサイクルＣ５のクロッ
ク信号１５１によりカラムスイッチラッチ信号１５４は
トグル動作を行う。
ラグ信号１５８がＨレベルになるため、そのサイクルで
クロック信号１８５がＨレベルになるエッジでＤ−フリ
ップフロップ４１２がＨレベルを節点４５５に伝達す
る。ＣＡＳレイテンシが３であるため、モード信号３５
１，３５２はともにＬレベル、すなわち節点４５７はＬ
レベルであるため、次のクロックサイクルＣ５のクロッ
ク信号１５１によりカラムスイッチラッチ信号１５４は
トグル動作を行う。
【００４９】さて、クロックサイクルＣ１１で、クロッ
ク信号１８５の立上りエッジでフラグ信号１５８がＬレ
ベルになるが、次のクロック信号１８５の立上りエッジ
まで節点４５３がＨレベルである。すなわち、クロック
サイクルＣ１２のクロック信号１８５の立上りエッジで
節点４５３，１８６がＬレベルになる。
ク信号１８５の立上りエッジでフラグ信号１５８がＬレ
ベルになるが、次のクロック信号１８５の立上りエッジ
まで節点４５３がＨレベルである。すなわち、クロック
サイクルＣ１２のクロック信号１８５の立上りエッジで
節点４５３，１８６がＬレベルになる。
【００５０】次のクロックサイクルＣ１３でカラムスイ
ッチラッチ信号１５４のパルスが発生し、クロック信号
１５１がＬレベルになり、その後クロック信号１８５が
Ｈレベルになると、節点４５５がＬレベルになり、それ
以後クロック信号１５１が発生してもカラムスイッチラ
ッチ信号１５４は発生しない。
ッチラッチ信号１５４のパルスが発生し、クロック信号
１５１がＬレベルになり、その後クロック信号１８５が
Ｈレベルになると、節点４５５がＬレベルになり、それ
以後クロック信号１５１が発生してもカラムスイッチラ
ッチ信号１５４は発生しない。
【００５１】なお、図６に示すように、読出されるデー
タは８個なのに対し、カラムスイッチラッチ信号１５４
は９回発生する。
タは８個なのに対し、カラムスイッチラッチ信号１５４
は９回発生する。
【００５２】最後のクロックサイクルＣ１３におけるパ
ルスは、カラムデコーダイネーブル信号１８６がＬレベ
ルになったあとに発生するため、全カラムスイッチをＬ
レベルにすることになる。カラムスイッチがＨレベルだ
と、高速動作のためにプリチャージされているリードバ
ス１６７，１６８からカラムスイッチを介して接地線に
貫通電流が流れる。そのため本実施例のように連続動作
終了後に全カラムスイッチをＬレベルにすることで、消
費電力を削減することができる。
ルスは、カラムデコーダイネーブル信号１８６がＬレベ
ルになったあとに発生するため、全カラムスイッチをＬ
レベルにすることになる。カラムスイッチがＨレベルだ
と、高速動作のためにプリチャージされているリードバ
ス１６７，１６８からカラムスイッチを介して接地線に
貫通電流が流れる。そのため本実施例のように連続動作
終了後に全カラムスイッチをＬレベルにすることで、消
費電力を削減することができる。
【００５３】次に、データ出力制御信号１５７，および
データラッチ回路の制御信号１５５については、ＣＡＳ
レイテンシが３の場合、２個のＤ−フリップフロップ４
１０，４１３により、フラグ信号１５８が２クロック分
シフトするため、図６に示すような波形となる。
データラッチ回路の制御信号１５５については、ＣＡＳ
レイテンシが３の場合、２個のＤ−フリップフロップ４
１０，４１３により、フラグ信号１５８が２クロック分
シフトするため、図６に示すような波形となる。
【００５４】ライト制御信号１５６についても同様に、
ＣＡＳレイテンシが３の場合、１個のＤ−フリップフロ
ップ４１１により、フラグ信号１５８が１クロック分シ
フトするため、ライトのコマンドの入った次のクロック
からパルス信号が発生する。
ＣＡＳレイテンシが３の場合、１個のＤ−フリップフロ
ップ４１１により、フラグ信号１５８が１クロック分シ
フトするため、ライトのコマンドの入った次のクロック
からパルス信号が発生する。
【００５５】次に自動プリチャージ制御信号１６０につ
いて述べる。図６に示すクロックサイクルＣ８におい
て、自動プリチャージ付リードコマンドが入力される
と、フラグ信号６５１がＨレベルとなる。自動プリチャ
ージのフラグ信号６５１とパイプライン制御系のイネー
ブル信号１５８の論理積６５２は、Ｄ−ラッチ６０３に
より、クロック信号１８５がＬレベルの期間中に節点６
５４に伝達されるため、節点６５４はクロックサイクル
Ｃ８でＨレベルになる。クロックサイクルＣ１１で内部
クロック１８５がＨレベルになるにしたがい、バースト
終了検知信号１５９がＨレベルとなるため、節点６５４
との論理積６５５はＨレベルになる。ここで、ＣＡＳレ
イテンシ３を示すモード信号３５３がＨで、ＣＡＳレイ
テンシ１，２を示すモード信号３５１，３５２がＬであ
るため、クロックサイクルＣ１２で、内部クロック１５
１がＨになり、１８５がＬになると、Ｄ−フリップフロ
ップ６１０により節点６５８がＨレベルとなる。さらに
２個のＤ−フリップフロップ６１１，６１２により２ク
ロックシフトし、クロックサイクルＣ１４の内部クロッ
ク１５１の立上りにより自動プリチャージスタート信号
１６０がＨになる。
いて述べる。図６に示すクロックサイクルＣ８におい
て、自動プリチャージ付リードコマンドが入力される
と、フラグ信号６５１がＨレベルとなる。自動プリチャ
ージのフラグ信号６５１とパイプライン制御系のイネー
ブル信号１５８の論理積６５２は、Ｄ−ラッチ６０３に
より、クロック信号１８５がＬレベルの期間中に節点６
５４に伝達されるため、節点６５４はクロックサイクル
Ｃ８でＨレベルになる。クロックサイクルＣ１１で内部
クロック１８５がＨレベルになるにしたがい、バースト
終了検知信号１５９がＨレベルとなるため、節点６５４
との論理積６５５はＨレベルになる。ここで、ＣＡＳレ
イテンシ３を示すモード信号３５３がＨで、ＣＡＳレイ
テンシ１，２を示すモード信号３５１，３５２がＬであ
るため、クロックサイクルＣ１２で、内部クロック１５
１がＨになり、１８５がＬになると、Ｄ−フリップフロ
ップ６１０により節点６５８がＨレベルとなる。さらに
２個のＤ−フリップフロップ６１１，６１２により２ク
ロックシフトし、クロックサイクルＣ１４の内部クロッ
ク１５１の立上りにより自動プリチャージスタート信号
１６０がＨになる。
【００５６】以上のように、ＣＡＳレイテンシが３の場
合、制御信号発生回路が本方式に実現するように動作す
ることを示すことができた。
合、制御信号発生回路が本方式に実現するように動作す
ることを示すことができた。
【００５７】次に、ＣＡＳレイテンシが２の場合は、Ｃ
ＡＳレイテンシが３の場合のパイプラインの１段目と２
段目が同一サイクル内で動く。すなわち、図７でクロッ
クサイクルＣ３でリードコマンドが与えられると、最初
のアドレスＡ０のデータは、クロックサイクルＣ３で増
幅され、リードライトバス１６７−１６８で読み出さ
れ、次のクロックＣ４で外部出力される。このとき、カ
ラムスイッチはラッチする必要がないため、カラムスイ
ッチラッチ信号１５４はＨレベルに固定される。さら
に、制御信号１５５，１５７は１クロックサイクル遅れ
で動作する。
ＡＳレイテンシが３の場合のパイプラインの１段目と２
段目が同一サイクル内で動く。すなわち、図７でクロッ
クサイクルＣ３でリードコマンドが与えられると、最初
のアドレスＡ０のデータは、クロックサイクルＣ３で増
幅され、リードライトバス１６７−１６８で読み出さ
れ、次のクロックＣ４で外部出力される。このとき、カ
ラムスイッチはラッチする必要がないため、カラムスイ
ッチラッチ信号１５４はＨレベルに固定される。さら
に、制御信号１５５，１５７は１クロックサイクル遅れ
で動作する。
【００５８】ＣＡＳレイテンシが２の場合、モード信号
３５２のみＨレベル、モード信号３５１，３５３はＬレ
ベルになるため、図４に示すように、節点４５７がＨレ
ベルになるのでカラムスイッチラッチ信号１５４はＨレ
ベルに固定される。さらに節点４６３がＬレベルに固定
され、節点４６２は節点４５９と同じレベルになるた
め、イネーブル信号１５８は、１クロックサイクルで節
点４６４に伝達されることになり、制御信号１５５，１
５７は１クロックサイクル遅れで動作する。なお、クロ
ック信号１８５の立上りは、クロック信号１５１の立下
りからディレイ素子３０８のディレイ後になる。
３５２のみＨレベル、モード信号３５１，３５３はＬレ
ベルになるため、図４に示すように、節点４５７がＨレ
ベルになるのでカラムスイッチラッチ信号１５４はＨレ
ベルに固定される。さらに節点４６３がＬレベルに固定
され、節点４６２は節点４５９と同じレベルになるた
め、イネーブル信号１５８は、１クロックサイクルで節
点４６４に伝達されることになり、制御信号１５５，１
５７は１クロックサイクル遅れで動作する。なお、クロ
ック信号１８５の立上りは、クロック信号１５１の立下
りからディレイ素子３０８のディレイ後になる。
【００５９】最後にＣＡＳレイテンシが１の場合は、Ｃ
ＡＳレイテンシが３の場合のパイプラインの１段目、２
段目、３段目のすべてが同一サイクル内で動く。すなわ
ち、図８でクロックサイクルＣ２でリードコマンドが与
えられると、最初のアドレスＡ０のデータはクロックサ
イクルＣ３で増幅され、リードライトバス１６７／１６
８まで読出され、さらに外部出力される。このとき、Ｃ
ＡＳレイテンシが２の場合と同様、カラムスイッチラッ
チ信号１５４はＨレベルに固定される。しかし、制御信
号１５５，１５７は同じサイクル内で遅れて動作する。
すなわち、クロック信号１８３は、ディレイ素子３０７
のディレイ時間後に動作し、またイネーブル信号１５８
は、モード信号３５１がＨレベルであるため１クロック
サイクルも遅れることなく伝達される。
ＡＳレイテンシが３の場合のパイプラインの１段目、２
段目、３段目のすべてが同一サイクル内で動く。すなわ
ち、図８でクロックサイクルＣ２でリードコマンドが与
えられると、最初のアドレスＡ０のデータはクロックサ
イクルＣ３で増幅され、リードライトバス１６７／１６
８まで読出され、さらに外部出力される。このとき、Ｃ
ＡＳレイテンシが２の場合と同様、カラムスイッチラッ
チ信号１５４はＨレベルに固定される。しかし、制御信
号１５５，１５７は同じサイクル内で遅れて動作する。
すなわち、クロック信号１８３は、ディレイ素子３０７
のディレイ時間後に動作し、またイネーブル信号１５８
は、モード信号３５１がＨレベルであるため１クロック
サイクルも遅れることなく伝達される。
【００６０】
【発明の効果】以上説明したように本発明は、外部入力
されたクロック信号に同期して発生する制御信号が、内
部発生するフラグ信号と前記クロック信号の論理積で、
前記フラグ信号は、読出し、または書込みの外部命令が
入力されたクロック信号でイネーブルとなり、あらかじ
めプログラミングされた連続動作数後のクロック信号の
１個前のクロック信号でイネーブルとなる終了検知信号
によりディセーブルとなる第１の信号、または前記クロ
ック信号で制御され前記第１の信号を入力とするシフト
レジスタの出力信号である第２の信号、または前記第１
の信号と前記第２の信号の論理和であり、前記フラグ信
号と前記終了検知信号の論理積で半導体記憶装置をスタ
ンバイ状態にする信号を発生する手段を有し、外部入力
されたカラムアドレスにしたがって選択され、センスア
ンプとデータ線を電気的に接続するカラムスイッチをラ
ッチする制御信号は、あらかじめプログラミングされた
連続動作数に１を加えた回数だけトグル動作するため、
不要なリード、ライト動作をしなくなった分だけ電流消
費量が減少し、さらにプリチャージコマンドを入力する
必要がなくなり、その分のシステムとしての電流消費量
が減少するという効果を有する。
されたクロック信号に同期して発生する制御信号が、内
部発生するフラグ信号と前記クロック信号の論理積で、
前記フラグ信号は、読出し、または書込みの外部命令が
入力されたクロック信号でイネーブルとなり、あらかじ
めプログラミングされた連続動作数後のクロック信号の
１個前のクロック信号でイネーブルとなる終了検知信号
によりディセーブルとなる第１の信号、または前記クロ
ック信号で制御され前記第１の信号を入力とするシフト
レジスタの出力信号である第２の信号、または前記第１
の信号と前記第２の信号の論理和であり、前記フラグ信
号と前記終了検知信号の論理積で半導体記憶装置をスタ
ンバイ状態にする信号を発生する手段を有し、外部入力
されたカラムアドレスにしたがって選択され、センスア
ンプとデータ線を電気的に接続するカラムスイッチをラ
ッチする制御信号は、あらかじめプログラミングされた
連続動作数に１を加えた回数だけトグル動作するため、
不要なリード、ライト動作をしなくなった分だけ電流消
費量が減少し、さらにプリチャージコマンドを入力する
必要がなくなり、その分のシステムとしての電流消費量
が減少するという効果を有する。
【図１】本発明の一実施例のブロック図。
【図２】図１に示したフラグ信号・終了検知信号発生回
路の回路図。
路の回路図。
【図３】図１に示した内部クロック信号発生回路の回路
図。
図。
【図４】図１に示した制御信号発生回路の回路図。
【図５】図１に示した自動プリチャージ制御信号発生回
路の回路図。
路の回路図。
【図６】図１に示した実施例の各部における信号波形図
（ＣＡＳレイテンシが３の場合）。
（ＣＡＳレイテンシが３の場合）。
【図７】図１に示した実施例の各部における信号波形図
（ＣＡＳレイテンシが２の場合）。
（ＣＡＳレイテンシが２の場合）。
【図８】図１に示した実施例の各部における信号波形図
（ＣＡＳレイテンシが１の場合）。
（ＣＡＳレイテンシが１の場合）。
【図９】従来例のブロック図。
【図１０】図９に示した制御信号発生回路の回路図。
【図１１】図９に示した従来例の各部における信号波形
図。
図。
【図１２】Ｄ−ラッチの回路図。
【図１３】Ｄ−フリップフロップの回路図。
【図１４】トランスファースイッチの回路図。
【図１５】ディレイ素子の回路図。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６８１Ｆ
Claims (6)
- 【請求項１】 それぞれ対応する制御信号に同期して動
作する複数のステージに分割されたパイプライン構造を
有し、外部より供給されるコマンド信号に応じて読出し
動作及び書込み動作を行う半導体記憶装置において、前
記各ステージへ供給する前記各制御信号を生成する手段
を有し、前記手段は、少なくとも前記コマンド信号がロ
ウアドレスの供給を示してから（Ａｃｔｉｖｅコマン
ド）カラムアドレスの供給を示すまで（Ｒｅａｄコマン
ド）の期間は前記各ステージに対応する前記各制御信号
の発生を停止し、前記コマンド信号がカラムアドレスの
供給を示した後前記各ステージに対応する前記各制御信
号の供給を開始し、前記手段は、前記各ステージに対応
する前記各制御信号の供給を開始した後、バーストモー
ド信号（２５３〜２５６）により示される連続読出し数
又は連続書込み数に基づくパルス数だけ前記各制御信号
を発生したことに応答して前記各ステージに対応する前
記各制御信号の供給を停止し、前記複数のステージに
は、前記カラムアドレスに基づきカラムスイッチを活性
化させるステージが少なくとも含まれ、前記手段は、前
記カラムスイッチを活性化させるステージに対応する制
御信号（１５４）の供給を開始した後、前記バーストモ
ード信号により示される連続読出し数又は連続書込み数
に１を加えたパルス数だけ当該制御信号を発生したこと
に応答して当該制御信号の供給を停止することを特徴と
する半導体記憶装置。 - 【請求項２】 それぞれ対応する制御信号に同期して動
作する複数のステージに分割されたパイプライン構造を
有し、外部より供給されるコマンド信号に応じて読出し
動作及び書込み動作を行う半導体記憶装置において、前
記各ステージへ供給する前記各制御信号を生成する手段
を有し、前記手段は、少なくとも前記コマンド信号がロ
ウアドレスの供給を示してから（Ａｃｔｉｖｅコマン
ド）カラムアドレスの供給を示すまで（Ｒｅａｄコマン
ド）の期間は前記各ステージに対応する前記各制御信号
の発生を停止し、前記コマンド信号がカラムアドレスの
供給を示した後前記各ステージに対応する前記各制御信
号の供給を開始し、前記手段は、前記各ステージに対応
する前記各制御信号の供給を開始した後、バーストモー
ド信号（２５３〜２５６）により示される連続読出し数
又は連続書込み数に基づくパルス数だけ前記各制御信号
を発生したことに応答して前記各ステージに対応する前
記各制御信号の供給を停止し、前記コマンド信号がロウ
アドレスの供給を示すとともに自動プリチャージを示し
た後（Ｒｅａｄ ｗｉｔｈ Ａｕｔｏ Ｐｒｅコマン
ド）、内部クロック（１５１）が前記ＣＡＳレイテンシ
モード信号（３５１〜３５３）により示されるＣＡＳレ
イテンシ数と前記バーストモード信号により示される連
続読出し数又は連続書込み数とを加算した数だけ発生し
たことに応答して自動的にプリチャージを行う手段をさ
らに備えることを特徴とする半導体記憶装置。 - 【請求項３】 前記コマンド信号がロウアドレスの供給
を示すとともに自動プリチャージを示した後（Ｒｅａｄ
ｗｉｔｈ Ａｕｔｏ Ｐｒｅコマンド）、内部クロッ
ク（１５１）が前記ＣＡＳレイテンシモード信号（３５
１〜３５３）により示されるＣＡＳレイテンシ数と前記
バーストモード信号により示される連続読出し数又は連
続書込み数とを加算した数だけ発生したことに応答して
自動的にプリチャージを行う手段をさらに備えることを
特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】 それぞれ対応する制御信号に同期して動
作する複数のステージに分割されたパイプライン構造を
有し、外部より供給されるコマンド信号に応じて読出し
動作及び書込み動作を行う半導体記憶装置において、前
記コマンドがカラムアドレスの供給を示したこと（Ｒｅ
ａｄコマンド）に応答してアドレス信号をラッチすると
ともに第１の内部クロック（１５３）に応答してこれを
内部で順次変化させる内部発生手段（１１２）と、前記
内部発生手段より出力されるアドレス信号をデコードす
るデコーダ（１１４）と、前記デコーダより出力される
デコード出力信号（１６５）を第２の内部クロック（１
５４）に応答して保持するラッチ回路（１１５）と、前
記ラッチ回路に保持された情報に基づく所定のメモリセ
ルに順次アクセスするアクセス手段（１２０）とを備え
る半導体記憶装置。 - 【請求項５】 前記アクセス手段とデータ端子との間に
設けられ、前記アクセス手段によりアクセスされたメモ
リセルのデータを第３の内部クロック（１５５）に応答
して保持するデータラッチ回路（１３２，１３３）をさ
らに備え、前記第３の内部クロックは、前記バーストモ
ード信号により示される連続読出 し数又は連続書込み数
と同数だけ発生することを特徴とする請求項４記載の半
導体記憶装置。 - 【請求項６】 それぞれ対応する制御信号に同期して動
作する複数のステージに分割されたパイプライン構造を
有し、外部より供給されるコマンド信号に応じて読出し
動作及び書込み動作を行う半導体記憶装置において、外
部より供給されたアドレス信号のうち、第１の部分（Ｉ
０，Ｉ１）を受け第１の内部クロック（１５３）に応答
してこれを内部で順次変化させる第１のアドレスバッフ
ァ（１１２）と、前記アドレス信号のうち第２の部分
（Ｉ２，Ｉ３）及び第３の部分（Ｉ４〜）を受ける第２
のアドレスバッファ（１１３）と、前記第１のアドレス
バッファからの出力信号及び前記第２のアドレスバッフ
ァからの出力信号のうち前記第３の部分に対応する信号
を受けこれをデコードするデコーダ（１１４）と、前記
デコーダより出力されるデコード出力信号（１６５）を
第２の内部クロック（１５４）に応答して保持するラッ
チ回路（１１５）と、前記ラッチ回路に保持された情報
に基づいて複数のメモリセルにアクセスするアクセス手
段（１２０）と、前記第２のアドレスバッファからの出
力信号のうち前記第２の部分に対応する信号に基づき、
前記アクセス手段によりアクセスされた複数のメモリセ
ルのうちの一部を選択するスイッチ回路（１３１，１４
５〜１４７）とを備える半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5189930A JP2956426B2 (ja) | 1993-07-30 | 1993-07-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5189930A JP2956426B2 (ja) | 1993-07-30 | 1993-07-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0745067A JPH0745067A (ja) | 1995-02-14 |
| JP2956426B2 true JP2956426B2 (ja) | 1999-10-04 |
Family
ID=16249593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5189930A Expired - Lifetime JP2956426B2 (ja) | 1993-07-30 | 1993-07-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2956426B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW378330B (en) * | 1997-06-03 | 2000-01-01 | Fujitsu Ltd | Semiconductor memory device |
| KR100486195B1 (ko) * | 1997-06-27 | 2005-06-16 | 삼성전자주식회사 | 싱크로너스디램의자동프리차지제어회로 |
| JP3360034B2 (ja) * | 1998-10-30 | 2002-12-24 | エヌイーシーマイクロシステム株式会社 | 半導体記憶装置の出力回路 |
| KR100408716B1 (ko) * | 2001-06-29 | 2003-12-11 | 주식회사 하이닉스반도체 | 오토프리챠지 갭리스 보호회로를 가진 반도체 메모리소자의 오토프리챠지장치 |
| KR100656453B1 (ko) * | 2005-11-30 | 2006-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 오토프리차지 회로 |
| JP2007149341A (ja) * | 2007-03-19 | 2007-06-14 | Fujitsu Ltd | メモリデバイス |
| JP2007328907A (ja) * | 2007-07-30 | 2007-12-20 | Samsung Electronics Co Ltd | 同期型バースト半導体メモリ装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2740063B2 (ja) * | 1990-10-15 | 1998-04-15 | 株式会社東芝 | 半導体記憶装置 |
-
1993
- 1993-07-30 JP JP5189930A patent/JP2956426B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0745067A (ja) | 1995-02-14 |
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