JP3360034B2

JP3360034B2 - 半導体記憶装置の出力回路

Info

Publication number: JP3360034B2
Application number: JP30968398A
Authority: JP
Inventors: 啓之山越
Original assignee: エヌイーシーマイクロシステム株式会社
Priority date: 1998-10-30
Filing date: 1998-10-30
Publication date: 2002-12-24
Anticipated expiration: 2018-10-30
Also published as: JP2000137985A; KR100316982B1; KR20000029412A; TW448449B; US6166965A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、シンクロナスＤ
ＲＡＭ等の半導体記憶装置に用いて好適な出力回路に係
り、詳しくは、メモリセルからの読み出しデータが供給
されるデータバスの論理状態をラッチし、ラッチしたデ
ータに基づいて昇圧した電圧を生成し、昇圧した電圧で
出力用ｎチャネルトランジスタのゲートへ供給して出力
用ｎチャネルトランジスタを駆動するようにした半導体
記憶装置の出力回路に関するものである。

【０００２】

【従来の技術】図１４は従来の半導体記憶装置の出力回
路の一例を示す回路構成図である。従来の半導体記憶装
置の出力回路１０１は、図示しない各メモリセルに対し
てデータの書き込みを行なったり図示しない各メモリセ
ルのデータを読み出すために用いられるデータバス（Ｒ
ＷＢＳ）１０２と、データバス（ＲＷＢＳ）１０２をプ
ルアップするためのプルアップ負荷用ｐチャネル電界効
果トランジスタ１０３（以下、負荷用トランジスタと記
す）と、図示しないメモリセルからの読み出しデータ
（以下、メモリセル読み出しデータと記す）ＹがＨレベ
ルの時に導通状態となってデータバス（ＲＷＢＳ）１０
２をＬレベルに駆動するデータバス駆動用ｎチャネル電
界効果トランジスタ（以下、データバス駆動用トランジ
スタと記す）１０４と、バッファ回路１０５と、ｐチャ
ネル電界効果トランジスタ１０６とｎチャネル電界効果
トランジスタ１０７とを電源間に直列接続してなる出力
バッファ回路とから構成されている。符号１０８は出力
端子である。

【０００３】バッファ回路１０５の入力端子はデータバ
ス（ＲＷＢＳ）１０２に接続されている。バッファ回路
１０５の出力端子は各電界効果トランジスタ１０６，１
０７のゲートＧへそれぞれ接続されている。ｐチャネル
電界効果トランジスタ１０６のソースＳは正電源Ｖ＋へ
接続されている。各電界効果トランジスタ１０６，１０
７のドレインＤは相互に接続されるとともに、出力端子
１０８へ接続されている。ｎチャネル電界効果トランジ
スタ１０７のソースＳは負電源（ＧＮＤ）へ接続されて
いる。

【０００４】図１５は図１４に示した従来の半導体記憶
装置の出力回路の動作を示すタイミングチャートであ
る。図１５（ａ）は外部から供給されるクロックまたは
外部クロックに同期する内部のクロックＣＬＫを示して
いる。図示しないアドレス情報や読み出しモード情報に
基づいて各メモリセルからデータが順次読み出される。
図１５（ｂ）に示すように、メモリセル読み出しデータ
Ｙは、図１５（ａ）に示したクロックＣＬＫのＨレベル
の区間に同期して出力されるよう構成されている。な
お、メモリセル読み出しデータＹは、クロックＣＬＫの
Ｌレベルの区間ではＬレベルとなるよう構成されてい
る。メモリセル読み出しデータＹがＨレベルの場合、図
１４に示したデータバス駆動用トランジスタ１０４が導
通状態となるので、図１５（ｃ）に示すようにデータバ
ス（ＲＷＤＢ）１０２はＬレベルとなる。メモリセル読
み出しデータＹがＬレベルの場合、データバス（ＲＷＤ
Ｂ）１０２はＨレベルである。データバス（ＲＷＤＢ）
１０２の論理レベルはバッファ回路１０５を介して出力
バッファ回路へ供給される。図１５（ｄ）は出力端子１
０８の出力（ＯＵＴ）レベルを示している。データバス
（ＲＷＤＢ）１０２がＨレベルの場合、ｎチャネルトラ
ンジスタ１０７が導通状態となり出力端子１０８はＬレ
ベルとなる。データバス（ＲＷＤＢ）１０２がＬレベル
の場合、ｐチャネルトランジスタ１０６が導通状態とな
り出力端子１０８はＨレベルとなる。

【０００５】

【発明が解決しようとする課題】従来の半導体記憶装置
の出力回路１０１は、出力端子１０８をＨレベルに駆動
するためのトランジスタ１０６をｐチャネル電界効果ト
ランジスタで構成している。ｐチャネル電界効果トラン
ジスタ１０６で大きな出力駆動能力を確保しようとする
と、ｐチャネル電界効果トランジスタ１０６のチップサ
イズが大きくなる。半導体記憶装置のチップサイズを小
さくするには、出力端子１０８をＨレベルに駆動するた
めのトランジスタ１０６をｎチャネル電界効果トランジ
スタで構成するのが望ましい。しかしながら、出力端子
１０８をＨレベルに駆動するためのトランジスタ１０６
をｎチャネル電界効果トランジスタで構成し、かつ、Ｈ
レベルをほぼ電源電圧Ｖ＋とするには、出力端子１０８
をＨレベルに駆動するためのｎチャネル電界効果トラン
ジスタのゲートに電源電圧Ｖ＋よりも高い電位を供給す
る必要がある。このため比較的簡易な構成の昇圧回路が
望まれていた。

【０００６】また、図１５に示したように、従来の半導
体記憶装置の出力回路１０１は、クロックＣＬＫのＨレ
ベルの区間に同期してメモリセル読み出しデータＹが出
力され、クロックＣＬＫのＬレベルの区間では出力（Ｏ
ＵＴ）がＬレベルとなる。このため、メモリセル読み出
しデータＹが数サイクルに亘ってＨレベルが連続する場
合でも、出力（ＯＵＴ）はクロックＣＬＫの半サイクル
毎にＨ／Ｌを繰り返すことになり、スイッチング動作が
頻繁に行なわれる分だけ消費電力が増加する。そこで、
メモリセル読み出しデータＹをラッチし、ラッチしたメ
モリセル読み出しデータＹに基づいて出力端子１０８を
駆動する構成とすることで出力バッファ回路の不必要な
スイッチング動作をなくすとともに、ラッチしたデータ
に基づいて出力端子１０８をＨレベルに駆動する際には
昇圧された電圧を発生させることのできる出力回路が望
まれていた。

【０００７】さらに、従来の半導体記憶装置の出力回路
１０１は、データバス（ＲＷＢＳ）１０２を負荷用トラ
ンジスタ１０３を介してプルアップする構成としてい
る。メモリセル読み出しデータＹがＨレベルの場合はデ
ータバス駆動用トランジスタ１０４が導通状態となるの
で、負荷用トランジスタ１０３を介して負荷電流が流れ
る。この負荷電流はクロックＣＬＫの半サイクル区間に
亘って継続的に流れることになるので消費電力が大き
い。このため、データバス（ＲＷＢＳ）１０２の論理レ
ベルを確定するための消費電力を低減することが望まれ
ていた。

【０００８】

【発明の目的】この発明はこのような課題を解決するた
めなされたもので、メモリセル読み出しデータが供給さ
れるデータバスの論理レベルを確定するための消費電力
を低減するとともに、メモリセル読み出しデータをラッ
チし、ラッチしたデータに基づいて昇圧された電圧を発
生させ、この昇圧された電圧に基づいてｎチャネル電界
効果トランジスタを駆動することでほぼ電源電圧レベル
のＨレベル出力を発生できるようにした半導体記憶装置
の出力回路を提供することを目的とする。

【０００９】

【課題を解決するための手段】前記課題を解決するため
この発明に係る半導体記憶装置の出力回路は、クロック
のＨレベルの区間に同期して出力されるとともにクロッ
クのＬレベルの区間でＬレベルとなるメモリセル読み出
しデータを入力して以下のように出力するものである。
そして、メモリセル読み出しデータが供給されるデータ
バスをメモリセル読み出しデータが出力されていない期
間に充電するデータバス充電回路と、メモリセル読み出
しデータがＬレベルである場合にデータバスを放電する
データバス放電回路と、クロックのＨレベルの区間でデ
ータバスの論理レベルをそのまま出力するとともにクロ
ックがＨレベルからＬレベルに変化した時にデータバス
の論理レベルをラッチするラッチ回路と、ラッチ回路の
ラッチ出力に基づいて（すなわちクロックのＨレベルの
区間でメモリセル読み出しデータがＨレベルの時及びそ
の直後のクロックのＬレベルの区間で）電源電圧よりも
高い昇圧電圧を発生する昇圧回路と、昇圧電圧に基づい
て出力端子をＨレベルに駆動する第１のｎチャネル型電
界効果トランジスタと、ラッチ回路のラッチ出力に基づ
いて（すなわちクロックのＨレベルの区間でメモリセル
読み出しデータがＬレベルの時及びその直後のクロック
のＬレベルの区間で）出力端子をＬレベルに駆動する第
２のｎチャネル型電界効果トランジスタとを備えたこと
を特徴とする。

【００１０】この発明に係る半導体記憶装置の出力回路
は、データバスを充電した後に、メモリセル読み出しデ
ータに基づいてデータバスの電荷を放電することで、デ
ータバスを介してメモリセル読み出しデータを取り出す
構成としたので、データバスを介してメモリセル読み出
しデータを取り出すための消費電力を大幅に低減するこ
とができる。

【００１１】また、この発明に係る半導体記憶装置の出
力回路は、データバスを介して取り出したメモリセル読
み出しデータをラッチした後に各出力用トランジスタを
駆動する構成としたので、同一の論理レベルが数サイク
ルに亘って継続する場合には各出力用トランジスタのス
イッチング動作が不要となる。スイッチング動作が不要
となった分だけ、出力負荷を駆動するための電力が低減
される。

【００１２】さらに、この発明に係る半導体記憶装置の
出力回路は、ラッチ出力に基づいて昇圧した電圧を生成
する昇圧回路を備えたので、電源電圧よりも高い電圧を
出力用トランジスタのゲートへ供給することができる。
よって、ｎチャネルトランジスタを用いて出力端子へ電
源電圧レベルの出力を発生させることができる。

【００１３】昇圧回路は、コンデンサの一端をほぼ接地
電位にした状態でコンデンサの他端に接続された電荷保
持用トランジスタを導通とすることによりコンデンサを
ほぼ電源電圧まで充電した後に、電荷保持用トランジス
タを非導通とし、コンデンサの一端をほぼ電源電圧電位
にすることで、コンデンサの他端の電位を電源電圧より
も高電位にすることを特徴とする。

【００１４】昇圧回路は、コンデンサを電源電圧で充電
した後に、そのコンデンサの低電位側を電源電圧にステ
ップアップすることで、コンデンサの高電位側を電源電
圧のほぼ２倍の電位まで昇圧することができる。この昇
圧回路は、比較的簡易な回路構成であり、集積回路化が
容易である。

【００１５】データバス放電回路は、メモリセル読み出
しデータがＬレベルである場合に、データバスを放電す
る構成とする。

【００１６】メモリセル読み出しデータがＬレベルであ
る場合にデータバスを放電する構成とすることで、デー
タバスの論理レベルをラッチするタイミングの制限が解
消される。これにより、半導体記憶装置の読み出し動作
を容易に高速化することができる。

【００１７】ラッチ回路は、データバスの論理レベルを
取り込むためのスイッチ回路と、取り込んだ論理レベル
をバッファを介して帰還させることで取り込んだ論理レ
ベルを保持するためのスイッチ回路とを備える構成とし
てもよい。

【００１８】このような構成をとることで、ラッチ回路
の回路規模を小さくすることができ、集積化が容易とな
る。

【００１９】ラッチ回路のスイッチ回路は、ｐチャネル
電界効果トランジスタとｎチャネル電界効果トランジス
タとを並列に接続して構成してもよい。

【００２０】このような構成をとることで、データの転
送をより確実に行なうことができる。

【００２１】データバスの電圧と予め設定した基準電圧
とを比較してデータバスの論理レベルを判定する電圧比
較器を備え、この電圧比較器の比較出力をラッチ回路で
ラッチする構成としてもよい。

【００２２】このような構成をとることで、データバス
の論理レベルをより正確に判定してラッチすることがで
きる。

【００２３】なお、電圧比較器は差動増幅器を用いて構
成してもよい。

【００２４】差動増幅器を用いる構成とすることで、回
路規模を小さくすることができ、集積化が容易となる。

【００２５】ラッチ回路は、データバスの論理レベルを
取り込むための一つのスイッチ回路と、取り込んだ論理
レベルをバッファを介して帰還させることで取り込んだ
論理レベルを保持するための一つスイッチ回路とからな
る、としてもよい。

【００２６】このような構成をとることで、ラッチ回路
の回路規模を小さくできる。

【００２７】ラッチ回路は、クロックを一定時間遅延さ
せる遅延回路と、この遅延回路で遅延したクロックをク
ロック入力端子に入力するとともにデータバスの論理レ
ベルをデータ入力端子に入力するＤ型フリップフロップ
とを備えた、としてもよい。

【００２８】このような構成をとることで、データバス
の論理レベルが確定した時点でデータバスの論理レベル
をラッチすることができる。したがって、メモリセルか
らの読み出しデータが数サイクルに亘ってＬレベルが継
続する場合でも、出力が一時的にＨレベルとなることは
ない。

【００２９】

【発明の実施の形態】以下、この発明の実施の形態を添
付図面に基づいて説明する。

【００３０】図１はこの発明に係る半導体記憶装置の出
力回路の第１の実施の形態を示す回路構成図である。図
１に示す出力回路１は、メモリセル読み出しデータが供
給されるデータバス（ＲＷＢＳ）２と、データバス充電
回路を構成するｐチャネル電界効果トランジスタ（以
下、データバス充電用トランジスタと記す）３と、デー
タバス放電回路を構成するｎチャネル電界効果トランジ
スタ（以下、データバス放電用トランジスタと記す）４
と、図示しないメモリセルからの読み出しデータＹの論
理レベルを反転してデータバス放電用トランジスタ４を
駆動するインバータ５と、データバス（ＲＷＢＳ）２の
論理レベルを反転するインバータ６と、ラッチ回路１０
と、昇圧回路２０と、出力端子ＯＵＴをＨレベルに駆動
するｎチャネル型電界効果トランジスタ７と、出力端子
ＯＵＴをＬレベルに駆動するｎチャネル型電界効果トラ
ンジスタ８と、インバータ９とからなる。

【００３１】データバス充電用トランジスタ３のソース
は正電源Ｖ＋へ接続されている。データバス充電用トラ
ンジスタ３のドレインはデータバス（ＲＷＢＳ）２へ接
続されている。データバス充電用トランジスタ３のゲー
トにはバス充電パルスＰが供給される。バス充電パルス
Ｐは、メモリセルからデータが読み出される時点よりも
前に所定時間Ｌレベルとなる。データバス充電用トラン
ジスタ３は、Ｌレベルのバス充電パルスＰが供給される
と導通状態となり、データバス（ＲＷＢＳ）２を正電源
Ｖ＋の電位へ充電する。

【００３２】データバス放電用トランジスタ４のドレイ
ンはデータバス（ＲＷＢＳ）２に接続されている。デー
タバス放電用トランジスタ４のソースは接地されてい
る。メモリセルからの読み出しデータＹはインバータ５
で反転されてデータバス放電用トランジスタ４のゲート
へ供給される。メモリセルからの読み出しデータＹはク
ロックＣＬＫのＨレベルの区間に同期して供給される。

【００３３】データバス（ＲＷＢＳ）２は、メモリセル
からのデータ読み出しに先立って充電されＨレベルとな
る。メモリセルからの読み出しデータＹがＨレベルの場
合、インバータ５の出力はＬレベルでありデータバス放
電用トランジスタ４は非導通状態であるので、データバ
ス（ＲＷＢＳ）２の電荷は放電されずデータバス（ＲＷ
ＢＳ）２はＨレベルを保持する。メモリセルからの読み
出しデータＹがＬレベルの場合、インバータ５の出力は
Ｈレベルとなりデータバス放電用トランジスタ４は導通
状態となる。データバス放電用トランジスタ４が導通状
態になると、データバス（ＲＷＢＳ）２の電荷は放電さ
れて、データバス（ＲＷＢＳ）２はＬレベルとなる。

【００３４】なお、図示していないがインバータ５の出
力端子とデータバス放電用トランジスタ４のゲートとの
間には、トランスファゲート回路等のスイッチ回路が介
設されており、このスイッチ回路はメモリセルからの読
み出しデータＹが供給される期間に同期してインバータ
５の出力をデータバス放電用トランジスタ４のゲートへ
供給し、メモリセルからの読み出しデータＹが供給され
ていない期間はデータバス放電用トランジスタ４のゲー
トへＬレベルの信号を供給することで、メモリセルから
の読み出しデータＹがＬレベルのとき以外は、データバ
ス放電用トランジスタ４が導通状態にならないようにし
ている。

【００３５】また、インバータ５の出力端子とデータバ
ス放電用トランジスタ４のゲートとの間に上述のスイッ
チ回路を介設せずに、メモリセルからの読み出しデータ
Ｙが供給されていない期間はメモリセルからの読み出し
データＹがＨレベルとなるようにしてもよい。また、デ
ータバス（ＲＷＢＳ）２とデータバス放電用トランジス
タ４のドレインとの間に図示しないスイッチ回路を介設
し、メモリセルからの読み出しデータＹが供給されてい
ない期間は図示しないスイッチ回路を非導通状態に制御
する構成としてもよい。

【００３６】ラッチ回路１０は、インバータ６の出力な
らびにデータバス（ＲＷＢＳ）２のデータをラッチして
各ラッチデータφ１，φ２を出力する。このラッチ回路
１０は、トランスファゲート用スイッチ回路を構成する
各ｎチャネル電界効果トランジスタＴ１１，Ｔ１２と、
第１のデータ保持回路を構成するｎチャネル電界効果ト
ランジスタＴ１３ならびにバッファＢ１１と、第２のデ
ータ保持回路を構成するｎチャネル電界効果トランジス
タＴ１４とバッファＢ１２と、クロックＣＬＫを反転す
るインバータＩ１１とからなる。

【００３７】クロックＣＬＫがＨレベルになるとトラン
スファゲート用スイッチ回路を構成するトランジスタＴ
１１が導通状態になり、インバータ６の出力が昇圧回路
２０へ供給される（スルー状態）。クロックＣＬＫがＬ
レベルになるとトランジスタＴ１１は非導通状態にな
る。一方、クロックＣＬＫがＬレベルになるとインバー
タＩ１１の出力に基づいてトランジスタＴ１３が導通状
態になる。トランジスタＴ１３が導通状態になると、バ
ッファＢ１１の出力がバッファＢ１１の入力側へ帰還さ
れるので、クロックＣＬＫがＨレベルからＬレベルへ変
化した時点での論理レベルが保持される。

【００３８】同様に、クロックＣＬＫがＨレベルになる
とトランスファゲート用スイッチ回路を構成するトラン
ジスタＴ１２が導通状態になり、データバス（ＲＷＢ
Ｓ）２のデータがインバータ９へ供給される（スルー状
態）。クロックＣＬＫがＬレベルになるとインバータＩ
１１の出力に基づいてトランジスタＴ１４が導通状態に
なり、バッファＢ１２の出力がバッファＢ１２の入力側
へ帰還されるので、クロックＣＬＫがＨレベルからＬレ
ベルへ変化した時点での論理レベルが保持される。

【００３９】昇圧回路２０は、コンデンサＣ２１と、コ
ンデンサＣ２１を充電するためのｐチャネル電界効果ト
ランジスタＴ２１と、コンデンサＣ２１の電荷を放電す
るためのｎチャネル電界効果トランジスタＴ２２と、コ
ンデンサＣ２１の電荷を保持させるためのｎチャネル電
界効果トランジスタＴ２３と、コンデンサＣ２１の電荷
の保持レベルを調整するためのｎチャネル電界効果トラ
ンジスタＴ２４と、所定の遅延時間ｔｄを得るためのバ
ッファＢ２１と、昇圧動作を行なうインバータＩ２１と
からなる。

【００４０】トランジスタＴ２１のソースは正電源Ｖ＋
へ接続されている。このトランジスタＴ２１のドレイン
はトランジスタＴ２３を介してコンデンサＣ２１の一端
ならびにＨレベル出力用トランジスタ７へ接続される。
トランジスタＴ２１のゲートにはラッチ回路１０の一方
の出力φ１が供給される。トランジスタＴ２２のソース
は接地されている。このトランジスタＴ２２のドレイン
はコンデンサＣ２１の一端に接続される。トランジスタ
Ｔ２２のゲートにはラッチ回路１０の一方の出力φ１が
供給される。ラッチ回路１０の一方の出力φ１はバッフ
ァＢ２１の入力端子へ供給される。バッファＢ２１の出
力は、インバータＩ２１の入力端子へ供給されるととも
に、トランジスタＴ２４のドレインへ供給される。トラ
ンジスタＴ２４のゲートは正電源Ｖ＋へ接続されてい
る。トランジスタＴ２４のソースはトランジスタＴ２３
のゲートへ接続されている。インバータＩ２１の出力端
子はコンデンサＣ２１の他端へ接続されている。

【００４１】図２は昇圧回路の動作ならびに出力端子の
出力を示すタイミングチャートである。図２（ａ）はラ
ッチ回路１０の一方の出力φ１を示す。図２（ｂ）はラ
ッチ回路１０の他方の出力φ２を示す。図２（ｃ）はバ
ッファＢ２１の出力φ３を示す。図２（ｄ）インバータ
Ｉ２１の出力φ５を示す。図２（ｅ）は昇圧回路２０の
出力φ４を示す。図２（ｆ）は出力端子ＯＵＴの出力を
示す。なお、図２中のｔｄはバッファＢ２１の遅延時間
を、ｔｄＩはインバータＩ２１の遅延時間を示す。

【００４２】ラッチ回路１０の一方の出力φ１がＨレベ
ルの場合、ソースが接地されたトランジスタＴ２２は導
通状態となり、コンデンサＣ２１に蓄えられていた電荷
を放電するとともに、Ｈレベル出力用トランジスタ７の
ゲートを接地レベルにするので、Ｈレベル出力用トラン
ジスタ７は非導通状態となる。ラッチ回路１０の一方の
出力φ１がＨレベルのとき、ラッチ回路１０の他方の出
力φ２はＬレベルであり、このＬレベルはインバータ９
で反転され、Ｈレベルの信号がＬレベル出力用トランジ
スタ８のゲートへ供給される。これにより、ソースが接
地されたＬレベル出力用トランジスタ８は導通状態とな
って、出力端子ＯＵＴはＬレベル（接地電位）となる。

【００４３】ラッチ回路１０の一方の出力φ１がＨレベ
ルからＬレベルに変化すると、ソース接地されたトラン
ジスタＴ２２は非導通状態になるとともに、ｐチャネル
トランジスタＴ２１が導通状態となる。ラッチ回路１０
の一方の出力φ１がＨレベルからＬレベルに変化した時
点から遅延時間ｔｄが経過するまではバッファＢ２１の
出力φ３はＨレベルを保持している。このＨレベルはト
ランジスタＴ２４を介してトランジスタＴ２３のゲート
へ供給されるので、トランジスタＴ２３は導通状態とな
る。ｐチャネルトランジスタＴ２１はラッチ回路１０の
一方の出力φ１がＬレベルに変化した時点で導通状態と
なっているので、正電源Ｖ＋がｐチャネルトランジスタ
Ｔ２１−ｎチャネルトランジスタＴ２３を介してコンデ
ンサＣ２１の一端へ供給され、正電源Ｖ＋によってコン
デンサＣ２１の充電がなされる。コンデンサＣ２１の充
電がなされている状態では、バッファＢ２１の出力はＨ
レベルであるので、インバータＩ２１の出力はＬレベル
である。、インバータＩ２１の出力φ５、すなわち、コ
ンデンサＣ２１の他端をＬレベル（接地レベル）にした
状態でコンデンサＣ２１を正電源Ｖ＋で充電するので、
コンデンサＣ２１の両端電位はほぼ正電源電圧Ｖ＋とな
る。

【００４４】ラッチ回路１０の一方の出力φ１がＨレベ
ルからＬレベルに変化した時点からバッファＢ２１によ
る遅延時間ｔｄが経過すると、バッファＢ２１の出力φ
３はＨレベルからＬレベルに変化する。バッファＢ２１
の出力φ３がＬレベルになると、トランジスタＴ２３の
ゲートはトランジスタＴ２４を介してＬレベルに接続さ
れた状態になるので、トランジスタＴ２３は非導通状態
となる。トランジスタＴ２３が非導通状態になること
で、コンデンサＣ２１に対する充電が停止される。バッ
ファＢ２１の出力φ３がＬレベルになるとインバータＩ
２１の出力φ５はＨレベル（正電源Ｖ＋）になる。すな
わち、コンデンサＣ２１の他端の電位が接地電位から正
電源Ｖ＋レベルに変化するので、コンデンサＣ２１の一
端側すなわち昇圧回路２０の出力φ４の電位は、インバ
ータＩ２１の出力φ５の電位にコンデンサＣ２１の両端
電位を加算した電位（正電源Ｖ＋の約２倍）に昇圧され
る。この昇圧された電位φ４がＨレベル出力用トランジ
スタ７のゲートへ供給されるので、Ｈレベル出力用トラ
ンジスタ７のソース側電位すなわち出力端子ＯＵＴが正
電源Ｖ＋の電位となってもＨレベル出力用トランジスタ
７を導通状態に駆動することができる。

【００４５】ラッチ回路１０の一方の出力φ１がＬレベ
ルのとき、ラッチ回路１０の他方の出力φ２はＨレベル
であり、このＨレベルはインバータ９で反転され、Ｌレ
ベルの信号がＬレベル出力用トランジスタ８のゲートへ
供給される。これにより、ソースが接地されたＬレベル
出力用トランジスタ８は非導通状態となって、出力端子
ＯＵＴはＨレベル（正電源Ｖ＋電位）となる。

【００４６】図３および図４は図１に示した半導体記憶
装置の出力回路の動作を示すタイミングチャートであ
る。図３はメモリセルからの読み出しデータＹがＨレベ
ルの場合を、図４はメモリセルからの読み出しデータＹ
がＬレベルの場合を示している。図３および図４におい
て、（ａ）はバス充電パルスを、（ｂ）はメモリセルか
らの読み出しデータＹを、（ｃ）はデータバス（ＲＷＢ
Ｓ）の充電／放電状態を、（ｄ）はクロックＣＬＫを、
（ｅ）は一方のラッチ出力φ１を、（ｆ）は他方のラッ
チ出力φ２を、（ｇ）は出力端子ＯＵＴの出力レベルを
示している。

【００４７】バス充電パルスＰがＬレベルになるとバス
充電用トランジスタ３が導通状態となりデータバス（Ｒ
ＷＢＳ）が充電されてＨレベルになる。図３（ｂ）に示
すように、メモリセルからの読み出しデータＹがＨレベ
ルの場合、バス放電用トランジスタ４は非導通状態であ
るからデータバス（ＲＷＢＳ）２の電荷は放電されず、
データバス（ＲＷＢＳ）２はＨレベルを保持する。ラッ
チ回路１０は、クロックＣＬＫがＨレベルの期間で各ラ
ッチ入力をそのまま出力し（スルー状態）、クロックＣ
ＬＫがＨレベルからＬレベルに変化した時点で各ラッチ
入力の論理レベルをラッチする。データバス（ＲＷＢ
Ｓ）２はＨレベルであり、インバータ６の出力はＬレベ
ルであるので、ラッチ出力φ１はＬレベルとなり、ラッ
チ出力φ２はＨレベルとなる。

【００４８】なお、図３（ｅ）では、先のラッチ出力が
Ｈレベルであり今回のラッチによってラッチ出力がＬレ
ベルに変化する場合を実線で示している。仮想線で示す
ように、先のラッチ出力がＬレベルである場合には、今
回もＬレベルがラッチされるため、ラッチ出力φ１はＬ
レベルのまま変化しない。図３（ｆ）では、先のラッチ
出力がＬレベルであり今回のラッチによってラッチ出力
がＨレベルに変化する場合を実線で示している。仮想線
で示すように、先のラッチ出力がＨレベルである場合に
は、今回もＨレベルがラッチされるため、ラッチ出力φ
２はＨレベルのまま変化しない。

【００４９】一方のラッチ出力φ１がＨレベルからＬレ
ベルへ変化すると昇圧回路２０は昇圧した電圧をＨレベ
ル出力用トランジスタ７のゲートへ供給するので、Ｈレ
ベル出力用トランジスタ７は導通状態となる。他方のラ
ッチ出力φ２がＬレベルからＨレベルへ変化すると、イ
ンバータ９を介してＬレベルがＬレベル出力用トランジ
スタ８のゲートへ供給されるので、Ｌレベル出力用トラ
ンジスタ８は非導通状態にある。これにより、メモリセ
ルからの読み出しデータＹがＨレベルである場合には、
出力端子ＯＵＴはＨレベルが出力される。

【００５０】なお、図３（ｇ）では、出力端子ＯＵＴの
前回の出力がＬレベルであり今回のラッチによって出力
端子ＯＵＴの出力がＨレベルに変化する場合を実線で示
している。仮想線で示すように、出力端子ＯＵＴの先の
出力がＨレベルである場合には、昇圧回路２０から昇圧
された電圧が供給され続けているので、出力端子ＯＵＴ
はＨレベルの状態が継続される。

【００５１】メモリセルからの読み出しデータＹがＬレ
ベルの場合、バス放電用トランジスタ４は導通状態とな
り、図４（ｃ）に示すように、データバス（ＲＷＢＳ）
２の電荷を放電するので、充電パルスＰに基づいてＨレ
ベルに充電されたデータバスデータバス（ＲＷＢＳ）２
の論理レベルは放電時間を経てＬレベルに変化する。ラ
ッチ用のクロックＣＬＫはメモリセルからの読み出しデ
ータＹに同期して供給されるので、ラッチ用のクロック
ＣＬＫが立上がった直後ではデータバス（ＲＷＢＳ）２
の電位が放電によって低下している状態が各ラッチ出力
φ１，φ２に伝達されることがあるが、放電がすすむに
つれてデータバス（ＲＷＢＳ）２の電位はグランド電位
に近づくのでスルー状態のラッチ出力φ１はＨレベルに
確定し、またスルー状態のラッチ出力φ２はＬレベルに
確定する。そして、データバス（ＲＷＢＳ）２の電位が
Ｌレベルに確定した後に、ラッチ用のクロックＣＬＫの
立下りでデータバス（ＲＷＢＳ）２の状態がラッチされ
るので、各ラッチ出力φ１，φ２はデータバス（ＲＷＢ
Ｓ）２の論理レベルを正確に反映したものとなる。

【００５２】メモリセルからの読み出しデータＹがＬレ
ベルの場合、一方のラッチ出力φ１はＨレベル、他方の
ラッチ出力φ２はＬレベルとなる。一方のラッチ出力φ
１がＨレベルになると昇圧回路２０の出力はＬレベルと
なるので、Ｈレベル出力用トランジスタ７は非導通状態
となる。他方のラッチ出力φ１がＬレベルになるとイン
バータ９を介してＬレベル出力用トランジスタ８が導通
状態に駆動されるので、出力端子ＯＵＴはＬレベルとな
る。

【００５３】なお、データバス（ＲＷＢＳ）２の電荷を
放電している状態で、スルー状態のラッチ出力φ１が一
時的にＬレベルに、スルー状態のラッチ出力φ２が一時
的にＨレベルになると、出力端子ＯＵＴが一時的にＨレ
ベルとなるがこの時間は極めて短く、読み出し出力を他
の回路等が受け取るタイミング（メモリ出力確定タイミ
ング）ではＬレベルが確定されている。

【００５４】なお、図４（ｅ）では、先のラッチ出力が
Ｈレベルであり今回のラッチでもＨレベルである場合を
実線で示している。仮想線で示すように、先のラッチ出
力がＬレベルである場合は、今回のラッチによってＨレ
ベルに変化する。図４（ｆ）では、先のラッチ出力がＬ
レベルであり今回のラッチでもＬレベルである場合を実
線で示している。仮想線で示すように、先のラッチ出力
がＨレベルである場合には、今回のラッチによってＬレ
ベルに変化する。

【００５５】図４（ｇ）では、出力端子ＯＵＴの前回の
出力がＬレベルであり今回のラッチによっても出力端子
ＯＵＴの出力がＬレベルである場合を実線で示してい
る。仮想線で示すように、出力端子ＯＵＴの先の出力が
Ｈレベルである場合には、今回のラッチによって出力端
子ＯＵＴはＬレベルに変化する。この場合は、出力端子
のレベルが一時的にＨレベルとなることはない。

【００５６】図１に示した半導体記憶装置の出力回路１
は、データバス（ＲＷＢＳ）２を充電した後に、メモリ
セルからの読み出しデータＹに基づいてデータバス（Ｒ
ＷＢＳ）２の電荷を放電することで、データバス（ＲＷ
ＢＳ）２を介してメモリセルからの読み出しデータＹを
取り出す構成としたので、データバス（ＲＷＢＳ）２を
介してメモリセルからの読み出しデータＹを取り出すた
めの電力消費を大幅に低減することができる。

【００５７】また、図１に示した半導体記憶装置の出力
回路１は、データバス（ＲＷＢＳ）２を介して取り出し
たメモリセルからの読み出しデータＹをラッチした後に
各出力用トランジスタ７，８を駆動する構成としたの
で、同一の論理レベルが数サイクルに亘って継続する場
合には各出力用トランジスタ７，８のスイッチング動作
が不要となる。

【００５８】さらに、図１に示した半導体記憶装置の出
力回路１は、ラッチ出力に基づいて昇圧した電圧を生成
する昇圧回路２０を備えたので、電源電圧よりも高い電
圧を出力用トランジスタのゲートへ供給することができ
る。よって、ｎチャネルトランジスタ７を用いて出力端
子へ電源電圧レベルの出力を発生させることができる。
昇圧回路２０は、コンデンサＣ２１を電源電圧で充電し
た後に、そのコンデンサＣ２１の低電位側を電源電圧に
ステップアップすることで、コンデンサＣ２１の高電位
側を電源電圧のほぼ２倍の電位まで昇圧する構成とした
ので、比較的簡易な回路構成であり、集積回路化が容易
である。

【００５９】図５はこの発明に係る半導体記憶装置の出
力回路の第２の実施の形態を示す回路構成図である。図
５に示す半導体記憶装置の出力回路５１は、インバータ
６の出力のみをラッチする構成にすることで、ラッチ回
路５２の回路規模を小さくしたものである。ラッチ回路
５２のラッチ出力φ１は、昇圧回路２０へ供給されると
ともにバッファ５３へ供給される。バッファ５３の出力
はＬレベル出力用トランジスタ８のゲートへ供給され
る。

【００６０】図６はこの発明に係る半導体記憶装置の出
力回路の第３の実施の形態を示す回路構成図である。図
６に示す半導体記憶装置の出力回路６１は、ラッチ回路
６２をＤ型フリップフロップ（Ｄ型ラッチ回路）６３を
用いて構成したものである。遅延回路６４でクロックＣ
ＬＫを遅延させ、遅延させたクロックをＤ型フリップフ
ロップ６３のクロック入力端子Ｃへ供給することで、遅
延させたクロックの立ち上がりでＤ型フリップフロップ
６３のデータ入力端子Ｄに供給されるインバータ６の出
力（データバスの反転出力）をラッチする。Ｄ型フリッ
プフロップ６３の出力端子Ｑから出力されるラッチ出力
φ１は、昇圧回路２０へ供給されるとともにバッファ５
３へ供給される。バッファ５３の出力はＬレベル出力用
トランジスタ８のゲートへ供給される。遅延回路６４の
遅延時間は、バス放電用トランジスタ４によってデータ
バス（ＲＷＢＳ）２の電荷を放電するのに要する時間よ
りも長く設定している。これにより、データバス（ＲＷ
ＢＳ）２の論理レベルが確定した時点でデータバス（Ｒ
ＷＢＳ）２の論理レベルをラッチすることができる。し
たがって、メモリセルからの読み出しデータＹが数サイ
クルに亘ってＬレベルが継続する場合でも、図４（ｇ）
に示したように出力が一時的にＨレベルとなることはな
い。

【００６１】図７はこの発明に係る半導体記憶装置の出
力回路の第４の実施の形態を示す回路構成図である。図
７に示す半導体記憶装置の出力回路７１は、ラッチ回路
７２のトランスファスイッチ回路を図１に示した単一の
ｎチャネルトランジスタ構成からｎチャネルトランジス
タとｐチャネルトランジスタとを並列接続した相補型の
構成へ変更することで、データの伝達をより確実に行な
えるようにしたものである。

【００６２】クロックＣＬＫがＨレベルの場合、Ｈレベ
ルがｎチャネルトランジスタＴ７１のゲートへ供給さ
れ、インバータＩ１１で反転されたＬレベルがｐチャネ
ルトランジスタＴ７２のゲートへ供給されるので、ｎチ
ャネルトランジスタＴ７１ならびにｐチャネルトランジ
スタＴ７２がそれぞれ導通状態となり、データバス（Ｒ
ＷＢＳ）２の電圧レベルがインバータＩ７１の入力端子
へ供給され、インバータＩ７１の出力端子からスルー状
態のラッチ出力φ１が出力される。このスルー状態で
は、ラッチデータ保持用の帰還ループを形成するための
各トランジスタＴ７３，Ｔ７４はともに非導通状態であ
る。クロックＣＬＫがＬレベルになると、データ取込用
スイッチ回路を構成する各トランジスタＴ７１，Ｔ７２
は共に非導通状態になるとともに、ｎチャネルトランジ
スタＴ７３のゲートにＨレベルがｐチャネルトランジス
タＴ７４のゲートにＬレベルが供給されるので、各トラ
ンジスタＴ７３，Ｔ７４は共に導通状態となる。各トラ
ンジスタＴ７３，Ｔ７４が導通状態になると、ラッチ出
力φ１がインバータＩ７２で反転され、各トランジスタ
Ｔ７３，Ｔ７４を介してインバータＩ７１の入力側へ帰
還されるので、ラッチした論理状態が保持される。

【００６３】同様に、クロックＣＬＫがＨレベルの場
合、ＨレベルがｎチャネルトランジスタＴ７５のゲート
へ供給され、インバータＩ１１で反転されたＬレベルが
ｐチャネルトランジスタＴ７６のゲートへ供給されるの
で、ｎチャネルトランジスタＴ７５ならびにｐチャネル
トランジスタＴ７６がそれぞれ導通状態となり、データ
バス（ＲＷＢＳ）２の電圧レベルがインバータＩ７３の
入力端子へ供給され、インバータＩ７３の出力端子から
スルー状態のラッチ出力φ２が出力される。このスルー
状態では、ラッチデータ保持用の帰還ループを形成する
ための各トランジスタＴ７７，Ｔ７８はともに非導通状
態である。クロックＣＬＫがＬレベルになると、データ
取込用スイッチ回路を構成する各トランジスタＴ７５，
Ｔ７６は共に非導通状態になるとともに、ｎチャネルト
ランジスタＴ７７のゲートにＨレベルがｐチャネルトラ
ンジスタＴ７８のゲートにＬレベルが供給されるので、
各トランジスタＴ７７，Ｔ７８は共に導通状態となる。
各トランジスタＴ７７，Ｔ７８が導通状態になると、ラ
ッチ出力φ２がインバータＩ７４で反転され、各トラン
ジスタＴ７３，Ｔ７４を介してインバータＩ７３の入力
側へ帰還されるので、ラッチした論理状態が保持され
る。

【００６４】ラッチ出力φ１は昇圧回路２０へ供給され
る。ラッチ出力φ２はＬレベル出力用トランジスタ８の
ゲートへ供給される。メモリセルからの読み出しデータ
ＹがＬレベルの場合、放電用トランジスタ４が導通状態
となってデータバス（ＲＷＢＳ）２の電荷を放電するの
で、データバス（ＲＷＢＳ）２の論理レベルはＬレベル
となる。このＬレベルがラッチ回路７２でラッチされ、
ラッチ回路７２内の各インバータＩ７１，Ｉ７３で反転
されて出力されるので、各ラッチ出力φ１，φ２はとも
にＨレベルとなる。ラッチ出力φ１がＨレベルの場合、
昇圧回路２０の出力はＬレベルとなるので、Ｈレベル出
力用トランジスタ７は非導通状態となる。ラッチ出力φ
２がＨレベルの場合、Ｌレベル出力用トランジスタ８は
導通状態となる。したがって、出力端子ＯＵＴからＬレ
ベルが出力される。

【００６５】メモリセルからの読み出しデータＹがＨレ
ベルの場合、放電用トランジスタ４が非導通状態であ
り、充電用トランジスタ３によってデータバス（ＲＷＢ
Ｓ）２に充電された電荷は放電されないので、データバ
ス（ＲＷＢＳ）２の論理レベルはＨレベルとなる。この
Ｈレベルがラッチ回路７２でラッチされ、ラッチ回路７
２内の各インバータＩ７１，Ｉ７３で反転されて出力さ
れるので、各ラッチ出力φ１，φ２はともにＬレベルと
なる。ラッチ出力φ１がＬレベルの場合、昇圧回路２０
から昇圧された電圧φ４がＨレベル出力用トランジスタ
７のゲートへ供給されるので、Ｈレベル出力用トランジ
スタ７は導通状態となる。ラッチ出力φ２がＬレベルの
場合、Ｌレベル出力用トランジスタ８は非導通状態とな
る。したがって、出力端子ＯＵＴからＨレベルが出力さ
れる。

【００６６】なお、図７では、ラッチ動作を行なう回路
を２組備えたラッチ回路７２を用いる構成を示したが、
ラッチ動作を行なう回路を１組とし、例えばラッチ出力
φ１を昇圧回路２０ならびにＬレベル出力用トランジス
タ８のゲートへそれぞれ供給する構成としてもよい。

【００６７】図８はこの発明に係る半導体記憶装置の出
力回路の第５の実施の形態を示す回路構成図である。図
８に示す半導体記憶装置の出力回路８１は、データバス
（ＲＷＢＳ）２の論理レベルを電圧比較器８２を用いて
正確に判定するようにしたものである。電圧比較器８２
は、データバス（ＲＷＢＳ）２の電位が基準電位ＶＲＥ
Ｆよりも低い場合にはＨレベルを出力し、データバス
（ＲＷＢＳ）２の電位が基準電位ＶＲＥＦよりも高い場
合にはＬレベルを出力する。電圧比較器８２の出力はラ
ッチ回路５２へ供給され、ラッチ回路５２でラッチされ
る。

【００６８】図９は電圧比較器の一具体例を示す回路構
成図である。電圧比較器８２は、２個のｐチャネルトラ
ンジスタＴ８１，Ｔ８２と、２個のｎチャネルトランジ
スタＴ８３，Ｔ８４とからなるカレントミラー型の増幅
回路で構成してもよい。各ｐチャネルトランジスタＴ８
１，Ｔ８２の各ソースはそれぞれ正電源Ｖ＋へ接続され
ている。各ｐチャネルトランジスタＴ８１，Ｔ８２のゲ
ートはそれぞれ接続されている。一方のｐチャネルトラ
ンジスタＴ８１のゲートとドレインは接続されている。
各ｎチャネルトランジスタＴ８３，Ｔ８４のソースはそ
れぞれ接地されている。一方のｐチャネルトランジスタ
Ｔ８１のドレインと一方のｎチャネルトランジスタＴ８
３のドレインとが接続されている。他方のｐチャネルト
ランジスタＴ８２のドレインと他方のｎチャネルトラン
ジスタＴ８４のドレインとが接続されている。一方のｎ
チャネルトランジスタＴ８３のゲートにデータバス（Ｒ
ＷＢＳ）２の電圧が入力される。他方のｎチャネルトラ
ンジスタＴ８４のゲートには基準電圧ＶＲＥＦが供給さ
れる。この反転出力型差動増幅回路構成の電圧比較器８
２は、データバス（ＲＷＢＳ）２の電圧と基準電圧ＶＲ
ＥＦとの差電圧を反転増幅して出力端子から出力する。
基準となるレベルＶＲＥＦを与えているので、インバー
タを用いる構成よりも感度が高く、データバス（ＲＷＢ
Ｓ）２の論理レベルをより正確に判定することができ
る。

【００６９】図１０はこの発明に係る半導体記憶装置の
出力回路の比較例を示す回路構成図である。図１，図
５，図６，図７，図８に示した各半導体記憶装置の出力
回路１，５１，６１，７１，８１は、メモリセルからの
読み出しデータＹがＬレベルの場合にデータバス（ＲＷ
ＢＳ）２の電荷を放電する構成である。これに対して、
図１０に示す半導体記憶装置の出力回路９１は、メモリ
セルからの読み出しデータＹがＬレベルの場合にデータ
バス（ＲＷＢＳ）２の電荷を放電せずに、メモリセルか
らの読み出しデータＹがＨレベルの場合にデータバス
（ＲＷＢＳ）２の電荷を放電する構成としたものであ
る。このため、データバス（ＲＷＢＳ）２のラッチ出力
をφ１とし、データバス（ＲＷＢＳ）２の論理レベルを
インバータ９６を介して反転したデータのラッチ出力を
φ２としている。図１０に示す半導体記憶装置の出力回
路９１は、図１に示したものからメモリセルからの読み
出しデータＹを反転するためのインバータ５を削除する
とともに、データバス（ＲＷＢＳ）２の論理レベルを反
転するための介設箇所を変更したもので、それ以外の回
路構成は図１に示したものと同じである。

【００７０】図１１は図１０に示した半導体記憶装置の
出力回路の全体動作を示すタイミングチャートである。
図１１（ａ）はクロックＣＬＫを、図１１（ｂ）は読み
出しアドレスの指定情報Ａを、図１１（ｃ）はバス充電
パルスＰを、図１１（ｄ）はメモリセルからの読み出し
データＹを、図１１（ｅ）はデータバス（ＲＷＢＳ）２
の電圧レベルを、図１１（ｆ）は出力端子ＯＵＴの出力
レベルを示す。読み出しアドレスの指定は、クロックＣ
ＬＫに同期してなされる。指定された読み出しアドレス
に対応するメモリセルのデータＹが、次のサイクルまた
は所定サイクル後にクロックＣＬＫのＨレベルの期間に
同期して出力される。

【００７１】メモリセルからの読み出しデータＹが出力
される前の期間で、バス充電パルスＰに基づいてバス充
電用トランジスタ３が導通状態に駆動され、データバス
（ＲＷＢＳ）２が充電される。データバス（ＲＷＢＳ）
２が充電されることによって、データバス（ＲＷＢＳ）
２の電圧レベルは図１１（ｅ）に示すようにＨレベルと
なる。メモリセルからの読み出しデータＹがＨレベルの
場合、バス放電用トランジスタ４が導通状態に駆動され
るため、データバス（ＲＷＢＳ）２の電荷は放電されて
データバス（ＲＷＢＳ）２はＬレベルとなる。メモリセ
ルからの読み出しデータＹがＬレベルの場合、データバ
ス（ＲＷＢＳ）２の電荷は放電されないので、データバ
ス（ＲＷＢＳ）２はＨレベルを保持する。

【００７２】ラッチ回路１０は、クロックＣＬＫのＨレ
ベルに期間でデータバス（ＲＷＢＳ）２の論理状態をラ
ッチするので、メモリセルからの読み出しデータＹがＨ
レベルの場合、一方のラッチ出力φ１はＬレベル、他方
のラッチ出力φ２はＨレベルとなり、昇圧回路２０を介
してＨレベル出力用トランジスタ７を導通状態に駆動す
るとともに、インバータ９を介してＬレベル出力用トラ
ンジスタ８を非導通状態に駆動するので、出力端子ＯＵ
ＴからＨレベルが出力される。メモリセルからの読み出
しデータＹがＬレベルの場合、一方のラッチ出力φ１は
Ｈレベル、他方のラッチ出力φ２はＬレベルとなり、昇
圧回路２０を介してＨレベル出力用トランジスタ７を非
導通状態に駆動するとともに、インバータ９を介してＬ
レベル出力用トランジスタ８を導通状態に駆動するの
で、出力端子ＯＵＴからＬレベルが出力される。

【００７３】図１２および図１３は図１０に示した半導
体記憶装置の出力回路の詳細な動作を示すタイミングチ
ャートである。図１２はメモリセルからの読み出しデー
タＹがＨレベルの場合を、図１３はメモリセルからの読
み出しデータＹがＬレベルの場合を示している。図１２
および図１３において、（ａ）はバス充電パルスを、
（ｂ）はメモリセルからの読み出しデータＹを、（ｃ）
はデータバス（ＲＷＢＳ）の充電／放電状態を、（ｄ）
はクロックＣＬＫを、（ｅ）は一方のラッチ出力φ１
を、（ｆ）は他方のラッチ出力φ２を、（ｇ）は出力端
子ＯＵＴの出力レベルを示している。

【００７４】図１２（ａ）および（ｃ）に示すように、
バス充電パルスＰがＬレベルになるとバス充電用トラン
ジスタ３が導通状態となりデータバス（ＲＷＢＳ）が充
電されてＨレベルになる。図１２（ｂ）に示すように、
メモリセルからの読み出しデータＹがＨレベルの場合、
バス放電用トランジスタ４は導通状態になるからデータ
バス（ＲＷＢＳ）２の電荷は放電されて、データバス
（ＲＷＢＳ）２はＬレベルに変化する。ラッチ回路１０
は、図１２（ｄ）に示すクロックＣＬＫがＨレベルの期
間で各ラッチ入力をそのまま出力し（スルー状態）、ク
ロックＣＬＫがＨレベルからＬレベルに変化した時点で
各ラッチ入力の論理レベルをラッチする。クロックＣＬ
Ｋが立上がった直後では、データバス（ＲＷＢＳ）２の
電荷が放電されている途中であるため、図１２（ｅ）に
示すようにラッチ出力φ１が一時的にＨレベルへ上昇し
ようとするハザード波形が出力されることがあり、同様
に、図１２（ｆ）に示すようにラッチ出力φ２が一時的
にＬレベルへ下降しようとするハザード波形が出力され
ることがある。

【００７５】ここで、図１２（ｅ）に示すラッチ出力φ
１のハザード波形の電圧が、図１０に示した昇圧回路２
０内のｎチャネルトランジスタＴ２２のしきい値電圧を
越えた場合、ｎチャネルトランジスタＴ２２が導通状態
となってコンデンサＣ２１の電荷を放電してしまう。こ
こで、ハザード波形の時間幅が短かいためにハザード波
形がバッファ回路Ｂ２１を通過できない場合や、ハザー
ド波形の電圧がバッファ回路Ｂ２１のしきい値電圧未満
の場合には、バッファ回路Ｂ２１の出力φ３はＨレベル
の状態で変化しないために、コンデンサＣ２１に対する
充電動作がなされない。このため、図１２（ｅ）に示す
ラッチ出力φ１のハザード波形によってコンデンサＣ２
１の電荷が放電されてしまうと、Ｈレベル出力用トラン
ジスタ７を導通状態に駆動できなくなり、各出力用トラ
ンジスタ７，８が共に非導通状態となるため出力端子Ｏ
ＵＴの出力が高インピーダンス状態となってしまう。な
お、このハザード波形は、メモリセルからの読み出しデ
ータＹがＨレベルの状態が継続する場合にのみ発生す
る。

【００７６】このため、メモリセルからの読み出しデー
タＹがＨレベルの場合にデータバス（ＲＷＢＳ）２の電
荷を放電する回路構成をとる場合には、クロックＣＬＫ
の立上がりタイミングを調整する等して、データバス
（ＲＷＢＳ）２の電圧レベルが確定した後にラッチ動作
を行なう構成にしたり、図６に示したラッチ回路６２の
ように遅延回路６４等を用いてラッチタイミングを調整
する必要がある。

【００７７】メモリセルからの読み出しデータＹがＬレ
ベルの場合、バス放電用トランジスタ４は非導通状態で
あるからデータバス（ＲＷＢＳ）２の電荷は放電されず
に、図１３（ｃ）に示すように、データバス（ＲＷＢ
Ｓ）２はＨレベルを保持する。図１３（ｄ）に示すクロ
ックＣＬＫのＨレベルの区間でデータバス（ＲＷＢＳ）
２はＨレベルであるから、図１３（ｅ）および（ｆ）に
示すように一方のラッチ出力φ１はＬレベルとなり、他
方のラッチ出力φ２はＨレベルとなり、図１３（ｆ）に
示すように、出力端子ＯＵＴの出力はＬレベルとなる。

【００７８】これに対し、本発明に係る半導体記憶装置
の出力回路は、図１，図５，図６，図７，図８に示した
ように、メモリセルからの読み出しデータＹがＬレベル
の場合にデータバス（ＲＷＢＳ）２の電荷を放電する回
路構成をとることによって、ラッチタイミングの制限が
解消され、半導体記憶装置の読み出し動作を容易に高速
化することができる。

【００７９】

【発明の効果】以上説明したようにこの発明に係る半導
体記憶装置の出力回路は、データバスを充電した後に、
メモリセル読み出しデータに基づいてデータバスの電荷
を放電することで、データバスを介してメモリセル読み
出しデータを取り出す構成としたので、データバスを介
してメモリセル読み出しデータを取り出すための消費電
力を大幅に低減することができる。

【００８０】また、この発明に係る半導体記憶装置の出
力回路は、データバスを介して取り出したメモリセル読
み出しデータをラッチした後に各出力用トランジスタを
駆動する構成としたので、同一の論理レベルが数サイク
ルに亘って継続する場合には各出力用トランジスタのス
イッチング動作が不要となる。スイッチング動作が不要
となった分だけ、出力負荷を駆動するための電力が低減
される。

【００８１】さらに、この発明に係る半導体記憶装置の
出力回路は、ラッチ出力に基づいて昇圧した電圧を生成
する昇圧回路を備えたので、電源電圧よりも高い電圧を
出力用トランジスタのゲートへ供給することができる。
よって、ｎチャネルトランジスタを用いて出力端子へ電
源電圧レベルの出力を発生させることができる。

【００８２】これに加え、データバス放電回路は、メモ
リセル読み出しデータがＬレベルである場合に、データ
バスを放電する構成とすることで、データバスの論理レ
ベルをラッチするタイミングの制限が解消される。これ
により、半導体記憶装置の読み出し動作を容易に高速化
することができる。

【００８３】なお、昇圧回路は、コンデンサの一端をほ
ぼ接地電位にした状態でコンデンサの他端に接続された
電荷保持用トランジスタを導通とすることによりコンデ
ンサをほぼ電源電圧まで充電した後に、電荷保持用トラ
ンジスタを非導通とし、コンデンサの一端をほぼ電源電
圧電位にすることで、コンデンサの他端の電位を電源電
圧よりも高電位にする構成とすることで、昇圧回路の回
路構成を簡易にすることができ、集積回路化が容易とな
る。

【００８４】さらに、ラッチ回路は、データバスの論理
レベルを取り込むためのスイッチ回路と、取り込んだ論
理レベルをバッファを介して帰還させることで取り込ん
だ論理レベルを保持するためのスイッチ回路とを備える
構成とすることで、ラッチ回路の回路規模を小さくする
ことができ、集積化が容易となる。

【００８５】なお、ラッチ回路のスイッチ回路は、ｐチ
ャネル電界効果トランジスタとｎチャネル電界効果トラ
ンジスタとを並列に接続する構成としてもよい。このよ
うな構成をとることで、データの転送をより確実に行な
うことができる。

【００８６】また、データバスの電圧と予め設定した基
準電圧とを比較してデータバスの論理レベルを判定する
電圧比較器を備え、この電圧比較器の比較出力をラッチ
回路でラッチする構成としてもよい。このような構成を
とることで、データバスの論理レベルをより正確に判定
してラッチすることができる。

【００８７】なお、電圧比較器は差動増幅器を用いて構
成してもよい。差動増幅器を用いる構成とすることで、
回路規模を小さくすることができ、集積化が容易とな
る。

【００８８】データバスの論理レベルを取り込むための
一つのスイッチ回路と、取り込んだ論理レベルをバッフ
ァを介して帰還させることで取り込んだ論理レベルを保
持するための一つスイッチ回路とラッチ回路を構成した
場合は、ラッチ回路の回路規模を小さくできる。

【００８９】クロックを一定時間遅延させる遅延回路
と、この遅延回路で遅延したクロックをクロック入力端
子に入力するとともにデータバスの論理レベルをデータ
入力端子に入力するＤ型フリップフロップとからラッチ
回路を構成した場合は、データバスの論理レベルが確定
した時点でデータバスの論理レベルをラッチすることが
できる。したがって、メモリセルからの読み出しデータ
が数サイクルに亘ってＬレベルが継続する場合でも、出
力が一時的にＨレベルとなることはない。

【図面の簡単な説明】

【図１】この発明に係る半導体記憶装置の出力回路の第
１の実施の形態を示す回路構成図である。

【図２】図２（ａ）〜（ｆ）は、昇圧回路の動作ならび
に出力端子の出力を示すタイミングチャートである。

【図３】図３（ａ）〜（ｇ）は、図１に示した半導体記
憶装置の出力回路の動作を示すタイミングチャート（メ
モリセルからの読み出しデータがＨレベルの場合）であ
る。

【図４】図４（ａ）〜（ｇ）は、図１に示した半導体記
憶装置の出力回路の動作を示すタイミングチャート（メ
モリセルからの読み出しデータがＬレベルの場合）であ
る。

【図５】この発明に係る半導体記憶装置の出力回路の第
２の実施の形態を示す回路構成図である。

【図６】この発明に係る半導体記憶装置の出力回路の第
３の実施の形態を示す回路構成図である。

【図７】この発明に係る半導体記憶装置の出力回路の第
４の実施の形態を示す回路構成図である。

【図８】この発明に係る半導体記憶装置の出力回路の第
５の実施の形態を示す回路構成図である。

【図９】電圧比較器の一具体例を示す回路構成図であ
る。

【図１０】この発明に係る半導体記憶装置の出力回路の
比較例を示す回路構成図である。

【図１１】図１１（ａ）〜（ｆ）は、図１０に示した半
導体記憶装置の出力回路の全体動作を示すタイミングチ
ャートである。

【図１２】図１２（ａ）〜（ｇ）は、図１０に示した半
導体記憶装置の出力回路の詳細動作を示すタイミングチ
ャート（メモリセルからの読み出しデータがＨレベルの
場合）である。

【図１３】図１３（ａ）〜（ｇ）は、図１０に示した半
導体記憶装置の出力回路の詳細動作を示すタイミングチ
ャート（メモリセルからの読み出しデータがＬレベルの
場合）である。

【図１４】従来の半導体記憶装置の出力回路の一例を示
す回路構成図である。

【図１５】図１５（ａ）〜（ｄ）は、図１４に示した従
来の半導体記憶装置の出力回路の動作を示すタイミング
チャートである。

【符号の説明】

１，５１，６１，７１，８１，９１半導体記憶装置の
出力回路２データバス（ＲＷＢＳ）３データバス充電回路を構成するバス充電用トランジ
スタ４データバス放電回路を構成するバス放電用トランジ
スタ５，６インバータ７Ｈレベル出力用ｎチャネル電界効果トランジスタ８Ｌレベル出力用ｎチャネル電界効果トランジスタ１０ラッチ回路２０昇圧回路８２電圧比較器Ｃ２１コンデンサ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/40 - 11/419

Claims

(57)【特許請求の範囲】

【請求項１】クロックのＨレベルの区間に同期して出
力されるとともにクロックのＬレベルの区間でＬレベル
となるメモリセル読み出しデータを入力する、半導体記
憶装置の出力回路であって、前記メモリセル読み出しデータが供給されるデータバス
を当該メモリセル読み出しデータが出力されていない期
間に充電するデータバス充電回路と、前記メモリセル読み出しデータがＬレベルである場合に
前記データバスを放電するデータバス放電回路と、前記クロックのＨレベルの区間で前記データバスの論理
レベルをそのまま出力するとともに前記クロックがＨレ
ベルからＬレベルに変化した時に前記データバスの論理
レベルをラッチするラッチ回路と、前記ラッチ回路のラッチ出力に基づいて、すなわち前記
クロックのＨレベルの区間で前記メモリセル読み出しデ
ータがＨレベルの時及びその直後の当該クロックのＬレ
ベルの区間で、電源電圧よりも高い昇圧電圧を発生する
昇圧回路と、前記昇圧電圧に基づいて出力端子をＨレベルに駆動する
第１のｎチャネル型電界効果トランジスタと、前記ラッチ回路のラッチ出力に基づいて、すなわち前記
クロックのＨレベルの区間で前記メモリセル読み出しデ
ータがＬレベルの時及びその直後の当該クロックのＬレ
ベルの区間で、出力端子をＬレベルに駆動する第２のｎ
チャネル型電界効果トランジスタとを備えたことを特徴
とする半導体記憶装置の出力回路。
【請求項２】前記昇圧回路は、コンデンサの一端をほ
ぼ接地電位にした状態で前記コンデンサの他端に接続さ
れた電荷保持用トランジスタを導通とすることにより前
記コンデンサをほぼ電源電圧まで充電した後に、前記電
荷保持用トランジスタを非導通とし、前記コンデンサの
一端をほぼ電源電圧電位にすることで、前記コンデンサ
の他端の電位を電源電圧よりも高電位にすることを特徴
とする請求項１記載の半導体記憶装置の出力回路。
【請求項３】前記ラッチ回路は、前記データバスの論
理レベルを取り込むためのスイッチ回路と、取り込んだ
論理レベルをバッファを介して帰還させることで取り込
んだ論理レベルを保持するためのスイッチ回路とを備え
たことを特徴とする請求項１記載の半導体記憶装置の出
力回路。
【請求項４】前記ラッチ回路のスイッチ回路は、ｐチ
ャネル電界効果トランジスタとｎチャネル電界効果トラ
ンジスタとを並列に接続して構成したことを特徴とする
請求項３記載の半導体記憶装置の出力回路。
【請求項５】前記データバスの電圧と予め設定した基
準電圧とを比較して前記データバスの論理レベルを判定
する電圧比較器を備え、この電圧比較器の比較出力を前
記ラッチ回路でラッチする構成としたことを特徴とする
請求項１記載の半導体記憶装置の出力回路。
【請求項６】前記電圧比較器は差動増幅器を用いて構
成したことを特徴とする請求項５記載の半導体記憶装置
の出力回路。
【請求項７】前記ラッチ回路は、前記データバスの論
理レベルを取り込むための一つのスイッチ回路と、取り
込んだ論理レベルをバッファを介して帰還させることで
取り込んだ論理レベルを保持するための一つスイッチ回
路とからなることを特徴とする請求項１記載の半導体記
憶装置の出力回路。
【請求項８】前記ラッチ回路は、前記クロックを一定
時間遅延させる遅延回路と、この遅延回路で遅延したク
ロックをクロック入力端子に入力するとともに前記デー
タバスの論理レベルをデータ入力端子に入力するＤ型フ
リップフロップとを備えたことを特徴とする請求項１記
載の半導体記憶装置の出力回路。