JPS5972530A - 高速低電力遅延クロツク発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は半導体装置に門しさらに詳しくは、ＶＬＳＩメ
モリ装置内で使用される形式のクロック発生回路に関す
る。

ダイナミック読出し／書込み型半導体メモリ装置は、多
数の内部的１・ζ発生されたクロックを使用して記憶セ
ルアレイ内のデータの読出し又は書込みを行う一連のイ
ベントヲ制御している。チップイネイブルや行列アドレ
スストロープＵａＳ及びＣＡＳのような外部クロックは
種々の異なる遅延時間を持つ一連の多数の内部クロック
を開始させる為に使用される。これらの内部クロックは
、Ｖ（１［１−ｖｔよりむしろフルのＶｄｄ供給電圧ま
で達する必要がありやや大きな容量の負荷回路を駆動し
なくてはならない。当然のことながら、処理速度及び電
力に関する後退が第１の重大な問題である。

ＶＬＳＩ内で使用される２５６にビットを含むダイナミ
ックＭＯＳメモリや１メガビツトの装置は、上記のよう
な操作上の要求の他にトランジスタのサイズをスフ−リ
ングする即ち、デート酸化物の厚さも含めトランジスタ
の各々の部分の物理的サイズを低減する必要がある。デ
ート酸化物の厚さが２００Ｘで＋５ｖの供給電圧を使う
とケ９−ト酸化物を横切る電界が絶縁破壊による降伏を
生じさせる。特に、上記のようなりロック発生回路で必
要とされるデートされだノードではこのようなデートさ
れたメートに接続されるトランジスタのデート酸化物に
わたって過剰電界ができるという困難にさらされる。

以上のように従来のクロック発生回路は適当にゼロレベ
ルを維持するのが困難でかつこれによって処理速度や電
力消費に問題があっただけでなく、これを構成に含む電
界効果トランジスタ等の装置内の絶縁層に電界を作ると
いう欠点も有していた。

本発明のクロック発生回路を使用可能な形式のダイナミ
ックＲＡＭ装置は、マクアレクサンダーホワイト及びラ
オに発行された米国特許 第４，２３９，９９３号及びホワイトマクアダムス及び
レッドウィンに発行きれた米国特許 第４，０８１，７０１号に開示され、従来のクロック発
生回路は、ナガイホン等に発行された米国特許第４，２
３９，９９１号及びホン、リース及びレッドウィンに発
行された米国特許第４，２３９，９９０号に説明されて
いる。これらは全てテキサス　インクリメントに譲渡さ
れている。

本発明の第１の目的は半導体集積回路で使用される改良
されたクロック発生回路、特に電力消費が小さくよシ効
率が秀れ、遅延インクリメントが正確で及び／又は出力
のゼロレベルを適当に制御可能である上記回路を提供す
ることである。第２の目的は、「前部ポーチ」と呼ばれ
る従来回路に特有の開始におけるゼロレベルからのズレ
ヲなくしただめ、不確実な条件での操作をなくしてレベ
ルに影響されやすい回路を駆動するクロック発生回路を
提供することである。

さらに本発明の他の目的は高レベルにデートされたノー
ドを含むクロック発生回路を有する電界効果トランジス
タやその他の同様の装置のデート酸化物の為に改良され
た電圧超過に対する保護機能を提供することである。

興−明の隼１１ 本発明の第１の実施例に従うと、入力クロックに続いて
高レベル遅延クロック出力を発生するクロック回路は、
駆動ノード上の電圧に応じ出力ノードを制御する出力ト
ランジスタ及びプルダウントランジスタを使用している
。入力クロックは２つの直列に接続されるトランジスタ
からなる減給き配列によってこの駆動ノードに与えられ
る。第１トランジスタは保持用ノードに於ける入力容量
を絶縁し第２の直列するトランジスタが所望の遅延期間
後その容量を駆動ノードに転送している。

出力ノードは遅延期間が経過するまで望ましくない電圧
の上昇が起こらないようにし、かつ直流電力のロスが起
こらないようにしてゼロに維持される。散大容量の負荷
素子の駆動が可能になる本発明の他の実施例に従うと、
ダイナミックＲＡＭやそれと同様の装置の為のクロック
発生回路において、出力トランジスタに高レベルデート
電圧を提供する為にらるノードを供給電圧以上の値にデ
ートする必要がある。デートされたノードに接続される
トランジスタのデートル化物で電圧が超過するのを防ぐ
ため、直列に接続するトランジスタが加えられ、このｒ
−トには供給電圧が与えられるのでどのトランジスタの
ｒ−ト藏化物においてもフルのデートされた電圧が存在
することはなくなる。

第１図を参照すると、ＶＬＳＩ型半導体メモリ装置で使
用される形式のりμツク発生回路が図示されている。典
型的には、このメモリ装置は、テキサス・インスツルメ
ンツに譲渡されているマクアレクサンダー、ホワイト及
びラオに発行された米国特許第４，２３９，９９３号に
一般的に示されるワントランジスタ型セルを使用する２
５６にビットダイナミック読出し／書込みメモリである
。このような特許に示されているメモリ装置内ではチッ
プ上で多数の高レベルクロックが発生される必要がある
。クロック電圧は、供給Ｖａａであるかまだは、それに
非常に近い電圧レベルでだいたい５０から１００　ｐｆ
ａの容量を駆動しなければならず、タイミングは数ナノ
秒である。

第１図の回路は、第２図に示す入力クロックφ１に応答
して遅延出力クロックφ５を発生する機能を行う。プリ
チャージクロックφは、アクティブサイクルが開始する
前に適当な条件を設定する為に使用される。出力φ６は
、タイムΔＴだけφ１の開始部から遅れだリーディング
エツジ（先頭の端部）を有し、クロックφ２によって最
後が決められたトレイリングエツジ（最後尾端部）を有
を有している。

２組の入力トランジスタ１０及び１１のケートは、φ１
及びφに接続されノード１２及び１３に入力を与えてい
る。これらのノードはφによってＶｓｓに保たれφ１が
高レベルに々る時にＶｄｄ　−Ｖｔになる。ノード１２
及び１３に於る入力電圧は、出力トランジスタ１６及び
プルダウントランジスタ１７のゲート１４及び１５を制
御する為の電圧を作りだす為に使用される。トランジス
タ１７は、プレチャージクロックφが高レベルにある期
間中出力ノードｌ　８ｔ−Ｖｓｓに引きさげておきφ１
のリーディングエツジの後の遅延期間の後でトランジス
タ１６が出力ノード１８をＶａａまで引き上げる。

トランジスタ１６のデート１４は、デートされたノード
１９であってこのデートはトランジスタ２０のゲートに
も接続されている。減結合トランジスタは、入力ノード
１２をノルド１９に接続する。このトランジスタ２１の
デートは、遅延クロックノード２２に接続され、このノ
ードはトランジスタ１７のデートも制御している。ノー
ド１９は、トランジスタ２３のデートに与えられるφ２
クロックによってプレディスチャージされ、φ２が再び
高レベルになる時に出力φ６は、終了しノード１９はト
ランジスタ２３を介し放電される。

ノード２２は、φが高レベルにある時にｌ・ランジスタ
２４を介しｖａａ　−ｖｔ　’′！、でプレチャージさ
れるので、φ１が高レベルになる時トランジスタ２１が
導通しノード１２上の電荷をノード１９に通すようにな
る。トランジスタ２５もφの期間ノード２６をプレチャ
ージするが、ノード２２及２６はノード１３がφによっ
て引き下げられない限９放電されることはない。φ１が
高レベルになっだとき、トランジスタ２８及び２９のゲ
ートを充電する為に必要な短い期間の遅延（何ナノ秒か
の間）の後でノード１３は高レベルになる。トランジス
タ２８が導通し始め条とノード２６は、電圧が下がシ始
め、このネガティブゴーイング（負の方向に変化する）
のスパイクは、容量素子２γによってノード１３に接続
されトランジスタ２８がノード２６を放電させてしまう
までトランジスタ２９に影響しないようにしている。ト
ランジスタ２８及び２９が両方とも導通している時、ノ
ード２２が放電しゲート１５を低レベルに引き下す゛ト
ランジスタ２１を遮断し、ノード１９と入力と全減結合
する。トランジスタ２０と直列に接続するトランジスタ
３０もノード２２が放電されることによってオフになる
。これによってトランジスタ２０のゲートは入力クロッ
ク電圧φ１によって高レベルになるのでノード３１も高
レベルになる。ノード３１上に接続するポジティブゴー
イングの（正に向かって変化する）電圧はノード１９に
接続され、このノーＶを第２図に示すようにＶａａよυ
高い電圧まで引き上げる。故に出力ノード１８及び出力
クロックφ６はｖｄｄレベルいっばいまで上がる。φ２
が高レベルになると、ノード１９はトランジスタ２３及
びトランジスタ３３やプルダウン装置１Ｔを通し放電さ
れφ６を終了させる。

第１図り回路の好ましくない特徴の１つは、遅延期間Δ
Ｔの開始時において出力φ６が電圧の変移金示すことで
ある。このような変移は「前面ポーチ」と呼ばれ、次に
くる回路が特に電圧に影響されるものである場合には好
ましくない操作条ｒトを与えてしまう。電圧の上昇は、
トランジスタ１６のテート電圧が高レベルになるのでト
ランジスタ１６が導通することによってひきおこされト
ランジスタ１７で意図し、ない電力の無駄をおこすだけ
でなく出力の電圧降下をおこしてしまう。

第６図を次に診照すると、本発明に従ったクロック発生
回路が図示されている。この回路では、φ１が高レベル
になることによってノード１２から与えられる電荷がノ
ード３８上に蓄積され、次にトランジスタ３９を介し必
要とされる時に駆動ノード１９に転送される。転送トラ
ンジスタ３９のデートは、φ１によって駆動されるトラ
ンジスタ４１を介しＶａａに接続されるノード４０に接
続される。ノード４０はトランジスタ４２を介し接地に
も接続している。トランジスタ４２のケ９−トはノード
２６に接続される。容量素子４３は駆動ノード１９が高
レベルになシ始める時にノード４０の電圧をデート機能
をする。デーティング容量素子３２は、第１図において
はノー１″′１９に接続されていたがその代わシにノー
ド３８に接続される。

＠６図の回路において、φが高レベルになった時に７−
ド２２はプレチャージされたので入力クロックφ１が高
レベルになったときノード３８は減結合ｌ・ランジスタ
２１を介し充電源れる。ノード３Ｂが充電されると、容
量素子３２も充電される。ノード２６は、トランジスタ
２５によってｖａａ　−ｖｔまでプレチャージされてい
るのでノード４０はトランジスタ４２を介し接地電位に
保たれる。遅延回路によって遅延された後で、このノー
ド２６は低レベルになシ、φ１が高レベルになるのでま
ずノード４０及び容量素子４３はトランジスタ４１金介
しｖａａ　−ｖｔまで充電されるようになる。ノード２
２は、トランジスタ２９における遅延ｉｊｔに等しい非
常に期間の遅延の後ノード２６の状態を追随する。ノー
ド４０がＶａａ　−Ｖｔになるのでノード３８からの電
荷はトランジスタ３９を通って駆動ノード１９に送られ
る。同時にトランジスタ１７及び３０はオフとなシノー
ド３１．１Ｂでは、電圧が上昇する。ノード３１の電圧
が上がると、ノード３８は容量素子３２を通しＶａａよ
シ高い電位までデートされる。この電荷は、トランジス
タ３９を介しノード１９上に４！云送される。ノード３
１及び１９における電圧が上昇するとノード４０は容量
素子４３を介しデートされ、これによってトランジスタ
３９０尋市：性は向上し、これによってノード３８と１
９の電圧は等しくなる。

この操作で無駄となる電荷は、トランジスタ４１を通る
電流のみであり、この電流は、トランジスタ３９のデー
ト及び容量素子４３のみを駆動しているので非常にわず
かである。もはや抵抗分割装置の操作もないので出力波
形における「前面ポーチ」の発生も完全に防ぐことがで
きる。これによって従来技術の回路では、適当なゼロレ
ベルを維持うる為には最初と最後の装置の間をある比率
に保たなくてはならなかったが本発明ではトランジスタ
１Ｔ及び３０の装置のサイズは、最初の装ｍｌ　１６　
、２０のサイズを気にしなくてもよい。

第５図を参照すると、トランジスタ４５をノード１３に
接続し、このトランジスタのデートにクロックφ４を接
続することによって他のクロックとの連動回路が提供さ
れる。残る全ての回路は、第６図とまったく同様である
。この様にしてφ４が低レベルになった後で１タイミン
グの遅延でノード２２は、引き下げられ、もう１つの連
動制御を提供することができる。クロックφ４は、φ１
の後でラシ実質上φ２の前に発生する。

本発明の回路の給２の利点はただ１つの形式のトランジ
スタのみが必要とされることである。即ち、製造工程に
何回かの注入を必要とする「中性」型エンハンスメント
型及びデプレッション型のようないくつかの異なる閾値
を持つトランジスタの代わシに第６図、第４図の回路は
、＋５ｖの供給電圧に対し約＋〇、８ｖの閾値を持つ標
準のエン／・ンスメント型トランジスタのみを使用して
いる。

これによって製造工程でかかるコストを低減させること
ができる。

与えられた値の負荷容量素子を駆動させる為には、本発
明のクロック回路は従来の回路と比較し５０チ低減した
電力を要すれば充分であることもわかっている。

第６図を参照するとＶＬＥＩＩ型半導体メモリ装置に使
用される形式のクロック発生回路が図示されている。典
型的にこの装置は一般的に上記の米国特許第４，２３９
，９９３号に示されるワントランジスタセルを用いる２
５６にビットダイナミック読出し／書込みメモリである
。上記の実施例と同様にチップ上では、多数の高レベル
クロックが発生されなくてはならない。クロック電圧は
供給Ｖｄｃｔである又はそれに近い電圧レベルで約５０
から１００　ｐｆａの容量素子を駆動しなければならな
い。

タイミング遅延時間は好ましくは、はぼ数ナノ秒である
。上記米国特許第４，２３９，９９０号及び第４，２３
９，９９１号は、米国特許第４，２３９，９９３号のメ
モリ装置で使用されるクロック発生回路の一般的形式を
示している。

第６図において、基本の低レベルクロックφは、これに
対応するプレチャージクロックφと共に、一対のトラン
ジスタ１０及び１１から成る２つのプッシュプル入力段
を駆動する。これらのクロック電圧は、第７図に示され
る。一般にクロックφはプレチャージサイクルクロック
であるのに対し、クロックφはＲＡＳ、　ＯＡＳ又はチ
ップ選択のような装置に対する入力の１つから得たアク
ティブサイクルクロックの１つである。入力段１０及び
１１から与えられる出力ノード１２及び１３における電
圧は２つの大規模プッシュプル出力トランジスタ１６及
び１７のデート１４及び１５を制御する回路を駆動する
為に使用されノード１８上に高レベル出力を発生してい
る。φクロックがデート１５を高レベルにすると、ノー
ド１８はトランジスタ１７が導通することによってＶｓ
ｓレベルに下がる。ノード１２及び１３もφによって低
レベルに保たれる。第７図のタイミング図で示す通シφ
が高レベルになると、トランジスタ２０のデートのノー
ドでもあるｒ−）１４は、減結合トランジスタ２１を通
しｖａａ　−ｖｔまで充電される。このトランジスタの
デートがｖｄｄであることよってノード１９は、充電さ
れるが入力とは絶縁されるようになる。次にノード２２
（””−ト１５も）が放電されトランジスタ１６の’Ｆ
’−）１４にはノード１８に適当な高レベル出力を与え
る為に充分な駆動電圧を提供しているときノード１９は
Ｖａａ以上にデートされる、第７図で示すようにクロッ
クφが高レベルになる時トランジスタ２３及びデートに
Ｖａａを有する直列して接続するトランジスタ２４によ
ってノード１９は放電される。ノード１９がｖａａよシ
高いレベルにある時間の間、トランジスタ２３のデート
酸化物は絶縁破壊によって欠陥をおこしやすい電圧の超
過から保護されなくてはなら々いから回路のこの部分は
本実施例の重要な部分である。これは、ＶＬＳＩ装置に
合わせてスケーリングされる時に要求されるような絶縁
酸化物が約２０ＯＡであシ非常に薄い場合には特に重大
である。この部分が公称の供給電圧及び温度より高いも
ので操作される時にはタート酸化物にかかる圧力は増大
し、これによって信頼性や性能が落ちてしまう。トラン
ジスタ２３のデート酸化物に電界ができることによる影
響を減らす為に、トランジスタ２３と直列に接続する装
置２４はノード１９上の電圧の一部を降下させるので、
電界は第７図で示すようにノード１９よシ低い電圧で接
地電位になる。放電する際の通り道となるノードは１つ
としてそのノードを通るＶａａよシ高い電圧を持つこと
はなくなる。即ち、ノード２５における電圧は、ｖｄｄ
−Ｖｔよシ高くなることはなく、ノード１９とノード２
５の間の電圧もｖａａ　−ｖｔよシ高くなることはない
。

第６図のノード２２はφが高い時にトランジスタ２６に
よってｖａａ　−ｖｔまでプリチャージされるのでノー
ｒ２γも同様にプレチャージされる。

φの間ノード１３は、低電位に維持され、トランジスタ
２８．２９はオフである為φが接地電位になる時これら
の７ノードは高レベルのまま留まる。

次にφが高電位になる時、ノード１３は高電位となシ、
米国特許第４，２３９，９９０号で説明される通シ所定
の遅延期間の後でノーＰ２２はトランジスタ２８及び２
９全通し放電される。これによってトランジスタ３０は
オフになり、ノード１９の電圧がトランジスタ２１を通
しφによって駆動される為トランジスタ２ｏがオンにな
るのでノード３１は、Ｖａａに達するようになる。ノー
ド３１がＶａａに々ると、ノード１９は容量素子３２に
よってＶ（ｉｄよシ高くなるまでデートされる。

トランジスタ３３がそのデートにｖ′のクロックを受け
ると、このトランジスタによってノーＰ１８の出力パル
スは終了される。この同じクロックφ′は、上記で説明
した通シプートされたノード１９を放電させる。

本発明の他の実施例が第８図に示されている。

この中でトランジスタ１６及び１７の前の全ての回路は
、第６図と同様である。つけ加えられているのは、容量
素子３５によるデーティング電圧入力である。これを追
加することによってクロックφｘｄは、ノード１８上の
出力電圧をＶｄｄより高いレベルまでデートする為に働
く。この形式のデートされたクロックは上記特許第４，
２３９，９９３号に説明されるＸ−アドレス電圧の為に
使用される。クロックφｘｄはノード１８上の出力電圧
をただ単にわずかに遅延させたものであり、その出力電
圧から得たものである。この遅延は、第７図に示すノー
ド１８上の出力電圧の振幅よシはるかに短い。トランジ
スタ１７のデート酸化物に過度の圧力が加わるのを防ぐ
ため、直列するトランジスタ３６のデートはｖｄｄにす
る。トランジスタ１７のデー）［化物に現われる純粋な
電界は、故にｖａａ　−ｖｔ以下である。トランジスタ
３６及び１７はもし必要ならば容量素子３２をゾレデイ
スチャージしながら適当なゼロレベルを発生するととが
できる為に充分なサイズである。

以上のような構成にすることによって電力の無駄や操作
処理速度の低下を最小にし、且つゼロレベルを維持でき
他の回路に適当な条件を設定することのできるクロック
発振回路を提供することができる。さらに、これを電界
効果トランジスタ及びこれと同様の装置で構成する場合
におこる絶縁酸化物での電界の形成によって生まれる欠
陥をなくす為にもこの構成は有利である。これらの本発
明によって得られる利益は、ＶＬＳＩ装置で使用される
クロック発生回路に不可欠なものと確信する。

本発明は説明した実施例に関し記述してきたがこの説明
は思想の限定を意図するものではない。

説明した実施例の種々の変形、本発明の他の実施例も、
この説明から明らかになると思う。故に添付特許請求の
範囲は、本発明の真の主旨の中に含まれるあらゆる改変
や実施例もカバーするものと確信する。

【図面の簡単な説明】

第１図は従来技術に従ったクロック発生回路の電気的回
路図、第２図は、第１図の回路の種々のノードに現われ
る電圧を時間に関連して示した電圧を示すタイミング図
、第６図は、本発明に従ったクロック発生回路の電気的
回路図、第４図は、第６の回路の４事々のノーｒに現わ
れる電圧を時間に関連し−Ｃ示しだ電圧を示すタイミン
グ図、第５１１２１は、第３図の回路の他の実施例の回
路図および時間と電圧の関係を示すタイミング図、第６
図は本発明の他の実施例に従ったクロック発生回路の電
気的回路図、第７図は、第６図の回路の種々のノードに
対する電式を時間に関連して示すタイミング図、第８図
は本発明の他の実施例に従った第６図と同様の回路図で
ある。 １０．１１・・・入力トランジスタ １６・・・出力トランジスタ １７・・・プルダウントランジスタ ２７．３２．４３・・・容量素子 ３９・・・転送トランジスタ 代理人　浅　村　　　皓 Ｆｉｇ、５

Claims (1)

1. 【特許請求の範囲】 （１）　　各々がソース／ドレインの電気的パスとケ９
   −トとを有する入力トランジスタ、転送トランジスタ、
   接地トランジスタ、制御トランジスタ、駆動トランジス
   タ及びホールドダウントランジスタと、入力ノードとホ
   ールディングノードとの間に接続される入力トランジス
   タのソース−ドレインの電気的パス及び上記クロック入
   力電圧を与える前に入力トランジスタのゲートをプレチ
   ャージする手段と ホールディングノードと駆動ノードとの間に接続される
   転送トランジスタのソース−ドレインの電気的パス及び
   制御ノードに接続される転送トランジスタのデートと 制御ノード紮供給電圧に接続する制御トランジスタのソ
   ース−ドレインの電気的パス及びクロック入力電圧を受
   けとる為に接続される制御トランジスタのデートと 制御ノードを接地に接続する接地トランジスタのンース
   ードレインの電気的パス及びクロック電圧が与えられる
   前にプレチャージされる接地トランジスタのデートと 出力ノードを供給電圧に接続する駆動トランジスタのソ
   ース−ドレインの電気的パス及び駆動ノードに接続され
   る駆動トランジスタのデートと出力ノードを接地に接続
   するソース−ドレインの電気的パスと上記クロック入力
   電圧が与えられる前にプレチャージされるホールドダウ
   ントランジスタのデートと 遅延期間の後でホールドダウントランジスタと接地トラ
   ンジスタのデートの電圧を引き下げる為に接地される遅
   延手段と を有する入力ノードに入力クロック電圧が与えられてか
   ら遅延期間の後出力ノードに高レベル出力クロック電圧
   を提供するクロック発生回路。 （２）上記回路が出力ノードの電圧が上昇する時にボー
   ルディングノードの電圧をデートする為に出カノードを
   ホールディングノードに接続する容量手段を有す名特許
   請求の範囲第１項の回路。 （３）上記回路が駆動ノードの電圧が上昇する時に制御
   ノードの電圧をデートさせる駆動ノードを制御ノードに
   接続する容量手段を有する特許請求の範囲第１項の回路
   。 （４）上記回路において、遅延手段がホールドダウント
   ランジスタのデートの電圧を引き下げるわずか前に接地
   トランジスタのｒ−）の電圧を引き下げる機能を行う特
   許請求の範囲第１項の回路。 （５）上記回路において遅延手段は上記遅延の後で入力
   トランジスタのｒ−）の電圧を引き下げる為にも接続さ
   れる特許請求の範囲第１項の回路。 （６）　　上記回路において全ての上記トランジスタが
   単一の集積回路上に形成された同じ閾値電圧を持つ絶縁
   デート電界効果トランジスタである特許請求の範囲第１
   項の回路。 （力　各々のトランジスタがソース−ドレインの電気的
   パス及びデートを持つ入力トランジスタ、転送トランジ
   スタ、接地トランジスタ、制御トランジスタ、駆動トラ
   ンジスタ及びホールドダウントランジスタとを有し 入力ノードとホールディングノー　ドの間に接続される
   ソース−ドレインの電気的パスとクロック入力電圧が与
   えられる前に入力トランジスタのデートをプレチャージ
   する手段とを有する入力トランジスタと ホールディングノードと駆動ノードとの間に接続される
   ソース−ドレインの電気的パス及び制御ノードに接続さ
   れるゲートとを有する転送トランジスタと 制御ノードを供給電圧に接続するソース−ドレインの電
   気的パスとクロック入力電圧を受けとる為に接続される
   デートとを有する制御トランジスタと 制御ノードを接地に接続するソース−ドレインの電気的
   パスとクロック入力電圧が与えられる前にプレチャージ
   されるゲートとを有する接地トランジスタと 出力ノードを供給電圧に接続するンースードレインの電
   気的パスと駆動ノードに接続される駆動トランジスタと
   を有する駆動トランジスタと出力ノードを接地に接続す
   るソース−ドレインの電気的パスと上記クロック入力電
   圧が与えられる前にプレチャージされるデートとを有す
   るホールドダウントランジスタと クロック入力電圧の発生の後の遅延期間の後、ホールド
   ダウントランジスタと接地トランジスタのｒ−トの電圧
   を引き下げる為に接続される遅延手段と を有するダイナミック読出し／書込み半導体メモリ装置
   又はこれと同様の装置に於る入力ノードに入力クロック
   電圧を与えた後の遅延期間の後、出力ノードに高レベル
   出力クロック電圧を提供するクロック発生回路。 （８）　　上記回路が出力ノードをホールディングノー
   ドに接続し出力ノードの電圧が上昇する時にホールディ
   ングノードのｔ、Ｅｔｅデートさせる容量手段を有する
   特許請求の範囲第７項の回路。 （９）上記回路が駆動ノードを制御ノードに接続し、駆
   動ノードの電圧が上昇する時に制御ノードの電圧をデー
   トさせる容量手段を有する特許請求の範囲第７項の回路
   。 α０）上記回路において遅延手段がホールドダウントラ
   ンジスタのｒ−）の電圧を引き下げるわずか前に接地ト
   ランジスタのｒ−）を引き下ける機能を行う特許請求の
   範囲第７項の回路。 （１υ　上記回路において、遅延手段が上記遅延期間の
   後入力トランジスタのデートの電圧を引き下げる為にも
   接続される特許請求の範囲第７項の回路。 ａつ　　上記回路において全ての上記トランジスタが単
   一の集積回路に形成される同じ閾値電圧を持つ絶縁デー
   ト電界効果トランジスタである特許請求の範囲第７項の
   回路。 （１３）　　出力トランジスタ、入力トランジスタ、減
   結合トランジスタ及び一対の放電トランジスタであって
   各々がソース−ドレインの電気的パス及びゲートを有す
   る上記トランジスタ 入力トランジスタのデートに接続されるクロック入力電
   圧と電圧供給と入力ノードとの間に接続される入力トラ
   ンジスタのソース−ドレインの電気的パスと 上記入力ノードと出力トランジスタの間に直列に 減結合トランジスタのソース−ドレインの電気的パスを
   接続する手段と上記電圧供給に接続される減結合トラン
   ジスタの’７”−）と 上記電圧供給と出力ノードとの間に接続される出力トラ
   ンジスタのソース−ドレインの電気的パスと上記クロッ
   ク電圧入力に応答する遅延期間の後で上記供給電力より
   高い電圧レベルに出力トランジスタの上記ゲートをデー
   トする手段と出力トランジスタの上記デートと参照電位
   との間に接続される一対の放電トランジスタの直列に接
   続するソース−ドレインの電気的パスと放電クロック電
   圧を持つ上記参照電位付近の１方の放電トランジスタの
   デートと上記供給電圧を持つ他方の放電トランジスタと
   を有し上記放電クロック電圧は出力トランジスタの上記
   電圧が上昇された後で発生する出力トランジスタの上記
   デートを放電する手段と を有する高レベルクロック電圧を発生するクロック発生
   回路。 α４　上記回路において上記トランジスタが集積半導体
   装置内に形成される絶縁デート電界効果トランジスタで
   ある特許請求の範囲第１６項の回路。 （１９上記回路において、上記プートする手段が各各が
   ソース−ドレインの電気的パス及びケートを有する第１
   及び第２のトランジスタであって、上記ンースードレイ
   ンの電気的パスは、上記供給電圧及び参照電位の間に直
   列に接続され、上記第１のトランジスタのｒ−）は出力
   トランジスタのゲートに接続され、第２のトランジスタ
   のｒ−）は上記人力クロックが高レベルになった後でオ
   フになるように接続される上記第１及び第２のトランジ
   スタと第１及び第２のトランジスタの上記ソース−ドレ
   インの電気的パスの間のノードを出力トランジスタの上
   記デートに接続する容量手段とを有する特許請求の範囲
   第１４項の回路。 （１６）上記回路が第６のトランジスタを有し、上記回
   路において上記第２のトランジスタの上記デートが第６
   のトランジスタのデートに接続され、第３のトランジス
   タのソース−ドレインの電気的パスは、上記出力ノード
   と参照電位の間に接続される特許請求の範囲第１５項の
   回路。 （１７）　　出力トランジスタ及び一対の放電トランジ
   スタであって各々がソース−ドレインの電気的ハス及び
   デートを有する上記トランジスタと上記人力ノードを出
   力トランジスタのデートに接続する接続手段と 上記電圧供給及び上記出力ノードとの間に接続される出
   力トランジスタのソース−ドレインの電気的パスと クロック入力に応答する遅延期間の後、上記供給電圧よ
   シ高い電圧レベルに出力トランジスタの上記ゲートの電
   圧をデートする手段と 出力トランジスタと参照電位との間に接続される上記一
   対の放電トランジスタの直列に接続されるソース−ドレ
   インの電気的パスと 放電クロック電圧を持つ上記参照電位付近に接続される
   放電トランジスタのデートと上記供給電圧を持つ他方の
   放電トランジスタのゲートとを有し上記放電クロック電
   圧は、出力トランジスタの上記デートが昇圧された後に
   発生する出力トランジスタの上記Ｗ＝−）を放電する手
   段 とを有する入力ノードに与えられる入力クロックに応答
   して出力ノードに高レベルクロック電圧を発生するクロ
   ック発生回路。 （１８）上記回路において、上記トランジスタが集積半
   導体装置に形成された絶縁ゲート電界効果トランジスタ
   である特許請求の範囲第１７項の回路。 （［傷　　上記回路において、上記デートする手段が、
   各々がンースードレインの電気的パスとデートを持つ第
   １及び第２のトランジスタであってソース−ドレインの
   電気的なパスは上記供給電圧と参照電位との間に直列し
   て接続され、第１のトランジスタのデートは出力トラン
   ジスタのデートに接続され、第２のトランジスタのデー
   トは上記人力クロックが高いレベルになった後でオフに
   なるように接続される上記第１及び第２のトランジスタ
   と上記第１及び第２のトランジスタの上記ンースードレ
   インパスの間のノードを出方トランジスタの上記デート
   に接続する特許請求の範囲第１８項の回路。 （２０）　　上記回路が第６のトランジスタを有し上記
   回路において第２のトランジスタの上記デートが第３の
   トランジスタのデートに接続され、第６のトランジスタ
   のソース−ドレインの電気的パスが上記出力ノードと参
   照電位との間に接続される特許請求の範囲第１９項の回
   路。 （２υ　昇圧ノードと放電トランジスタのンースードレ
   インの電気的パスとの間に飯列して接続される第２のト
   ランジスタであって上記供給電圧に接続されるゲートを
   持つ第２のトランジスタを有する放電トランジスタのデ
   ートからソース−ドレインへの電気的パスに供給電圧よ
   シ高い電圧レベルを与えずに放電トランジスタによって
   昇圧ノードを放電する回路。