JP4090537B2 - 半導体メモリ装置の内部昇圧電圧発生器 - Google Patents
半導体メモリ装置の内部昇圧電圧発生器 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置の内部昇圧電圧発生器に係り、特に内部昇圧電圧発生器のアクティブキッカー(Active Kicker)に関する。
【０００２】
【従来の技術】
従来では、半導体メモリ装置のセンス増幅器としてPNP型が用いられていたが、最近では半導体メモリ装置の集積度が増加するに伴いチップのサイズを縮めるために共有NP(Shared NP)型が用いられている。
【０００３】
しかしながら、共有NP型センス増幅器を用いるためには、アクティブリストア(Active Restore)時に論理データ'１'の損失、即ちビットラインとセンス増幅器とを分離させるNMOS分離トランジスタにおけるVt(Threshold Voltage)電圧降下を防ぐための昇圧電圧発生器(Vpp)が必要である。従って、現在は前記昇圧電圧を発生させるために内部昇圧電圧発生器(以下、Vpp発生器という)が導入されている。更に前記Vpp発生器はワードラインドライバ及びデータ出力バッファーなどにも用いられていて速度を向上させる効果を奏している。
【０００４】
前記Vpp発生器はその用途に応じてメインポンプとアクティブキッカーとに分けられる。メインポンプはパワーアップ時にVpp電荷タンクを満たす役割を果たし、アクティブキッカーはアクティブサイクルの間に消耗した分の電荷を補う役割を果たす。本発明は前記Vpp発生器のうちアクティブキッカーに関するものである。
【０００５】
図４は従来のアクティブキッカーの回路図を示したものである。図４を参照すると、従来のアクティブキッカーはポンピング手段10と、前記ポンピング手段10の出力ノードN<bst>をプリチャージするためのプリチャージ手段20と、前記ポンピング手段10の出力ノードN<bst>の電荷をノードN<Vpp>に伝達する伝達手段N3とを具備する。
【０００６】
前記ポンピング手段10はインバーターI2と、前記インバーターI2の出力ノードN<pump>に一端が接続され、もう一端が出力ノードN<bst>に接続されるキャパシターC0とから構成され、前記インバーターI2の入力端は制御信号ΦAKEを反転させるインバーターI1の出力ノードN<1>に接続される。
【０００７】
前記プリチャージ手段20は前記ポンピング手段10の出力ノードN<bst>にソースが接続され電源電圧Vccにドレインが接続されるNMOSプリチャージトランジスタN2と、前記NMOSプリチャージトランジスタN2のゲート、即ちノードN<pre>にソースが接続され電源電圧Vccにゲートとドレインが共に接続されるNMOSトランジスタN1と、前記ノードN<pre>に一端が接続され前記インバーターI1の出力ノードN<1>にもう一端が接続されるキャパシターC2とから構成される。前記電源電圧Vccは内部電源電圧IVCであり、外部電源電圧を用いることもできる。
【０００８】
さらに、前記伝達手段N3は前記ポンピング手段10の出力ノードN<bst>にドレインが接続され制御信号ΦTRANにゲートが接続されノードN<Vpp>にソースが接続されるNMOSトランジスタによって構成される。
【０００９】
ここで、C1,Cpp及びCcsは寄生キャパシターであり、スイッチは次の端(図示せず)で消耗した消耗電荷をノードN<Vpp>から供給するためのものである。
【００１０】
図５は図４の動作タイミング図である。
【００１１】
図５を参照して図４の従来のアクティブキッカーの動作原理を説明すると次の通りである。制御信号ΦAKEが初期に論理"ロー"状態であると、ノードN<1>は論理"ハイ"になりノードN<pre>をブースティングし、ノードN<bst>を電源供給電圧Vccレベルにプリチャージする。その後、制御信号ΦAKEが論理"ハイ"でイネーブルされると、プリチャージパスはディスエーブルされノードN<pump>が論理"ハイ"になり、ノードN<bst>が所定の電圧レベル(以下、Vbstという)にブースティングされる。次いで、制御信号ΦTRANが論理"ハイ"にイネーブルされてノードN<bst>とノードN<Vpp>との間の電荷共有を通じてアクティブサイクル中に消耗した分の電荷Qcsを供給するようになる。前記概念に基づき式を導出すると次の通りである。 ノードN<bst>の電圧レベルは
Vbst = Vcc + VccxCO/(CO+C1)≒2Vcc [式１]
ノードVppの電圧レベルは
ここで、VbstはノードN<bst>の電圧レベルを、VppはノードN<Vpp>の電圧レベルをそれぞれ示す。かつ、Qspは供給電荷量を示し、Qcsは消耗電荷量を示す。
【００１２】
【発明が解決しようとする課題】
以下、図６及び図７を参照して図４の従来のアクティブキッカーの問題点を説明する。
【００１３】
図６は外部電源電圧(以下、EVccという)の変化に応じたIVC及びVppのクランプカーブを示している。IVCは内部電圧コンバーターの出力電圧、即ち内部電源電圧であり、Vppは昇圧電圧として図４の従来のアクティブキッカーのノードN<Vpp>の電圧であり、Vpp’は図１の本発明によるアクティブキッカーのノードVppの電圧である。ここでは図４の場合のみを説明する。
【００１４】
通常的に、IVCとVppの電圧差はローVccマージンのために、目標動作電圧の3.0Vより更に低いEVcc(又はIVC)2.5V程度で最適化される。この際の最適化された間隔を△0とし、もしIVCが2.5Vから3.0Vまで増加した場合、それに応じるVpp電圧の変化とIVCとの△（以下、この△を△１という。）は前記式２から分かるように次の通りになる。
【００１５】
前記式から分かるように、Vppの変化はVcc、即ちIVCの変化(約1.6倍)以上なので、半導体メモリ装置の信頼性をテストするバーンインモード(Burn In Mode)などIVCを5V以上に上げなければならない場合にVppが非常に高くなり素子に不要なストレスが加えられる。その上、Vppを上げるためにはそれだけの電荷が必要になるので、不要な電流を消耗する。
【００１６】
図７はVppの変化に応じる供給電荷(Qsp)及び消耗電荷(Qcs)の概念的カーブを示したものである。実線は図４の従来のアクティブキッカーの場合を、点線は図１の本発明によるアクティブキッカーの場合を示す。ここでは図４の場合のみを説明する。
【００１７】
図７を参照すると、アクティブキッカーの場合では、供給電荷と消耗電荷が同一な値を有することが望ましく、両カーブが交差する地点のX軸値が適正Vpp電圧になる。前述した従来技術の問題点は図７にも示されているが、Vccが増加するに伴い適正Vpp電圧が大幅に増加する。
【００１８】
本発明は上記の問題点を解決するために案出されたものであり、Vccが△0だけ変化した場合に、Vppも△0だけ変化する。即ちVppが過度に増加することを防止することにより、Vccを上昇させなければならない場合に素子に対する過度なストレスを防ぎ、電流消耗を減少させ得る半導体メモリ装置の内部昇圧電圧発生器、特にアクティブキッカーを提供することにその目的がある。
【００１９】
【課題を解決するための手段】
前記目的を達成するために本発明による半導体メモリ装置の内部昇圧電圧発生器は、制御信号に応じて出力ノードの信号をポンピングさせるポンピング手段と、前記ポンピング手段の前記出力ノードをプリチャージするためのプリチャージ手段と、前記ポンピング手段と前記プリチャージ手段との間に接続され、前記プリチャージ手段のプリチャージ時間を電源電圧に応じて可変的に制御する制御手段とを具備することを特徴とする。
【００２０】
望ましい実施形態によると、前記制御手段は前記制御信号を受けて電源電圧に応じた可変的なパルス幅を有する出力信号を発生させるパルス発生器である。
【００２１】
また、前記制御手段の出力信号は、ハイVccではパルス幅が相対的に短く、ローVccではパルス幅が相対的に長くなることを特徴とする。
【００２２】
従って、本発明による内部昇圧電圧発生器は、Vccを上げなければならない場合にVppが過度に高まるのを抑制することにより、素子に対する過度なストレスを防止し、省エネルギーに寄与することができる。
【００２３】
【発明の実施の形態】
以下、本発明を添付した図面に基づき更に詳細に説明する。
【００２４】
図１は本発明の一実施形態によるアクティブキッカーの回路図である。ここで、図４の従来技術と同一な部分は同一な参照番号を示す。
【００２５】
図１を参照すると、本発明によるアクティブキッカーは制御信号ΦAKEがインバーターI1で反転された信号に応答して出力ノードN<bst>の信号をポンピングさせるポンピング手段10と、前記ポンピング手段10の前記出力ノードN<bst>をプリチャージするためのプリチャージ手段20と、前記プリチャージ手段20のプリチャージ時間を電源電圧Vccに応じて可変的に制御する制御手段30と、前記ポンピング手段10の出力ノードN<bst>の電荷をノードN<Vpp>に伝達する伝達手段N3とを具備する。
【００２６】
前記ポンピング手段10はインバーターI2と、前記インバーターI2の出力ノードN<pump>に一端が接続され、もう一端が出力ノードN<bst>に接続されるキャパシターC0とから構成されるが、これは図１の従来技術と同一である。前記インバーターI2の入力端は制御信号ΦAKEを反転させるインバーターI1の出力ノードN<0>に接続される。
【００２７】
前記プリチャージ手段20は前記ポンピング手段10の出力ノードN<bst>にソースが接続され電源電圧Vccにドレインが接続されるNMOSトランジスタN2と、前記NMOSトランジスタN2のゲート、即ちノードN<pre>にソースが接続され電源電圧Vccにゲートとドレインが共に接続されるNMOSトランジスタN1と、前記ノードN<pre>に一端が接続され前記制御手段30の出力ノードN<1>にもう一端が接続されるキャパシターC2とから構成されるが、これは図４の従来技術と同一である。前記制御手段30の入力端はインバーターI1の出力ノードN<0>に接続される。
【００２８】
さらに、前記伝達手段N3は前記ポンピング手段10の出力ノードN<bst>にドレインが接続され制御信号ΦTRANにゲートが接続されノードN<Vpp>にソースが接続されるNMOSトランジスタによって構成されているが、これもまた図４の従来技術と同一である。
【００２９】
ここで、C1,Cpp及びCcsは寄生キャパシターであり、スイッチは次の端(図示せず)で消耗した消耗電荷をノードN<Vpp>から供給するためのものである。
【００３０】
図２は図１の制御手段３０の回路図を示し、本発明の目的を達成するための部分である。
【００３１】
図２を参照すると、前記制御手段３０はノードN<0>を通じて入力される信号を反転させ、図示しないNMOSトランジスタと接地Vssとの間に、抵抗Raが接続されたインバーターI3と、前記インバーターI3の出力端と接地Vssとの間に接続されたキャパシターCaと、前記インバーターI3の出力信号を反転させ、図示しないPMOSトランジスタと電源電圧Vccとの間に、抵抗Rbが接続されたインバーターI4と、前記インバーターI4の出力端と電源電圧Vccとの間に接続されたキャパシターCbと、前記インバーターI4の出力信号を反転させるインバーターI5と、前記インバーターI5の出力信号と前記ノードN<0>を通じて入力される信号とを入力としてNAND動作を行うNANDゲートNDと、前記NANDゲートNDの出力信号を反転させて出力ノードN<1>に出力するインバーターI6とから構成される。
【００３２】
前記制御手段３０は自動パルス発生器であり、ノードN<0>に入力される信号を受けて、ハイVccでは幅が相対的に狭まり、ローVccでは幅が相対的に広まるプリチャージパルスを出力ノードN<1>に出力する。
【００３３】
図３は従来技術のプリチャージパルスと本発明によるプリチャージパルスとのプリチャージ量の差を示すものであり、ポジティブパルス幅がプリチャージ時間である。
【００３４】
ここで、パルスAは図４に示した従来のアクティブキッカーにおけるプリチャージパルスであるノードN<1>の信号であり、これはすべてのVccにおいて同一である。パルスB1からB3は図１の本発明によるアクティブキッカーにおけるプリチャージパルスであるノードN<1>の信号であり、これは図２の制御手段から発生される。
【００３５】
パルスB1はVccが2.5Vであるときの信号、パルスB2はVccが2.75Vであるときの信号、パルスB3はVccが3.0Vであるときの信号であり、ハイVccではパルス幅が相対的に狭まり、ローVccでは幅が相対的に広まる。
【００３６】
図３の下のグラフは図１のプリチャージ手段20のNMOSプリチャージトランジスタN2を通った電流Iを示し、Vccが上がるほどプリチャージ時間が短くなりプリチャージ量が減ることが分かる。ここで、OはVcc=3.0Vにおけるプリチャージ量を示し、PはVcc=2.75Vにおけるプリチャージ量を示し、QはVcc=2.5Vにおけるプリチャージ量を示す。前記グラフから分かるように、Vccが増加するほどプリチャージ時間が短くなり、従ってプリチャージ量が段々減少する。
【００３７】
以下、図６、図７及び図３を参照して図１に示した本発明によるアクティブキッカーを具体的に説明する。
【００３８】
前述した式５から分かるように、ＶｃｃがΔだけ変わるためにはＶｃｃが増加するに伴い２ＣＯ／（ＣＯ＋Ｃｃｓ）の値が１に収斂しなければならない。即ち、ＣＯのキャパシタンスはＣｃｓのキャパシタンスに収斂しなければならない。一方、ＣＯはプリチャージ量とブースティング率を決定することにより供給電荷を決定する役割を果たし、Ｃｏ＞Ｃｃｓである。従って、ＣＯをＣｃｓに収斂させるためには、ＣＯへのプリチャージ量を減らすかブースティング率を下げて供給電荷の量を減らすわけである。
【００３９】
これを実現する具体的な方法としては、ローVcc及びハイVccを取り分ける信号ΦDETECTをプリチャージパスやポンピングパスにゲートする方法と、自動パルスをプリチャージパスやポンピングパスにゲートして前記自動パルスの幅をハイVccでは相対的に短くさせ、ローVccでは相対的に長くさせる方法とがある。
【００４０】
本発明では図１から分かるように、プリチャージパスに制御手段30、即ち自動パルス発生器を含ませることにより、図３に示したようにプリチャージパルスの前記制御手段30の出力ノードN<1>の信号をVccに応じて自動的に可変する。即ち、ハイVccでプリチャージパルスのパルス幅は相対的に短くなり、ローVccではパルス幅が相対的に長くなる。
【００４１】
前記プリチャージパルスのパルス幅が決定すると、図３の下端部のグラフに示したように図１のプリチャージ手段20のNMOSプリチャージトランジスタN2を通った電流Iが決定される。結局、Vccが増加するほどパルス幅が狭まり、プリチャージ量が減るようになりCOが小さくなる。
【００４２】
従って、図７の点線で示したように、供給電荷の傾斜が鈍くなる効果、即ち適正Vppが下がる効果を得ることができる。結局、図６の点線で示したように、Vccが△0だけ変わる時にVppも同じく△0だけ変わるクランプカーブVpp’を得ることができる。
【００４３】
【発明の効果】
本発明による半導体メモリ装置の内部昇圧電圧発生器は、Vccが△0だけ変わる場合にVppも△0だけ変化させるので、即ちVppが過度に高まるのを抑制することにより、Vccを上昇させなければならない場合に素子に対する過度なストレスを防止し、電流の消耗を減少させることができる。
【００４４】
本発明は前記実施形態に限られず、本発明が属した技術的思想内で当分野において通常の知識を有する者により多くの変形が可能であることは明白である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るアクティブキッカーの回路図である。
【図２】図１の制御手段の回路図である。
【図３】従来技術のプリチャージパルスと本発明によるプリチャージパルスとのプリチャージ量の差を示すための図である。
【図４】従来のアクティブキッカーの回路図である。
【図５】図４のアクティブキッカーの動作タイミング図である。
【図６】外部電源電圧の変化に応じたIVC及びVppのクランプカーブを示す図である。
【図７】 Vppの変化に応じた供給電荷及び消耗電荷の概念的なカーブを示す図である。
【符号の説明】
１０ ポンピング手段
２０ プリチャージ手段
３０ 制御手段
Ｉ１、Ｉ２、・・・、Ｉ６ インバータ
Ｃ０、Ｃ１、Ｃ２、Ｃｐｐ、Ｃｃｓ キャパシタンス
Ｎ１、Ｎ２、Ｎ３ トランジスタ
【発明の属する技術分野】
本発明は半導体メモリ装置の内部昇圧電圧発生器に係り、特に内部昇圧電圧発生器のアクティブキッカー(Active Kicker)に関する。
【０００２】
【従来の技術】
従来では、半導体メモリ装置のセンス増幅器としてPNP型が用いられていたが、最近では半導体メモリ装置の集積度が増加するに伴いチップのサイズを縮めるために共有NP(Shared NP)型が用いられている。
【０００３】
しかしながら、共有NP型センス増幅器を用いるためには、アクティブリストア(Active Restore)時に論理データ'１'の損失、即ちビットラインとセンス増幅器とを分離させるNMOS分離トランジスタにおけるVt(Threshold Voltage)電圧降下を防ぐための昇圧電圧発生器(Vpp)が必要である。従って、現在は前記昇圧電圧を発生させるために内部昇圧電圧発生器(以下、Vpp発生器という)が導入されている。更に前記Vpp発生器はワードラインドライバ及びデータ出力バッファーなどにも用いられていて速度を向上させる効果を奏している。
【０００４】
前記Vpp発生器はその用途に応じてメインポンプとアクティブキッカーとに分けられる。メインポンプはパワーアップ時にVpp電荷タンクを満たす役割を果たし、アクティブキッカーはアクティブサイクルの間に消耗した分の電荷を補う役割を果たす。本発明は前記Vpp発生器のうちアクティブキッカーに関するものである。
【０００５】
図４は従来のアクティブキッカーの回路図を示したものである。図４を参照すると、従来のアクティブキッカーはポンピング手段10と、前記ポンピング手段10の出力ノードN<bst>をプリチャージするためのプリチャージ手段20と、前記ポンピング手段10の出力ノードN<bst>の電荷をノードN<Vpp>に伝達する伝達手段N3とを具備する。
【０００６】
前記ポンピング手段10はインバーターI2と、前記インバーターI2の出力ノードN<pump>に一端が接続され、もう一端が出力ノードN<bst>に接続されるキャパシターC0とから構成され、前記インバーターI2の入力端は制御信号ΦAKEを反転させるインバーターI1の出力ノードN<1>に接続される。
【０００７】
前記プリチャージ手段20は前記ポンピング手段10の出力ノードN<bst>にソースが接続され電源電圧Vccにドレインが接続されるNMOSプリチャージトランジスタN2と、前記NMOSプリチャージトランジスタN2のゲート、即ちノードN<pre>にソースが接続され電源電圧Vccにゲートとドレインが共に接続されるNMOSトランジスタN1と、前記ノードN<pre>に一端が接続され前記インバーターI1の出力ノードN<1>にもう一端が接続されるキャパシターC2とから構成される。前記電源電圧Vccは内部電源電圧IVCであり、外部電源電圧を用いることもできる。
【０００８】
さらに、前記伝達手段N3は前記ポンピング手段10の出力ノードN<bst>にドレインが接続され制御信号ΦTRANにゲートが接続されノードN<Vpp>にソースが接続されるNMOSトランジスタによって構成される。
【０００９】
ここで、C1,Cpp及びCcsは寄生キャパシターであり、スイッチは次の端(図示せず)で消耗した消耗電荷をノードN<Vpp>から供給するためのものである。
【００１０】
図５は図４の動作タイミング図である。
【００１１】
図５を参照して図４の従来のアクティブキッカーの動作原理を説明すると次の通りである。制御信号ΦAKEが初期に論理"ロー"状態であると、ノードN<1>は論理"ハイ"になりノードN<pre>をブースティングし、ノードN<bst>を電源供給電圧Vccレベルにプリチャージする。その後、制御信号ΦAKEが論理"ハイ"でイネーブルされると、プリチャージパスはディスエーブルされノードN<pump>が論理"ハイ"になり、ノードN<bst>が所定の電圧レベル(以下、Vbstという)にブースティングされる。次いで、制御信号ΦTRANが論理"ハイ"にイネーブルされてノードN<bst>とノードN<Vpp>との間の電荷共有を通じてアクティブサイクル中に消耗した分の電荷Qcsを供給するようになる。前記概念に基づき式を導出すると次の通りである。 ノードN<bst>の電圧レベルは
Vbst = Vcc + VccxCO/(CO+C1)≒2Vcc [式１]
ノードVppの電圧レベルは
【００１２】
【発明が解決しようとする課題】
以下、図６及び図７を参照して図４の従来のアクティブキッカーの問題点を説明する。
【００１３】
図６は外部電源電圧(以下、EVccという)の変化に応じたIVC及びVppのクランプカーブを示している。IVCは内部電圧コンバーターの出力電圧、即ち内部電源電圧であり、Vppは昇圧電圧として図４の従来のアクティブキッカーのノードN<Vpp>の電圧であり、Vpp’は図１の本発明によるアクティブキッカーのノードVppの電圧である。ここでは図４の場合のみを説明する。
【００１４】
通常的に、IVCとVppの電圧差はローVccマージンのために、目標動作電圧の3.0Vより更に低いEVcc(又はIVC)2.5V程度で最適化される。この際の最適化された間隔を△0とし、もしIVCが2.5Vから3.0Vまで増加した場合、それに応じるVpp電圧の変化とIVCとの△（以下、この△を△１という。）は前記式２から分かるように次の通りになる。
【００１５】
【００１６】
図７はVppの変化に応じる供給電荷(Qsp)及び消耗電荷(Qcs)の概念的カーブを示したものである。実線は図４の従来のアクティブキッカーの場合を、点線は図１の本発明によるアクティブキッカーの場合を示す。ここでは図４の場合のみを説明する。
【００１７】
図７を参照すると、アクティブキッカーの場合では、供給電荷と消耗電荷が同一な値を有することが望ましく、両カーブが交差する地点のX軸値が適正Vpp電圧になる。前述した従来技術の問題点は図７にも示されているが、Vccが増加するに伴い適正Vpp電圧が大幅に増加する。
【００１８】
本発明は上記の問題点を解決するために案出されたものであり、Vccが△0だけ変化した場合に、Vppも△0だけ変化する。即ちVppが過度に増加することを防止することにより、Vccを上昇させなければならない場合に素子に対する過度なストレスを防ぎ、電流消耗を減少させ得る半導体メモリ装置の内部昇圧電圧発生器、特にアクティブキッカーを提供することにその目的がある。
【００１９】
【課題を解決するための手段】
前記目的を達成するために本発明による半導体メモリ装置の内部昇圧電圧発生器は、制御信号に応じて出力ノードの信号をポンピングさせるポンピング手段と、前記ポンピング手段の前記出力ノードをプリチャージするためのプリチャージ手段と、前記ポンピング手段と前記プリチャージ手段との間に接続され、前記プリチャージ手段のプリチャージ時間を電源電圧に応じて可変的に制御する制御手段とを具備することを特徴とする。
【００２０】
望ましい実施形態によると、前記制御手段は前記制御信号を受けて電源電圧に応じた可変的なパルス幅を有する出力信号を発生させるパルス発生器である。
【００２１】
また、前記制御手段の出力信号は、ハイVccではパルス幅が相対的に短く、ローVccではパルス幅が相対的に長くなることを特徴とする。
【００２２】
従って、本発明による内部昇圧電圧発生器は、Vccを上げなければならない場合にVppが過度に高まるのを抑制することにより、素子に対する過度なストレスを防止し、省エネルギーに寄与することができる。
【００２３】
【発明の実施の形態】
以下、本発明を添付した図面に基づき更に詳細に説明する。
【００２４】
図１は本発明の一実施形態によるアクティブキッカーの回路図である。ここで、図４の従来技術と同一な部分は同一な参照番号を示す。
【００２５】
図１を参照すると、本発明によるアクティブキッカーは制御信号ΦAKEがインバーターI1で反転された信号に応答して出力ノードN<bst>の信号をポンピングさせるポンピング手段10と、前記ポンピング手段10の前記出力ノードN<bst>をプリチャージするためのプリチャージ手段20と、前記プリチャージ手段20のプリチャージ時間を電源電圧Vccに応じて可変的に制御する制御手段30と、前記ポンピング手段10の出力ノードN<bst>の電荷をノードN<Vpp>に伝達する伝達手段N3とを具備する。
【００２６】
前記ポンピング手段10はインバーターI2と、前記インバーターI2の出力ノードN<pump>に一端が接続され、もう一端が出力ノードN<bst>に接続されるキャパシターC0とから構成されるが、これは図１の従来技術と同一である。前記インバーターI2の入力端は制御信号ΦAKEを反転させるインバーターI1の出力ノードN<0>に接続される。
【００２７】
前記プリチャージ手段20は前記ポンピング手段10の出力ノードN<bst>にソースが接続され電源電圧Vccにドレインが接続されるNMOSトランジスタN2と、前記NMOSトランジスタN2のゲート、即ちノードN<pre>にソースが接続され電源電圧Vccにゲートとドレインが共に接続されるNMOSトランジスタN1と、前記ノードN<pre>に一端が接続され前記制御手段30の出力ノードN<1>にもう一端が接続されるキャパシターC2とから構成されるが、これは図４の従来技術と同一である。前記制御手段30の入力端はインバーターI1の出力ノードN<0>に接続される。
【００２８】
さらに、前記伝達手段N3は前記ポンピング手段10の出力ノードN<bst>にドレインが接続され制御信号ΦTRANにゲートが接続されノードN<Vpp>にソースが接続されるNMOSトランジスタによって構成されているが、これもまた図４の従来技術と同一である。
【００２９】
ここで、C1,Cpp及びCcsは寄生キャパシターであり、スイッチは次の端(図示せず)で消耗した消耗電荷をノードN<Vpp>から供給するためのものである。
【００３０】
図２は図１の制御手段３０の回路図を示し、本発明の目的を達成するための部分である。
【００３１】
図２を参照すると、前記制御手段３０はノードN<0>を通じて入力される信号を反転させ、図示しないNMOSトランジスタと接地Vssとの間に、抵抗Raが接続されたインバーターI3と、前記インバーターI3の出力端と接地Vssとの間に接続されたキャパシターCaと、前記インバーターI3の出力信号を反転させ、図示しないPMOSトランジスタと電源電圧Vccとの間に、抵抗Rbが接続されたインバーターI4と、前記インバーターI4の出力端と電源電圧Vccとの間に接続されたキャパシターCbと、前記インバーターI4の出力信号を反転させるインバーターI5と、前記インバーターI5の出力信号と前記ノードN<0>を通じて入力される信号とを入力としてNAND動作を行うNANDゲートNDと、前記NANDゲートNDの出力信号を反転させて出力ノードN<1>に出力するインバーターI6とから構成される。
【００３２】
前記制御手段３０は自動パルス発生器であり、ノードN<0>に入力される信号を受けて、ハイVccでは幅が相対的に狭まり、ローVccでは幅が相対的に広まるプリチャージパルスを出力ノードN<1>に出力する。
【００３３】
図３は従来技術のプリチャージパルスと本発明によるプリチャージパルスとのプリチャージ量の差を示すものであり、ポジティブパルス幅がプリチャージ時間である。
【００３４】
ここで、パルスAは図４に示した従来のアクティブキッカーにおけるプリチャージパルスであるノードN<1>の信号であり、これはすべてのVccにおいて同一である。パルスB1からB3は図１の本発明によるアクティブキッカーにおけるプリチャージパルスであるノードN<1>の信号であり、これは図２の制御手段から発生される。
【００３５】
パルスB1はVccが2.5Vであるときの信号、パルスB2はVccが2.75Vであるときの信号、パルスB3はVccが3.0Vであるときの信号であり、ハイVccではパルス幅が相対的に狭まり、ローVccでは幅が相対的に広まる。
【００３６】
図３の下のグラフは図１のプリチャージ手段20のNMOSプリチャージトランジスタN2を通った電流Iを示し、Vccが上がるほどプリチャージ時間が短くなりプリチャージ量が減ることが分かる。ここで、OはVcc=3.0Vにおけるプリチャージ量を示し、PはVcc=2.75Vにおけるプリチャージ量を示し、QはVcc=2.5Vにおけるプリチャージ量を示す。前記グラフから分かるように、Vccが増加するほどプリチャージ時間が短くなり、従ってプリチャージ量が段々減少する。
【００３７】
以下、図６、図７及び図３を参照して図１に示した本発明によるアクティブキッカーを具体的に説明する。
【００３８】
前述した式５から分かるように、ＶｃｃがΔだけ変わるためにはＶｃｃが増加するに伴い２ＣＯ／（ＣＯ＋Ｃｃｓ）の値が１に収斂しなければならない。即ち、ＣＯのキャパシタンスはＣｃｓのキャパシタンスに収斂しなければならない。一方、ＣＯはプリチャージ量とブースティング率を決定することにより供給電荷を決定する役割を果たし、Ｃｏ＞Ｃｃｓである。従って、ＣＯをＣｃｓに収斂させるためには、ＣＯへのプリチャージ量を減らすかブースティング率を下げて供給電荷の量を減らすわけである。
【００３９】
これを実現する具体的な方法としては、ローVcc及びハイVccを取り分ける信号ΦDETECTをプリチャージパスやポンピングパスにゲートする方法と、自動パルスをプリチャージパスやポンピングパスにゲートして前記自動パルスの幅をハイVccでは相対的に短くさせ、ローVccでは相対的に長くさせる方法とがある。
【００４０】
本発明では図１から分かるように、プリチャージパスに制御手段30、即ち自動パルス発生器を含ませることにより、図３に示したようにプリチャージパルスの前記制御手段30の出力ノードN<1>の信号をVccに応じて自動的に可変する。即ち、ハイVccでプリチャージパルスのパルス幅は相対的に短くなり、ローVccではパルス幅が相対的に長くなる。
【００４１】
前記プリチャージパルスのパルス幅が決定すると、図３の下端部のグラフに示したように図１のプリチャージ手段20のNMOSプリチャージトランジスタN2を通った電流Iが決定される。結局、Vccが増加するほどパルス幅が狭まり、プリチャージ量が減るようになりCOが小さくなる。
【００４２】
従って、図７の点線で示したように、供給電荷の傾斜が鈍くなる効果、即ち適正Vppが下がる効果を得ることができる。結局、図６の点線で示したように、Vccが△0だけ変わる時にVppも同じく△0だけ変わるクランプカーブVpp’を得ることができる。
【００４３】
【発明の効果】
本発明による半導体メモリ装置の内部昇圧電圧発生器は、Vccが△0だけ変わる場合にVppも△0だけ変化させるので、即ちVppが過度に高まるのを抑制することにより、Vccを上昇させなければならない場合に素子に対する過度なストレスを防止し、電流の消耗を減少させることができる。
【００４４】
本発明は前記実施形態に限られず、本発明が属した技術的思想内で当分野において通常の知識を有する者により多くの変形が可能であることは明白である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るアクティブキッカーの回路図である。
【図２】図１の制御手段の回路図である。
【図３】従来技術のプリチャージパルスと本発明によるプリチャージパルスとのプリチャージ量の差を示すための図である。
【図４】従来のアクティブキッカーの回路図である。
【図５】図４のアクティブキッカーの動作タイミング図である。
【図６】外部電源電圧の変化に応じたIVC及びVppのクランプカーブを示す図である。
【図７】 Vppの変化に応じた供給電荷及び消耗電荷の概念的なカーブを示す図である。
【符号の説明】
１０ ポンピング手段
２０ プリチャージ手段
３０ 制御手段
Ｉ１、Ｉ２、・・・、Ｉ６ インバータ
Ｃ０、Ｃ１、Ｃ２、Ｃｐｐ、Ｃｃｓ キャパシタンス
Ｎ１、Ｎ２、Ｎ３ トランジスタ
Claims (1)
- 制御信号に応じて出力ノードの信号をポンピングさせるポンピング手段と、
前記ポンピング手段の前記出力ノードをプリチャージするためのプリチャージ手段と、
前記ポンピング手段と前記プリチャージ手段との間に接続され、前記プリチャージ手段のプリチャージ時間を電源電圧（Ｖｃｃ）によって可変的に制御するためにハイＶｃｃではパルス幅が相対的に短く、ローＶｃｃではパルス幅が相対的に長くなるパルス幅を有する出力信号を発生させるパルス発生器である制御手段とを具備し、
前記パルス発生器の出力信号のパルス幅が延びると前記プリチャージ手段内のプリチャージトランジスタのターンオン時間が延びるようになって前記ポンピング手段の出力ノードのプリチャージ電圧レベルが高くなり、
前記パルス発生器の出力信号のパルス幅が短くなると前記プリチャージ手段内のプリチャージトランジスタのターンオン時間が短くなって前記ポンピング手段の出力ノードのプリチャージ電圧レベルが低くなることを特徴とする半導体メモリ装置の内部昇圧電圧発生器。
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