KR102400105B1

KR102400105B1 - 리플 보상기, 이를 포함하는 데이터 구동 회로 및 반도체 장치

Info

Publication number: KR102400105B1
Application number: KR1020170094323A
Authority: KR
Inventors: 김성준; 신종신
Original assignee: 삼성전자주식회사
Priority date: 2017-07-25
Filing date: 2017-07-25
Publication date: 2022-05-19
Also published as: SG10201803995QA; JP2019029991A; CN109300493A; KR20190011596A; US10439486B2; DE102018110171A1; US20190036443A1; JP7368076B2; CN109300493B

Abstract

리플 보상기, 이를 포함하는 데이터 구동 회로 및 반도체 장치가 개시된다. 본 개시의 기술적 사상의 일측면에 따른 반도체 장치는, 데이터를 구동하여 출력 데이터를 생성하는 데이터 구동 회로 및 상기 제1 노드에 연결되고, 상기 데이터 구동 회로와 병렬하게 상기 입력 데이터를 수신하며, 상기 입력 데이터의 패턴에 대응하게 생성되는 보상 전류를 상기 제1 노드로 제공하여 상기 제1 전원 전압의 리플을 감소시키는 리플 보상기를 구비하는 것을 특징으로 한다.

Description

리플 보상기, 이를 포함하는 데이터 구동 회로 및 반도체 장치{Ripple Compensator, Data Driving Circuit and Semiconductor device having the same}

본 개시의 기술적 사상은 리플 보상기에 관한 것으로서, 상세하게는 전원 전압의 리플을 감소할 수 있는 리플 보상기, 이를 포함하는 데이터 구동 회로 및 반도체 장치에 관한 것이다.

일반적으로 반도체 장치는 전원 전압과 접지 전압 사이의 레벨 변화를 가지며 신호를 처리하는 회로 블록을 포함할 수 있다. 일 예로서, 반도체 장치는 신호 처리 단위로서의 회로 블록들을 다수 개 포함할 수 있다. 반도체 장치에 구비되는 데이터 구동 회로를 예로 들면, 데이터 구동 회로는 입력 데이터에 응답하여 전원 전압과 접지 전압 사이의 레벨 변화를 가지는 출력 데이터를 생성할 수 있다.

회로 블록은 소정의 레벨을 갖는 전원 전압에 의해 구동되며, 회로 블록의 신호 처리 과정에서 스위칭 전류(switching current)가 발생될 수 있다. 이 때, 스위칭 전류는 반도체 장치의 패키지 모델과 같은 파워 분산 네트워크(Power Distributed Network(PDN))의 임피던스 영향으로 인해 전원 전압의 리플(ripple)을 야기하는 원인이 되는데, 전원 전압에 리플이 발생되면 신호 처리 특성이 저하되는 문제가 발생된다.

본 발명의 기술적 사상이 해결하려는 과제는, 전원 전압의 리플을 감소함으로써 신호 처리 특성을 향상할 수 있는 리플 보상기, 이를 포함하는 데이터 구동 회로 및 반도체 장치를 제공하는 데 있다.

상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 반도체 장치는, 데이터를 구동하여 출력 데이터를 생성하는 데이터 구동 회로 및 상기 제1 노드에 연결되고, 상기 데이터 구동 회로와 병렬하게 상기 입력 데이터를 수신하며, 상기 입력 데이터의 패턴에 대응하게 생성되는 보상 전류를 상기 제1 노드로 제공하여 상기 제1 전원 전압의 리플을 감소시키는 리플 보상기를 구비하는 것을 특징으로 한다.

한편, 본 개시의 기술적 사상의 일측면에 따른 데이터 구동 회로는, 입력 데이터를 수신하고, 제1 노드를 통해 제1 전원 전압을 수신하며, 상기 제1 전원 전압과 접지 전압 사이의 레벨 변화를 가지는 신호 처리 동작을 통해 출력 데이터를 생성하는 하나 이상의 데이터 드라이버와, 보상 전류를 전달하는 경로를 통해 상기 제1 노드에 연결되는 리플 보상기를 구비하며, 상기 리플 보상기는, 상기 입력 데이터를 수신하는 하나 이상의 버퍼와, 상기 버퍼의 출력단에 연결되고 상기 입력 데이터의 천이에 응답하여 제2 노드의 전압 레벨을 변동시키는 보상 커패시터를 포함하며, 상기 제1 노드와 상기 제2 노드의 전압의 레벨 차에 기반하여 상기 보상 전류를 상기 제1 노드로 전달하는 것을 특징으로 한다.

한편, 본 개시의 기술적 사상의 일측면에 따른 리플 보상기에 있어서, 상기 리플 보상기는 입력 데이터의 패턴에 따른 소모 전류를 발생하는 회로 블록의 일 노드에 연결되고, 제1 전원 전압이 인가되는 노드와 보상 노드 사이에 배치되는 제1 다이오드와, 입력 데이터를 수신하고 제2 전원 전압에 의해 구동되는 버퍼 및 상기 버퍼의 출력단과 상기 보상 노드 사이에 배치되는 보상 커패시터를 구비하고, 상기 보상 노드와 상기 회로 블록의 일 노드 사이의 전압 레벨 차에 기반하여 생성되는 보상 전류를 상기 회로 블록으로 제공하는 것을 특징으로 한다.

본 발명의 기술적 사상의 리플 보상기, 이를 포함하는 데이터 구동 회로 및 반도체 장치에 따르면, 회로 설계의 복잡도가 증가하는 것을 방지하거나 큰 전력 소모 없이, 입력 데이터의 패턴에 적응적으로 전원 전압의 리플을 감소할 수 있는 효과가 있다.

도 1은 본 발명의 예시적인 실시예에 따른 반도체 장치를 나타내는 블록도이다.
도 2는 본 발명의 예시적인 실시예에 따른 반도체 시스템을 나타내는 블록도이다.
도 3은 본 발명의 예시적인 실시예가 적용된 어플리케이션 프로세서의 일 구현 예를 나타내는 블록도이다.
도 4 및 도 5는 리플 보상기의 일 구현 예를 나타내는 블록도 및 회로도이다.
도 6은 도 5에 도시된 리플 보상기에 따른 각종 신호들의 파형을 나타내는 파형도이다.
도 7은 본 발명의 실시예에 따른 리플 보상기가 적용된 경우에서 전원 전압의 리플이 감소된 예를 나타내는 파형도이다.
도 8 및 도 9는 본 발명의 예시적인 실시예에 따른 데이터 구동 회로의 동작방법을 나타내는 플로우차트이다.
도 10은 본 발명의 예시적인 실시예에 따른 리플 보상기를 나타내는 회로도이다.
도 11은 본 발명의 변형 가능한 실시예에 따른 리플 보상기의 구현 예를 나타내는 회로도이다.
도 12는 리플 보상기에 구비되는 트랜지스터를 PMOS로 적용한 예를 나타내는 회로도이다.
도 13은 입력 데이터가 병렬 데이터에 해당하는 경우에서의 리플 보상 예를 나타내는 반도체 장치의 블록도이다.
도 14는 서로 다른 주파수에서 동작하는 회로 블록들에 대해 리플 보상기가 적용된 예를 나타내는 블록도이다.
도 15는 가변 커패시터를 이용한 적응적 리플 보상 동작을 수행하는 일 예를 나타내는 블록도이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.

도 1은 본 발명의 예시적인 실시예에 따른 반도체 장치를 나타내는 블록도이다.

반도체 장치는 CMOS 로직이나 시리얼 링크(Serial Link) 등 전원 전압과 접지 전압 사이의 레벨 변화를 가지며 신호를 처리하는 하나 이상의 회로 블록들을 포함할 수 있다. 일 예로서, 반도체 장치는 외부로부터 수신된 데이터를 처리하고, 처리된 데이터를 반도체 장치 내부의 다른 회로 블록으로 제공하는 수신기를 상기 회로 블록으로서 포함할 수 있다. 또한, 반도체 장치는 내부에서 생성된 데이터를 처리하고, 처리된 데이터를 반도체 장치 외부로 제공하는 송신기를 상기 회로 블록으로서 포함할 수 있다. 이외에도, 반도체 장치는 다양한 주파수에 따라 입력되는 입력 데이터를 처리하는 다른 다양한 회로 블록들을 포함할 수 있으며, 상기 회로 블록은 스위칭 전류에 기인하는 전류 소모를 하는 점에서, 이하의 실시예에서 상기 회로 블록은 전류 소모 회로(Current consumption Circuit)로 지칭될 수 있다.

도 1을 참조하면, 반도체 장치는 회로 블록(110) 및 리플 보상기(120)를 포함할 수 있다. 회로 블록(110)은 소정의 기능에 따른 신호 처리를 수행하는 신호 처리 회로로서, 회로 블록(110)이 입력 데이터(DATA_IN)를 수신하고 이를 처리하는 경우, 상기 회로 블록(110)은 데이터 구동 회로 또는 데이터 처리 회로로 정의될 수 있을 것이다.

회로 블록(110)은 입력 데이터(DATA_IN)를 수신하고, 신호 처리 동작을 통해 제1 전원 전압(VDDint)과 접지 전압 사이의 레벨 변화를 가지는 출력 데이터(DATA_OUT)를 생성한다. 일 예로서, 회로 블록(110)은 데이터 드라이버 등 CMOS 로직을 포함할 수 있으며, 입력 데이터(DATA_IN)의 패턴에 따라 로직 로우 또는 로직 하이를 갖는 출력 데이터(DATA_OUT)를 생성할 수 있다.

리플 보상기(120)는 회로 블록(110)으로 제공되는 입력 데이터(DATA_IN)를 함께 수신할 수 있다. 일 예로서, 입력 데이터(DATA_IN)는 회로 블록(110)과 리플 보상기(120)로 병렬하게 제공될 수 있으며, 또한 회로 블록(110)이 수신하는 입력 데이터(DATA_IN)의 에지(또는, 천이) 타이밍과 리플 보상기(120)가 수신하는 입력 데이터(DATA_IN)의 에지(또는, 천이) 타이밍은 실질적으로 동일할 수 있다.

또한, 리플 보상기(120)는 제2 전원 전압(VDD)을 수신할 수 있으며, 제2 전원 전압(VDD)은 제1 전원 전압(VDDint)과는 별개의 전원에 해당할 수 있다. 일 실시예에 따라, 반도체 장치(100) 내부에는 다양한 레벨의 전원 전압을 발생하는 전원 발생기(미도시)가 구비될 수 있으며, 상기 제1 전원 전압(VDDint)과 제2 전원 전압(VDD)은 서로 다른 전원 전압일 수 있다. 또한, 상기 제1 전원 전압(VDDint)과 제2 전원 전압(VDD)은 전기적으로 서로 절연될 수 있다.

또한, 서로 다른 두 개 이상의 외부 전원 소스들이 반도체 장치(100)로 제공될 수 있으며, 반도체 장치(100)는 수신되는 외부 전원 소스들을 이용하여 다수의 전원 전압들을 생성할 수 있다. 일 실시예에 따라, 상기 제1 전원 전압(VDDint)과 제2 전원 전압(VDD)은 서로 다른 외부 전원 소스들에 의해 생성된 전원 전압일 수 있다. 또는, 상기 제1 전원 전압(VDDint)과 제2 전원 전압(VDD)은 동일한 외부 전원 소스를 이용하여 생성된 전원 전압일 수 있다. 상기 제1 전원 전압(VDDint)과 제2 전원 전압(VDD)은 그 전압 레벨이 동일할 수도 있으며, 또는 상이하여도 무방하다.

반도체 장치(100)는 그 외부의 PMIC(Power Management Integrated Circuit, 미도시)로부터 전원 전류(예컨대, AC+DC 전원 전류(Ipmic))를 공급받으며, 회로 블록(110)의 구동 전원으로 이용되는 제1 전원 전압(VDDint)은 전원 전압 노드(a)에 인가될 수 있다. 제1 전원 전압(VDDint)의 레벨은 전원 전류(Ipmic)와 반도체 장치(100) 내의 임피던스 성분에 의해 영향을 받을 수 있다. 이 때, 회로 블록(110)에서 발생되는 소모 전류(Iint)가 전원 전류(Ipmic)로부터 공급되는 경우에는 입력 데이터(DATA_IN)의 패턴에 따라 전원 전류(Ipmic)의 레벨이 급격히 감소될 수 있으며, 이로 인해 제1 전원 전압(VDDint)에 리플(ripple)이 발생될 수 있다. 회로 블록(110)의 신호 처리 특성을 향상하기 위해서는 입력 데이터(DATA_IN)의 데이터 패턴에 무관하게 제1 전원 전압(VDDint)의 리플이 최소화될 필요가 있다.

리플 보상기(120)는 제1 전원 전압(VDDint)의 리플을 최소화하기 위해 보상 전류(예컨대, AC 보상 전류(Iaprc))를 전원 전압 노드(a)를 통해 회로 블록(110)으로 제공할 수 있다. 또한, 본 발명의 예시적인 실시예에 따라, 리플 보상기(120)는 입력 데이터(DATA_IN)의 천이(transition)가 발생될 때 선택적으로 보상 전류(Iaprc)를 회로 블록(110)으로 제공할 수 있다. 즉, 회로 블록(110)에서 입력 데이터(DATA_IN)의 패턴에 대응하는 소모 전류(Iint)가 발생되고, 상기 소모 전류(Iint)는 리플 보상기(120)에서 생성되는 보상 전류(Iaprc)로부터 공급될 수 있다.

일 동작 예로서, 리플 보상기(120)는 입력 데이터(DATA_IN)를 수신하고, 입력 데이터(DATA_IN)의 에지(상승 에지 및/또는 하강 에지)를 검출하며, 검출 결과에 기반하여 보상 전류(Iaprc)를 회로 블록(110)으로 제공할 수 있다. 또는, 다른 일 동작 예로서, 리플 보상기(120)는 입력 데이터(DATA_IN)의 레벨 천이에 따라 그 전압 레벨이 변동하는 적어도 하나의 노드(예컨대, 보상 노드)를 포함하고, 상기 보상 노드의 전압과 제1 전원 전압(VDDint) 사이의 레벨 차에 기인하여 발생되는 보상 전류(Iaprc)를 회로 블록(110)으로 제공할 수 있다.

상기와 같은 본 발명의 예시적인 실시예에 따르면, 회로 블록(110)에서 발생되는 소모 전류(Iint)가 별개의 전원 전압(VDD)을 이용하는 리플 보상기(120)의 보상 전류(Iaprc)로부터 공급될 수 있으므로, 전원 전류(Ipmic)의 레벨 변동이 최화되며, 이에 따라 제1 전원 전압(VDDint)의 리플이 감소될 수 있다. 또한, 입력 데이터(DATA_IN)의 천이가 발생될 때에만 선택적으로 보상 전류(Iaprc)가 회로 블록(110)으로 제공될 수 있으므로, 큰 전력이 추가로 요구로 됨이 없이 적은 빈도의 보상 동작으로써 제1 전원 전압(VDDint)의 리플이 최소화될 수 있다.

한편, 반도체 장치(100)는 도 1에 도시된 회로 블록(110) 이외에도 소정의 신호 처리 단위로서의 회로 블록들을 다수 개 구비할 수 있다. 일 실시예에 따라, 일부의 회로 블록들과 다른 일부의 회로 블록들은 서로 다른 동작 주파수에서 동작할 수 있다. 본 발명의 실시예에 따른 리플 보상기는 회로 블록들 각각에 대응하여 배치될 수 있다. 이 때, 리플 보상기는 대응하여 배치되는 회로 블록과 동일한 입력 데이터를 수신하므로, 각각의 회로 블록의 동작 주파수에 대응하는 보상 동작을 수행할 수 있다.

한편, 전술한 실시예에서는 도 1에 도시된 구성이 반도체 장치에 해당하고, 회로 블록(110)이 데이터 구동 회로에 해당하는 것으로 설명되었으나, 본 발명에서 개시되는 각종 구성들은 다양하게 정의될 수 있다. 일 예로, 도 1에 도시된 구성이 데이터 구동 회로에 해당하고, 회로 블록(110)은 데이터 드라이버에 해당하며, 리플 보상기(120)가 데이터 구동 회로에 포함되는 것으로 정의되어도 무방할 것이다. 또는, 회로 블록(110)이 데이터 구동 회로 또는 데이터 드라이버에 해당하고, 리플 보상기(120)는 데이터 구동 회로 또는 데이터 드라이버의 외부에 배치되는 구성인 것으로 정의되어도 무방할 것이다.

도 2는 본 발명의 예시적인 실시예에 따른 반도체 시스템을 나타내는 블록도이다. 도 2에서는 반도체 시스템은 메모리 시스템(200)에 해당하고, 메모리 시스템(200)은 메모리 컨트롤러(210)와 메모리 장치(220)를 구비할 수 있다.

메모리 장치(220)는 다양한 종류의 메모리를 포함할 수 있다. 일 예로서, 메모리 장치(220)는 휘발성 메모리를 포함하고, 상기 휘발성 메모리는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 억세스 메모리(Dynamic Random Access Memory, DRAM)일 수 있다.

또는, 메모리 장치(220)는 전원이 차단되어도 저장하고 있는 데이터를 유지하는 불휘발성 메모리를 포함할 수 있다. 일 예로서, 불휘발성 메모리는 낸드(NAND) 또는 노어(NOR) 플래시 메모리를 포함하거나 또는 MRAM(Magnetic Random Access Memory), RRAM(Resistance RAM), FRAM(Ferroelectric RAM) 또는 PCM(Phase Change Memory) 등 다양한 종류의 불휘발성 메모리를 포함할 수 있다.

메모리 컨트롤러(210)는 제어 로직(211)과 제1 인터페이스 회로(212)를 포함하고, 메모리 컨트롤러(210)는 제1 인터페이스 회로(212)를 통해 각종 신호들을 메모리 장치(220)로 제공하여 기록 및 독출 등의 메모리 동작을 제어한다. 예컨대, 메모리 컨트롤러(210)는 메모리 동작을 제어하기 위한 커맨드(CMD)를 제1 인터페이스 회로(212)를 통해 메모리 장치(220)로 제공할 수 있다. 또한, 메모리 컨트롤러(210)는 제1 인터페이스 회로(212)를 통해 클록 신호(CLK)를 메모리 장치(220)로 제공할 수 있으며, 또한 기록 데이터(DATA_W)를 메모리 장치(220)로 제공하거나, 독출 데이터(DATA_R)를 메모리 장치(220)로부터 수신할 수 있다.

한편, 메모리 장치(220)는 메모리 셀 어레이(221) 및 제2 인터페이스 회로(222)를 포함할 수 있다. 메모리 장치(220)는 제2 인터페이스 회로(222)를 통해 메모리 컨트롤러(210)로부터 커맨드(CMD) 및 클록 신호(CLK)를 수신할 수 있다. 또한, 메모리 장치(220)는 제2 인터페이스 회로(222)를 통해 기록 데이터(DATA_W)를 수신하거나 독출 데이터(DATA_R)를 메모리 컨트롤러(210)로 제공할 수 있다.

본 발명의 예시적인 실시예에 따라, 제1 인터페이스 회로(212) 및 제2 인터페이스 회로(222) 각각은 전송될 또는 전송된 데이터를 처리하기 위한 데이터 구동 회로(미도시)를 포함할 수 있다. 또한, 전술한 실시예에 따라, 데이터 구동 회로에서 발생되는 전원 전압의 리플을 감소하기 위해, 제1 인터페이스 회로(212)는 제1 리플 보상기(212_1)를 포함할 수 있으며, 제2 인터페이스 회로(222)는 제2 리플 보상기(222_1)를 포함할 수 있다.

일 실시예에 따라, 제1 인터페이스 회로(212)는 다수 개의 데이터 구동 회로들을 포함할 수 있으며, 제1 리플 보상기(212_1)는 데이터 구동 회로들 각각에 대응하여 배치될 수 있다. 이와 동일 또는 유사하게, 제2 인터페이스 회로(222)는 다수 개의 데이터 구동 회로들을 포함할 수 있으며, 제2 리플 보상기(222_1)는 데이터 구동 회로들 각각에 대응하여 배치될 수 있다. 이외에도, 제1 인터페이스 회로(212) 및 제2 인터페이스 회로(222) 각각은 커맨드(CMD) 및 클록 신호(CLK)를 처리하기 위한 회로 블록들을 포함할 수 있으며, 제1 리플 보상기(212_1) 및 제2 리플 보상기(222_1)는 상기 커맨드(CMD) 및 클록 신호(CLK)를 처리하기 위한 회로 블록들에 대응하여 배치될 수도 있을 것이다.

일 실시예에 따라, 제1 인터페이스 회로(212)는 데이터 구동 회로로서 데이터 송신기를 포함하고, 제1 리플 보상기(212_1)는 상기 데이터 송신기에 대응하여 배치될 수 있다. 데이터 기록 동작 시, 메모리 컨트롤러(210) 내에서 기록 데이터(DATA_W)는 데이터 송신기와 제1 리플 보상기(212_1)로 병렬하게 제공되고, 제1 리플 보상기(212_1)는 기록 데이터(DATA_W)의 에지를 검출하고 이에 따라 보상 전류를 데이터 송신기의 전원 전압 노드로 제공할 수 있다. 즉, 제1 리플 보상기(212_1)는 기록 데이터(DATA_W)의 패턴에 따라 천이가 발생될 때 선택적으로 보상 전류를 데이터 송신기의 전원 전압 노드로 제공할 수 있다.

한편, 메모리 장치(220)의 제2 인터페이스 회로(222)는 데이터 구동 회로로서 데이터 수신기를 포함하고, 메모리 컨트롤러(210)로부터 제공된 기록 데이터(DATA_W)는 데이터 수신기와 제2 리플 보상기(222_1)로 병렬하게 제공될 수 있다. 제2 리플 보상기(222_1)는 기록 데이터(DATA_W)의 에지를 검출하고 이에 따라 보상 전류를 제2 인터페이스 회로(222)의 데이터 수신기의 전원 전압 노드로 제공할 수 있다.

이와 유사하게, 데이터 독출 동작의 경우를 예로 들면, 메모리 장치(220)의 제2 인터페이스 회로(222)는 데이터 구동 회로로서 데이터 송신기를 포함하고, 메모리 장치(220)의 메모리 셀 어레이(221)로부터 독출된 독출 데이터(DATA_R)는 데이터 송신기와 제2 리플 보상기(222_1)로 병렬하게 제공될 수 있다. 제2 리플 보상기(222_1)는 독출 데이터(DATA_R)의 에지를 검출하고 이에 따라 보상 전류를 데이터 송신기의 전원 전압 노드로 제공할 수 있다. 또한, 전술한 실시예에서와 동일 또는 유사하게, 메모리 컨트롤러(210)의 제1 인터페이스 회로(212)는 독출 데이터(DATA_R)를 수신하는 데이터 수신기와 이에 대응하는 제1 리플 보상기(212_1)를 포함할 수 있으며, 독출 데이터(DATA_R)는 데이터 수신기와 제1 리플 보상기(212_1)로 병렬하게 제공되고, 전술한 실시예들에 따른 보상 전류 생성 동작이 수행될 수 있다.

도 3은 본 발명의 예시적인 실시예가 적용된 어플리케이션 프로세서의 일 구현 예를 나타내는 블록도이다.

데이터를 구동하는 반도체 장치의 일 예로서 어플리케이션 프로세서(Application Processor, 310)는 하나 이상의 주변 장치들과 통신할 수 있으며, 상기 어플리케이션 프로세서(310)는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 데이터 처리 시스템(300)은 어플리케이션 프로세서(310)와 함께 하나 이상의 주변 장치로서 메모리 장치(320)와 RF 칩(330)을 포함할 수 있다. 도 3에 도시되지는 않았으나, 다른 종류의 주변 장치들이 데이터 처리 시스템(300)에 더 구비되어도 무방하다. 도 3의 데이터 처리 시스템(300)은 다양한 종류의 전자 장치일 수 있으며, 일 예로서 데이터 처리 시스템(300)은 PC(personal computer), 데이터 서버, 네트워크-결합 스토리지(network-attached storage, NAS), IoT(Internet of Things) 장치, 또는 휴대용 전자 기기에 해당할 수 있다. 또한, 휴대용 전자 기기는 랩탑 컴퓨터, 이동 전화기, 스마트폰, 태블릿 PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라, 디지털 비디오 카메라, 오디오 장치, PMP(portable multimedia player), PND(personal navigation device), MP3 플레이어, 휴대용 게임 콘솔(handheld game console), e-북(e-book), 웨어러블 기기 등일 수 있다.

시스템 온 칩(SoC)은 소정의 표준 버스 규격을 갖는 프로토콜이 적용된 시스템 버스(미도시)를 포함할 수 있으며, 상기 시스템 버스에 연결되는 각종 IP(Intellectual Property)들을 포함할 수 있다. 시스템 버스의 표준 규격으로서, ARM(Advanced RISC Machine) 사의 AMBA(Advanced Microcontroller Bus Architecture) 프로토콜이 적용될 수 있다. AMBA 프로토콜의 버스 타입에는 AHB(Advanced High-Performance Bus), APB(Advanced Peripheral Bus), AXI(Advanced eXtensible Interface), AXI4, ACE(AXI Coherency Extensions) 등이 포함될 수 있다. 이외에도, 소닉사(SONICs Inc.)의 uNetwork 이나 IBM의 CoreConnect, OCP-IP의 오픈 코어 프로토콜(Open Core Protocol) 등 다른 타입의 프로토콜이 적용되어도 무방하다.

어플리케이션 프로세서(310)는 메모리 컨트롤 유닛(311)을 포함할 수 있다. 또한, 어플리케이션 프로세서(310)는 모뎀 모듈(312)을 더 포함할 수 있으며, 어플리케이션 프로세서(310)가 모뎀 기능을 수행함에 따라 ModAP으로 지칭될 수 있다. 이외에도, 어플리케이션 프로세서(310)는 하나 이상의 IP(Intellectual Property, 313)를 더 포함할 수 있다.

메모리 컨트롤 유닛(311)은 메모리 장치(320)와 인터페이스할 수 있으며, 모뎀 모듈(312)은 외부의 칩으로서 알 에프(RF) 칩(330)과 인터페이스할 수 있다. 메모리 컨트롤 유닛(311)은 제1 인터페이스 회로(311_1)를 포함하고, 제1 인터페이스 회로(311_1)는 전술한 실시예에 따른 제1 리플 보상기(311_11)를 포함할 수 있다. 이와 유사하게, 모뎀 모듈(312)은 제2 인터페이스 회로(312_1)를 포함하고, 제2 인터페이스 회로(312_1)는 전술한 실시예에 따른 제2 리플 보상기(312_11)를 포함할 수 있다. 도시되지는 않았으나, IP(313) 또한 외부의 장치와 인터페이스할 수 있으며, 본 발명의 실시예에 따른 리플 보상기가 IP(313) 내에 구비될 수 있을 것이다.

또한, 메모리 장치(320)는 어플리케이션 프로세서(310)와 인터페이스를 수행하는 제3 인터페이스 회로(321)를 포함하고, 제3 인터페이스 회로(321)는 전술한 실시예에 따른 제3 리플 보상기(321_1)를 포함할 수 있다. 또한, 알 에프(RF) 칩(330)은 어플리케이션 프로세서(310)와 인터페이스를 수행하는 제4 인터페이스 회로(331)를 포함하고, 제4 인터페이스 회로(331)는 전술한 실시예에 따른 제4 리플 보상기(331_1)를 포함할 수 있다.

메모리 컨트롤 유닛(311)의 제1 리플 보상기(311_1)와 메모리 장치(320)의 제3 리플 보상기(321_1)는 메모리 동작과 관련된 각종 신호들 중 적어도 하나의 신호 처리와 관련하여 전술한 실시예에 따른 리플 보상 동작을 수행할 수 있다. 예컨대, 메모리 컨트롤 유닛(311)의 제1 인터페이스 회로(311_1)는 데이터(DATA)를 구동하기 위한 하나 이상의 데이터 구동 회로들을 포함하고, 제1 리플 보상기(311_1)는 각각의 데이터 구동 회로에 대응하여 배치될 수 있다. 이와 유사하게, 메모리 장치(320)의 제3 인터페이스 회로(321)는 하나 이상의 데이터 구동 회로들을 포함하고, 제3 리플 보상기(321_1)는 각각의 데이터 구동 회로에 대응하여 배치될 수 있다.

모뎀 모듈(312)의 제2 인터페이스 회로(312_1)는 기저 대역의 신호를 알 에프(RF) 칩(330)과 송수신할 수 있다. 일 예로서, 모뎀 모듈(312)의 제2 인터페이스 회로(312_1)는 알 에프(RF) 칩(330)과 기저 대역의 데이터(DATA) 및 클록 신호(CLK)를 송수신할 수 있다. 본 발명의 예시적인 실시예에 따라, 제2 인터페이스 회로(312_1)는 데이터(DATA)를 처리하기 위한 하나 이상의 데이터 구동 회로들을 포함하고, 제2 리플 보상기(312_11)는 제2 인터페이스 회로(312_1)의 데이터 구동 회로들 각각에 대응하여 배치될 수 있다. 이와 유사하게, 제4 인터페이스 회로(331)는 모뎀 모듈(312)과의 사이에서 송수신되는 데이터(DATA)를 처리하기 위한 하나 이상의 데이터 구동 회로들을 포함하고, 제4 리플 보상기(331_1)는 각각의 데이터 구동 회로에 대응하여 배치될 수 있다.

이하에서는, 본 발명의 예시적인 실시예들에 따른 리플 보상기의 구체적인 구현 예들이 설명된다. 도 4 및 도 5는 리플 보상기의 일 구현 예를 나타내는 블록도 및 회로도이다.

도 4를 참조하면, 반도체 장치(400)는 전술한 소모 전류(Iint)가 발생되는 회로 블록으로서 데이터 구동 회로(410)를 포함하고, 또한 데이터 구동 회로(410)에 대응하여 배치되는 리플 보상기(420)를 포함할 수 있다. 데이터 구동 회로(410)는 입력 데이터(DATA_IN)에 대한 신호 처리 동작을 수행하고, 전원 전압 노드(a)에 인가되는 제1 전원 전압(VDDint)과 접지 전압 사이의 레벨 변화를 가지는 출력 데이터(DATA_OUT)를 생성할 수 있다. 또한, 전원 전류(Ipmic)가 전원 전압 노드(a)를 통해 데이터 구동 회로(410)로 제공되고, 데이터 구동 회로(410) 내에서 입력 데이터(DATA_IN)의 패턴에 따라 소모 전류(Iint)가 발생된다. 입력 데이터(DATA_IN)가 불규칙한 패턴을 가짐에 따라 전원 전류(Ipmic)의 레벨이 불규칙하게 변동되며, 이로 인해 제1 전원 전압(VDDint)의 레벨이 흔들리는 리플이 발생될 수 있다.

리플 보상기(420)는 입력 데이터(DATA_IN) 및 제2 전원 전압(VDD)을 수신할 수 있다. 제2 전원 전압(VDD)은 전술한 실시예에서와 같이 데이터 구동 회로(410)로 제공되는 전원 전압(VDDint)과 별개로 생성되는 전압일 수 있다. 리플 보상기(420)는 그 내부에 위치하는 보상 노드(b)를 포함하고, 보상 노드(b)에 인가되는 보상 전압(Vcp)의 레벨을 증폭하기 위한 증폭기(421)를 포함할 수 있다. 또한, 리플 보상기(420)는 보상 전류(Iaprc)의 전류 방향을 제어하기 위한 하나 이상의 회로 소자들을 더 포함할 수 있으며, 일 예로서 도 4에는 제2 전원 전압(VDD)과 보상 노드(b) 사이에 연결되는 다이오드와, 보상 노드(b)와 전원 전압 노드(a) 사이에 연결되는 다이오드를 포함할 수 있다. 이에 따라, 보상 전류(Iaprc)는 리플 보상기(420)로부터 전원 전압 노드(a)로의 일 방향으로 전달될 수 있다.

입력 데이터(DATA_IN)는 데이터 패턴에 따라 로직 로우 및 로직 하이 상태를 가질 수 있으며, 보상 전압(Vcp)은 제2 전원 전압(VDD)에 상응하는 레벨을 가질 수 있다. 증폭기(421)는 입력 데이터(DATA_IN)의 패턴에 따른 증폭 동작을 수행할 수 있으며, 일 예로 입력 데이터(DATA_IN)가 로직 로우에서 로직 하이 상태로 변동하는 타이밍에 응답하여 보상 전압(Vcp)의 레벨을 증폭시킬 수 있다. 이에 따라, 증폭된 보상 전압(Vcp)과 제1 전원 전압(VDDint) 사이의 레벨 차가 발생되며, 레벨 차에 따른 보상 전류(Iaprc)가 전원 전압 노드(a)로 제공될 수 있다. 즉, 입력 데이터(DATA_IN)의 패턴에 따라 데이터 구동 회로(410)에서 소모 전류(Iint)가 발생되더라도, 보상 전류(Iaprc)에 의하여 전원 전류(Ipmic)의 레벨의 변동이 최소화되며, 이에 따라 제1 전원 전압(VDDint)의 리플이 감소되거나 또는 제거될 수 있다.

도 4의 리플 보상기의 보다 구체적인 구성 및 동작을 도 5 및 도 6을 참조하여 설명하면 다음과 같다. 도 6은 도 5에 도시된 리플 보상기에 따른 각종 신호들의 파형을 나타내는 파형도이다.

도 5를 참조하면, 데이터 구동 회로(410)는 입력 데이터(DATA_IN)를 수신하는 하나 이상의 데이터 드라이버들(411)을 포함하고, 데이터 드라이버들(411)은 제1 전원 전압(VDDint)과 접지 전압 사이에 연결될 수 있다. 또한, 도 5에서는 데이터 구동 회로(410) 내에 형성되는 기생 저항 성분(Rpar) 및 기생 커패시터 성분(Cpar)이 더 도시된다.

한편, 반도체 장치(400)는 반도체 패키지로 구현될 수 있으며, 패키지 모델(PKG Model)에 따른 LRC 성분이 존재할 수 있다. 도 5에서는 패키지 모델(PKG Model)에 따른 저항 성분(Rpkg), 인덕턴스 성분(Lpkg) 및 커패시턴스 성분(Cpkg)이 도시되며, 외부의 전력 소스로부터의 전압(VDDpmic)에 따른 전원 전류(Ipmic)가 전원 전압 노드(a)를 통해 데이터 구동 회로(410)로 제공될 수 있다. 전술한 바에 따라 데이터 구동 회로(410)에서 소모 전류(Iint)가 발생될 때, 패키지 모델(PKG Model)의 인덕턴스 성분(Lpkg)에 따라 전원 전압 노드(a)에 인가되는 제1 전원 전압(VDDint)에 리플이 발생될 수 있다.

일 실시예에 따라, 리플 보상기(420)는 전원 전압 노드(a)에 전기적으로 연결될 수 있으며, 리플 보상기(420)로부터 전원 전압 노드(a)로의 전기적 경로는 보상 경로로 지칭될 수 있다. 리플 보상기(420)는 하나 이상의 트랜지스터들로서 제1 및 제2 트랜지스터들(MN1, MN2)를 포함할 수 있으며, 또한 전술한 증폭기(421)는 하나 이상의 버퍼(421_1)와 보상 커패시터(Ccp)를 포함할 수 있다. 제2 전원 전압(VDD)은 다이오드 연결된 제1 트랜지스터(MN1)를 통해 보상 노드(b)로 제공될 수 있다. 또한, 보상 노드(b)는 제2 트랜지스터(MN2)를 통해 전원 전압 노드(a)에 연결될 수 있다. 또한, 리플 보상기(420)로 제공되는 제2 전원 전압(VDD)은 버퍼(421_1)를 구동하는 구동 전압으로 이용될 수도 있다.

리플 보상기(420)는 데이터 구동 회로(410)의 구동 전원으로서 제1 전원 전압(VDDint)과는 다른 종류의 제2 전원 전압(VDD)을 이용하여 보상 전류(또는, 보상 전하(Iaprc))를 생성하고, 이를 전원 전압 노드(a)로 공급하는 방식으로 제1 전원 전압(VDDint)의 리플을 보상할 수 있다. 또한, 리플 보상기(420)는 버퍼(421_1) 및 보상 커패시터(Ccp)를 이용하여 차지 펌프 방식으로 보상 전류를 생성할 수 있다.

일 동작 예로서, 제1 트랜지스터(MN1)의 문턱 전압이 Vth1에 해당할 때, 보상 노드(b)에 인가되는 보상 전압(Vcp)은 VDD - Vth1에 해당하는 레벨을 갖는다. 그리고, 입력 데이터(DATA_IN)의 라이징 에지(rising edge)에서 그 전압 레벨이 로직 로우에서 로직 하이로 천이됨에 따라 버퍼(421_1)의 출력단의 노드(또는, 커패시터(Ccp)의 일 전극(c))의 전압 레벨이 상승하며, 일 예로서 버퍼(421_1)가 제2 전원 전압(VDD)에 의해 구동될 때 출력단의 노드(c)는 제2 전원 전압(VDD)의 레벨 만큼 상승할 수 있다. 또한, 보상 커패시터(Ccp)에 의하여 보상 노드(b)의 전압 레벨이 상승하며, 일 예로 보상 전압(Vcp)은 VDD - Vth1 + VDD에 해당하는 레벨로 상승된다. 이에 따라, 전원 전압 노드(a)와 보상 노드(b) 사이의 전압 레벨 차이로 인해 보상 전류(Iaprc)가 제2 트랜지스터(MN2) 및 전원 전압 노드(a)를 통해 데이터 구동 회로(410)로 제공될 수 있다.

이후, 입력 데이터(DATA_IN)의 폴링 에지(falling edge)에서 전압 레벨이 로직 하이에서 로직 로우로 천이됨에 따라 보상 전압(Vcp)의 레벨은 VDD - Vth1로 돌아오게 되며, 이에 따라 전원 전압 노드(a)로의 보상 전류(Iaprc)의 공급이 중단될 수 있다.

도 6은 도 5의 실시예에서 설명된 동작에 대응하는 각종 신호들의 파형을 나타낸다. 도 6에 도시된 바와 같이, 입력 데이터(DATA_IN)의 라이징 에지에서 데이터 구동 회로(410)에 의한 소모 전류(Iint)가 증가될 수 있으며, 이로 인해 제1 전원 전압(VDDint)의 리플이 야기될 수 있으나, 본 발명의 실시예에 따라 입력 데이터(DATA_IN)의 패턴에 기반하여 보상 전압(Vcp)의 레벨이 변동되고, 이에 따라 보상 전류(Iaprc)가 생성될 수 있다. 상기와 같은 실시예에 따르면, 데이터 구동 회로(410)가 소모하는 순간적인 AC 전류가 전원 전류(Ipmic)로부터 공급되는 것이 아니라 리플 보상기(420)에서 생성된 보상 전류(Iaprc)로부터 공급될 수 있으므로, 전원 전류(Ipmic)의 레벨 변동이 최소화될 수 있으며, 또한 제1 전원 전압(VDDint)의 리플이 최소화될 수 있다.

한편, 도 5의 실시예에서는 제1 트랜지스터(MN1)의 일 전극으로 제공되는 제2 전원 전압(VDD)이 버퍼(421_1)의 구동 전원으로 이용되는 예가 도시되었으나, 본 발명의 실시예는 이에 국한될 필요는 없다. 일 예로, 제1 트랜지스터(MN1)의 일 전극으로 제공되는 전원 전압과 버퍼(421_1)의 구동 전원으로 이용되는 전원 전압은 서로 다른 종류의 전원 전압일 수도 있으며, 또한 그 전압 레벨은 상이하여도 무방하다.

도 7은 본 발명의 실시예에 따른 리플 보상기가 적용된 경우에서 전원 전압의 리플이 감소된 예를 나타내는 파형도이다.

도 5 및 도 7을 참조하면, 보상 커패시터(Ccp)의 사이즈는 전원 전압 노드(a)로 제공되는 보상 전류(Iaprc)의 양을 결정할 수 있다. 도 7에서는 보상 커패시터(Ccp)의 사이즈(또는, 커패시턴스)에 따라 전원 전압에 발생되는 리플의 정도를 나타내는 파형이 예시되며, 예컨대 커패시턴스가 0, C1, C1+α, C1+2α에 해당하는 경우의 리플 특성이 예시된다.

도 7에 도시된 그래프에서 가로 축은 시간을 나타내고, 세로 축은 전원 전압(VDDint)의 레벨을 나타낼 수 있다. 먼저, 커패시턴스가 0 pF에 해당한다 함은 본 발명의 실시예에 따른 리플 보상기가 적용되지 않은 경우에 해당하고, 도시된 바와 같이 제1 전원 전압(VDDint)에 발생되는 리플의 양이 상대적으로 클 수 있다. 반면에, 리플 보상기가 적용된 경우에는 제1 전원 전압(VDDint)에 발생되는 리플의 양이 감소될 수 있다. 예컨대, 상대적으로 작은 커패시턴스(C1)를 갖는 보상 커패시터(Ccp)가 적용된 경우, 보상 전류(Iaprc)에 의한 리플 보상의 양이 상대적으로 작을 수 있으며, 이에 따라 제1 전원 전압(VDDint)에 발생되는 리플의 감소 정도는 상대적으로 작을 수 있다. 반면에, 상대적으로 큰 커패시턴스(C1+2α)를 갖는 보상 커패시터(Ccp)가 적용된 경우, 보상 전류(Iaprc)에 의한 보상의 양이 상대적으로 클 수 있으며, 이에 따라 제1 전원 전압(VDDint)에 발생되는 리플의 감소 정도는 상대적으로 클 수 있다. 반도체 장치의 패키지 모델 등에 따라 제1 전원 전압(VDDint)에 발생되는 리플의 크기가 달라질 수 있으며, 반도체 장치의 출하 전 테스트 과정을 통해 제1 전원 전압(VDDint)에 발생되는 리플의 크기가 측정되고, 측정 결과에 기반하여 보상 커패시터(Ccp)의 커패시턴스가 결정될 수 있을 것이다.

도 8 및 도 9는 본 발명의 예시적인 실시예에 따른 데이터 구동 회로의 동작방법을 나타내는 플로우차트이다. 도 8 및 도 9의 실시예를 설명함에 있어서, 데이터 구동 회로는 데이터 드라이버 및 전술한 실시예에 따른 리플 보상기를 포함하는 것으로 가정된다.

도 8을 참조하면, 데이터 구동 회로로 입력 데이터가 제공되고(S11), 입력 데이터는 데이터 구동 회로 내의 데이터 드라이버로 제공될 수 있으며, 데이터 드라이버는 입력 데이터의 패턴에 따라 소모 전류를 발생할 수 있다. 또한, 상기 데이터 구동 회로에 포함되는 리플 보상기로 상기 입력 데이터가 병렬하게 제공될 수 있다(S12). 동일한 데이터가 데이터 드라이버와 리플 보상기로 병렬하게 제공되므로, 리플 보상기는 수신되는 입력 데이터의 패턴에 따른 에지를 검출할 수 있으며(S13), 이로부터 데이터 드라이버에서 소모 전류가 발생되는 타이밍이 검출될 수 있다.

리플 보상기는 입력 데이터의 패턴에 따라 스위칭을 수행하는 회로를 포함할 수 있으며, 또한 보상 전류(또는, 보상 전하)를 생성하여 데이터 드라이버의 전원 전압 노드로 제공하는 전류 소스를 포함할 수 있다. 일 실시예에 따라, 리플 보상기는 입력 데이터의 에지에 응답하여 턴 온되거나 턴 오프되는 스위치를 포함할 수 있다. 보다 구체적으로, 데이터 드라이버 내에서 입력 데이터의 라이징 에지에서 소모 전류가 크게 발생될 때, 리플 보상기의 스위치는 입력 데이터의 라이징 에지에 응답하여 보상 전류를 스위칭할 수 있다. 즉, 리플 보상기는 보상 전류를 스위칭하여 데이터 드라이버의 전원 전압 노드로 보상 전류를 제공할 수 있다(S14).

한편, 도 9를 참조하면, 데이터 구동 회로로 입력 데이터가 제공되고(S21), 입력 데이터는 데이터 구동 회로 내의 데이터 드라이버로 제공될 수 있다. 또한, 데이터 구동 회로에 포함되는 리플 보상기로 상기 입력 데이터가 병렬하게 제공될 수 있다(S22). 또한, 리플 보상기는 하나 이상의 버퍼를 포함함과 함께, 리플 보상기로 상기 데이터 드라이버의 전원 전압과는 서로 다른 전원 전압(예컨대, 외부 전원 전압)이 제공될 수 있다. 상기 외부 전원 전압은 리플 보상기 내의 보상 노드로 인가될 수 있다(S23).

리플 보상기는 차지 펌프 동작에 기반하여 보상 전류를 생성할 수 있다. 일 예로서, 리플 보상기는 보상 노드에 연결된 보상 커패시터를 포함할 수 있으며, 리플 보상기로 제공되는 입력 데이터의 패턴에 따라 상기 보상 노드의 전압 레벨이 차지 펌프 동작에 기반하여 상승될 수 있다(S24). 또한, 상기 차지 펌프 동작에 따라 상기 보상 노드의 전압은 데이터 드라이버의 전원 전압 노드에 인가되는 전압보다 그 레벨이 커질 수 있다. 이에 따라, 상기 보상 노드와 데이터 드라이버의 전원 전압 노드 사이에 전압 레벨 차가 발생되고, 상기 레벨 차에 따른 보상 전류가 전원 전압 노드로 제공될 수 있다.

전술한 바와 같이, 본 발명의 실시예들에 따르면, 전류 소모 회로에서 발생되는 소모 전류가 다른 종류의 전원에 기인하여 생성되는 보상 전류를 통해 공급될 수 있다. 또한, 상기와 같은 실시예에 따라 전원 전압의 리플이 감소될 수 있으므로, 시리얼라이저, 구동 드라이버, CDR(clock and data recovery) 회로 등 데이터를 처리하는 다양한 종류의 로직 회로들에 대해 본 발명의 실시예에 따른 리플 보상기가 채용될 수 있을 것이다.

이하에서는 본 발명의 실시예들에 따른 리플 보상기 및 이를 포함하는 반도체 장치의 다양한 회로 구현 예들이 설명된다.

도 10은 본 발명의 예시적인 실시예에 따른 리플 보상기를 나타내는 회로도이다.

도 10을 참조하면, 리플 보상기(500)는 반도체 장치에 구비되는 다양한 종류의 회로 블록에 전기적으로 연결되고, 일 예로서 회로 블록으로 전원 전압을 전달하는 전원 라인의 일 노드에 연결될 수 있다. 또한, 리플 보상기(500)는 전류 소스(510) 및 스위치(520)를 포함할 수 있으며, 전류 소스(510)로부터의 보상 전류(Iaprc)가 스위치(520)를 통해 대응하는(또는, 리플이 보상될) 회로 블록으로 제공될 수 있다. 또한, 리플 보상기(500)는 전원 전압(VDD)에 의해 구동되고, 전원 전압(VDD)은 대응하는 회로 블록에서 이용되는 전원 전압(미도시)과 다른 종류의 전원 전압에 해당할 수 있다.

전술한 실시예에서와 유사하게, 리플 보상기(500)는 대응하는 회로 블록과 동일한 입력 데이터(DATA_IN)를 수신할 수 있다. 또한, 스위치(520)는 입력 데이터(DATA_IN)의 데이터 패턴에 대응하는 스위치 동작을 수행할 수 있으며, 일 예로서 입력 데이터(DATA_IN)의 라이징 에지에 응답하여 스위치(520)는 턴 오프 상태에서 턴 온 상태로 변동될 수 있다. 또한, 스위치(520)가 턴 온됨에 따라 전류 소스(510)로부터의 보상 전류(Iaprc)가 대응하는 회로 블록으로 제공될 수 있으며, 스위치(520)가 턴 온되는 타이밍과 동일 또는 유사한 타이밍에서 발생되는 회로 블록의 소모 전류는 상기 보상 전류(Iaprc)로부터 공급될 수 있다.

도 10에 도시된 실시예에서는 스위치(520)가 입력 데이터(DATA_IN)의 라이징 에지에 응답하여 턴 온되는 것으로 설명되었으나 본 발명의 실시예는 이에 국한될 필요가 없다. 일 예로서, 입력 데이터(DATA_IN)의 폴링 에지에 응답하여 스위치(520)가 턴 온되도록 회로가 구현될 수도 있을 것이다. 또는, 추가의 스위치(미도시)가 더 구비되고, 이를 통해 입력 데이터(DATA_IN)의 라이징 에지 및 폴링 에지에서 모두 스위치(520)가 턴 온되도록 회로가 구현될 수도 있을 것이다. 만약, 회로 블록이 입력 데이터(DATA_IN)의 상승 천이 또는 하강 천이에 대해 모두 소모 전류를 갖는 경우, 상기 입력 데이터(DATA_IN)의 상승 천이 또는 하강 천이시에 모두 리플이 보상될 수 있을 것이다.

도 11은 본 발명의 변형 가능한 실시예에 따른 리플 보상기의 구현 예를 나타내는 회로도이다.

도 11을 참조하면, 리플 보상기(600)는 전술한 실시예에 따른 보상 전류 생성을 위한 다양한 종류의 회로 소자들을 포함할 수 있으며, 일 예로서 리플 보상기(600)는 하나 이상의 버퍼(또는, 인버터)와 보상 커패시터들(Ccp1, Ccp2), 하나 이상의 NMOS 트랜지스터들(MN1, MN2, MN3), 고전압 인가노드(c)에 연결되는 커패시터(Ccap) 및 전류를 구동하기 위한 하나 이상의 PMOS 트랜지스터들(MP1, MP2)을 포함할 수 있다. 일 예로서, 리플 보상기(600)는 저주파수 클록 신호를 수신하는 버퍼(611)와, 버퍼의 출력단에 연결된 인버터(612)를 포함할 수 있다. 또한, 일 예로서, 하나 이상의 NMOS 트랜지스터들(MN1, MN2, MN3)은 각각 다이오드 연결 구조를 가지며, 또한 전원 전압(VDD)과 고전압 인가노드(c) 사이에 직렬하게 연결될 수 있다. 또한, 제1 보상 커패시터(Ccp1)의 일 노드는 NMOS 트랜지스터들(MN1, MN2) 사이의 노드에 연결될 수 있으며, 제2 보상 커패시터(Ccp2)의 일 노드는 NMOS 트랜지스터들(MN2, MN3) 사이의 노드에 연결될 수 있다.

전술한 실시예에서와 같이, 버퍼(611) 및 인버터(612)의 구동 동작에 따라 보상 커패시터들(Ccp1, Ccp2)에 의한 부스팅 동작이 수행되고, 이에 따라 고전압 인가노드(c)에 인가되는 전압(VDDhigh)의 레벨이 상승한다. 그리고, 전류 소스로서 동작하는 제1 PMOS 트랜지스터(MP1)를 통해 보상 전류(Iaprc)가 생성될 수 있으며, 상기 보상 전류(Iaprc)는 입력 데이터(DATA_IN)에 응답하는 제2 PMOS 트랜지스터(MP2)의 스위칭 동작에 의해 대응하는 회로 블록으로 제공되어 상기 회로 블록의 전원 전압에 발생되는 리플을 감소시킬 수 있다.

도 12는 리플 보상기에 구비되는 트랜지스터를 PMOS로 적용한 예를 나타내는 회로도이다.

도 12를 참조하면, 리플 보상기(700)는 하나 이상의 트랜지스터들로서 제1 및 제2 PMOS 트랜지스터들(MP1, MP2)를 포함할 수 있으며, 또한 리플 보상기(700)는 하나 이상의 버퍼(711)와 보상 커패시터(Ccp)를 포함할 수 있다. 제1 및 제2 PMOS 트랜지스터들(MP1, MP2) 각각은 다이오드 연결 구조를 가질 수 있으며, 전원 전압(VDD)은 다이오드 연결된 제1 PMOS 트랜지스터(MP1)를 통해 보상 노드(b)로 제공될 수 있다. 또한, 보상 노드(b)는 제2 PMOS 트랜지스터(MP2)를 통해 대응하는 회로 블록의 전원 전압 노드에 연결될 수 있다.

도 12에 도시된 실시예에 따르면, 제1 및 제2 PMOS 트랜지스터들(MP1, MP2)의 문턱 전압의 레벨이 NMOS 트랜지스터에 비해 작으므로, 보상 노드(b)로 인가되는 보상 전압의 레벨이 감소되는 것이 최소화될 수 있다. 또한, 보상 커패시터(Ccp)에 의해 보상 전압의 레벨이 상승되고, 제2 PMOS 트랜지스터(MP2)를 통해 전달되는 보상 전류(Iaprc)의 전류 레벨이 감소되는 것이 최소화될 수 있다.

도 13은 입력 데이터가 병렬 데이터에 해당하는 경우에서의 리플 보상 예를 나타내는 반도체 장치의 블록도이다. 도 13에서는 입력 데이터(DATA_IN)가 20 비트의 병렬 데이터에 해당하는 예가 도시된다.

도 13을 참조하면, 반도체 장치(800)는 다양한 종류의 회로 블록들을 포함할 수 있으며, 일 예로서 반도체 장치(800)는 로직 회로(810), 시리얼라이저(820) 및 드라이버(830)를 포함할 수 있다. 또한, 반도체 장치(800)는 전술한 실시예들에 따른 리플 보상기를 하나 이상 포함할 수 있으며, 도 13에서는 각각의 데이터 비트에 대응하여 리플 보상기가 배치되는 예가 도시된다. 이에 따라, 반도체 장치(800)는 제1 내지 제20 리플 보상기들(841_1 ~ 841_20)을 더 포함할 수 있다.

드라이버(830)는 전술한 실시예에서의 데이터 드라이버 또는 데이터 구동 회로에 해당할 수 있다. 또한, 로직 회로(810)는 20 비트의 병렬 데이터(IN[0] ~ IN[19])에 해당하는 입력 데이터(DATA_IN)를 수신하고, 상대적으로 낮은 동작 주파수에 의해 구동될 수 있다. 예컨대, 로직 회로(810)는 20 개의 데이터 라인들을 통해 입력 데이터(DATA_IN)를 수신할 수 있으며, 각각의 데이터 라인은 대응하는 입력 데이터(DATA_IN)에 따른 데이터 패턴을 가질 수 있다. 즉, 20 개의 데이터 라인들을 통해 제공되는 입력 데이터(DATA_IN)는, 각각의 데이터 라인마다 서로 다른 데이터 패턴을 가질 수 있다.

일 실시예에 따라, 제1 내지 제20 리플 보상기들(841_1 ~ 841_20)이 20 비트의 병렬 데이터(IN[0] ~ IN[19])에 대응하여 배치되고, 각각의 리플 보상기는 대응하는 데이터 라인의 입력 데이터(DATA_IN)를 처리하는 회로 블록으로 보상 전류(Iaprc)를 제공할 수 있다. 예컨대, 로직 회로(810)는 20 비트의 병렬 데이터(IN[0] ~ IN[19])를 각각 처리하기 위해 20 개의 회로 블록들을 포함할 수 있으며, 제1 내지 제20 리플 보상기들(841_1 ~ 841_20) 각각은 대응하는 회로 블록에서 발생되는 전원 전압의 리플을 보상할 수 있다. 즉, 제1 내지 제20 리플 보상기들(841_1 ~ 841_20)은 서로 다른 타이밍에서 보상 전류(Iaprc[0 ~ 19])를 대응하는 회로 블록으로 제공할 수 있다.

한편, 시리얼라이저(820)는 20 비트의 병렬 데이터(IN[0] ~ IN[19])를 수신하고 이를 처리하여 직렬 데이터를 생성할 수 있다. 즉, 시리얼라이저(820)는 데이터를 하나의 비트씩 순차적으로 드라이버(830)로 제공할 수 있다. 드라이버(830)는 전술한 실시예들에 따른 처리 동작을 통해 출력 데이터(DATA_OUT)를 생성할 수 있을 것이다.

도 13에 도시된 예에서는 20 비트의 병렬 데이터(IN[0] ~ IN[19])가 설명되었으나, 본 발명의 실시예에 따르면 M 비트의 병렬 데이터를 처리하는 로직 회로에 대응하여 M 개의 리플 보상기가 배치되는 것으로 설명될 수도 있을 것이다. 그리고, 변경 가능한 예에 따라, M 비트의 병렬 데이터 중 일부의 데이터들에 대응하여 M 개 미만의 리플 발생기만이 배치되어도 무방할 것이다.

도 14는 서로 다른 주파수에서 동작하는 회로 블록들에 대해 리플 보상기가 적용된 예를 나타내는 블록도이다.

도 14를 참조하면, 반도체 장치(900)는 로직 회로(910), 시리얼라이저(920) 및 드라이버(930)를 포함할 수 있으며, 전술한 실시예에서와 같이 로직 회로(910)는 20 비트의 병렬 데이터(IN[0] ~ IN[19])에 해당하는 입력 데이터(DATA_IN)를 수신하는 것으로 가정된다. 그리고, 시리얼라이저(920)는 20 비트의 병렬 데이터(IN[0] ~ IN[19])를 수신하고 이를 처리하여 직렬 데이터를 생성할 수 있으며, 일 예로서 시리얼라이저(920)는 차동 데이터(INP, INN)에 해당하는 직렬 데이터를 생성할 수 있다. 이에 따라, 시리얼라이저(920)는 차동 데이터(INP, INN)를 전달하는 두 개의 데이터 라인을 통해 드라이버(930)로 직렬 데이터를 제공할 수 있다.

전술한 실시예에서와 동일하게, 반도체 장치(900)는 20 비트의 병렬 데이터(IN[0] ~ IN[19])를 처리하는 로직 회로(910)에 대응하여 제1 내지 제20 리플 보상기들(941_1 ~ 941_20)을 더 포함할 수 있다. 20 비트의 병렬 데이터(IN[0] ~ IN[19])는 제1 내지 제20 리플 보상기들(941_1 ~ 941_20)로 제공될 수 있으며, 제1 내지 제20 리플 보상기들(941_1 ~ 941_20) 각각은 대응하는 데이터의 패턴에 따라 보상 전류를 로직 회로(910)로 제공할 수 있다.

또한, 반도체 장치(900)는 차동 데이터(INP, INN)를 처리하는 드라이버(930)에 대응하여 제1 및 제2 리플 보상기(951_1, 951_2)를 더 포함할 수 있다. 제1 리플 보상기(951_1)는 제1 차동 데이터(INN)를 수신하고, 제1 차동 데이터(INN)의 패턴에 따라 전술한 실시예들에 따른 보상 전류를 생성할 수 있다. 또한, 제2 리플 보상기(951_2)는 제2 차동 데이터(INP)를 수신하고, 제2 차동 데이터(INP)의 패턴에 따라 전술한 실시예들에 따른 보상 전류를 생성할 수 있다. 드라이버(930)는 차동 데이터(INP, INN)에 대한 처리 동작을 통해 출력 데이터(DATA_OUT(OUTP/OUTN))를 생성할 수 있다.

차동 데이터(INP, INN)는 서로 상보적인 로직 레벨을 가질 수 있으며, 이에 따라 제1 및 제2 리플 보상기(951_1, 951_2)는 서로 교번하게 보상 전류를 대응하는 회로 블록으로 제공할 수 있다. 일 예로, 드라이버(930)는 제1 차동 데이터(INN)를 처리하는 제1 회로 블록과 제2 차동 데이터(INP)를 처리하는 제2 회로 블록을 포함할 수 있으며, 제1 회로 블록과 제2 회로 블록은 서로 교번하게 보상 전류를 수신할 수 있다. 또한, 로직 회로(910)는 상대적으로 낮은 주파수에서 동작할 수 있으며, 반면에 드라이버(930)는 상대적으로 높은 주파수에서 동작할 수 있다.

상기와 같은 실시예에 따르면, 리플 보상기가 모듈 형식으로 구현되어 각각의 회로 블록에 대응하여 배치되고, 이에 따라 서로 다른 주파수에서 동작하는 회로 블록들에 대해 함께 리플 보상이 수행될 수 있다.

도 15는 가변 커패시터를 이용한 적응적 리플 보상 동작을 수행하는 일 예를 나타내는 블록도이다.

전술한 실시예에서와 같이 보상 노드의 전압 레벨 상승에 이용되는 보상 커패시터의 커패시턴스에 따라 보상 전류의 크기가 조절될 수 있다. 도 15를 참조하면, 반도체 장치(1000)는 데이터 구동 회로(1010) 및 리플 보상기(1020)를 포함할 수 있으며, 또한, 전원 전압 노드(a)에 인가되는 제1 전원 전압(VDDint)의 전압 레벨을 검출하는 레벨 검출기(1030)와 보상 커패시터의 커패시턴스를 조절하기 위한 제어신호(Ctrl[1:L])를 생성하는 커패시턴스 제어기(1040)를 더 포함할 수 있다.

리플 보상기(1020)는 하나 이상의 보상 커패시터들과 대응하는 스위치들(SW1 ~ SWL)을 포함할 수 있다. 도 15에는 도시되지 않았으나 리플 보상기(1020)는 상기 입력 데이터(DATA_IN)를 수신하는 하나 이상의 버퍼(미도시)를 포함하고, 입력 데이터(DATA_IN)의 패턴에 따라 보상 노드(b)에 인가되는 보상 전압(Vcp)의 레벨이 상승될 수 있다. 또한, 보상 커패시터의 커패시턴스에 따라 보상 전압(Vcp)의 레벨 상승 정도가 조절될 수 있으며, 이에 따라 보상 전류(Iaprc)의 레벨이 조절될 수 있다.

일 실시예에 따라, 레벨 검출기(1030)는 주기적 또는 비주기적으로 제1 전원 전압(VDDint)의 레벨을 검출할 수 있으며, 검출 결과에 따라 제1 전원 전압(VDDint)에 발생되는 리플의 정도가 판단될 수 있다. 일 실시예에 따라, 반도체 장치(1000)의 초기 동작시 테스트 과정을 통해 제1 전원 전압(VDDint)의 레벨을 검출할 수 있으며, 커패시턴스 제어기(1040)는 검출 결과에 기반하여 제어신호(Ctrl[1:L])를 생성할 수 있다. 또한, 리플 보상기(1020)에 구비되는 스위치들(SW1 ~ SWL)이 제어신호(Ctrl[1:L])에 기반하여 턴 온 또는 턴 오프가 제어되고, 이후의 반도체 장치(1000)의 정상 동작시에 제어신호(Ctrl[1:L])에 의해 조절된 커패시턴스에 따라 전술한 실시예들에 따른 리플 보상 동작이 수행될 수 있다.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

입력 데이터를 수신하고, 제1 노드를 통해 제1 전원 전압을 수신하며, 상기 입력 데이터를 구동하여 출력 데이터를 생성하는 데이터 구동 회로; 및
상기 제1 노드에 연결되고, 상기 데이터 구동 회로와 병렬하게 상기 입력 데이터를 수신하며, 상기 입력 데이터의 패턴에 대응하게 생성되는 보상 전류를 상기 제1 노드로 제공하여 상기 제1 전원 전압의 리플을 감소시키는 리플 보상기를 구비하는 반도체 장치.
제1항에 있어서,
상기 리플 보상기는 상기 입력 데이터의 패턴에 천이가 발생될 때만 상기 보상 전류를 생성하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,
상기 데이터 구동 회로는 상기 입력 데이터의 라이징 에지(rising edge) 타이밍에 교류(AC) 전류를 소모하고,
상기 리플 보상기는 상기 입력 데이터의 라이징 에지(rising edge)에 동기하여 상기 보상 전류를 생성하는 것을 특징으로 하는 반도체 장치.
제3항에 있어서,
상기 데이터 구동 회로에 의해 소모되는 교류 전류와 상기 리플 보상기에서 생성되는 상기 보상 전류는 그 레벨이 실질적으로 동일한 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 리플 보상기는,
제2 전원 전압과 제2 노드 사이에 배치되고 다이오드 연결 구조를 갖는 제1 트랜지스터;
상기 입력 데이터를 수신하는 버퍼; 및
상기 제2 노드와 상기 버퍼의 출력단 사이에 연결되는 보상 커패시터를 구비하고,
상기 제1 노드에 인가되는 전압과 상기 입력 데이터의 상승 천이에 따라 그 레벨이 상승되는 상기 제2 노드의 전압의 레벨 차에 기반하여 상기 보상 전류가 생성되는 것을 특징으로 하는 반도체 장치.
제5항에 있어서,
상기 버퍼는 제3 전원 전압에 의해 구동되고,
상기 입력 데이터가 로직 로우에 해당할 때 상기 제2 노드의 전압 레벨은 상기 제2 전원 전압에 상응하는 레벨을 가지며,
상기 입력 데이터가 로직 하이로 천이할 때 상기 제2 노드의 전압 레벨은 상기 제2 전원 전압과 상기 제3 전원 전압의 합에 상응하는 레벨로 상승되는 것을 특징으로 하는 반도체 장치.
제6항에 있어서,
상기 제2 전원 전압과 상기 제3 전원 전압은 동일한 레벨의 전원 전압인 것을 특징으로 하는 반도체 장치.
제5항에 있어서,
상기 제1 노드와 상기 제2 노드 사이에 배치되고 다이오드 연결 구조를 갖는 제2 트랜지스터를 더 구비하고,
상기 보상 전류는 상기 제2 트랜지스터를 통해 상기 제1 노드로 제공되는 것을 특징으로 하는 반도체 장치.
삭제
입력 데이터를 수신하고, 제1 노드를 통해 제1 전원 전압을 수신하며, 상기 제1 전원 전압과 접지 전압 사이의 레벨 변화를 가지는 신호 처리 동작을 통해 출력 데이터를 생성하는 하나 이상의 데이터 드라이버;
보상 전류를 전달하는 경로를 통해 상기 제1 노드에 연결되는 리플 보상기를 구비하며,
상기 리플 보상기는, 상기 입력 데이터를 수신하는 하나 이상의 버퍼와, 상기 버퍼의 출력단에 연결되고 상기 입력 데이터의 천이에 응답하여 제2 노드의 전압 레벨을 변동시키는 보상 커패시터를 포함하며, 상기 제1 노드와 상기 제2 노드의 전압의 레벨 차에 기반하여 상기 보상 전류를 상기 제1 노드로 전달하는 데이터 구동 회로.
제10항에 있어서,
상기 리플 보상기는 상기 제1 전원 전압과는 서로 다른 제2 전원 전압에 의해 구동되고,
외부의 전력 소스로부터 상기 제1 전원 전압 및 전원 전류가 상기 제1 노드로 제공되고, 상기 입력 데이터의 패턴에 대응하여 상기 데이터 드라이버에서 소모 전류가 발생되며, 상기 소모 전류는 상기 리플 보상기에서 생성되는 상기 보상 전류로부터 공급되는 것을 특징으로 하는 데이터 구동 회로.
제11항에 있어서,
상기 리플 보상기는, 상기 제2 전원 전압과 상기 제2 노드 사이에 연결되는 제1 트랜지스터와, 상기 제2 노드와 상기 보상 전류를 전달하는 경로 사이에 연결되는 제2 트랜지스터를 더 포함하고,
상기 보상 커패시터는 상기 버퍼의 출력단과 상기 제2 노드 사이에 연결되는 것을 특징으로 하는 데이터 구동 회로.
제12항에 있어서,
상기 제1 트랜지스터 및 제2 트랜지스터 각각은 다이오드 연결 구조를 갖는 것을 특징으로 하는 데이터 구동 회로.
제12항에 있어서,
상기 제2 전원 전압은 제1 레벨(Lev 1)을 가지고, 상기 버퍼는 제2 레벨(Lev 2)을 가지는 제3 전원 전압에 의해 구동되며, 제1 트랜지스터는 제1 문턱 전압 레벨(Vth1)을 가지며,
상기 입력 데이터가 로직 로우 상태일 때, 상기 제2 노드의 전압 레벨은 (Lev 1 - Vth1)에 상응하는 레벨을 가지며,
상기 입력 데이터가 로직 하이로 천이할 때, 상기 제2 노드의 전압 레벨은 (Lev 1 + Lev 2 - Vth1)에 상응하는 레벨로 상승되는 것을 특징으로 하는 데이터 구동 회로.
삭제
리플 보상기에 있어서, 상기 리플 보상기는 입력 데이터의 패턴에 따른 소모 전류를 발생하는 회로 블록의 제1 노드에 연결되고,
제1 전원 전압이 인가되는 노드와 보상 노드 사이에 배치되는 제1 다이오드;
상기 회로 블록과 병렬하게 상기 입력 데이터를 수신하고 제2 전원 전압에 의해 구동되는 버퍼; 및
상기 버퍼의 출력단과 상기 보상 노드 사이에 배치되는 보상 커패시터를 구비하고,
상기 보상 노드와 상기 회로 블록의 제1 노드 사이의 전압 레벨 차에 기반하여 생성되는 보상 전류를 상기 회로 블록으로 제공하는 리플 보상기.
제16항에 있어서,
상기 회로 블록의 제1 노드는 상기 회로 블록으로 구동 전원을 제공하는 라인 상의 노드인 것을 특징으로 하는 리플 보상기.
제16항에 있어서,
상기 보상 노드와 상기 회로 블록의 제1 노드 사이에 배치되는 제2 다이오드를 더 구비하고,
상기 제1 다이오드 및 상기 제2 다이오드 각각은 다이오드 연결 구조를 갖는 트랜지스터인 것을 특징으로 하는 리플 보상기.
제16항에 있어서,
상기 버퍼는 상기 입력 데이터의 라이징 에지에 응답하여 상기 출력단의 전압 레벨을 상기 제2 전원 전압의 레벨만큼 상승시키고,
상기 보상 커패시터는 상기 출력단의 전압 레벨 상승에 응답하여 상기 보상 노드의 전압 레벨을 상기 제2 전원 전압의 레벨만큼 상승시키며,
상기 보상 전류는 상기 그 레벨이 상승된 보상 노드와 상기 회로 블록의 일 노드 사이의 전압 레벨 차에 따른 레벨을 갖는 것을 특징으로 하는 리플 보상기.
제19항에 있어서,
상기 제1 전원 전압과 상기 제2 전원 전압은 서로 동일한 전원 전압이고,
상기 제1 전원 전압과 상기 제2 전원 전압은 상기 회로 블록에 제공되는 구동 전원과는 서로 다른 전원 전압인 것을 특징으로 하는 리플 보상기.