CN111026258B - 处理器及降低电源纹波的方法 - Google Patents

Abstract

本发明提供一种处理器，包括控制器、处理单元，处理单元包括输入缓存器、运算器和输出缓存器，处理器连接电源和外部存储器，处理器还包括电源控制单元，控制器用于确定处理单元的初始等待周期数N1和等待周期递减数N2，电源控制单元用于：在处理器启动工作时，按照N1和N2发送第一控制信号给处理单元；处理单元收到第一控制信号后，从外部存储器读取待处理数据，将读取的待处理数据缓存到输入缓存器，将缓存的待处理数据从输入缓存器传送给运算器进行运算，将运算结果存入输出缓存器。本发明还提供一种降低电源纹波的方法。本发明能够有效降低处理器启动工作时的电源纹波，提升处理器的稳定性。

Description

处理器及降低电源纹波的方法

技术领域

本发明涉及计算机技术领域，具体涉及一种处理器及降低处理器启动工作时的电源纹波的方法。

背景技术

随着计算机的发展，处理器(例如中央处理器、图形处理器、神经网络处理器)扮演的角色越来越重，处理器能效比有了极大的提升。然而，当前对处理器(例如神经网络处理器)的算力的要求越来越高，高算力必然带来功耗的提升，使得处理器启动工作的瞬态功耗非常大。纳秒级别电流剧烈波动会给DCDC(Direct current-Direct current，直流-直流)电源带来很大的纹波，引起处理器工作的不稳定。

发明内容

鉴于以上内容，有必要提出一种处理器及降低处理器启动工作时的电源纹波的方法，其可以有效降低处理器启动工作时的电源纹波，提升处理器的稳定性。

本申请的第一方面提供一种处理器，所述处理器包括控制器、至少一个处理单元，所述至少一个处理单元包括输入缓存器、运算器和输出缓存器，所述处理器连接电源和外部存储器，所述控制器用于确定所述处理单元的初始等待周期数N1和等待周期递减数N2，所述处理器还包括电源控制单元，用于：

在所述处理器启动工作时，按照所述初始等待周期数N1和所述等待周期递减数N2发送第一控制信号给所述至少一个处理单元，所述电源控制单元第一次发送所述第一控制信号的等待时间为N1个所述处理器的时钟周期，后续每次发送所述第一控制信号的等待时间递减N2个所述时钟周期，若所述等待时间递减至小于或者等于0，则每个所述时钟周期发送所述第一控制信号；

所述至少一个处理单元收到所述第一控制信号后，从所述外部存储器读取待处理数据，将读取的待处理数据缓存到所述输入缓存器，将缓存的待处理数据从所述输入缓存器传送给所述运算器进行运算，将运算结果存入所述输出缓存器。

另一种可能的实现方式中，所述确定所述处理单元的初始等待周期数N1和等待周期递减数N2包括：

获取所述处理器在极限工作场景产生的纹波电压；

根据所述处理器在极限工作场景产生的纹波电压和所述处理器允许的纹波电压确定所述处理器的电流变化的阶梯数；

根据所述电源的开关周期和所述处理器的时钟周期确定所述等待周期递减数N2；

根据所述阶梯数和所述等待周期递减数N2计算所述初始等待周期数N1。

另一种可能的实现方式中，所述电源控制单元包括第一控制寄存器、第二控制寄存器和控制信号产生电路，所述第一控制寄存器存储所述初始等待周期数，所述第二控制寄存器存储所述等待周期递减数，所述控制信号产生电路根据所述第一控制寄存器和所述第二控制寄存器存储的数据输出所述第一控制信号。

另一种可能的实现方式中，所述电源控制单元还用于：

若所述外部存储器剩余的待处理数据的数量小于或等于预设值，按照所述初始等待周期数N1和所述等待周期递减数N2发送第二控制信号给所述至少一个处理单元，所述电源控制单元第一次发送所述第二控制信号的等待时间为N2个所述时钟周期，后续每次发送所述第二控制信号的等待时间递增N2个所述时钟周期，若所述等待时间递增至大于或者等于N1，则每等待N1个所述时钟周期发送所述第二控制信号，直至所述外部存储器中的待处理数据运算完毕；

所述至少一个处理单元还用于：

收到所述第二控制信号后，从所述外部存储器读取待处理数据，将读取的待处理数据缓存到所述输入缓存器，将缓存的待处理数据从所述输入缓存器传送给所述运算器进行运算，将运算结果存入所述输出缓存器。

本申请的第二方面提供降低电源纹波的方法，应用于处理器，所述处理器包括控制器、电源控制单元和至少一个处理单元，所述至少一个处理单元包括输入缓存器、运算器和输出缓存器，所述处理器连接电源和外部存储器，所述处理器还包括电源控制单元，所述方法包括：

确定所述处理单元的初始等待周期数N1和等待周期递减数N2；

在所述处理器启动工作时，所述电源控制单元按照所述初始等待周期数N1和所述等待周期递减数N2发送第一控制信号给所述至少一个处理单元，所述电源控制单元第一次发送所述第一控制信号的等待时间为N1个所述处理器的时钟周期，后续每次发送所述第一控制信号的等待时间递减N2个所述时钟周期，若所述等待时间递减至小于或者等于0，则每个所述时钟周期发送所述第一控制信号；

所述至少一个处理单元收到所述第一控制信号后，从所述外部存储器读取待处理数据，将读取的待处理数据缓存到所述输入缓存器，将缓存的待处理数据从所述输入缓存器传送给所述运算器进行运算，将运算结果存入所述输出缓存器。

另一种可能的实现方式中，所述确定所述处理单元的初始等待周期数N1和等待周期递减数N2包括：

获取所述处理器在极限工作场景产生的纹波电压；

根据所述处理器在极限工作场景产生的纹波电压和所述处理器允许的纹波电压确定所述处理器的电流变化的阶梯数；

根据所述电源的开关周期和所述处理器的时钟周期确定所述等待周期递减数N2；

根据所述阶梯数和所述等待周期递减数N2计算所述初始等待周期数N1。

另一种可能的实现方式中，所述等待周期递减数与所述电源的开关周期成正比，与所述处理器的时钟周期成反比。

另一种可能的实现方式中，所述等待周期递减数为(T1*n/T2)，其中T1为所述电源的开关周期，T2为所述处理器的时钟周期，n为大于1的正整数。

另一种可能的实现方式中，所述电源控制单元包括第一控制寄存器、第二控制寄存器和控制信号产生电路，所述第一控制寄存器存储所述初始等待周期数，所述第二控制寄存器存储所述等待周期递减数，所述控制信号产生电路根据所述第一控制寄存器和所述第二控制寄存器存储的数据输出所述第一控制信号。

另一种可能的实现方式中，若所述外部存储器剩余的待处理数据的数量小于或等于预设值，所述方法还包括：

所述电源控制单元按照所述初始等待周期数N1和所述等待周期递减数N2发送第二控制信号给所述至少一个处理单元，所述电源控制单元第一次发送所述第二控制信号的等待时间为N2个所述时钟周期，后续每次发送所述第二控制信号的等待时间递增N2个所述时钟周期，若所述等待时间递增至大于或者等于N1，则每等待N1个所述时钟周期发送所述第二控制信号，直至所述外部存储器中的待处理数据运算完毕；

所述至少一个处理单元收到所述第二控制信号后，从所述外部存储器读取待处理数据，将读取的待处理数据缓存到所述输入缓存器，将缓存的待处理数据从所述输入缓存器传送给所述运算器进行运算，将运算结果存入所述输出缓存器。

本发明确定处理器的处理单元的初始等待周期数N1和等待周期递减数N2；在所述处理器启动工作时，所述处理器的电源控制单元按照所述初始等待周期数N1和所述等待周期递减数N2发送第一控制信号给所述至少一个处理单元，所述电源控制单元第一次发送所述第一控制信号的等待时间为N1个所述处理器的时钟周期，后续每次发送所述第一控制信号的等待时间递减N2个所述时钟周期，若所述等待时间递减至小于或者等于0，则每个所述时钟周期发送所述第一控制信号；所述处理器的至少一个处理单元收到所述第一控制信号后，从外部存储器读取待处理数据，将读取的待处理数据缓存到输入缓存器，将缓存的待处理数据从所述输入缓存器传送给运算器进行运算，将运算结果存入输出缓存器。

现有的处理器在工作启动时，会将外部存储器的待处理数据在每个时钟周期送到运算器进行运算，导致处理器的电流需求在纳秒级别产生很大的变化，这个变化会严重影响电源的电压的稳定性，产生大的纹波，严重影响处理器工作的稳定性。而本发明的电源控制单元在处理器启动工作时按照初始等待周期数N1和等待周期递减数N2发送第一控制信号给处理单元，电源控制单元第一次发送所述第一控制信号的等待时间为N1个处理器的时钟周期，后续每次发送第一控制信号的等待时间递减N2个时钟周期，由于电源控制单元在处理器启动初期不是每个时钟周期发送第一控制信号给处理单元，而是按照一定的等待时间发送第一控制信号，使得处理单元不是每个时钟周期读取数据进行运算，而是按照一定的等待时间读取数据进行运算，实现了通过控制处理单元中的运算器进行运算的频率来避免处理器的电流剧烈上升，使处理器启动工作时的功耗需求变成阶梯状，电源的电压变得稳定，从而有效降低处理器启动工作时的电源纹波，提升处理器的稳定性。

附图说明

图1是本发明实施例提供的处理器的示意图。

图2是电源的瞬态输出电流从0A变化到6A引起的纹波的示意图。

图3是本发明实施例提供的降低电源纹波的方法的流程图。

图4是图3中确定处理单元的初始等待周期数N1和等待周期递减数N2的细化流程图。

图5是本发明另一实施例提供的降低电源纹波的方法的流程图。

图6是本发明实施例提供的计算机装置的示意图。

图7是本发明实施例提供的电源控制单元的示意图。

具体实施方式

为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施例对本发明进行详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。

图1是本发明实施例提供的处理器的示意图。

在本实施例中，所述处理器10包括控制器100、电源控制单元101和至少一个处理单元102。每个处理单元102包括输入缓存器1020、运算器1021和输出缓存器1022。所述处理器10连接电源11和外部存储器12。

所述处理器10可以是中央处理器(Central Processing Unit，CPU)、图形处理器(Graphics Processing Unit，GPU)、现场可编程门阵列(Field-Programmable GateArray，FPGA)或其他类型的处理器。

在一具体实施例中，所述处理器10可以是神经网络处理器(Neural NetworkProcessing Unit，NPU)。神经网络处理器的工作原理是在电路层模拟人类神经元和突触，并且用深度学习指令集直接处理大规模的神经元和突触，一条指令完成一组神经元的处理。相比于CPU和GPU，NPU通过突触权重实现存储和计算一体化，从而提高运行效率。

所述电源11为所述处理器10供电。所述电源11可以是直流-直流(Directcurrent-Direct current，DCDC)电源。

所述外部存储器12存储待处理数据。所述外部存储器12可以是同步动态随机存储器(Synchronous Dynamic Random Access Memory，SDRAM)、双倍速率同步动态随机存储器(Double Data Rate SDRAM，即DDR SDRAM)或其他类型的存储器。

所述输入缓存器1020用于缓存从所述外部存储器12读取的待处理数据。

在一具体实施例中，所述处理器10是神经网络处理器，所述外部存储器12存储的待处理数据包括输入数据(例如图像)和权重值。所述输入缓存器1020包括数据缓存器和权重缓存器，所述数据缓存器用于缓存输入数据，所述权重缓存器用于缓存权重值。

所述处理器10可以包含在芯片中(图上未示出)。所述芯片可以包括一个或多个所述处理器10。

现有的处理器在工作启动时，会将外部存储器的待处理数据在每个时钟周期送到运算器进行运算，导致处理器的电流需求在纳秒级别产生很大的变化，这个变化会严重影响电源的电压的稳定性，产生大的纹波，严重影响处理器工作的稳定性。尤其是一颗芯片上多个处理器并行工作时，影响就更严重。

图2是电源的瞬态输出电流从0A变化到6A引起的纹波的示意图。从图中可知，当瞬态输出电流从0A变化到6A时，纹波超过了+50mV/-50mV，大的纹波很容易导致处理器的数据传输出错。

本实施例中，所述控制器100用于确定所述处理单元102的初始等待周期数N1和等待周期递减数N2。

所述处理单元102的初始等待周期数N1和等待周期递减数N2可以根据经验值进行设置。例如，可以建立不同的处理器与初始等待周期数N1和等待周期递减数N2的对应关系表，根据所述对应关系表确定所述处理器10对应的初始等待周期数N1和等待周期递减数N2。

或者，所述控制器100可以按照如下方式确定所述处理单元102的初始等待周期数N1和等待周期递减数N2：

(1)获取所述处理器10在极限工作场景产生的纹波电压。

可以通过仿真工具估算所述处理器10在极限工作场景产生的纹波电压。

例如，可以通过仿真工具PTPX(PrimeTime PX)估算所述处理器10在极限工作场景产生的纹波电压。PTPX是基于primetime环境，对全芯片进行静态和动态功耗分析的工具。

在一具体实例中，参阅图2所示，所述处理器10在极限工作场景瞬态输出电流从0A变化到6A时，产生的纹波电压约为+50mV/-50mV。

(2)根据所述处理器10在极限工作场景产生的纹波电压和所述处理器10允许的纹波电压确定所述处理器10的电流变化的阶梯数。

例如，所述处理器10在极限工作场景产生的纹波电压为+50mV/-50mV，所述处理器10允许的纹波电压为+20mV/-20mV，则所述处理器10的电流变化的阶梯数为3(即50mV/20mV向上取整)。

(3)根据所述电源11的开关周期和所述处理器10的时钟周期确定所述等待周期递减数N2。

在本实施例中，所述等待周期递减数与所述电源11的开关周期成正比，与所述处理器10的时钟周期成反比。

在一具体实施例中，所述等待周期递减数为(T1*n/T2)，其中T1为所述电源11的开关周期，T2为所述处理器10的时钟周期，n为大于1的正整数。n可以取大于等于10且小于等于101的正整数。例如，n可以取20。

T1*n表示所述处理器10的电流的每个阶梯的长度。例如，所述电源11的开关周期是1010ns，n取20，则所述处理器10的电流的每个阶梯的长度为20000ns。假设处理器10的时钟周期是2ns，则等待周期递减数为20000ns/2ns＝10100。

(4)根据所述阶梯数和所述等待周期递减数N2计算所述初始等待周期数N1。

在本实施例中，所述初始等待周期数N1为所述阶梯数和所述等待周期递减数N2的乘积。

所述电源控制单元101用于在所述处理器10启动工作时，按照所述初始等待周期数N1和所述等待周期递减数N2发送第一控制信号给所述至少一个处理单元102，所述电源控制单元101第一次发送所述第一控制信号的等待时间为N1个所述处理器10的时钟周期，后续每次发送所述第一控制信号的等待时间递减N2个所述时钟周期，若所述等待时间递减至小于或者等于0，则每个所述时钟周期发送所述第一控制信号。

例如，所述初始等待周期数N1为1010，所述等待周期递减数N2为200，所述电源控制单元101等待1010个时钟周期后第一次发送所述第一控制信号，等待800个时钟周期后第二次发送所述第一控制信号，等待600个时钟周期后第三次发送所述第一控制信号，等待400个时钟周期后第四次发送所述第一控制信号，等待200个时钟周期后第五次发送所述第一控制信号，之后每个所述时钟周期发送所述第一控制信号。

在一具体实施例中，如图7所示，所述电源控制单元101包括第一控制寄存器70、第二控制寄存器71和控制信号产生电路72，所述第一控制寄存器70存储所述初始等待周期数，所述第二控制寄存器71存储所述等待周期递减数，所述控制信号产生电路72根据所述第一控制寄存器70和所述第二控制寄存器71存储的数据输出所述第一控制信号。

所述至少一个处理单元102用于收到所述第一控制信号后，从所述外部存储器12读取待处理数据，将读取的待处理数据缓存到所述输入缓存器1020，将缓存的待处理数据从所述输入缓存器1020传送给所述运算器1021进行运算，将运算结果存入所述输出缓存器1022。

所述处理单元102每次收到所述第一控制信号后，从所述外部存储器12读取待处理数据，将读取的待处理数据缓存到所述输入缓存器1020，将缓存的待处理数据从所述输入缓存器1020传送给所述运算器1021进行运算，将运算结果存入所述输出缓存器1022。例如，所述处理单元102收到所述电源控制单元101第一次发送的第一控制信号后，从所述外部存储器12读取第一条待处理数据，将读取的待处理数据缓存到所述输入缓存器1020，将缓存的待处理数据从所述输入缓存器1020传送给所述运算器1021进行运算，将运算结果存入所述输出缓存器1022；所述处理单元102收到所述电源控制单元101第二次发送的第一控制信号后，从所述外部存储器12读取第二条待处理数据，将读取的待处理数据缓存到所述输入缓存器1020，将缓存的待处理数据从所述输入缓存器1020传送给所述运算器1021进行运算，将运算结果存入所述输出缓存器1022；所述处理单元102收到所述电源控制单元101第三次发送的第一控制信号后，从所述外部存储器12读取第三条待处理数据，将读取的待处理数据缓存到所述输入缓存器1020，将缓存的待处理数据从所述输入缓存器1020传送给所述运算器1021进行运算，将运算结果存入所述输出缓存器1022；所述处理单元102收到所述电源控制单元101第四次发送的第一控制信号后，从所述外部存储器12读取第四条待处理数据，将读取的待处理数据缓存到所述输入缓存器1020，将缓存的待处理数据从所述输入缓存器1020传送给所述运算器1021进行运算，将运算结果存入所述输出缓存器1022；所述处理单元102收到所述电源控制单元101第五次发送的第一控制信号后，从所述外部存储器12读取第五条待处理数据，将读取的待处理数据缓存到所述输入缓存器1020，将缓存的待处理数据从所述输入缓存器1020传送给所述运算器1021进行运算，将运算结果存入所述输出缓存器1022；之后每个所述时钟周期接收到所述电源控制单元101发送的第一控制信号后，从所述外部存储器12读取第五条待处理数据，将读取的待处理数据缓存到所述输入缓存器1020，将缓存的待处理数据从所述输入缓存器1020传送给所述运算器1021进行运算，将运算结果存入所述输出缓存器1022。

本实施例针对处理器10在启动工作时导致的电源纹波问题，通过控制运算器1021进行运算的频率来控制所述电源11的电流剧烈上升，使处理器10启动工作时的功耗需求变成阶梯状，从而有效降低处理器10启动工作时的电源纹波，提升处理器10的稳定性。

在另一实施例中，所述电源控制单元101还用于，若所述外部存储器12剩余的待处理数据的数量小于或等于预设值，按照所述初始等待周期数N1和所述等待周期递减数N2发送第二控制信号给所述至少一个处理单元102，所述电源控制单元101第一次发送所述第二控制信号的等待时间为N2个所述时钟周期，后续每次发送所述第二控制信号的等待时间递增N2个所述时钟周期，若所述等待时间递增至大于或者等于N1，则每等待N1个所述时钟周期发送所述第二控制信号，直至所述外部存储器12中的待处理数据运算完毕。

例如，所述初始等待周期数N1为1010，所述等待周期递减数N2为200，若所述外部存储器12剩余的待处理数据的条数小于或等于10，所述电源控制单元101等待200个时钟周期后第一次发送所述第二控制信号，等待400个时钟周期后第二次发送所述第二控制信号，等待600个时钟周期后第三次发送所述第二控制信号，等待800个时钟周期后第四次发送所述第二控制信号，等待1010个时钟周期后第五次发送所述第二控制信号，之后每等待1010个时钟周期后发送所述第二控制信号，直至所述外部存储器12中的待处理数据运算完毕。

所述至少一个处理单元102还用于，收到所述第二控制信号后，从所述外部存储器12读取待处理数据，将读取的待处理数据缓存到所述输入缓存器1020，将缓存的待处理数据从所述输入缓存器1020传送给所述运算器1021进行运算，将运算结果存入所述输出缓存器1022。

所述处理单元102每次收到所述第二控制信号后，从所述外部存储器12读取待处理数据，将读取的待处理数据缓存到所述输入缓存器1020，将缓存的待处理数据从所述输入缓存器1020传送给所述运算器1021进行运算，将运算结果存入所述输出缓存器1022。

在该实施例中，所述控制信号产生电路72还根据所述第一控制寄存器70和所述第二控制寄存器71存储的数据输出所述第二控制信号。

该实施例通过在处理器10结束工作时控制运算器1021进行运算的频率，来控制所述电源11的电流的剧烈下降，使处理器10结束工作时的功耗需求变成阶梯状，从而有效降低电源11结束工作时的纹波，进一步提升处理器10的稳定性。

图3是本发明实施例提供的降低电源纹波的方法的流程图。

所述降低电源纹波的方法应用于处理器。所述处理器包括控制器、电源控制单元和至少一个处理单元，所述至少一个处理单元包括输入缓存器、运算器和输出缓存器，所述处理器连接电源和外部存储器。

在一具体实施例中，所述降低电源纹波的方法应用于神经网络处理器(NPU)。神经网络处理器的工作原理是在电路层模拟人类神经元和突触，并且用深度学习指令集直接处理大规模的神经元和突触，一条指令完成一组神经元的处理。相比于CPU和GPU，NPU通过突触权重实现存储和计算一体化，从而提高运行效率。

所述降低电源纹波的方法通过控制处理器工作开启过程运算器进行运算的频率来控制所述电源的电流剧烈跳变，使处理器启动时的功耗需求变成阶梯状，从而有效降低电源的纹波，提升处理器的稳定性。

如图3所示，所述降低电源纹波的方法具体包括以下步骤：

301，控制器确定所述处理单元的初始等待周期数N1和等待周期递减数N2。

所述处理单元的初始等待周期数N1和等待周期递减数N2可以根据经验值进行设置。例如，可以建立不同的处理器与初始等待周期数N1和等待周期递减数N2的对应关系表，根据所述对应关系表确定所述处理器对应的初始等待周期数N1和等待周期递减数N2。

或者，可以根据图4描述的方法确定所述处理单元的初始等待周期数N1和等待周期递减数N2。

302，在所述处理器启动工作时，所述电源控制单元按照所述初始等待周期数N1和所述等待周期递减数N2发送第一控制信号给所述至少一个处理单元，所述电源控制单元第一次发送所述第一控制信号的等待时间为N1个所述处理器的时钟周期，后续每次发送所述第一控制信号的等待时间递减N2个所述时钟周期，若所述等待时间递减至小于或者等于0，则每个所述时钟周期发送所述第一控制信号。

例如，所述初始等待周期数N1为1010，所述等待周期递减数N2为200，所述电源控制单元等待1010个时钟周期后第一次发送所述第一控制信号，等待800个时钟周期后第二次发送所述第一控制信号，等待600个时钟周期后第三次发送所述第一控制信号，等待400个时钟周期后第四次发送所述第一控制信号，等待200个时钟周期后第五次发送所述第一控制信号，之后每个所述时钟周期发送所述第一控制信号。

303，所述至少一个处理单元收到所述第一控制信号后，从所述外部存储器读取待处理数据，将读取的待处理数据缓存到所述输入缓存器，将缓存的待处理数据从所述输入缓存器传送给所述运算器进行运算，将运算结果存入所述输出缓存器。

所述处理单元每次收到所述第一控制信号后，从所述外部存储器读取待处理数据，将读取的待处理数据缓存到所述输入缓存器，将缓存的待处理数据从所述输入缓存器传送给所述运算器进行运算，将运算结果存入所述输出缓存器。例如，所述处理单元收到所述电源控制单元第一次发送的第一控制信号后，从所述外部存储器读取第一条待处理数据，将读取的待处理数据缓存到所述输入缓存器，将缓存的待处理数据从所述输入缓存器传送给所述运算器进行运算，将运算结果存入所述输出缓存器；所述处理单元收到所述电源控制单元第二次发送的第一控制信号后，从所述外部存储器读取第二条待处理数据，将读取的待处理数据缓存到所述输入缓存器，将缓存的待处理数据从所述输入缓存器传送给所述运算器进行运算，将运算结果存入所述输出缓存器；所述处理单元收到所述电源控制单元第三次发送的第一控制信号后，从所述外部存储器读取第三条待处理数据，将读取的待处理数据缓存到所述输入缓存器，将缓存的待处理数据从所述输入缓存器传送给所述运算器进行运算，将运算结果存入所述输出缓存器；所述处理单元收到所述电源控制单元第四次发送的第一控制信号后，从所述外部存储器读取第四条待处理数据，将读取的待处理数据缓存到所述输入缓存器，将缓存的待处理数据从所述输入缓存器传送给所述运算器进行运算，将运算结果存入所述输出缓存器；所述处理单元收到所述电源控制单元第五次发送的第一控制信号后，从所述外部存储器读取第五条待处理数据，将读取的待处理数据缓存到所述输入缓存器，将缓存的待处理数据从所述输入缓存器传送给所述运算器进行运算，将运算结果存入所述输出缓存器；之后每个所述时钟周期接收到所述电源控制单元发送的第一控制信号后，从所述外部存储器读取第五条待处理数据，将读取的待处理数据缓存到所述输入缓存器，将缓存的待处理数据从所述输入缓存器传送给所述运算器进行运算，将运算结果存入所述输出缓存器。

本实施例确定处理器的处理单元的初始等待周期数N1和等待周期递减数N2；在所述处理器启动工作时，所述处理器的电源控制单元按照所述初始等待周期数N1和所述等待周期递减数N2发送第一控制信号给所述至少一个处理单元，所述电源控制单元第一次发送所述第一控制信号的等待时间为N1个所述处理器的时钟周期，后续每次发送所述第一控制信号的等待时间递减N2个所述时钟周期，若所述等待时间递减至小于或者等于0，则每个所述时钟周期发送所述第一控制信号；所述处理器的至少一个处理单元收到所述第一控制信号后，从外部存储器读取待处理数据，将读取的待处理数据缓存到输入缓存器，将缓存的待处理数据从所述输入缓存器传送给运算器进行运算，将运算结果存入输出缓存器。

在一具体实施例中，所述电源控制单元包括第一控制寄存器、第二控制寄存器和控制信号产生电路，所述第一控制寄存器存储所述初始等待周期数，所述第二控制寄存器存储所述等待周期递减数，所述控制信号产生电路根据所述第一控制寄存器和所述第二控制寄存器存储的数据输出所述第一控制信号。

现有的处理器在工作启动时，会将外部存储器的待处理数据在每个时钟周期送到运算器进行运算，导致处理器的电流需求在纳秒级别产生很大的变化，这个变化会严重影响电源的电压的稳定性，产生大的纹波，严重影响处理器工作的稳定性。尤其是一颗芯片上多个处理器并行工作时，影响就更严重。

而本实施例在处理器启动工作时控制运算器进行运算的频率来控制所述电源的电流剧烈上升，使处理器启动工作时的功耗需求变成阶梯状，从而有效降低处理器启动工作时的电源纹波，提升处理器的稳定性。

图4是图3中确定处理单元的初始等待周期数N1和等待周期递减数N2的细化流程图。

参阅图4所示，确定处理单元的初始等待周期数N1和等待周期递减数N2包括以下步骤：

401，获取所述处理器在极限工作场景产生的纹波电压。

可以通过仿真工具估算所述处理器在极限工作场景产生的纹波电压。

例如，可以通过仿真工具PTPX(PrimeTime PX)估算所述处理器在极限工作场景产生的纹波电压。PTPX是基于primetime环境，对全芯片进行静态和动态功耗分析的工具。

在一个具体实例中，参阅图2所示，所述处理器在极限工作场景瞬态输出电流从0A变化到6A时，产生的纹波电压约为+50mV/-50mV。

402，根据所述处理器在极限工作场景产生的纹波电压和所述处理器允许的纹波电压确定所述处理器的电流变化的阶梯数。

例如，所述处理器在极限工作场景产生的纹波电压为+50mV/-50mV，所述处理器允许的纹波电压为+20mV/-20mV，则所述处理器的电流变化的阶梯数为3(即50mV/20mV向上取整)。

403，根据所述电源的开关周期和所述处理器的时钟周期确定所述等待周期递减数N2。

在本实施例中，所述等待周期递减数与所述电源的开关周期成正比，与所述处理器的时钟周期成反比。

在一具体实施例中，所述等待周期递减数为(T1*n/T2)，其中T1为所述电源的开关周期，T2为所述处理器的时钟周期，n为大于1的正整数。n可以取大于等于10且小于等于101的正整数。例如，n可以取20。

T1*n表示所述处理器的电流的每个阶梯的长度。例如，所述电源的开关周期是1010ns，n取20，则所述处理器的电流的每个阶梯的长度为20000ns。假设处理器的时钟周期是2ns，则等待周期递减数为20000ns/2ns＝10100。

404，根据所述阶梯数和所述等待周期递减数N2计算所述初始等待周期数N1。

在本实施例中，所述初始等待周期数N1为所述阶梯数和所述等待周期递减数N2的乘积。

图5是本发明另一实施例提供的降低电源纹波的方法的流程图。

如图5所示，所述降低电源纹波的方法具体包括以下步骤：

501，控制器确定所述处理单元的初始等待周期数N1和等待周期递减数N2。

所述处理单元的初始等待周期数N1和等待周期递减数N2可以根据经验值进行设置。例如，可以建立不同的处理器与初始等待周期数N1和等待周期递减数N2的对应关系表，根据所述对应关系表确定所述处理器对应的初始等待周期数N1和等待周期递减数N2。

或者，可以根据图4描述的方法确定所述处理单元的初始等待周期数N1和等待周期递减数N2。

502，在所述处理器启动工作时，所述电源控制单元按照所述初始等待周期数N1和所述等待周期递减数N2发送第一控制信号给所述至少一个处理单元，所述电源控制单元第一次发送所述第一控制信号的等待时间为N1个所述处理器的时钟周期，后续每次发送所述第一控制信号的等待时间递减N2个所述时钟周期，若所述等待时间递减至小于或者等于0，则每个所述时钟周期发送所述第一控制信号。

例如，所述初始等待周期数N1为1010，所述等待周期递减数N2为200，所述电源控制单元等待1010个时钟周期后第一次发送所述第一控制信号，等待800个时钟周期后第二次发送所述第一控制信号，等待600个时钟周期后第三次发送所述第一控制信号，等待400个时钟周期后第四次发送所述第一控制信号，等待200个时钟周期后第五次发送所述第一控制信号，之后每个所述时钟周期发送所述第一控制信号。

503，所述至少一个处理单元收到所述第一控制信号后，从所述外部存储器读取待处理数据，将读取的待处理数据缓存到所述输入缓存器，将缓存的待处理数据从所述输入缓存器传送给所述运算器进行运算，将运算结果存入所述输出缓存器。

所述处理单元每次收到所述第一控制信号后，从所述外部存储器读取待处理数据，将读取的待处理数据缓存到所述输入缓存器，将缓存的待处理数据从所述输入缓存器传送给所述运算器进行运算，将运算结果存入所述输出缓存器。例如，所述处理单元收到所述电源控制单元第一次发送的第一控制信号后，从所述外部存储器读取第一条待处理数据，将读取的待处理数据缓存到所述输入缓存器，将缓存的待处理数据从所述输入缓存器传送给所述运算器进行运算，将运算结果存入所述输出缓存器；所述处理单元收到所述电源控制单元第二次发送的第一控制信号后，从所述外部存储器读取第二条待处理数据，将读取的待处理数据缓存到所述输入缓存器，将缓存的待处理数据从所述输入缓存器传送给所述运算器进行运算，将运算结果存入所述输出缓存器；所述处理单元收到所述电源控制单元第三次发送的第一控制信号后，从所述外部存储器读取第三条待处理数据，将读取的待处理数据缓存到所述输入缓存器，将缓存的待处理数据从所述输入缓存器传送给所述运算器进行运算，将运算结果存入所述输出缓存器；所述处理单元收到所述电源控制单元第四次发送的第一控制信号后，从所述外部存储器读取第四条待处理数据，将读取的待处理数据缓存到所述输入缓存器，将缓存的待处理数据从所述输入缓存器传送给所述运算器进行运算，将运算结果存入所述输出缓存器；所述处理单元收到所述电源控制单元第五次发送的第一控制信号后，从所述外部存储器读取第五条待处理数据，将读取的待处理数据缓存到所述输入缓存器，将缓存的待处理数据从所述输入缓存器传送给所述运算器进行运算，将运算结果存入所述输出缓存器；之后每个所述时钟周期接收到所述电源控制单元发送的第一控制信号后，从所述外部存储器读取第五条待处理数据，将读取的待处理数据缓存到所述输入缓存器，将缓存的待处理数据从所述输入缓存器传送给所述运算器进行运算，将运算结果存入所述输出缓存器。

504，若所述外部存储器剩余的待处理数据的数量小于或等于预设值，所述电源控制单元按照所述初始等待周期数N1和所述等待周期递减数N2发送第二控制信号给所述至少一个处理单元，所述电源控制单元第一次发送所述第二控制信号的等待时间为N2个所述时钟周期，后续每次发送所述第二控制信号的等待时间递增N2个所述时钟周期，若所述等待时间递增至大于或者等于N1，则每等待N1个所述时钟周期发送所述第二控制信号，直至所述外部存储器中的待处理数据运算完毕。

例如，所述初始等待周期数N1为1010，所述等待周期递减数N2为200，若所述外部存储器剩余的待处理数据的条数小于或等于10，所述电源控制单元等待200个时钟周期后第一次发送所述第二控制信号，等待400个时钟周期后第二次发送所述第二控制信号，等待600个时钟周期后第三次发送所述第二控制信号，等待800个时钟周期后第四次发送所述第二控制信号，等待1010个时钟周期后第五次发送所述第二控制信号，之后每等待1010个时钟周期后发送所述第二控制信号，直至所述外部存储器中的待处理数据运算完毕。

505，所述至少一个处理单元收到所述第二控制信号后，从所述外部存储器读取待处理数据，将读取的待处理数据缓存到所述输入缓存器，将缓存的待处理数据从所述输入缓存器传送给所述运算器进行运算，将运算结果存入所述输出缓存器。

所述处理单元每次收到所述第二控制信号后，从所述外部存储器读取待处理数据，将读取的待处理数据缓存到所述输入缓存器，将缓存的待处理数据从所述输入缓存器传送给所述运算器进行运算，将运算结果存入所述输出缓存器。

实施例二的降低电源纹波的方法确定所述处理单元的初始等待周期数N1和等待周期递减数N2；在所述处理器启动工作时，所述电源控制单元按照所述初始等待周期数N1和所述等待周期递减数N2发送第一控制信号给所述至少一个处理单元，所述电源控制单元第一次发送所述第一控制信号的等待时间为N1个所述处理器的时钟周期，后续每次发送所述第一控制信号的等待时间递减N2个所述时钟周期，若所述等待时间递减至小于或者等于0，则每个所述时钟周期发送所述第一控制信号；所述至少一个处理单元收到所述第一控制信号后，从所述外部存储器读取待处理数据，将读取的待处理数据缓存到所述输入缓存器，将缓存的待处理数据从所述输入缓存器传送给所述运算器进行运算，将运算结果存入所述输出缓存器；若所述外部存储器剩余的待处理数据的数量小于或等于预设值，所述电源控制单元按照所述初始等待周期数N1和所述等待周期递减数N2发送第二控制信号给所述至少一个处理单元，所述电源控制单元第一次发送所述第二控制信号的等待时间为N2个所述时钟周期，后续每次发送所述第二控制信号的等待时间递增N2个所述时钟周期，若所述等待时间递增至大于或者等于N1，则每等待N1个所述时钟周期发送所述第二控制信号，直至所述外部存储器中的待处理数据运算完毕；所述至少一个处理单元收到所述第二控制信号后，从所述外部存储器读取待处理数据，将读取的数据缓存到所述输入缓存器，将缓存的待处理数据从所述输入缓存器传送给所述运算器进行运算，将运算结果存入所述输出缓存器。

实施例二的降低电源纹波的方法不仅在处理器启动工作时控制运算器进行运算的频率，还在处理器结束工作时控制运算器进行运算的频率，来控制所述电源的电流的剧烈上升和下降，使处理器启动工作和结束工作时的功耗需求变成阶梯状，从而有效降低电源启动工作和结束工作时的纹波，提升处理器的稳定性。

在一具体实施例中，所述电源控制单元包括第一控制寄存器、第二控制寄存器和控制信号产生电路，所述第一控制寄存器存储所述初始等待周期数，所述第二控制寄存器存储所述等待周期递减数，所述控制信号产生电路根据所述第一控制寄存器和所述第二控制寄存器存储的数据输出所述第一控制信号和所述第二控制信号。

图6是本发明实施例提供的计算机装置的示意图。

在本实施例中，所述计算机装置6包括处理器60、存储器61以及至少一条通信总线62。所述处理器60可以是图1中的处理器10，实现上述降低电源纹波的方法实施例中的步骤，例如图3所示的步骤301-303或图5中的步骤501-505。

所述计算机装置6可以是桌上型计算机、笔记本、掌上电脑及云端服务器等计算设备。本领域技术人员可以理解，所述示意图6仅仅是计算机装置6的示例，并不构成对计算机装置6的限定，可以包括比图示更多或更少的部件，或者组合某些部件，或者不同的部件，例如所述计算机装置6还可以包括输入输出设备、网络接入设备、总线等。

所称处理器60可以是中央处理单元(Central Processing Unit，CPU)，还可以是其他通用处理器、数字信号处理器(Digital Signal Processor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、现场可编程门阵列(Field-Programmable Gate Array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。通用处理器可以是微处理器或者该处理器60也可以是任何常规的处理器等，所述处理器60是所述计算机装置6的控制中心，利用各种接口和线路连接整个计算机装置6的各个部分。

所述存储器61可用于存储计算机程序和/或模块/单元，所述处理器60通过运行或执行存储在所述存储器61内的计算机程序和/或模块/单元，以及调用存储在存储器61内的数据，实现所述计算机装置6的各种功能。所述存储器61可主要包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需的应用程序等；存储数据区可存储根据计算机装置6的使用所创建的数据等。此外，存储器61可以包括非易失性存储器，例如硬盘、内存、插接式硬盘，智能存储卡(Smart Media Card,SMC)，安全数字(SecureDigital,SD)卡，闪存卡(Flash Card)、至少一个磁盘存储器件、闪存器件、或其他非易失性固态存储器件。

所述计算机装置6集成的模块/单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明实现上述实施例方法中的全部或部分流程，也可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一计算机可读存储介质中，该计算机程序在被处理器执行时，可实现上述各个方法实施例的步骤。其中，所述计算机程序包括计算机程序代码，所述计算机程序代码可以为源代码形式、对象代码形式、可执行文件或某些中间形式等。所述计算机可读介质可以包括：能够携带所述计算机程序代码的任何实体或装置、记录介质、U盘、移动硬盘、磁碟、光盘、计算机存储器、只读存储器(ROM，Read-Only Memory)。

在本发明所提供的几个实施例中，应该理解到，所揭露的计算机装置和方法，可以通过其它的方式实现。例如，以上所描述的计算机装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。

另外，在本发明各个实施例中的各功能单元可以集成在相同处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在相同单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能模块的形式实现。

对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化涵括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。此外，显然“包括”一词不排除其他单元或步骤，单数不排除复数。计算机装置权利要求中陈述的多个单元或计算机装置也可以由同一个单元或计算机装置通过软件或者硬件来实现。第一，第二等词语用来表示名称，而并不表示任何特定的顺序。

最后应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或等同替换，而不脱离本发明技术方案的精神和范围。

Claims (10)

1.一种处理器，所述处理器包括控制器、至少一个处理单元，所述至少一个处理单元包括输入缓存器、运算器和输出缓存器，所述处理器连接电源和外部存储器，其特征在于，所述控制器用于确定所述处理单元的初始等待周期数N1和等待周期递减数N2，所述处理器还包括电源控制单元，用于：

在所述处理器启动工作时，按照所述初始等待周期数N1和所述等待周期递减数N2发送第一控制信号给所述至少一个处理单元，所述电源控制单元第一次发送所述第一控制信号的等待时间为N1个所述处理器的时钟周期，后续每次发送所述第一控制信号的等待时间递减N2个所述时钟周期，若所述等待时间递减至小于或者等于0，则每个所述时钟周期发送所述第一控制信号；

所述至少一个处理单元收到所述第一控制信号后，从所述外部存储器读取待处理数据，将读取的待处理数据缓存到所述输入缓存器，将缓存的待处理数据从所述输入缓存器传送给所述运算器进行运算，将运算结果存入所述输出缓存器。

2.如权利要求1所述的处理器，其特征在于，所述确定所述处理单元的初始等待周期数N1和等待周期递减数N2包括：

获取所述处理器在极限工作场景产生的纹波电压；

根据所述处理器在极限工作场景产生的纹波电压和所述处理器允许的纹波电压确定所述处理器的电流变化的阶梯数；

根据所述电源的开关周期和所述处理器的时钟周期确定所述等待周期递减数N2；

根据所述阶梯数和所述等待周期递减数N2计算所述初始等待周期数N1。

3.如权利要求1所述的处理器，其特征在于，所述电源控制单元包括第一控制寄存器、第二控制寄存器和控制信号产生电路，所述第一控制寄存器存储所述初始等待周期数，所述第二控制寄存器存储所述等待周期递减数，所述控制信号产生电路根据所述第一控制寄存器和所述第二控制寄存器存储的数据输出所述第一控制信号。

4.如权利要求1至3中任一项所述的处理器，其特征在于，所述电源控制单元还用于：

若所述外部存储器剩余的待处理数据的数量小于或等于预设值，按照所述初始等待周期数N1和所述等待周期递减数N2发送第二控制信号给所述至少一个处理单元，所述电源控制单元第一次发送所述第二控制信号的等待时间为N2个所述时钟周期，后续每次发送所述第二控制信号的等待时间递增N2个所述时钟周期，若所述等待时间递增至大于或者等于N1，则每等待N1个所述时钟周期发送所述第二控制信号，直至所述外部存储器中的待处理数据运算完毕；

所述至少一个处理单元还用于：

收到所述第二控制信号后，从所述外部存储器读取待处理数据，将读取的待处理数据缓存到所述输入缓存器，将缓存的待处理数据从所述输入缓存器传送给所述运算器进行运算，将运算结果存入所述输出缓存器。

5.一种降低电源纹波的方法，应用于处理器，所述处理器包括控制器、电源控制单元和至少一个处理单元，所述至少一个处理单元包括输入缓存器、运算器和输出缓存器，所述处理器连接电源和外部存储器，其特征在于，所述处理器还包括电源控制单元，所述方法包括：

确定所述处理单元的初始等待周期数N1和等待周期递减数N2；

在所述处理器启动工作时，所述电源控制单元按照所述初始等待周期数N1和所述等待周期递减数N2发送第一控制信号给所述至少一个处理单元，所述电源控制单元第一次发送所述第一控制信号的等待时间为N1个所述处理器的时钟周期，后续每次发送所述第一控制信号的等待时间递减N2个所述时钟周期，若所述等待时间递减至小于或者等于0，则每个所述时钟周期发送所述第一控制信号；

所述至少一个处理单元收到所述第一控制信号后，从所述外部存储器读取待处理数据，将读取的待处理数据缓存到所述输入缓存器，将缓存的待处理数据从所述输入缓存器传送给所述运算器进行运算，将运算结果存入所述输出缓存器。

6.如权利要求5所述的方法，其特征在于，所述确定所述处理单元的初始等待周期数N1和等待周期递减数N2包括：

获取所述处理器在极限工作场景产生的纹波电压；

根据所述处理器在极限工作场景产生的纹波电压和所述处理器允许的纹波电压确定所述处理器的电流变化的阶梯数；

根据所述电源的开关周期和所述处理器的时钟周期确定所述等待周期递减数N2；

根据所述阶梯数和所述等待周期递减数N2计算所述初始等待周期数N1。

7.如权利要求5所述的方法，其特征在于，所述等待周期递减数与所述电源的开关周期成正比，与所述处理器的时钟周期成反比。

8.如权利要求7所述的方法，其特征在于，所述等待周期递减数为(T1*n/T2)，其中T1为所述电源的开关周期，T2为所述处理器的时钟周期，n为大于1的正整数。

9.如权利要求5所述的方法，其特征在于，所述电源控制单元包括第一控制寄存器、第二控制寄存器和控制信号产生电路，所述第一控制寄存器存储所述初始等待周期数，所述第二控制寄存器存储所述等待周期递减数，所述控制信号产生电路根据所述第一控制寄存器和所述第二控制寄存器存储的数据输出所述第一控制信号。

10.如权利要求5至9中任一项所述的方法，其特征在于，若所述外部存储器剩余的待处理数据的数量小于或等于预设值，所述方法还包括：

所述电源控制单元按照所述初始等待周期数N1和所述等待周期递减数N2发送第二控制信号给所述至少一个处理单元，所述电源控制单元第一次发送所述第二控制信号的等待时间为N2个所述时钟周期，后续每次发送所述第二控制信号的等待时间递增N2个所述时钟周期，若所述等待时间递增至大于或者等于N1，则每等待N1个所述时钟周期发送所述第二控制信号，直至所述外部存储器中的待处理数据运算完毕；

所述至少一个处理单元收到所述第二控制信号后，从所述外部存储器读取待处理数据，将读取的待处理数据缓存到所述输入缓存器，将缓存的待处理数据从所述输入缓存器传送给所述运算器进行运算，将运算结果存入所述输出缓存器。

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