CN108092503B - 电荷泵电路 - Google Patents

Abstract

本发明公开了一种电荷泵电路，所述电荷泵电路包括：电荷泵阵列，包括N个子电荷泵，所述N个子电荷泵的子输出端连接形成所述电荷泵电路的输出端，以输出输出电压，其中，N大于1；时钟电路，用于为每一子电荷泵分别提供一个时钟，且提供给相邻的两个子电荷泵的时钟具有延时。本发明弥补了现有技术中电荷泵电路在输出时会产生很大的纹波而使用去耦电容降低纹波会带来很大的面积开销的不足，能够有效地降低纹波、提供高于V_DD或者低于V_SS的电压。

Description

电荷泵电路

技术领域

本发明属于集成电路领域，尤其涉及一种可应用于模数转换器电路等的电荷泵电路。

背景技术

在集成电路设计过程中，除了使用芯片正常供电的电源(V_DD)和地(V_SS)以外，还经常需要使用高于V_DD或者低于V_SS的电压。产生这些电压的一个重要的方式是使用电荷泵电路。

以用于产生2×V_DD的电压为例，图1给出了一个传统的电荷泵电路。受开关电容切换以及负载电流I_L的影响，V_out的输出上会有很大的纹波，并且输出电压大小(均值)可能会随负载电流的大小变化而变化。根据电路原理，输出平均值可以近似地表示为：

其中，f_clk为时钟频率。显然，当I_L过大或者f_clk较低时，输出会显著地低于理想值2V_DD。

根据电路原理，输出纹波可以表示为：

其中，C_D为去耦电容，当I_L较大或者f_clk较低时，输出都会呈现出较大的纹波。若使用较大的去耦电容，虽然可以降低纹波，但是会带来非常大的面积开销。

发明内容

本发明要解决的技术问题是为了克服现有技术中电荷泵电路在输出时会产生很大的纹波而使用去耦电容降低纹波会带来很大的面积开销的缺陷，提供一种可降低纹波的、能够提供高于V_DD或者低于V_SS的电压的低噪声输出可控的电荷泵电路。

本发明是通过以下技术方案解决上述技术问题的：

本发明提供一种电荷泵电路，所述电荷泵电路包括：

电荷泵阵列，包括N个子电荷泵，所述N个子电荷泵的子输出端连接形成所述电荷泵电路的输出端，以输出输出电压，其中，N大于1；

时钟电路，用于为每一子电荷泵分别提供一个时钟，且提供给相邻的两个子电荷泵的时钟具有延时。

较佳地，N为奇数，提供给相邻的两个子电荷泵的时钟反相，且其中一个时钟为标准时钟，另一个时钟相对于所述标准时钟延迟第一时长。

较佳地，延迟的第一时长决定所述电荷泵电路的时钟频率。

较佳地，所述电荷泵电路还包括调控单元，所述调控单元用于根据所述输出电压与预设电压的大小关系调节延迟的第一时长。

较佳地，在所述输出电压低于所述预设电压时，减小延迟的第一时长；在所述输出电压高于所述预设电压时，增大延迟的第一时长。

较佳地，所述调控单元包括运算放大器；

所述运算放大器的两个输入端分别输入所述输出电压和所述预设电压，所述运算放大器的输出端输出比较结果至所述时钟电路，所述时钟电路根据所述比较结果调节延迟的第一时长。

较佳地，所述时钟电路包括：环形振荡器，所述环形振荡器由N级反相器级联而成，每一级反相器分别为一个子电荷泵提供时钟。

较佳地，所述反相器包括PMOS和NMOS，所述PMOS的漏极与所述NMOS的漏极连接；

优选地，所述反相器提供的时钟延迟的第一时长由所述PMOS的体电位与所述NMOS的体电位决定；

更优选地，所述NMOS的体电位与延迟负相关，所述PMOS的体电位与延迟正相关。

较佳地，所述反相器还包括体电位控制电路，所述体电位控制电路用于提供所述PMOS的体电位和所述NMOS的体电位；

优选地，所述体电位控制电路包括：跨导单元、第一PMOS管、第二PMOS管、第一电阻、第二电阻、第三电阻、第一NMOS管、第二NMOS管、第一运放和第二运放；

跨导单元的正输入端输入预设电压，负输入端输入输出电压，输出端分别与第一PMOS管的漏极和栅极连接；第一PMOS管的源极与2V_DD连接，第二PMOS管与2V_DD连接；第一运放的正输入端输入V_DD，负输入端通过第三电阻接地，输出端与第一NMOS管的栅极连接，第一NMOS管的源极还通过第三电阻接地，漏极与所述跨导单元的输出端连接；第二PMOS管的漏极通过第一电阻与第二运放的正输入端连接，第二运放的负输入端与V_DD/2连接，第二PMOS管的漏极还通过第一电阻连接第二电阻再与第二NMOS管的漏极连接，第二NMOS管的栅极还与第二运放的输出端连接，第二NMOS管的源极与-V_DD连接；第二PMOS管的漏极作为PMOS的体电位的输出端，第二NMOS管的漏极作为NMOS的体电位的输出端，其中，V_DD为供电电源电压。

较佳地，所述电荷泵电路的输出端还通过去耦电容接地。

在符合本领域常识的基础上，上述各优选条件，可任意组合，即得本发明各较佳实例。

本发明的积极进步效果在于：本发明的电荷泵电路具有非常小的纹波，且输出是确定且可调的。

附图说明

图1为现有技术中用于产生2×V_DD的电压的电荷泵电路示意图。

图2为本发明实施例的电荷泵电路的示意框图。

图3为本发明实施例的电荷泵电路的一种电路图。

图4为本发明实施例的电荷泵电路使用时钟的时序图。

图5为本发明实施例的电荷泵电路用于产生-V_DD的电压的子电荷泵的电路示意图。

图6为本发明实施例的电荷泵电路的体电位控制电路的电路图。

具体实施方式

下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。

一种电荷泵电路，如图2-3所示，所述电荷泵电路包括：电荷泵阵列101和时钟电路102。

所述电荷泵阵列101包括N个子电荷泵CP<1>-CP<n>，所述N个子电荷泵CP<1>-CP<n>的子输出端连接形成所述电荷泵电路的输出端，所述输出端输出输出电压V_out，其中，N大于1。

所述时钟电路102为每一子电荷泵分别提供一个时钟，共提供N个时钟ck<1>-ck<n>，且提供给相邻的两个子电荷泵的时钟具有延时。具体地参照图2，所述时钟单元为子电荷泵CP<1>提供时钟ck<1>，为子电荷泵CP<2>提供时钟ck<2>，……，为子电荷泵CP<n>提供时钟ck<n>，其中，时钟ck<1>与时钟ck<2>具有延时，时钟ck<2>与时钟ck<3>具有延时，……，时钟ck<n-1>与时钟ck<n>具有延时。

当然，为了进一步实现降低纹波，本实施例还可以进一步将所述电荷泵电路的输出端通过去耦电容C_D接地。

由于各子电荷泵的时钟具有延时，所以，本实施例可以达到类似于将整个电荷泵电路的时钟频率f_clk减小的效果，基于下述公式

可以看出，时钟频率f_clk减小，输出纹波V_ripple也随之减小。

本实施例给出了一种时钟之间的延时的具体设置方式，如图4所示：

N取奇数，提供给相邻的两个子电荷泵的时钟反相，且其中一个时钟为标准时钟，另一个时钟相对于所述标准时钟延迟第一时长T_d。

延迟的第一时长T_d决定所述电荷泵电路的时钟频率f_clk。在第一时长为T_d时，整个电荷泵电路的时钟频率f_clk类似于等于1/T_d，输出纹波的公式为：

通过降低T_d，可以实现减小纹波的效果。此外需要注意的是，每个子电荷泵所处理的时钟频率为1/(2NT_d)，因为在某种特定工艺条件下，电荷泵能处理的时钟频率是有限的，并且在接近工艺极限时，电荷泵自身逻辑电路的功率开销会剧增，所以，可以通过增加子电荷泵的个数N来将频率降低到工艺可接受范围内的。

图3中，所述时钟电路102采用环形振荡器实现。所述环形振荡器由N级反相器级联而成，每一级反相器分别为一个子电荷泵提供时钟。延迟的第一时长T_d跟工艺相关，在180nm CMOS工艺中该第一时长约为40ps，而在28nm CMOS工艺中该第一时长仅为5ps。而整个环振形成的时钟频率为1/(2NT_d)，可以根据工艺的特征选取N从而得到适合电荷泵处理的时钟频率。比如说，在180nm工艺条件下，可以选取N为97，从而时钟频率仅为129MHz，从而设计在电荷泵数字逻辑处理能力范围内。

当然本发明中时钟的实现并不局限于此，也可采用其它形式实现所述时钟电路，只要能够输出上述具有延时的时钟即可。

本实施例的电荷泵电路还可以进一步调节输出端的输出电压V_out，具体实现如下：

以本实施例用于产生2V_DD的输出电压为例，子电荷泵的电路如图1所示，输出平均值可以近似地表示为：

具体到本实施例中，f_clk＝1/(2NT_d)，上式改为：

再以本实施例用于产生-V_DD的输出电压为例，子电荷泵的电路如图5所示，输出平均值可以近似地表示为：

具体到本实施例中，f_clk＝1/(2NT_d)，上式改为：

从计算输出平均值V_{out_average}的公式可以看出，所述输出电压V_out的大小会根据时钟频率f_clk的长短而改变。由于第一时长T_d的长短决定了时钟频率的大小，所以通过调节第一时长T_d，即可实现整个电荷泵电路的输出电压可调。

为此，本实施例的电荷泵电路还包括调控单元103，所述调控单元103用于根据所述输出电压与预设电压的大小关系调节延迟的第一时长，从而调节时钟频率，进而改变输出电压，以使得输出电压等于或接近于预设电压。具体为：在所述输出电压低于所述预设电压时，减小延迟的第一时长；在所述输出电压高于所述预设电压时，增大延迟的第一时长。

图3中，所述调控单元103包括运算放大器。所述运算放大器的两个输入端分别输入所述输出电压V_out和所述预设电压V_{out_ref}，所述运算放大器的输出端输出比较结果至所述时钟电路102，所述时钟电路102根据所述比较结果调节延迟的第一时长。当然本发明中调控单元的实现并不局限于此，也可采用其它形式实现调控单元，只要能够实现上述的调节功能即可。

比如，为了使得输出电压维持在预设电压V_{out_ref}上(比如介于V_DD和2V_DD间的某一电压)，可以通过运放去实时监测输出电压V_out并与预设电压V_{out_ref}做比较，然后反馈回来控制电荷泵的第一时长T_d。

下面给出了针对于图3中示出的时钟电路调节延迟的第一时长的一种具体电路：

图3中，所述反相器包括PMOS和NMOS，所述PMOS的漏极与所述NMOS的漏极连接。

所述反相器提供的时钟延迟的第一时长T_d由所述PMOS的体电位与所述NMOS的体电位决定。这是因为，改变反相器中PMOS和NMOS的体电位，可以改变晶体管阈值电压，从而改变晶体管的导通电阻，最终达到改变延时T_d的目的。

反相器延迟的第一时长T_d与晶体管导通阻抗成反比关系：

其中，C_gg为反相器栅极总电容。

对于NMOS而言，R_on与NMOS的阈值电压正相关：

而阈值电压与NMOS的体电位V_bk负相关：

综上所述，所述NMOS的体电位与延迟负相关。同理，所述PMOS的体电位与延迟正相关。

因此，在输出电压V_out低于预设电压V_{out_ref}时，可以提升NMOS体电位，降低PMOS体电位，从而降低T_d，拉高输出。而当输出电压V_out高于预设电压V_{out_ref}时，可以降低NMOS体电位，提高PMOS体电位，从而提高T_d，降低输出。

为了调节PMOS和NMOS的体电位，所述反相器还包括体电位控制电路，所述体电位控制电路用于提供所述PMOS的体电位和所述NMOS的体电位。

图6给出了所述体电位控制电路的一种电路实现。

所述体电位控制电路包括：跨导单元G_m、第一PMOS管Q1、第二PMOS管Q2、第一电阻R1、第二电阻R2、第三电阻R3、第一NMOS管Q3、第二NMOS管Q4、第一运放A1和第二运放A2。其中，跨导单元G_m的正输入端输入预设电压V_{out_ref}，负输入端输入输出电压V_out，输出端分别与第一PMOS管Q1的漏极和栅极连接；第一PMOS管Q1的源极与2V_DD连接，第二PMOS管Q2与2V_DD连接；第一运放A1的正输入端输入V_DD，负输入端通过第三电阻R3接地，输出端与第一NMOS管Q3的栅极连接，第一NMOS管Q3的源极还通过第三电阻R3接地，漏极与所述跨导单元G_m的输出端连接；第二PMOS管Q2的漏极通过第一电阻R1与第二运放A2的正输入端连接，第二运放A2的负输入端与V_DD/2连接，第二PMOS管Q2的漏极还通过第一电阻R1连接第二电阻R2再与第二NMOS管Q4的漏极连接，第二NMOS管Q4的栅极还与第二运放A2的输出端连接，第二NMOS管Q4的源极与-V_DD连接；第二PMOS管Q2的漏极作为PMOS的体电位的输出端，第二NMOS管Q4的漏极作为NMOS的体电位的输出端。

当输出电压V_out与预设电压V_{out_ref}之间无差别时，跨导单元G_m电流输出I_adj为0，此时V_{bk_pmos}为V_DD，V_{bk_nmos}为V_SS。

当输出电压V_out高于预设电压V_{out_ref}时，跨导单元G_m电流输出I_adj为负，从而PMOS电流源的电流更大了，因此，V_{bk_pmos}升高从而超过V_DD，V_{bk_nmos}降低从而低于V_SS。进而实现反相器延迟增大，电荷泵输出降低。

当输出电压V_out低于预设电压V_{out_ref}时，跨导单元G_m电流输出I_adj为正，从而PMOS电流源的电流更小了，因此V_{bk_pmos}降低从而低于V_DD，V_{bk_nmos}升高从而高于V_SS。进而实现反相器延迟降低，电荷泵输出提升。

本实施例通过将传统的一个电荷泵切割为了N个子电荷泵构成的电荷泵阵列以及采用一个环形振荡器为各个子电荷泵提供时钟，并且相邻两个子电荷泵使用环振中相邻的两个时钟，大大降低了电荷泵纹波；还通过调整环振中反相器晶体管的体电位来调整反相器延迟，从而调整电荷泵的输出电压大小。

此外，尽管图3示出的是将图1所示的电荷泵作为子电荷泵以产生2V_DD的正电压电荷泵，但是本发明同样可以用于产生-VDD的负电压电荷泵中，只需要将图3中的子电荷泵替换为图5中的子电荷泵。当然，本发明还同样可以根据需求用于产生其它电压的电荷泵中，具体不再赘述。

虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。

Claims (7)

1.一种电荷泵电路，其特征在于，所述电荷泵电路包括：

电荷泵阵列，包括N个子电荷泵，所述N个子电荷泵的子输出端连接形成所述电荷泵电路的输出端，以输出输出电压，其中，N大于1；

时钟电路，用于为每一子电荷泵分别提供一个时钟，且提供给相邻的两个子电荷泵的时钟具有延时；

N为奇数，提供给相邻的两个子电荷泵的时钟反相，且其中一个时钟为标准时钟，另一个时钟相对于所述标准时钟延迟第一时长；

所述时钟电路包括：环形振荡器，所述环形振荡器由N级反相器级联而成，每一级反相器分别为一个子电荷泵提供时钟；

所述反相器包括PMOS和NMOS，所述PMOS的漏极与所述NMOS的漏极连接；

所述反相器提供的时钟延迟的第一时长由所述PMOS的体电位与所述NMOS的体电位决定；

所述反相器还包括体电位控制电路，所述体电位控制电路用于提供所述PMOS的体电位和所述NMOS的体电位；

所述体电位控制电路包括：跨导单元、第一PMOS管、第二PMOS管、第一电阻、第二电阻、第三电阻、第一NMOS管、第二NMOS管、第一运放和第二运放；

跨导单元的正输入端输入预设电压，负输入端输入输出电压，输出端分别与第一PMOS管的漏极和栅极连接；第一PMOS管的源极与2V_DD连接，第二PMOS管与2V_DD连接；第一运放的正输入端输入V_DD，负输入端通过第三电阻接地，输出端与第一NMOS管的栅极连接，第一NMOS管的源极还通过第三电阻接地，漏极与所述跨导单元的输出端连接；第二PMOS管的漏极通过第一电阻与第二运放的正输入端连接，第二运放的负输入端与V_DD/2连接，第二PMOS管的漏极还通过第一电阻连接第二电阻再与第二NMOS管的漏极连接，第二NMOS管的栅极还与第二运放的输出端连接，第二NMOS管的源极与-V_DD连接；第二PMOS管的漏极作为PMOS的体电位的输出端，第二NMOS管的漏极作为NMOS的体电位的输出端，其中，V_DD为供电电源电压。

2.如权利要求1所述的电荷泵电路，其特征在于，延迟的第一时长决定所述电荷泵电路的时钟频率。

3.如权利要求1所述的电荷泵电路，其特征在于，所述电荷泵电路还包括调控单元，所述调控单元用于根据所述输出电压与预设电压的大小关系调节延迟的第一时长。

4.如权利要求3所述的电荷泵电路，其特征在于，在所述输出电压低于所述预设电压时，减小延迟的第一时长；在所述输出电压高于所述预设电压时，增大延迟的第一时长。

5.如权利要求3所述的电荷泵电路，其特征在于，所述调控单元包括运算放大器；

所述运算放大器的两个输入端分别输入所述输出电压和所述预设电压，所述运算放大器的输出端输出比较结果至所述时钟电路，所述时钟电路根据所述比较结果调节延迟的第一时长。

6.如权利要求1所述的电荷泵电路，其特征在于，所述NMOS的体电位与延迟负相关，所述PMOS的体电位与延迟正相关。

7.如权利要求1所述的电荷泵电路，其特征在于，所述电荷泵电路的输出端还通过去耦电容接地。