CN105322932A - 充电泵、电位转换电路及开关电路 - Google Patents

充电泵、电位转换电路及开关电路 Download PDF

Info

Publication number
CN105322932A
CN105322932A CN201510026772.7A CN201510026772A CN105322932A CN 105322932 A CN105322932 A CN 105322932A CN 201510026772 A CN201510026772 A CN 201510026772A CN 105322932 A CN105322932 A CN 105322932A
Authority
CN
China
Prior art keywords
mentioned
clock signal
potential
capacitor
port
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510026772.7A
Other languages
English (en)
Inventor
濑下敏树
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN105322932A publication Critical patent/CN105322932A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/06—Modifications for ensuring a fully conducting state
    • H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/06—Modifications for ensuring a fully conducting state
    • H03K2017/066—Maximizing the OFF-resistance instead of minimizing the ON-resistance
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0081—Power supply means, e.g. to the switch driver
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electronic Switches (AREA)
  • Dc-Dc Converters (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及充电泵、电位转换电路及开关电路，根据一个实施方式，充电泵(1)具备生成正电位的正电位生成电路及生成负电位的负电位生成电路。正电位生成电路具有：多级第一整流元件，串联连接在基准电位节点与输出节点之间；以及第一电容器及第二电容器，各自的一端交替地连接在多级第一整流元件的级间。负电位生成电路具有：多级第二整流元件，在基准电位节点与输出节点之间，与多级第一整流元件反向地串联连接；以及第三电容器及第四电容器，各自的一端交替地连接在多级第一整流元件的级间。

Description

充电泵、电位转换电路及开关电路
本申请以2014年6月23日申请的日本专利申请2014－128600号为基础，并享受其优先权，在此通过引用而包含其全部内容。
技术领域
在此说明的实施方式总的涉及充电泵、电位转换电路及开关电路。
背景技术
在便携电话、智能手机等便携终端的高频电路部中，发送电路和接收电路经由高频信号用开关电路(以下，称作高频开关电路)选择性地连接到共同的天线。
以往，对于这样的高频开关电路的开关元件，一直在用使用了化合物半导体的HEMT(HighElectronMobilityTransistor：高电子迁移率晶体管)，但根据近年的低价格及小型化的要求，探讨将其置换为形成于硅基板上的MOSFET(MetalOxideSemiconductorFieldEffectTransistor：金属氧化物半导体场效晶体管)。
可是，在通常的硅基板上所形成的MOSFET存在如下问题：由于源电极或漏电极与硅基板之间的寄生电容大，且硅为半导体，因此高频信号的电力损失大。因而，提出有将高频开关电路形成在SOI(SiliconOnInsulator)基板上的技术。
高频开关的接通电位是高频开关内的MOSFET成为导通状态的、接通电阻变得足够小的栅极电位。而且，断开电位是MOSFET成为截止状态的、即使高频信号重叠也能够充分维持截止状态的栅极电位。
当接通电位低于所希望的电位(例如3V)时，高频开关内的FET的接通电阻变低，插入损失和接通畸变增大。而且，当断开电位高于所希望的电位(例如－2V)时，最大允许输入功率降低，断开畸变增大。
这样，当高频开关的栅极电位在接通时及断开时均未设定为最佳电位时，高频开关的电特性变差。由于这样的原因，而需要用于将高频开关的栅极电位设定成所希望的电位的电源电路。
为了生成所希望的电位，使用例如电平移位器。但是，构成电平移位器的FET的耐压并不那么高，因此根据所希望的电位的电位电平，可能存在超出FET的耐压能力的情况。
发明内容
实施方式提供在耐压上限制少的充电泵及电位转换电路、高次谐波畸变小的开关电路。
根据一个实施方式，充电泵具备：正电位生成电路，连接在基准电位节点与输出节点之间，生成正电位；以及负电位生成电路，连接在上述基准电位节点与上述输出节点之间，生成负电位，上述正电位生成电路具有：多级第一整流元件，串联连接在上述基准电位节点与上述输出节点之间；第一电容器及第二电容器，各自的一端交替地连接在上述多级第一整流元件的级间；第一端口，向上述第一电容器的另一端供给第一时钟信号；以及第二端口，向上述第二电容器的另一端供给与上述第一时钟信号相位相反的第二时钟信号，上述负电位生成电路具有：多级第二整流元件，在上述基准电位节点和上述输出节点之间，与上述多级第一整流元件反向地串联连接；第三电容器及第四电容器，各自的一端交替地连接在上述多级第一整流元件的级间；第三端口，向上述第三电容器的另一端供给第三时钟信号；以及第四端口，向上述第四电容器的另一端供给与上述第三时钟信号相位相反的第四时钟信号。
根据上述结构的充电泵，能够提供在耐压上限制少的充电泵以及电位转换电路、高次谐波畸变小的开关电路。
附图说明
图1是示出具备第一实施方式的充电泵1以及电位转换电路2的开关电路3的概略结构的框图。
图2是示出第一时钟生成器11和第二时钟生成器12的内部结构的电路图。
图3是示出充电泵1的内部结构的一个例子的电路图。
图4中，(a)是输入到开关电路3的控制信号S1的信号波形图，(b)是充电泵1的输出信号的信号波形图。
图5A是示出对电位转换电路2的输出节点OUT连接了正电位钳位电路19的例子的框图。
图5B是示出对电位转换电路2的输出节点OUT连接了负电位钳位电路20的例子的框图。
图6中，(a)是示出与图4(a)同样的控制信号S1的信号波形的图，(b)是示出设置了正电位钳位电路19的情况下的充电泵1的输出信号波形的图。
图7是示出使高频开关部4的内部结构的一部分与图1的高频开关部4不同的例子的图。
图8是示出第二实施方式的开关电路3的概略结构的框图。
图9是示出振荡器21的内部结构的电路图。
图10是图8的开关电路3的第一变形例，是将正电位钳位电路19连接在电位转换电路2的输出节点OUT的图。
图11是图8的开关电路3的第二变形例，是在开关电路3内的各FET的主体与栅极之间连接有二极管的图。
图12是示出第三实施方式的高频开关部4的详细结构的电路图。
图13是第三实施方式的电位转换电路2及其周边电路的框图。
图14是示出电平移位器36的内部结构的一个例子的电路图。
图15是示出第四实施方式的高频开关部4的详细结构的电路图。
图16是第四实施方式的电位转换电路2及其周边电路的框图。
具体实施方式
以下，参照附图说明本发明的实施方式。在以下的实施方式中，以充电泵、电位转换电路及开关电路内的特征性结构及动作为中心进行说明，但在充电泵、电位转换电路及开关电路中，可能存在以下说明中省略了的结构及动作。但是，这些省略的结构及动作也包含于本实施方式的范围中。
(第一实施方式)
图1是示出具备第一实施方式的充电泵1及电位转换电路2的开关电路3的概略结构的框图。图1的开关电路3具备电位转换电路2和高频开关部4。
高频开关部4具有连接在高频信号节点RF与接地节点之间的分流(shunt)FET组5。分流FET组5根据电位转换电路2的输出电位而接通或者断开，在接通的状态下使高频信号节点RF与接地节点短路，在断开的状态下将高频信号节点RF与接地节点截断。
分流FET组5具有在高频信号节点RF与接地节点之间串联连接的多个FET6。之所以设置多个FET6，是为了将对一个FET6的漏极－源极间施加的电压抑制为FET6的耐压以下。各FET6的栅极经由阻抗元件Rgg1～[N]与电位转换电路2的输出节点共同地连接。而且，在各FET6的漏极－源极间连接有阻抗元件Rds1～[N]。阻抗元件Rds1～[N]用于在FET6断开时不会使漏极－源极间电压不稳定。
在图1的高频开关部4中，仅设置一个分流FET组5，电位转换电路2将该分流FET组5内的全部FET6在相同的定时切换成接通或者断开。
电位转换电路2对从开关电路3的外部输入的控制信号的电位电平进行转换，生成用于切换分流FET组5的接通/断开的切换控制信号Cont。
电位转换电路2具有变频器INV1、INV2、第一时钟生成器11、第二时钟生成器12及充电泵1。
变频器INV1、INV2为二级串联连接，后级的变频器INV2的输出供给至第一时钟生成器11，前级的变频器INV1的输出供给至第二时钟生成器12。
第一时钟生成器11在控制信号S1是第一逻辑时进行振荡动作，生成相位相互反转的第一时钟信号CK1及第二时钟信号CK1/。第二时钟生成器12在控制信号S1是第二逻辑时进行振荡动作，生成相位相互反转的第三时钟信号CK2及第四时钟信号CK2/。
第一时钟生成器11和第二时钟生成器12的内部结构相同，以例如图2那样的电路构成。图2的电路具有电流反射镜部13及串联连接的五级的逻辑反转部14。
电流反射镜部13中流动与控制信号端口EN的逻辑相应的电流。电流反射镜部13具有：在电源电位Vdd的节点与接地节点之间串联连接的PMOS晶体管Q1、阻抗元件R1及NMOS晶体管Q2；与PMOS晶体管Q1电流反射镜连接的PMOS晶体管Q3；以及连接在该PMOS晶体管Q3的漏电极与接地节点之间的NMOS晶体管Q4。
五级的逻辑反转部14中，最初的三级构成环式振荡器15。在环式振荡器15内的各逻辑反转部14的输出节点与接地节点之间分别连接有电容器C。从前端(图中左侧)起的第三级的逻辑反转部14的输出节点与初级的逻辑反转部14的输入节点连接。从环式振荡器15的后级侧的第四级的逻辑反转部14的输出节点输出第二时钟信号CK1/或者第四时钟信号CK2/，从第五级的逻辑反转部14的输出节点输出第一时钟信号CK1或者第三时钟信号CK2。
各逻辑反转部14具有在电源电位Vdd的节点与接地节点之间串联连接的四个晶体管Q5～Q8。这些晶体管的导电型按照相对于电源电压Vdd的节点由近及远的顺序，依次为PMOS晶体管Q5、PMOS晶体管Q6、NMOS晶体管Q7、NMOS晶体管Q8。PMOS晶体管Q5与电流反射镜部13内的PMOS晶体管Q1构成电流反射镜电路。因此，在PMOS晶体管Q5中，流动与PMOS晶体管Q1成比例的电流。而且，NMOS晶体管Q8与NMOS晶体管Q4构成电流反射镜电路。因此，在NMOS晶体管Q8中，流动与NMOS晶体管Q4成比例的电流。
在控制信号端口EN是高(high)(第一逻辑)的情况下，在电流反射镜部13中流动电流，所以环式振荡器15进行振荡动作，输出第一时钟信号CK1(第三时钟信号CK2)和第二时钟信号CK1/(第四时钟信号CK2/)。在控制信号端口EN是低(low)(第二逻辑)的情况下，在电流反射镜部13中不流动电流，所以在逻辑反转部14中也不流动电流，环式振荡器15停止振荡动作。
图3是表示充电泵1的内部结构的一个例子的电路图。图3的充电泵1具有正电位生成电路16和负电位生成电路17。
正电位生成电路16连接在基准电位节点(例如接地节点)与输出节点n1之间，与相位相互反转的第一时钟信号CK1及第二时钟信号CK1/同步地进行充电泵动作而生成正电位。
负电位生成电路17连接在基准电位节点(例如接地节点)与输出节点n1之间，与相位相互反转的第三时钟信号CK2及第四时钟信号CK2/同步地进行充电泵动作而生成正电位。
更具体地说，正电位生成电路16具有：在接地节点与上述输出节点n1之间串联连接的多级二极管(第一整流元件)D1～D5；各自的一端交替地连接在多级二极管D1～D5的级间的第一电容器C1、C3及第二电容器C2、C4；向第一电容器C1、C3的另一端供给第一时钟信号CK1的端口P1；以及向第二电容器C2、C4的另一端供给第二时钟信号CK1/的端口P2。
而且，负电位生成电路17具有：在接地节点与输出节点n1之间，与正电位生成电路16内的二极管D1～D5反向地串联连接的多级二极管(第三整流元件)D6～D10；各自的一端交替地连接在多级二极管D6～D10的级间的第三电容器C5、C7及第四电容器C6、C8；向第三电容器C5、C7的另一端供给第三时钟信号的端口P3；以及向第四电容器C6、C8的另一端供给第四时钟信号的端口P4。
充电泵1内的正电位生成电路16和负电位生成电路17与第一时钟信号CK1、第二时钟信号CK1/、第三时钟信号CK2、以及第四时钟信号CK2/同步地进行充电泵动作，所以当各时钟信号的逻辑切换时流动瞬时电流。该电流成为高次谐波噪声的主要原因。因而，优选如图3所示那样，对充电泵1的输出节点n1连接低通滤波器18。该低通滤波器18例如具有：正电位生成电路16及负电位生成电路17的共同输出节点n1；在与最终的输出节点OUT之间连接的阻抗元件R2；连接在共同输出节点n1与接地节点之间的电容器C9；以及连接在最终的输出节点OUT与接地节点之间的电容器C10。
图4(a)是输入开关电路3的控制信号S1的信号波形图，图4(b)是充电泵1的输出信号的信号波形图。控制信号S1的高电压为约2.3V、低电压为约0V，与此相对，充电泵1的输出信号的高电压为约4.1V、低电压为约－4.1V。
在控制信号S1是高(第一逻辑)的情况下，第一时钟生成器11生成第一时钟信号CK1及第二时钟信号CK1/，第二时钟生成器12使第三时钟信号CK2及第四时钟信号CK2/停止。由此，充电泵1内的正电位生成电路16与第一时钟信号CK1和第二时钟信号CK1/同步地进行充电泵动作，从输出节点n1输出正电位。在该状态下，负电位生成电路17不进行充电泵动作，但负电位生成电路17内的各二极管D6～D10在输出节点n1与接地节点之间使正极朝向输出节点n1侧地串联连接。设二极管D6～D10的正向下降电压为Vf时，输出节点n1的电位的绝对值通过(负电位生成电路17内的二极管的级数)×正向下降电压Vf而被钳位(限制)。这样，在充电泵1内的正电位生成电路16进行充电泵动作的情况下，充电泵1的输出节点n1的电位通过负电位生成电路17内的二极管D6～D10的连接级数而被钳位。
另一方面，在控制信号S1是低(第二逻辑)的情况下，第一时钟生成器11使第一时钟信号CK1及第二时钟信号CK1/停止，第二时钟生成器12生成第三时钟信号CK2及第四时钟信号CK2/。由此，充电泵1内的负电位生成电路17与第三时钟信号CK2和第四时钟信号CK2/同步地进行充电泵动作，从输出节点n1输出负电位。在该状态下，正电位生成电路16不进行充电泵动作，但正电位生成电路16内的各二极管D1～D5在输出节点n1与接地节点之间使负极朝向输出节点n1侧地串联连接。设二极管D1～D5的正向下降电压为Vf时，输出节点n1的电位的绝对值通过(正电位生成电路16内的二极管的级数)×正向下降电压Vf而被钳位(限制)。
在输出节点n1连接着低通滤波器18，因此正电位生成电路16所生成的正电位和负电位生成电路17所生成的负电位均通过低通滤波器18除去了高次谐波噪声。
这样，图3的充电泵1根据控制信号S1的逻辑来切换并生成正电位和负电位的任一个。因此，能够从一个输出节点n1交替输出正电位和负电位，而且，低通滤波器18也只需一个就足够。因而，不用对正电位生成电路16和负电位生成电路17分别设置低通滤波器18，能够缩小电路面积。
而且，图3的充电泵1不使用晶体管等有源元件，而仅由二极管和电容器构成，因此不存在电平移位器那样的耐压限制。因而，能够加大正电位和负电位的绝对值，适用于生成切换高频信号的开关电路3的切换控制信号Cont。
如上所述，图3的充电泵1所生成的正电位和负电位的电位电平取决于正电位生成电路16和负电位生成电路17内的二极管的连接级数。在想要输出与取决于二极管的连接级数的电位电平不同的电位电平的正电位的情况下，如图5A所示那样，对电位转换电路2的输出节点OUT连接正电位钳位电路19即可。图5A的正电位钳位电路19具有在输出节点n1与接地节点之间串联连接的多个二极管。这些二极管的正极朝向输出节点n1侧。将这些二极管的正向下降电压设为Vf、将二极管的连接级数设为m时，从输出节点n1输出的正电位被钳位(限制)为Vf×m。
图6(a)是示出与图4(a)同样的控制信号S1的信号波形的图，图6(b)是示出设置了正电位钳位电路19的情况下的充电泵1的输出信号波形的图。如将图6(b)与图4(b)比较就可以知道，通过设置正电位钳位电路19，正电位的电位电平变低。
另一方面，图5B是示出对电位转换电路2的输出节点OUT连接了负电位钳位电路20的例子的图。负电位钳位电路20具有在接地节点与输出节点n1之间串联连接的多个二极管。这些二极管的负极朝向输出节点n1侧。将这些二极管的正向下降电压设为Vf、将二极管的连接级数设为m时，从输出节点n1输出的负电位的绝对值被钳位(限制)为Vf×m。
也可以是，将图5A所示的正电位钳位电路19和图5B所示的负电位钳位电路20这双方连接到电位转换电路2的输出节点OUT。
图7是示出使高频开关部4的内部结构的一部分与图1的高频开关部4不同的例子的图。图7的高频开关部4内的各FET6具有连接在主体(body)与栅极之间的二极管D[k](k＝1～N)。该二极管D[k]的正极连接在主体，负极连接于栅极。通过设置这样的二极管D[k]，可使栅极与主体之间的电位关系变得明确，FET6的接通/断开特性得以提高。因而，能够削减分流FET组5中的FET的连接级数。
这样，在第一实施方式中，在充电泵1内，设置使输出节点n1共同化的正电位生成电路16和负电位生成电路17，根据控制信号S1的逻辑，切换正电位生成电路16和负电位生成电路17的任一方而使之动作，因此能够从输出节点n1交替输出正电位和负电位。因而，仅通过与输出节点n1连接的一个低通滤波器18就能够除去正电位和负电位中含有的高次谐波噪声。而且，正电位生成电路16和负电位生成电路17能够仅通过二极管D1～D10和电容器C1～C8来构成，因此在电位转换时耐压不会成为问题，能够增大正电位和负电位的振幅，适用于生成切换高频信号的开关电路3的切换控制信号Cont。
(第二实施方式)
在上述的第一实施方式中，对正电位生成电路16和负电位生成电路17分别各自设置第一时钟生成器11和第二时钟生成器12，但以下要说明的第二实施方式中，正电位生成电路16和负电位生成电路17共用一个振荡器。
图8是示出第二实施方式的开关电路3的概略结构的框图。图8的开关电路3除了电位转换电路2的内部结构的一部分与图1不同之外，其他与图1相同。
图8的电位转换电路2具有变频器INV1、INV2、振荡器21、第一时钟门部22、第二时钟门部23及充电泵1。其中，变频器INV1、INV2和充电泵1的内部结构在图1和图8中是相同的。
振荡器21生成与第一～第四时钟信号CK1、CK1/、CK2、CK2/同步的基准时钟信号CK、CK/。基准时钟信号CK、CK/是相位相互反转的信号。
第一时钟门部22在控制信号S1是高(第一逻辑)时，与基准时钟信号CK、CK/同步地生成第一时钟信号CK1和第二时钟信号CK1/，在控制信号S1是低(第二逻辑)时，使第一时钟信号CK1和第二时钟信号CK1/停止。
例如，第一时钟门部22具有：根据控制信号S1的逻辑来切换基准时钟信号CK的通过/截断的第一传输门TG1；以及根据控制信号S1的逻辑来切换基准时钟信号CK/的通过/截断的第二传输门TG2。更具体地说，第一传输门TG1和第二传输门TG2分别为，在控制信号S1是高(第一逻辑)时使基准时钟信号CK、CK/通过而生成第一时钟信号CK1和第二时钟信号CK1/，在控制信号S1是低(第二逻辑)时将基准时钟信号CK、CK/截断而使第一时钟信号CK1和第二时钟信号CK1/停止。
第二时钟门部23在控制信号S1是低(第二逻辑)时，与基准时钟信号CK、CK/同步地生成第三时钟信号CK2和第四时钟信号CK2/，在控制信号S1是低(第二逻辑)时，使第三时钟信号CK2和第四时钟信号CK2/停止。
例如，第二时钟门部23具有：根据控制信号S1的逻辑来切换基准时钟信号CK的通过/截断的第三传输门TG3；以及根据控制信号S1的逻辑来切换基准时钟信号CK/的通过/截断的第四传输门TG4。更具体地说，第三传输门和第四传输门分别为，在控制信号S1是低(第二逻辑)时使基准时钟信号CK、CK/通过而生成第三时钟信号CK2和第四时钟信号CK2/，在控制信号S1是高(第一逻辑)时将基准时钟信号CK、CK/截断而使第三时钟信号CK2和第四时钟信号CK2/停止。
这样，在图8的电位转换电路2中，使用振荡器21所生成的基准时钟信号CK、CK/来生成第一～第四时钟信号CK1、CK1/、CK2、CK2/，因此与第一实施方式相比能够削减振荡器21的数量。
此外，在图8的电位转换电路2中，取代振荡器21减少了一个，而追加了第一时钟门部22和第二时钟门部23。但是，第一时钟门部22和第二时钟门部23能够以少量的MOS晶体管构成，因此减少一个振荡器21的情况下电路面积更加削减。
图9是示出振荡器21的内部结构的电路图。图9的振荡器21，与图2的电路相比仅就去除了NMOS晶体管Q2这一点不同，从而省略详细的说明。此外，图2及图9的电路结构能够进行各种变更。
这样，图8的开关电路3使用来自一个振荡器21的基准时钟信号来生成向充电泵1内的正电位生成电路16和负电位生成电路17供给的第一～第四时钟信号CK1、CK1/、CK2、CK2/，因此能够削减振荡器21的数量，从而能够使电路结构简化。
图10是图8的开关电路3的第一变形例，是对电位转换电路2的输出节点OUT连接了正电位钳位电路19的图。正电位钳位电路19与图5A的正电位钳位电路19相同。而且，也可以将与图5B的负电位钳位电路20相同的电路连接到电位转换电路2的输出节点OUT。
图11是图8的开关电路3的第二变形例，是在开关电路3内的各FET的主体与栅极之间连接有与图7相同的二极管的图。
这样，在第二实施方式中，利用第一时钟门部22和第二时钟门部23使由一个振荡器21生成的基准时钟信号通过/截断，来生成第一～第四时钟信号CK1、CK1/、CK2、CK2/，因此能够削减振荡器21的数量，能够削减电位转换电路2的电路面积。
(第三实施方式)
以下要说明的第三实施方式为，使用上述的第一或者第二实施方式的从电位转换电路2输出的切换控制信号Cont来对特定的直通(through)FET组进行切换控制。
图12是示出第三实施方式的高频开关部4的详细结构的电路图。图12的高频开关部4具有与天线的共同信号节点n2对称地连接的2组开关组。各开关组具有：一端与共同信号节点n2连接的第一分级直通FET组31；以及分别连接在该直通FET组的另一端与多个高频信号节点RF之间的多个第二分级直通FET组32。
这样，形成为将开关组相对于共同信号节点n2对称且分级地配置的树型对于减少插入损失是有效的。然而，由于第一分级直通FET组31位于离天线的共同信号节点n2最近的地方，因此在其处于断开状态时，第一分级直通FET组31的各FET的漏极·源极间电压比第二分级直通FET组32的各FET的漏极·源极间电压高。因此，用于使第一分级直通FET组31接通/断开的切换控制信号Cont的断开电位需要低于第二分级直通FET组32的切换控制信号Cont的断开电位。这是因为切换控制信号Cont的断开电位越高则断开时的畸变特性会变得越差的缘故。
因而，在本实施方式中，通过上述的第一或者第二实施方式的电位转换电路2生成向位于与天线的共同信号节点n2最接近的位置的、对称配置的多个第一分级直通FET组31供给的切换控制信号Cont。第一或者第二实施方式的电位转换电路2如上所述仅由二极管和电容器构成，在耐压上不存在限制，因此能够降低切换控制信号Cont的断开电位。由此，不会有断开时使信号畸变增大的忧虑。
图13是第三实施方式的电位转换电路2及其周边电路的框图。图13的电位转换电路2具有多个充电泵1，该多个充电泵1对与天线的共同信号节点n2对称地连接的多个第一分级直通FET组31分别生成切换控制信号Cont。图13的电位转换电路2具备两个充电泵1，但在对共同信号节点n2连接2n个(n是1以上的整数)第一分级直通FET组31的情况下，需要2n个充电泵。
图13所示的电位转换电路2的周边电路具有电源电路33、解码器34、驱动电路35。电源电路33生成供解码器34、驱动电路35及电位转换电路2使用的电源电位。解码器34将从外部输入的控制电压进行解码而生成控制信号S1，并向电位转换电路2和驱动电路35供给。驱动电路35在其内部具备电平移位器36，通过电平移位器36对控制信号S1的电位电平进行转换来生成切换控制信号Cont。由驱动电路35生成的切换控制信号Cont用于第二分级直通FET组32的接通/断开控制。
图13中的电位转换电路2中，将变频器INV1、INV2、第一时钟生成器11、第二时钟生成器12及充电泵1作为一组，设置有第一分级直通FET组31的数目量的组。各组的第一时钟生成器11在相同定时生成相位相互反转的第一时钟信号CK1和第二时钟信号CK1/，各组的第二时钟生成器12在相同定时生成相位相互反转的第三时钟信号CK2和第四时钟信号CK2/。
由此，与天线的共同信号节点n2对称地连接的多个第一分级直通FET组31在相同定时被切换控制为接通或者断开。
图14是示出电平移位器36的内部结构的一个例子的电路图。图14的电平移位器36具有初级电平移位器部36a和后级电平移位器部36b。
初级电平移位器部36a具有：在正电位Vp与接地线之间串联连接的PMOS晶体管Q11及NMOS晶体管Q12；以及同样地在正电位Vp与接地线之间串联连接的PMOS晶体管Q13及NMOS晶体管Q14。对NMOS晶体管Q12的栅极输入任一解码信号D[i]，对NMOS晶体管Q14的栅极输入该解码信号D[i]的反转信号。PMOS晶体管Q11、Q13交叉连接。即，PMOS晶体管Q11的栅极与晶体管Q13、Q14的连接节点连接，PMOS晶体管Q13的栅极与晶体管Q11、Q12的连接节点连接。
后级电平移位器部36b具有：在正电位Vp与负电位Vn之间串联连接的PMOS晶体管Q15及NMOS晶体管Q16；以及同样地在正电位Vp与负电位vn之间串联连接的PMOS晶体管Q17及NMOS晶体管Q18。
NMOS晶体管Q16、Q18交叉连接。PMOS晶体管Q15的栅极与晶体管Q11、Q12的连接节点连接，从该连接节点输出电位电平转换后的信号Cont[i]。PMOS晶体管Q16的栅极与晶体管Q13、Q14的连接节点连接，从该连接节点输出电位电平转换后的信号Cont[i]的反转信号Cont[i]/。
根据本实施方式，除驱动电路35内的电平移位器36之外另行需要图1等所示出的充电泵1等，但电位转换电路2仅针对第一分级直通FET组31设置即可，因此在开关电路3的整体中，不那么增加大规模的电路面积。
此外，也可以使电位转换电路2内的结构与图8相同。而且，也可以对电位转换电路2的输出节点OUT连接正电位钳位电路19或负电位钳位电路20。
这样，在第三实施方式中，通过第一或者第二实施方式的电位转换电路2生成控制与天线的共同信号节点n2对称地连接的第一分级直通FET组31的接通/断开的切换控制信号Cont，因此能够不增大信号畸变地生成大振幅的切换控制信号Cont。
(第四实施方式)
在以下说明的第四实施方式中，将从上述的第一或者第二实施方式的电位转换电路2输出的切换控制信号Cont，向满足与第三实施方式不同条件的直通FET组供给。
图15是示出第四实施方式的高频开关部4的详细结构的电路图。图15的高频开关部4具有：与天线的共同信号节点n2连接的第一直通FET组41；同样地与共同信号节点n2连接的多个第二直通FET组42；以及在连接于这些第二直通FET组的端部的高频信号节点RF2～FR5与接地节点之间分别连接的多个分流FET组43。
第一直通FET组41通过由在第一或者第二实施方式中说明的电位转换电路2生成的切换控制信号Cont而被进行接通/断开控制，第二直通FET组42通过由驱动电路35内的图14所示的电平移位器36生成的切换控制信号Cont而被进行接通/断开控制。
第一直通FET组41中的FET的连接级数少于多个第二直通FET组42的各自中的FET的连接级数。FET的连接级数越少，接通时产生的高次谐波畸变越小。一般而言，当将串联连接的级数设为Nstack时，接通时产生的高次谐波畸变(dB)遵守以20log(Nstack)表示的定标法则。因而，第一直通FET组41的接通时的高次谐波畸变小于第二直通FET组42的接通时的高次谐波畸变。
在此，高次谐波畸变中的2次谐波畸变中，从接通状态的FET产生的成分是支配性的，因此，根据本实施方式，与第一直通FET组41连接的高频信号节点RFRF1处于导通状态时的2次谐波畸变变得良好。
而且，也可以使构成第一直通FET组41的各FET的栅极宽度比构成第二直通FET组42的各FET的栅极宽度大。由此，能够进一步减小接通状态下的第一直通FET组41的2次谐波畸变。
如上述那样，叠加级数越少，则接通状态的高次谐波畸变越加改善，但断开电位耐性会降低。然而，在本实施方式中，通过由图1等示出的电位转换电路2所生成的切换控制信号Cont来驱动第一直通FET组41，因此能够使断开电位低于由电平移位器36生成的切换控制信号Cont，能够防止断开电位耐性的降低。
图16是第四实施方式的电位转换电路2及其周边电路的框图。图16的电位转换电路2具有变频器INV1、INV2、第一时钟生成器11、第二时钟生成器12及充电泵1。由充电泵1生成的切换控制信号Cont被向第一直通FET组41的栅极供给。图16的周边电路的结构与图13相同。
在本实施方式中，也与第三实施方式相同，除了电平移位器36之外还另行需要电位转换电路2，电路面积增加，但仅在对于2次谐波畸变的基准严格的情况下设置第一直通FET组41，仅对该第一直通FET组41供给来自电位转换电路2的切换控制信号Cont，因此，在开关电路3的整体中，由设置电位转换电路2所带来的电路面积的增加并不会成为多么大的问题。
这样，在第四实施方式中，串联连接的FET的连接级数少的直通FET组的切换控制信号Cont由电位转换电路2内的充电泵1来生成，除此以外的直通FET组的切换控制信号Cont由电平移位器36来生成，因此，在对于2次谐波畸变的限制严格的情况下，减少直通FET组中的FET的连接级数并通过来自电位转换电路2的切换控制信号Cont进行驱动，由此能够减小2次谐波畸变并防止断开电位耐性的降低。
本发明的形态并不限定于上述的各个实施方式，也包含本领域技术人员可想到的各种变形，本发明的效果也不限定于上述内容。即，在不脱离权利要求书所规定的内容及从其等同物导出的本发明的概括性的思想和主旨的范围中，能够进行各种追加、变更及局部删除。

Claims (11)

1.一种充电泵，其中，具备：
正电位生成电路，连接在基准电位节点与输出节点之间，生成正电位；以及
负电位生成电路，连接在上述基准电位节点与上述输出节点之间，生成负电位，
上述正电位生成电路具有：
多级第一整流元件，串联连接在上述基准电位节点与上述输出节点之间；
第一电容器及第二电容器，各自的一端交替地连接在上述多级第一整流元件的级间；
第一端口，向上述第一电容器的另一端供给第一时钟信号；以及
第二端口，向上述第二电容器的另一端供给与上述第一时钟信号相位相反的第二时钟信号，
上述负电位生成电路具有：
多级第二整流元件，在上述基准电位节点与上述输出节点之间，与上述多级第一整流元件反向地串联连接；
第三电容器及第四电容器，各自的一端交替地连接在上述多级第一整流元件的级间；
第三端口，向上述第三电容器的另一端供给第三时钟信号；以及
第四端口，向上述第四电容器的另一端供给与上述第三时钟信号相位相反的第四时钟信号。
2.如权利要求1所述的充电泵，其中，
正在从上述第一端口及上述第二端口分别供给上述第一时钟信号及上述第二时钟信号的过程中，停止从上述第三端口及上述第四端口供给上述第三时钟信号及上述第四时钟信号，
正在从上述第三端口及上述第四端口供给上述第三时钟信号及上述第四时钟信号的过程中，停止从上述第一端口及上述第二端口供给上述第一时钟信号及上述第四时钟信号，
正在从上述第一端口及上述第二端口供给上述第一时钟信号及上述第二时钟信号的过程中，上述输出节点输出正电位，正在从上述第三端口及上述第四端口供给上述第三时钟信号及上述第四时钟信号的过程中，上述输出节点输出负电位。
3.如权利要求2所述的充电泵，其中，
从上述输出节点输出的正电位通过基于上述多级第二整流元件的各自的正向下降电压之和的钳位电位而被限制，
从上述输出节点输出的负电位的绝对值通过基于上述多级第一整流元件的各自的正向下降电压之和的钳位电位而被限制。
4.如权利要求3所述的充电泵，其中，
具备：
钳位电路，通过与基于上述多级第二整流元件及上述多级第一整流元件的至少一方的钳位电位不同的电位，限制从上述输出节点输出的正电位及负电位的至少一方。
5.如权利要求1～4中任一项所述的充电泵，其中，
具备：
滤波器，与上述输出节点连接，抑制高次谐波噪声。
6.一种电位转换电路，其中，具备：
充电泵，生成与控制信号的逻辑对应的正电位及负电位；以及
时钟生成器，在上述控制信号是第一逻辑时，生成相位相互反转的第一时钟信号及第二时钟信号，并且停止第三时钟信号及第四时钟信号的生成，在上述控制信号是第二逻辑时，生成相位相互反转的上述第三时钟信号及上述第四时钟信号，并且停止上述第一时钟信号及上述第二时钟信号的生成，
上述充电泵具备：
正电位生成电路，连接在基准电位节点与输出节点之间，生成正电位；以及
负电位生成电路，连接在上述基准电位节点与上述输出节点之间，生成负电位，
上述正电位生成电路具有：
多级第一整流元件，串联连接在上述基准电位节点与上述输出节点之间；
第一电容器及第二电容器，各自的一端交替地连接在上述多级第一整流元件的级间；
第一端口，向上述第一电容器的另一端供给上述第一时钟信号；以及
第二端口，向上述第二电容器的另一端供给与上述第一时钟信号相位相反的第二时钟信号，
上述负电位生成电路具有：
多级第二整流元件，在上述基准电位节点与上述输出节点之间，与上述多级第一整流元件反向地串联连接；
第三电容器及第四电容器，各自的一端交替地连接在上述多级第一整流元件的级间；
第三端口，向上述第三电容器的另一端供给上述第三时钟信号；以及
第四端口，向上述第四电容器的另一端供给与上述第三时钟信号相位相反的第四时钟信号。
7.如权利要求6所述的电位转换电路，其中，
上述时钟生成器具有：
第一时钟生成器，在上述控制信号是上述第一逻辑时，生成上述第一时钟信号及上述第二时钟信号，在上述控制信号是上述第二逻辑时，停止上述第一时钟信号及上述第二时钟信号的生成；以及
第二时钟生成器，在上述控制信号是上述第二逻辑时，生成第三时钟信号及第四时钟信号，在上述控制信号是上述第一逻辑时，停止上述第三时钟信号及上述第四时钟信号的生成。
8.如权利要求6所述的电位转换电路，其中，
上述时钟生成器具有：
振荡器，生成基准时钟信号；
第一时钟门部，在上述控制信号是上述第一逻辑时，使用上述基准时钟信号生成上述第一时钟信号及上述第二时钟信号，在上述控制信号是上述第二逻辑时，使上述第一时钟信号及上述第二时钟信号停止；以及
第二时钟门部，在上述控制信号是上述第二逻辑时，使用上述基准时钟信号生成上述第三时钟信号及上述第四时钟信号，在上述控制信号是上述第一逻辑时，使上述第三时钟信号及上述第四时钟信号停止。
9.一种开关电路，其中，具备：
充电泵，生成正电位及负电位；
时钟生成器，在控制信号是第一逻辑时，生成相位相互反转的第一时钟信号及第二时钟信号，并且停止第三时钟信号及第四时钟信号的生成，在上述控制信号是第二逻辑时，生成相位相互反转的上述第三时钟信号及上述第四时钟信号，并且停止上述第一时钟信号及上述第二时钟信号的生成；以及
开关部，使用由上述充电泵生成的正电位及负电位被进行切换控制，
上述充电泵具备：
正电位生成电路，连接在基准电位节点与输出节点之间，生成正电位；以及
负电位生成电路，连接在上述基准电位节点与上述输出节点之间，生成负电位，
上述正电位生成电路具有：
多级第一整流元件，串联连接在上述基准电位节点与上述输出节点之间；
第一电容器及第二电容器，各自的一端交替地连接在上述多级第一整流元件的级间；
第一端口，向上述第一电容器的另一端供给上述第一时钟信号；以及
第二端口，向上述第二电容器的另一端供给上述第二时钟信号，
上述负电位生成电路具有：
多级第二整流元件，在上述基准电位节点与上述输出节点之间，与上述多级第一整流元件反向地串联连接；
第三电容器及第四电容器，各自的一端交替地连接在上述多级第一整流元件的级间；
第三端口，向上述第三电容器的另一端供给上述第三时钟信号；以及
第四端口，向上述第四电容器的另一端供给上述第四时钟信号。
10.如权利要求9所述的开关电路，其中，
上述开关部具有多个第一分级开关部，该多个第一分级开关部对是否截断从进行无线信号的发送及接收的至少一方的天线的共同信号节点分支的多个传送路径的每个传送路径进行切换，
上述多个第一分级开关部分别具有直通开关元件组，该直通开关元件组具有在对应的传送路径上串联连接的多个开关元件，
上述多个开关元件通过由上述充电泵生成的正电位及负电位被进行接通/断开控制。
11.如权利要求9所述的开关电路，其中，
上述开关部具有多个分支开关部，该多个分支开关部对是否截断从进行无线信号的发送及接收的至少一方的天线的共同信号节点分支的多个传送路径的每个传送路径进行切换，
上述多个分支开关部中的一部分具有第一直通开关元件组，该第一直通开关元件组具有在对应的传送路径上串联连接的p个开关元件，其中，p是1以上的整数，
上述多个分支开关部中的剩余部分具有第二直通开关元件组，该第二直通开关元件组具有在对应的传送路径上串联连接的比上述p个多的数量的开关元件，
上述第一直通开关元件组通过由上述充电泵生成的正电位及负电位被进行接通/断开控制，
上述第二直通开关元件组通过由电平移位器进行了电位电平转换后的电位被进行接通/断开控制。
CN201510026772.7A 2014-06-23 2015-01-20 充电泵、电位转换电路及开关电路 Pending CN105322932A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014-128600 2014-06-23
JP2014128600A JP2016009939A (ja) 2014-06-23 2014-06-23 チャージポンプ、電位変換回路およびスイッチ回路

Publications (1)

Publication Number Publication Date
CN105322932A true CN105322932A (zh) 2016-02-10

Family

ID=54870543

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510026772.7A Pending CN105322932A (zh) 2014-06-23 2015-01-20 充电泵、电位转换电路及开关电路

Country Status (3)

Country Link
US (1) US20150372590A1 (zh)
JP (1) JP2016009939A (zh)
CN (1) CN105322932A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112217382A (zh) * 2019-07-11 2021-01-12 富士电机株式会社 飞跨电容电路、电路模块及功率转换装置
CN113050507A (zh) * 2021-03-26 2021-06-29 广州穗源微电子科技有限公司 一种应用于低电源电压射频开关的控制电路

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9634562B1 (en) * 2016-06-09 2017-04-25 Stmicroelectronics International N.V. Voltage doubling circuit and charge pump applications for the voltage doubling circuit
US10361697B2 (en) * 2016-12-23 2019-07-23 Skyworks Solutions, Inc. Switch linearization by compensation of a field-effect transistor
CN108696109B (zh) 2017-04-07 2023-08-29 雅达电子国际有限公司 堆叠式mosfet电路和操作堆叠式mosfet电路的方法
US20180316343A1 (en) * 2017-04-28 2018-11-01 Qualcomm Incorporated Transistor Switch
US10333397B2 (en) 2017-07-18 2019-06-25 Stmicroelectronics International N.V. Multi-stage charge pump circuit operating to simultaneously generate both a positive voltage and a negative voltage
US10050524B1 (en) 2017-11-01 2018-08-14 Stmicroelectronics International N.V. Circuit for level shifting a clock signal using a voltage multiplier
US11967896B2 (en) * 2021-10-12 2024-04-23 Skyworks Solutions, Inc. Charging and discharging circuits for assisting charge pumps

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08223021A (ja) * 1994-12-16 1996-08-30 Matsushita Electric Ind Co Ltd １入力多出力スイッチ及び多入力１出力スイッチ
US5554892A (en) * 1993-04-28 1996-09-10 Nec Corproation Signal processing circuit for switch capable of reducing insertion loss
US6521948B2 (en) * 1999-12-08 2003-02-18 Seiko Epson Corporation SOI-structure MIS field-effect transistor with gate contacting body region
CN101272091A (zh) * 2007-02-28 2008-09-24 三洋电机株式会社 充电泵电路
JP2010081365A (ja) * 2008-09-26 2010-04-08 Toshiba Corp 高周波半導体スイッチ装置
US20110050323A1 (en) * 2009-08-31 2011-03-03 Kabushiki Kaisha Toshiba Semiconductor switch
CN102545950A (zh) * 2010-12-27 2012-07-04 瑞萨电子株式会社 高频模块及无线通信系统
US20120225627A1 (en) * 2011-03-04 2012-09-06 Kabushiki Kaisha Toshiba Semiconductor switch and wireless device
US8295784B2 (en) * 2007-07-20 2012-10-23 Kabushiki Kaisha Toshiba Semiconductor switching device
US8461911B2 (en) * 2009-10-23 2013-06-11 Kabushiki Kaisha Toshiba Semiconductor switch for switching terminals

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5554892A (en) * 1993-04-28 1996-09-10 Nec Corproation Signal processing circuit for switch capable of reducing insertion loss
JPH08223021A (ja) * 1994-12-16 1996-08-30 Matsushita Electric Ind Co Ltd １入力多出力スイッチ及び多入力１出力スイッチ
US6521948B2 (en) * 1999-12-08 2003-02-18 Seiko Epson Corporation SOI-structure MIS field-effect transistor with gate contacting body region
CN101272091A (zh) * 2007-02-28 2008-09-24 三洋电机株式会社 充电泵电路
US8295784B2 (en) * 2007-07-20 2012-10-23 Kabushiki Kaisha Toshiba Semiconductor switching device
JP2010081365A (ja) * 2008-09-26 2010-04-08 Toshiba Corp 高周波半導体スイッチ装置
US20110050323A1 (en) * 2009-08-31 2011-03-03 Kabushiki Kaisha Toshiba Semiconductor switch
US8461911B2 (en) * 2009-10-23 2013-06-11 Kabushiki Kaisha Toshiba Semiconductor switch for switching terminals
CN102545950A (zh) * 2010-12-27 2012-07-04 瑞萨电子株式会社 高频模块及无线通信系统
US20120225627A1 (en) * 2011-03-04 2012-09-06 Kabushiki Kaisha Toshiba Semiconductor switch and wireless device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112217382A (zh) * 2019-07-11 2021-01-12 富士电机株式会社 飞跨电容电路、电路模块及功率转换装置
CN113050507A (zh) * 2021-03-26 2021-06-29 广州穗源微电子科技有限公司 一种应用于低电源电压射频开关的控制电路

Also Published As

Publication number Publication date
US20150372590A1 (en) 2015-12-24
JP2016009939A (ja) 2016-01-18

Similar Documents

Publication Publication Date Title
CN105322932A (zh) 充电泵、电位转换电路及开关电路
JP5767811B2 (ja) Ｉｉｉ族窒化物双方向スイッチ
US20180262186A1 (en) Integrated bootstrap high-voltage driver chip and technological structure thereof
TWI519070B (zh) 具有適應性汲極與源極電壓之射頻切換器
TWI294214B (en) High frequency switching circuit and semiconductor device
JP4832965B2 (ja) スイッチ回路装置、スイッチ回路装置を用いた無線回路装置及びサンプリング回路装置
TWI538399B (zh) 用於高速類比開關的低漏動態雙向本體-攫取方法
CN102769379B (zh) 一种绝缘硅工艺上的正负压产生电路
TWI554031B (zh) 具有路徑充放電路的射頻切換器
CN105099173B (zh) 充电泵
CN109314509A (zh) 驱动装置
CN102298957B (zh) 去耦控制电路及半导体电路
US7768309B2 (en) Low-noise PECL output driver
CN111342829B (zh) 一种宽带射频开关及其开关方法、开关模块、电路模块
CN108964445A (zh) 具有降低的二极管阈值电压和开态电阻的切换电容器电荷泵
CN106330152A (zh) 包括场效应晶体管的功率半导体电路
US20150372591A1 (en) Positive and negative potential generating circuit
CN109787612A (zh) 一种新型的宽范围亚阈值电平移位器电路
CN103117739B (zh) 氮化镓基增强耗尽型电平转换电路
EP2536010B1 (en) Power generating circuit and switching circuit
US20110317456A1 (en) Optimum structure for charge pump circuit with bipolar output
CN103066976B (zh) 一种低关断态电流晶体管电路
CN207184439U (zh) 一种可双向导通限流的负载开关
CN1288842C (zh) 高频信号开关
TWI677174B (zh) 電壓轉換電路及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20160210

WD01 Invention patent application deemed withdrawn after publication