JP2010081365A - 高周波半導体スイッチ装置 - Google Patents

Abstract

【課題】チャージポンプの出力容量を低減してチップ面積を縮小できる高周波半導体スイッチ装置を提供する。
【解決手段】アンテナ端子ＡＮＴと、各高周波端子ＴＸ、ＲＸとの間の接続を切り換える回路であって、アンテナ端子ＡＮＴと各高周波端子ＴＸ、ＲＸとの間にそれぞれ接続されたスルーＦＥＴＴ１、Ｔ２を有する高周波スイッチ回路１と、各スルーＦＥＴＴ１、Ｔ２のゲートを駆動する駆動回路１１、１２と、駆動回路１１、１２の高電位電源端子に正側出力端子ＣＰ＿ｏｕｔ１が接続され、駆動回路１１、１２の低電位電源端子に負側出力端子ＣＰ＿ｏｕｔ２が接続された正負両極性チャージポンプ回路１５と、を備え、各スルーＦＥＴＴ１、Ｔ２のゲート容量はそれぞれ概略等しく、正負両極性チャージポンプ回路１５の正側出力端子ＣＰ＿ｏｕｔ１と負側出力端子ＣＰ＿ｏｕｔ２との間に容量Ｃｘが設けられている。
【選択図】図１

Description

本発明は、複数の端子間の接続状態を切り替える高周波半導体スイッチ装置に関する。

高周波半導体スイッチ装置として例えばＳＰＤＴ（Single-Pole Double-Throw）スイッチが知られている（例えば特許文献１）。

近年、半導体プロセスの微細化によりシステム電源の低電圧化が進んでいる。しかし、高周波スイッチにおいては電源電圧が低いと、オンＦＥＴのゲートに供給されるHighレベルが低くなってしまい、オンＦＥＴの通過損失および歪が増大してしまう。そのため、外部電源の高電位Ｖｄｄよりも高い電位Ｖｐｐを生成する正チャージポンプが必要である。

また、時分割送受切替用のＳＰＤＴスイッチでは電圧振幅の大きい送信信号が入力したときに歪まないことが要求され、このため、スイッチを駆動させる制御信号のLowレベルとして負電位の信号が用いられる。したがって、グランド電位よりも低い電位Ｖｓｓを生成する負チャージポンプが必要である。

一般に、負チャージポンプの電流引き抜き能力は小さく、その出力容量Ｃｏｕｔ１に充電された電荷を極めて短い時間で引き抜くことはできない。また、正チャージポンプの電流供給能力も小さく、その出力容量Ｃｏｕｔ２に充電された負電荷を極めて短い時間で引き抜くことはできない。このため、切り替え直後のスイッチ特性の劣化を防ぐため、Ｃｏｕｔ１とＣｏｕｔ２は、高周波スイッチ回路におけるＦＥＴのゲート容量Ｃｇに比べて十分大きい値でなければならないが、そのような大きな容量を半導体基板上に設けるには大きなチップ面積を要する。
特開２００５−２４４８５０号公報

本発明は、チャージポンプの出力容量を低減してチップ面積を縮小できる高周波半導体スイッチ装置を提供する。

本発明の一態様によれば、アンテナ端子と、第１〜第ｎ（ｎは2以上の整数）の各高周波端子との間の接続を切り換える回路であって、前記アンテナ端子と前記第１〜第ｎの各高周波端子との間にそれぞれ接続された第１〜第ｎのスルーＦＥＴ（Field Effect Transistor）を有する高周波スイッチ回路と、前記各スルーＦＥＴのゲートを駆動する駆動回路と、前記駆動回路の高電位電源端子に正側出力端子が接続され、前記駆動回路の低電位電源端子に負側出力端子が接続された正負両極性チャージポンプ回路と、を備え、前記第１〜第ｎのスルーＦＥＴのゲート容量はそれぞれ概略等しく、前記正負両極性チャージポンプ回路の前記正側出力端子と前記負側出力端子との間に容量が設けられていることを特徴とする高周波半導体スイッチ装置が提供される。

本発明によれば、チャージポンプの出力容量を低減してチップ面積を縮小できる高周波半導体スイッチ装置が提供される。

［第１の実施形態］
図１は、本発明の第１の実施形態に係る高周波半導体スイッチ装置の構成を例示する回路図である。

本実施形態では、高周波半導体スイッチ装置の一例としてＳＰＤＴ(Single-Pole Double-Throw)スイッチを一例に挙げて説明する。図１に示す回路要素は、ＳＯＩ（Silicon on Insulator)構造の半導体基板に１チップとして形成され、ＳＯＩ構造とすることにより、高周波特性の優れたスイッチを提供できる。

図１に示す高周波半導体スイッチ装置は、高周波スイッチ回路１と、制御回路２と、正負両極性チャージポンプ回路１５を有する。制御回路２は、インバータＩＮＶ１、ＩＮＶ２、駆動回路１１、１２を有する。インバータＩＮＶ１の出力端子は駆動回路１１の入力端子に接続され、インバータＩＮＶ２の出力端子は駆動回路１２の入力端子に接続されている。

高周波スイッチ回路１は、アンテナ端子ＡＮＴと、各高周波端子ＴＸ、ＲＸとの間の接続を切り換える回路であって、高周波端子ＴＸとアンテナ端子ＡＮＴとの間にスルーＦＥＴＴ１が接続され、高周波端子ＲＸとアンテナ端子ＡＮＴとの間にスルーＦＥＴＴ２が接続されている。また、高周波端子ＴＸとグランドとの間にシャントＦＥＴＴ３が接続され、高周波端子ＲＸとグランドとの間にシャントＦＥＴＴ４が接続されている。スルーＦＥＴＴ１、Ｔ２、シャントＦＥＴＴ３、Ｔ４は、例えばＮチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）またはＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）である。

スルーＦＥＴＴ１は抵抗Ｒｇ１を介して駆動回路１１の出力端子に接続されている。シャントＦＥＴＴ３は抵抗Ｒｇ３を介して駆動回路１１の反転出力端子に接続されている。スルーＦＥＴＴ２は抵抗Ｒｇ２を介して駆動回路１２の出力端子に接続されている。シャントＦＥＴＴ４は抵抗Ｒｇ４を介して駆動回路１２の反転出力端子に接続されている。抵抗Ｒｇ１〜Ｒｇ４はそれぞれ高周波信号が駆動回路１１、１２に漏洩しない程度の高い抵抗値を有する。

シャントＦＥＴＴ３は、高周波端子ＴＸとアンテナ端子ＡＮＴとの間が遮断された際、それら端子間のアイソレーションを高める。すなわち、スルーＦＥＴＴ１がオフ状態であっても、高周波信号がスルーＦＥＴＴ１を介して高周波端子ＴＸに漏れてしまう場合があるが、この時、オン状態のシャントＦＥＴＴ３を介して漏れた高周波信号をグランドに逃がすことができる。同様に、シャントＦＥＴＴ４は、高周波端子ＲＸとアンテナ端子ＡＮＴとの間が遮断された際、それら端子間のアイソレーションを高める。すなわち、スルーＦＥＴＴ２がオフ状態であっても、高周波信号がスルーＦＥＴＴ２を介して高周波端子ＲＸに漏れてしまう場合があるが、この時、オン状態のシャントＦＥＴＴ４を介して漏れた高周波信号をグランドに逃がすことができる。

正負両極性チャージポンプ回路１５の正側出力端子ＣＰ＿ｏｕｔ１は駆動回路１１、１２の高電位電源端子に接続され、負側出力端子ＣＰ＿ｏｕｔ２は駆動回路１１、１２の低電位電源端子に接続されている。正負両極性チャージポンプ回路１５は、その正側出力端子ＣＰ＿ｏｕｔ１に、外部から供給される高電位電源電位Ｖｄｄよりも高い電位Ｖｐｐを供給し、その負側出力端子ＣＰ＿ｏｕｔ２にグランド電位よりも低い電位Ｖｓｓを供給する。

インバータＩＮＶ１、ＩＮＶ２の高電位電源端子にはＶｄｄが供給され、低電位電源端子は接地されている。よって、インバータＩＮＶ１、ＩＮＶ２におけるHighレベルはＶｄｄであり、Lowレベルは０Ｖである。

駆動回路１１、１２の高電位電源端子には正負両極性チャージポンプ回路１５の正側出力端子ＣＰ＿ｏｕｔ１からＶｐｐが供給され、低電位電源端子には正負両極性チャージポンプ回路１５の負側出力端子ＣＰ＿ｏｕｔ２からＶｓｓが供給され、よって、駆動回路１１、１２はHighレベルとしてＶｐｐを出力し、LowレベルとしてＶｓｓを出力する。この駆動回路１１、１２からの出力は高周波スイッチ回路１の各ＦＥＴＴ１〜Ｔ４のゲートに供給され、各ＦＥＴＴ１〜Ｔ４はオンオフされる。

インバータＩＮＶ１の入力端子Ｃｏｎｔ１とインバータＩＮＶ２の入力端子Ｃｏｎｔ２には互いに逆相の信号が与えられる。例えば、Ｃｏｎｔ１がLowレベル、Ｃｏｎｔ２がHighレベルの時、スルーＦＥＴＴ１及びシャントＦＥＴＴ４は導通状態、スルーＦＥＴＴ２及びシャントＦＥＴＴ３は遮断状態となり、高周波端子ＴＸとアンテナ端子ＡＮＴとの間が導通モード、アンテナ端子ＡＮＴと高周波端子ＲＸとの間は遮断モードとなる（送信モード）。

逆に、Ｃｏｎｔ１がHighレベル、Ｃｏｎｔ２がLowレベルの時、スルーＦＥＴＴ１及びシャントＦＥＴＴ４は遮断状態、スルーＦＥＴＴ２及びシャントＦＥＴＴ３は導通状態となり、高周波端子ＴＸとアンテナ端子ＡＮＴとの間が遮断モード、アンテナ端子ＡＮＴと高周波端子ＲＸとの間は導通モードとなる（受信モード）。

前述のように、駆動回路１１、１２の出力および反転出力のHighレベルはＶｐｐ、LowレベルはＶｓｓである。このように、高周波スイッチ回路１における各ＦＥＴを駆動するためのHighレベル（Ｖｐｐ）を外部電源電位Ｖｄｄよりも高く、Lowレベル（Ｖｓｓ）をグランド電位（０Ｖ）よりも低くしている理由を以下に説明する。

まず、Highレベル（Ｖｐｐ）をＶｄｄよりも高くする理由を述べる。
近年、半導体プロセスの微細化によりシステム電源の低電圧化が進んでいる。しかし、高周波スイッチにおいては、電源電圧が低いとオンＦＥＴのゲートに供給されるHighレベルが低くなってしまい、オンＦＥＴの通過損失および歪が増大してしまう。そのため、昇圧が必要となるのである。なお、Ｖｐｐを大きくし過ぎると、信頼性低下を招くので、Ｖｐｐには最適値が存在する。

次にLowレベル（Ｖｓｓ）を負電位にする理由を述べる。
いま、送信モードで遮断状態にあるべきＦＥＴ（スルーＦＥＴＴ２、シャントＦＥＴＴ３）について考える。この時、それらＦＥＴのソース・ドレイン間には大きな電圧振幅が印加される。また、ゲート電極は高抵抗によってバイアスされており、ソースおよびドレインとの間にはそれぞれ、ゲート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃｇｄが存在するので、ゲートの電位はＤＣ（direct current）バイアス電位（＝Ｖｓｓ）に高周波信号が重畳されたものになる。

Ｃｇｓ＝Ｃｇｄであると仮定すれば、ゲートに重畳される高周波信号の振幅は、ソース・ドレイン間電圧に印加される高周波電圧振幅（ΔＶｄｓとする）の１／２となる。すなわち、Ｖｇｓ＝Ｖｓｓ＋ΔＶｄｓ／２…（１）となる。

Ｖｇｓがしきい値電圧Ｖｔｈを超えたとき、すなわち、（ΔＶｄｓ／２）が（Ｖｔｈ−Ｖｓｓ）を超えた時、ＦＥＴは遮断状態を維持することができない。Ｖｓｓを負側に大きくすることにより、最大許容送信電力を大きくすることができるが、Ｖｓｓを負側に大きくし過ぎるとオフＦＥＴのドレイン・ソース間にリーク電流が生じ、それによる歪が発生するので、Ｖｓｓには最適値が存在する。

ここで、図８は比較例の高周波半導体スイッチ装置の構成を示す。図１と同じ要素には同一の符号を付している。この図８に示す比較例では、Ｖｐｐを出力する正チャージポンプ４１と、Ｖｓｓを出力する負チャージポンプ４２のそれぞれに出力容量Ｃｏｕｔ１、Ｃｏｕｔ２が設けられている。

図９は、図８に示された回路の動作を説明するために、駆動回路１１と高周波スイッチ回路１を簡略化した等価回路である。高周波スイッチ回路１はＦＥＴＴ１〜Ｔ４のゲート容量Ｃｇおよび各ＦＥＴのゲートに接続された高抵抗Ｒｇのみでモデル化されている。また、駆動回路１１は差動出力であるが、一方の出力に対して２つのＦＥＴ１、ＦＥＴ２のみでモデル化されている。

まず、初期状態としてＦＥＴ１がオン、ＦＥＴ２がオフの場合を考える。この時、高周波スイッチ回路１のＦＥＴのゲート容量ＣｇにはHighレベルとしてＶｐｐが充電されている。ここで、高周波スイッチ回路１のＦＥＴの総ゲート幅は大きく、それゆえゲート容量Ｃｇも大きい（数十ｐＦ程度）。

さて次に、ＦＥＴ１がオフ、ＦＥＴ２がオンに切り替わった状況を考える。この時、Ｃｇに蓄えられていた電荷はＦＥＴ２を介して、負チャージポンプ４２の出力容量Ｃｏｕｔ２に流れ込む。これにより、ノードＣＰ＿ｏｕｔ２の電位はＶｓｓから瞬間的に下式（２）で表される電位Ｖoff_peakまで上昇してしまう。
Ｖoff_peak＝Ｖｓｓ＋（Ｖｐｐ−Ｖｓｓ）×Ｃｇ／（Ｃｇ＋Ｃｏｕｔ２）…（２）

一般に負チャージポンプ４２の電流引き抜き能力は小さく、出力容量Ｃｏｕｔ２に充電された電荷を極めて短い時間（例えば１μ秒）で引き抜くことはできない。よって、ノードＣＰ＿ｏｕｔ２の電位はある時定数をもって、初期状態の電位であるＶｓｓに緩やかに漸近することになる。これによりゲート容量Ｃｇの電位Ｖｇもある時定数を持ってＶｓｓに緩やかに漸近する。

次に、ＦＥＴ１がオフからオンに、ＦＥＴ２がオンからオフに切り替わる状況を考える。初期状態では、ゲート容量ＣｇにはLowレベルとしてＶｓｓが充電されており、Ｃｇに蓄えられていた負の電荷はＦＥＴ１を介して、正チャージポンプ４１の出力容量Ｃｏｕｔ１に流れ込む。これにより、ノードＣＰ＿ｏｕｔ１の電位はＶｐｐから瞬間的に下式（３）で表される電位Ｖon_valleyまで下降してしまう。
Ｖon_valley＝Ｖｐｐ−（Ｖｐｐ−Ｖｓｓ）×Ｃｇ／（Ｃｇ＋Ｃｏｕｔ１）…（３）

正チャージポンプ４１の電流供給能力も小さく、出力容量Ｃｏｕｔ１に充電された負電荷を極めて短い時間（例えば１μ秒）で引き抜くことはできない。よって、ノードＣＰ＿ｏｕｔ１の電位はある時定数をもって、初期状態の電位であるＶｐｐに緩やかに漸近することになる。これによりゲート容量Ｃｇの電位Ｖｇもある時定数を持ってＶｐｐに緩やかに漸近する。

Ｖoff_peakとＶｓｓとの差分、およびＶon_valleyとＶｐｐとの差分が十分小さくなければ、切替直後のスイッチ特性が劣化してしまうため、Ｃｏｕｔ１とＣｏｕｔ２はＣｇに比べて十分大きい値でなければならない。

Ｃｏｕｔ１およびＣｏｕｔ２に対して必要な値を見積もるため、例えば下記に示される条件を想定する。Ｃｇ＝５０ｐＦ、Ｖｐｐ＝３．５Ｖ、Ｖｓｓ＝−１．５Ｖ、Ｖoff_peak≦−１．２５Ｖ、Ｖon_valley≧３．２５Ｖ。これらの値を上記式（２）および（３）に代入すると、Ｃｏｕｔ１≧９５０ｐＦ、Ｃｏｕｔ２≧９５０ｐＦが得られる。

このような合計１．９ｎＦもの大きな容量を半導体基板上に設けるためには、相当のチップ面積を要することになる。１．９ｎＦの容量を、例えば酸化膜厚１０ｎｍのＭＩＭ（Metal Insulator Metal）構造で実現したとすると、７３２μｍ角の面積を要することになる。これは高周波スイッチ回路１の面積に匹敵する。

以上述べたように、正チャージポンプ回路と負チャージポンプ回路を内蔵した高周波半導体スイッチ装置を実現するには、大きなチップ面積を要するという問題があった。

これに対して図１に示される本発明の第１の実施形態では、正負両極性チャージポンプ回路１５の正側出力端子ＣＰ＿ｏｕｔ１と負側出力端子ＣＰ＿ｏｕｔ２との間にこれらに共通に単一の出力容量Ｃｘを設けている。

また、高周波スイッチ回路１におけるスルーＦＥＴＴ１とＴ２との間でゲート長及びゲート幅がそれぞれ概略等しく、シャントＦＥＴＴ３とＴ４との間でゲート長及びゲート幅がそれぞれ概略等しい。すなわち、駆動回路１１の出力の負荷容量（スルーＦＥＴＴ１のゲート容量）と、駆動回路１２の出力の負荷容量（スルーＦＥＴＴ２のゲート容量）とが概略等しく、駆動回路１１の反転出力の負荷容量（シャントＦＥＴＴ３のゲート容量）と、駆動回路１２の反転出力の負荷容量（シャントＦＥＴＴ４のゲート容量）とが概略等しい。

このような、本実施形態の構成により、チャージポンプの出力容量Ｃｘの値を、図８、９を参照して前述した比較例におけるＣｏｕｔ１及びＣｏｕｔ２の容量値の半分にすることができる。その理由を図２を用いて説明する。

図２は、図１における駆動回路１１、１２および高周波スイッチ回路１を簡略化したものである。高周波スイッチ回路１は、ＦＥＴＴ１のゲート容量Ｃｇ１およびそのゲートに接続された高抵抗Ｒｇ１、ＦＥＴＴ２のゲート容量Ｃｇ２およびそのゲートに接続された高抵抗Ｒｇ２のみでモデル化されている。また、駆動回路１１は、その一方の出力に対して２つのＦＥＴ１、ＦＥＴ２でモデル化されており、駆動回路１２も同様にその一方の出力に対して２つのＦＥＴ３、ＦＥＴ４でモデル化されている。

例えば、ＦＥＴ１がオフからオンに、ＦＥＴ２がオンからオフに、ＦＥＴ３がオンからオフに、ＦＥＴ４がオフからオンに切り替わる状況を考える。この時、ノードＶｇ１の初期電位はＶｓｓでありＦＥＴ１を介して電流Ｉ１が流れることによりＶｇ１はＶｐｐまで上昇する。また、ノードＶｇ２の初期電位はＶｐｐであり、ＦＥＴ４を介して電流Ｉ２が流れることによりＶｓｓまで低下する。

電流Ｉ１により、容量Ｃｘの図中上側電極からゲート容量Ｃｇ１へ流れ込む総電荷量（（Ｑ１とする）は以下の式（４）で与えられる。
Ｑ１＝Ｃｇ１（Ｖｐｐ−Ｖｓｓ）…（４）

また、電流Ｉ２により、ゲート容量Ｃｇ２から容量Ｃｘの図中下側電極へ流れ込む総電荷量（Ｑ２とする）は以下の式（５）で与えられる。
Ｑ２＝Ｃｇ２（Ｖｐｐ−Ｖｓｓ）…（５）
ここで、Ｃｇ１＝Ｃｇ２であるので、Ｑ１＝Ｑ２…（６）となる。

このように、容量Ｃｘは平衡対信号間に接続されていることになる。よって、図２の等価回路は図３の等価回路に等しいことになる。すなわち、本実施形態は、正負両極性チャージポンプ回路１５の正側出力端子ＣＰ＿ｏｕｔ１と負側出力端子ＣＰ＿ｏｕｔ２のそれぞれに、２・Ｃｘの対地容量を接続したのと等価である。

ここで、比較例の説明で用いたのと同じ下記条件を想定する。
Ｃｇ＝５０ｐＦ、Ｖｐｐ＝３．５Ｖ、Ｖｓｓ＝−１．５Ｖ、Ｖoff_peak≦−１．２５Ｖ、Ｖon_valley≧３．２５Ｖ。この時、本実施形態におけるＣｘは４７５ｐＦとなり、酸化膜厚１０μｍのＭＩＭ容量を想定すると、その面積は３６６μ角となる。

このように、本実施形態によれば、チャージポンプの出力容量として必要な容量の総和が、高周波スイッチ回路１と同程度の面積を要していた比較例におけるチャージポンプの出力容量の１／４となり、チップ面積を大幅に縮小できる。

［第２の実施形態］
図４は、図１における正負両極性チャージポンプ回路１５の構成例を示す。

この正負両極性チャージポンプ回路は、４つ以上のダイオード（本実施形態では例えば８つのダイオードＤ１〜Ｄ８）が直列接続され、両端子がそれぞれ抵抗Ｒ１、Ｒ２を介して正側出力端子ＣＰ＿ｏｕｔ１と負側出力端子ＣＰ＿ｏｕｔ２に接続されたダイオード直列回路を有する。

一端のダイオードＤ１のカソードは抵抗Ｒ１を介して正側出力端子ＣＰ＿ｏｕｔ１に接続され、他端のダイオードＤ８のアノードは抵抗Ｒ２を介して負側出力端子ＣＰ＿ｏｕｔ２に接続されている。

ダイオードＤ１とダイオードＤ２との接続点、ダイオードＤ３とダイオードＤ４との接続点、ダイオードＤ６とダイオードＤ７との接続点には、それぞれ容量Ｃ１、Ｃ３、Ｃ５を介してクロック信号ＣＫが供給される。ダイオードＤ２とダイオードＤ３との接続点、ダイオードＤ４とダイオードＤ５との接続点、ダイオードＤ７とダイオードＤ８との接続点には、それぞれ容量Ｃ２、Ｃ４、Ｃ６を介して反転クロック信号ＣＫ／が供給される。また、ダイオードＤ５とダイオードＤ６との接続点は接地されている。

ダイオードＤ１のカソードとダイオードＤ８のアノードとの間には容量Ｃ７が接続され、容量Ｃ７および抵抗Ｒ１、Ｒ２はリップル除去用ＲＣフィルタを構成する。

チャージポンプ用ダイオードＤ１〜Ｄ８において接地された接続点以外の他の接続点に容量を介して相補のクロック信号ＣＫ、ＣＫ／が交互に与えられ、ダイオードＤ１〜Ｄ８の特性に基づき電荷を遷移させ、正側出力端子ＣＰ＿ｏｕｔ１に正電位Ｖｐｐを、負側出力端子ＣＰ＿ｏｕｔ２に負電位Ｖｓｓを出力する。ダイオードＤ５とダイオードＤ６との接続点に接続されたグランド電位は基準電位を与え、実質そのグランドには電流は流れない。

なお、図４に示す例ではチャージポンプ用ダイオードの直列段数は８段であるが、必要な出力電位に応じて適宜変更されるべきものである。また、接地される接続点も適宜変更されるべきものである。

ここで、チャージポンプ用ダイオード直列回路における両端の接続点（Ｄ１とＤ２との接続点と、Ｄ７とＤ８との接続点）には同相のクロック信号を供給しても、正負両極性チャージポンプ回路として機能する。しかし、この場合、両端の接続点に共にHighレベルが供給される半周期の間は、図４に示す電流Ｉａは流れるが電流Ｉｂは流れず、また、両端の接続点に共にLowレベルが供給される半周期の間は、電流Ｉｂは流れるが電流Ｉａは流れない。すなわち、出力端子ＣＰ＿ｏｕｔ１から流れ出る電流とＣＰ＿ｏｕｔ２に流れ込む電流は同期しない。そのため、ＣＰ＿ｏｕｔ１とＣＰ＿ｏｕｔ２との間に接続される容量Ｃｘの一方の電極に電流が流れ込もうとしても、他方の電極から電流が流れ出ようとしないため、容量Ｃｘの等価的インピーダンスが大きくなり、容量Ｃｘの両端には非常に大きなリップルが発生することになる。

これに対して本実施形態では、Ｄ１とＤ２との接続点と、Ｄ７とＤ８との接続点に供給されるクロック信号は逆相であり、これにより、電流ＩａとＩｂは同期して流れるため、チャージポンプ回路で生じるリップルを低減することができる。

また、図４に示す正負両極性チャージポンプ回路の基準電位はグランドのみであり、外部高電位電源電位Ｖｄｄが基準電位として用いられていない。これによりＶｄｄが変動しても正負両極性チャージポンプ回路の正側出力電位は変動しない。

また、正側出力端子ＣＰ＿ｏｕｔ１と負側出力端子ＣＰ＿ｏｕｔ２との間には、複数段のダイオードＤが直列接続されて構成されたクランプ回路１７が接続され、その両端間に（ダイオードＤの順方向バイアスＶｆ×段数）以上の電圧がかかると電流が流れ、それ以上の電位差にはならない。なお、図４のクランプ回路１７にはダイオードＤの多段直列回路が例示されているが、ＦＥＴ等を用いたクランプ回路を用いてもよい。

図４に示した正負両極性チャージポンプ回路の出力波形を調べるために、クランプ回路１７におけるダイオード接続段数を７段とし、また、正側出力端子ＣＰ＿ｏｕｔ１と負側出力端子ＣＰ＿ｏｕｔ２との間に図１に示すように容量Ｃｘを接続し、下記の回路定数を与えて回路シミュレーションを実施した。

クロック信号ＣＫおよびその反転クロック信号ＣＫ／はパルス電圧とし、電圧振幅ΔＶｃｋ、立ち上がり時間ｔｒ、立下り時間ｔｆ、周期Ｔｃｋ、Ｄｕｔｙ比は下記のように設定した。
ΔＶｃｋ＝２Ｖｐｐ、ｔｒ，ｔｆ＝５０ｎ秒、Ｔｃｋ＝１μ秒、Ｄｕｔｙ比＝５０％。また、容量値および抵抗値は下記のように設定した。
Ｃ１〜Ｃ６＝５ｐＦ、Ｃ７＝１０ｐＦ、Ｒ１，Ｒ２＝２０ｋΩ、Ｃｘ＝２００ｐＦ。
ダイオードＤ１〜Ｄ８およびクランプ回路１７のダイオードＤはすべて同一とし、下記のモデルパラメータを与えた。
ＩＳ＝９．５７×１０^−１４、ＲＳ＝７６．０、Ｎ＝１．８４。

上記のモデルパラメータでシミュレーションしたところ、下記の結果を得た。
ＣＰ＿ｏｕｔ１の出力電位＝３．７８Ｖ、ＣＰ＿ｏｕｔ２の出力電位＝−１．５０Ｖ。また、ＣＰ＿ｏｕｔ１およびＣＰ＿ｏｕｔ２のリップル電圧は同一であり、３７８μＶｐｐであった。

［第３の実施形態］
次に、図５は、図１に示す正負両極性チャージポンプ回路１５の他の構成例を示す。

図５においては、チャージポンプが2系統（第１のチャージポンプ３１と、第２のチャージポンプ３２）が設けられている。

第１のチャージポンプ３１を構成する直列接続ダイオードＤ１ａ〜Ｄ８ａにおける、一端のダイオードＤ１ａのカソードは抵抗Ｒ１ａを介して正側出力端子ＣＰ＿ｏｕｔ１に接続され、他端のダイオードＤ８ａのアノードは抵抗Ｒ２ａを介して負側出力端子ＣＰ＿ｏｕｔ２に接続されている。

ダイオードＤ１ａとダイオードＤ２ａとの接続点、ダイオードＤ３ａとダイオードＤ４ａとの接続点、ダイオードＤ６ａとダイオードＤ７ａとの接続点には、それぞれ容量Ｃ１ａ、Ｃ３ａ、Ｃ５ａを介してクロック信号ＣＫが供給される。ダイオードＤ２ａとダイオードＤ３ａとの接続点、ダイオードＤ４ａとダイオードＤ５ａとの接続点、ダイオードＤ７ａとダイオードＤ８ａとの接続点には、それぞれ容量Ｃ２ａ、Ｃ４ａ、Ｃ６ａを介して反転クロック信号ＣＫ／が供給される。また、ダイオードＤ５ａとダイオードＤ６ａとの接続点は接地されている。

第２のチャージポンプ３２を構成する直列接続ダイオードＤ１ｂ〜Ｄ８ｂにおける、一端のダイオードＤ１ｂのカソードは抵抗Ｒ１ｂを介して正側出力端子ＣＰ＿ｏｕｔ１に接続され、他端のダイオードＤ８ｂのアノードは抵抗Ｒ２ｂを介して負側出力端子ＣＰ＿ｏｕｔ２に接続されている。

ダイオードＤ１ｂとダイオードＤ２ｂとの接続点、ダイオードＤ３ｂとダイオードＤ４ｂとの接続点、ダイオードＤ６ｂとダイオードＤ７ｂとの接続点には、それぞれ容量Ｃ１ｂ、Ｃ３ｂ、Ｃ５ｂを介して反転クロック信号ＣＫ／が供給される。ダイオードＤ２ｂとダイオードＤ３ｂとの接続点、ダイオードＤ４ｂとダイオードＤ５ｂとの接続点、ダイオードＤ７ｂとダイオードＤ８ｂとの接続点には、それぞれ容量Ｃ２ｂ、Ｃ４ｂ、Ｃ６ｂを介してクロック信号ＣＫが供給される。また、ダイオードＤ５ｂとダイオードＤ６ｂとの接続点は接地されている。

ダイオードＤ１ａのカソードとダイオードＤ８ａのアノードとの間には容量Ｃ７ａが接続され、ダイオードＤ１ｂのカソードとダイオードＤ８ｂのアノードとの間には容量Ｃ７ｂが接続されている。容量Ｃ７ａ、Ｃ７ｂ、抵抗Ｒ１ａ、Ｒ２ａ、Ｒ１ｂ、Ｒ２ｂはリップル除去用ＲＣフィルタを構成する。

第１のチャージポンプ３１と第２のチャージポンプ３２との間で、対となる容量にはそれぞれ逆相のクロック信号が供給される。図５に示す各要素において、対となる関係の要素には同じ数字を付し、対の一方に添字ａを付け他方に添字ｂを付けている。

すなわち、Ｃ１ａとＣ１ｂにはそれぞれ逆相のクロック信号が供給され、Ｃ２ａとＣ２ｂにはそれぞれ逆相のクロック信号が供給され、Ｃ３ａとＣ３ｂにはそれぞれ逆相のクロック信号が供給され、Ｃ４ａとＣ４ｂにはそれぞれ逆相のクロック信号が供給され、Ｃ５ａとＣ５ｂにはそれぞれ逆相のクロック信号が供給され、Ｃ６ａとＣ６ｂにはそれぞれ逆相のクロック信号が供給される。このように構成することにより、2系統のチャージポンプ３１、３２でそれぞれ発生するリップルが相殺し合うことになり、よりリップルを低減した正負両極性チャージポンプ回路を実現できる。

この図５に示す正負両極性チャージポンプ回路の出力波形を調べるために、クランプ回路１７のダイオード接続段数を７段とし、また、正側出力端子ＣＰ＿ｏｕｔ１と負側出力端子ＣＰ＿ｏｕｔ２間に図１に示すように容量Ｃｘを接続し、下記の回路数を与えて回路シミュレーションを実施した。

クロック信号ＣＫおよびその反転クロック信号ＣＫ／はパルス電圧とし、電圧振幅ΔＶｃｋ、立ち上がり時間ｔｒ、立ち下がり時間ｔｆ、周期Ｔｃｋ、Ｄｕｔｙ比は下記のように設定した。
ΔＶｃｋ＝２Ｖｐｐ、ｔｒ，ｔｆ＝５０ｎ秒、Ｔｃｋ＝１μ秒、Ｄｕｔｙ比＝５０％。また、容量値および抵抗値は下記のように設定した。
Ｃ１ａ〜Ｃ６ａ，Ｃ１ｂ〜Ｃ６ｂ＝５ｐＦ、Ｃ７ａ，Ｃ７ｂ＝１０ｐＦ、Ｒ１ａ，Ｒ２ａ，Ｒ１ｂ，Ｒ２ｂ＝２０ｋΩ、Ｃｘ＝２００ｐＦ。
ダイオードＤ１ａ〜Ｄ８ａ，Ｄ１ｂ〜Ｄ８ｂおよびクランプ回路１７のダイオードＤはすべて同一とし、下記のモデルパラメータを与えた。
ＩＳ＝９．５７×１０^−１４、ＲＳ＝７６．０、Ｎ＝１．８４。

上記のモデルパラメータでシミュレーションしたところ、下記の結果を得た。
ＣＰ＿ｏｕｔ１の出力電位＝３．８９Ｖ、ＣＰ＿ｏｕｔ２の出力電位＝−１．５６Ｖ。また、ＣＰ＿ｏｕｔ１およびＣＰ＿ｏｕｔ２のリップル電圧は同一であり、１５３μＶｐｐであった。このように、リップル電圧は図４に示す第２の実施形態に比べ半分以下に低減した。

［第４の実施形態］
図６は、本発明の第４の実施形態に係る高周波半導体スイッチ装置の構成を示し、これは本発明をＳＰｎＴ（Single-Pole n-Throw）スイッチに適用したものである。

高周波多ポートスイッチ回路２１は、制御回路２−１〜２−ｎの出力電位に応じて、アンテナ端子ＡＮＴと、ｎ個の各高周波端子ＲＦ１〜ＲＦｎとの間の接続を切り換える。アンテナ端子ＡＮＴと、各高周波端子ＲＦ１〜ＲＦｎとの間には１段乃至複数段直列接続されたスルーＦＥＴが設けられ、かつ、各高周波端子ＲＦ１〜ＲＦｎとグランドとの間には１段乃至複数段直列接続されたシャントＦＥＴが設けられている。

各高周波端子ＲＦ１〜ＲＦｎに接続されるそれぞれのスルーＦＥＴの段数およびＦＥＴサイズは等しく、各々のゲート容量の総和は概略等しい。また、各高周波端子ＲＦ１〜ＲＦｎに接続されるそれぞれのシャントＦＥＴの段数およびＦＥＴサイズは等しく、各々のゲート容量の総和は概略等しい。

各制御回路２−１〜２−ｎはすべて同一の構成であり、以下に制御回路２−１の構成について説明する。

制御回路２−１は、インバータＩＮＶ１１、インバータＩＮＶ１２、両極性レベルシフト回路２２を有する。インバータＩＮＶ１１およびインバータＩＮＶ１２は外部電源電圧Ｖｄｄとグランドをそれぞれ高電位電源、低電位電源とするインバータであり両極性レベルシフト回路２２の差動入力信号を生成する。

両極性レベルシフト回路２２には、高電位電源としてＶｄｄおよびＶｐｐ（＞Ｖｄｄ）が供給され、低電位電源としてグランド電位および負電位Ｖｓｓが供給される。両極性レベルシフト回路２２は、HighレベルがＶｐｐ、LowレベルがＶｓｓの制御信号（ゲート駆動信号）を高周波多ポートスイッチ回路２１に供給する。Ｖｐｐは前述した正負両極性チャージポンプ回路１５の正側出力電位であり、Ｖｓｓは正負両極性チャージポンプ回路１５の負側出力電位である。

デコーダ回路２０は、ｍ個の外部制御信号Ｃｏｎ＿１〜Ｃｏｎ＿ｍをデコードしｎ個の制御信号Ｓ１〜Ｓｎを生成する。制御信号Ｓ１〜Ｓｎはそれぞれ制御回路２−１〜２−ｎの入力となる。

前述した実施形態と同様、正負両極性チャージポンプ１５の正側出力端子と負側出力端子との間には共通の出力容量Ｃｘが設けられ、これにより、本実施形態においても、チャージポンプの出力に必要な容量の総和は前述した比較例の１／４となり、チップ面積の大幅な縮小を実現できる。

［第５の実施形態］
図７は、図６における両極性レベルシフト回路２２の具体例を示す。

この両極性レベルシフト回路は、第１のレベルシフト回路２３と第２のレベルシフト回路２４とを有し、第１のレベルシフト回路２３の入力と第２のレベルシフト回路２４の入力、および第１のレベルシフト回路２３の出力と第２のレベルシフト回路２４の出力とがワイヤード接続された構成になっている。

第１のレベルシフト回路２３は、HighレベルがＶｄｄ、Lowレベルがグランド電位の差動入力信号を、HighレベルがＶｐｐ、Lowレベルがグランド電位の差動出力レベルに変換する回路である。第２のレベルシフト回路２４は、HighレベルがＶｄｄ、Lowレベルがグランド電位の差動入力信号を、HighレベルがＶｄｄ、LowレベルがＶｓｓの差動出力レベルに変換する回路である。

第１のレベルシフト回路２３は、フリップフロップ接続された一対のＰＭＯＳ１、ＰＭＯＳ２と、一対のＰＭＯＳ３、ＰＭＯＳ４と、一対のＮＭＯＳ１、ＮＭＯＳ２と、一対のダイオードＤ１１、Ｄ１２とを有する。ここで、ＰＭＯＳはＰチャネル型ＭＯＳＦＥＴ、ＮＭＯＳはＮチャネル型ＭＯＳＦＥＴである。

第２のレベルシフト回路２４は、一対のＰＭＯＳ５、ＰＭＯＳ６と、一対のＰＭＯＳ７、ＰＭＯＳ８と、一対のＮＭＯＳ３、ＮＭＯＳ４と、フリップフロップ接続された一対のＮＭＯＳ５、ＮＭＯＳ６と、一対のダイオードＤ２１、Ｄ２２とを有する。

第１のレベルシフト回路２３において、ＰＭＯＳ１、ＰＭＯＳ２のそれぞれのソースは、Ｖｐｐ（例えば３．５Ｖ）が供給される端子に接続され、ゲートは、互いのドレインおよびＰＭＯＳ３、ＰＭＯＳ４のソースにそれぞれ接続されている。

ＰＭＯＳ３のドレインは、ダイオードＤ１１のアノードおよび出力端子ＯＵＴＡに接続されている。ＰＭＯＳ４のドレインは、ダイオードＤ１２のアノードおよび出力端子ＯＵＴＢに接続されている。ＰＭＯＳ３及びＰＭＯＳ４のゲートには、バイアス電位Ｖｂ２が与えられる。

ダイオードＤ１１のカソードはＮＭＯＳ１のドレインと接続され、ダイオードＤ１２のカソードはＮＭＯＳ２のドレインと接続されている。ＮＭＯＳ１及びＮＭＯＳ２のソースは接地されている。

ＮＭＯＳ１のゲートは、入力端子ＩＮＡおよび第２のレベルシフト回路２４のＰＭＯＳ５のゲートに接続されている。ＮＭＯＳ２のゲートは、入力端子ＩＮＢおよび第２のレベルシフト回路２４のＰＭＯＳ６のゲートに接続されている。

ＰＭＯＳ５、ＰＭＯＳ６のそれぞれのソースは、Ｖｄｄ（例えば１．８Ｖ）が供給される端子に接続されている。ＰＭＯＳ５、ＰＭＯＳ６のドレインはそれぞれＰＭＯＳ７、ＰＭＯＳ８のソースに接続されている。ＰＭＯＳ７及びＰＭＯＳ８のゲートは接地されている。

ＰＭＯＳ７のドレインはダイオードＤ２１のアノードに接続され、ＰＭＯＳ８のドレインはダイオードＤ２２のアノードに接続されている。ダイオードＤ２１のカソードは出力端子ＯＵＴＡおよびＮＭＯＳ３のドレインに接続され、ダイオードＤ２２のカソードは出力端子ＯＵＴＢおよびＮＭＯＳ４のドレインに接続されている。ＮＭＯＳ３及びＮＭＯＳ４のゲートにはバイアス電位Ｖｂ１が与えられる。

ＮＭＯＳ５のゲートは、ＮＭＯＳ４のソース及びＮＭＯＳ６のドレインに接続されている。ＮＭＯＳ６のゲートは、ＮＭＯＳ３のソース及びＮＭＯＳ５のドレインに接続されている。ＮＭＯＳ５およびＮＭＯＳ６のソースは、Ｖｓｓ（例えば−１．５Ｖ）が供給される端子に接続されている。

ダイオードＤ１１、Ｄ１２、Ｄ２１、Ｄ２２は、第１のレベルシフト回路２３と第２のレベルシフト回路２４とをワイヤード接続したことにより電流が逆流することを防ぐために設けられている。

例えば、ＩＮＡにHighレベル（１．８Ｖ）、ＩＮＢにLowレベル（０Ｖ）が入力した場合、第１のレベルシフト回路２３におけるノードＡはLowレベル（０Ｖ）、ノードＢはHighレベル（Ｖｐｐの電位３．５Ｖ）になり、第２のレベルシフト回路２４におけるノードＣはLowレベル（Ｖｓｓの電位−１．５Ｖ）、ノードＤはHighレベル（Ｖｄｄの電位１．８Ｖ）になる。

ここで、ノードＢが３．５Ｖ、ノードＤが１．８Ｖであるため、Ｖｐｐ端子からＶｄｄ端子に電流が流れようとするがダイオードＤ２２があるために阻止され、出力端子ＯＵＴＢには３．５Ｖが出力される。また、ノードＡが０Ｖ、ノードＣが−１．５Ｖであるため、グランドからＶｓｓ端子に電流が流れようとするがダイオードＤ１１があるために阻止され、出力端子ＯＵＴＡには−１．５Ｖが出力される。

逆に、ＩＮＡにLowレベル（０Ｖ）、ＩＮＢにHighレベル（１．８Ｖ）が入力した場合、第１のレベルシフト回路２３におけるノードＡはHighレベル（Ｖｐｐの電位３．５Ｖ）、ノードＢはLowレベル（０Ｖ）になり、第２のレベルシフト回路２４におけるノードＣはHighレベル（Ｖｄｄの電位１．８Ｖ）、ノードＤはLowレベル（Ｖｓｓの電位−１．５Ｖ）になる。

ここで、ノードＡが３．５Ｖ、ノードＣが１．８Ｖであるため、Ｖｐｐ端子からＶｄｄ端子に電流が流れようとするがダイオードＤ２１があるために阻止され、出力端子ＯＵＴＡには３．５Ｖが出力される。また、ノードＢが０Ｖ、ノードＤが−１．５Ｖであるため、グランドからＶｓｓ端子に電流が流れようとするがダイオードＤ１２があるために阻止され、出力端子ＯＵＴＢには−１．５Ｖが出力される。

また、ＰＭＯＳ３、ＰＭＯＳ４、ＰＭＯＳ７、ＰＭＯＳ８、ＮＭＯＳ３およびＮＭＯＳ４は、図７のレベルシフト回路における各ＭＯＳＦＥＴの端子間に印加される電圧が耐圧を越えないように設けられているが、各ＭＯＳＦＥＴが十分高い耐圧を有すれば設けなくてもよい。なお、Ｖｐｐ、Ｖｄｄ、Ｖｓｓの各電位に応じて適切なバイアス電位Ｖｂ１、Ｖｂ２を供給することで、ＣＭＯＳ微細プロセスゆえに各ＭＯＳＦＥＴの耐圧が低くても、各ＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓ及びドレイン・ソース間電圧Ｖｄｓを信頼性が保証される耐圧以下に抑えつつ、出力振幅が耐圧よりも大きい［３．５Ｖ−（−１．５Ｖ）＝５Ｖ］の制御信号（駆動信号）を生成して、高周波特性の優れた半導体スイッチ装置を提供できる。

また、ＯＵＴＡ、ＯＵＴＢにおけるLowレベル（−１．５Ｖ）からHighレベル（３．５Ｖ）への切り替わり時には、まずＶｄｄ端子からダイオードＤ２１、Ｄ２２を介して、Ｖｄｄ−（Ｄ２１、Ｄ２２の順方向バイアスＶｆ（０．７Ｖ））まではすぐにチャージアップして、その後Ｖｐｐ端子から電流が供給されてHighレベル（３．５Ｖ）に切り替わる。このため、高速なスイッチ切り替えを行える。

逆に、ＯＵＴＡ、ＯＵＴＢにおけるHighレベル（３．５Ｖ）からLowレベル（−１．５Ｖ）への切り替わり時には、まずダイオードＤ１１、Ｄ１２を介してグランドに電流が流れ、Ｄ１１、Ｄ１２の順方向バイアスＶｆ（０．７Ｖ）までは迅速に電位が下がり、そこからＶｓｓ（−１．５Ｖ）に低下していく。このため、高速なスイッチ切り替えを行える。

以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。

図６を参照して説明した第４の実施形態において、正負両極性チャージポンプ回路１５の正側出力電位Ｖｐｐ及び負側出力電位Ｖｓｓは、制御回路２−１〜２−ｎのすべてに供給しなくてもよく、必要な制御回路のみに供給するようにしてもよい。

本発明の第１の実施形態に係る高周波半導体スイッチ装置の構成を例示する回路図。 図１の回路の動作を説明するための模式図。 図２の回路の等価回路。 図１〜３における正負両極性チャージポンプ回路の具体例を示す回路図。 図１〜３における正負両極性チャージポンプ回路の他の具体例を示す回路図。 本発明の第４の実施形態に係る高周波半導体スイッチ装置の構成を例示する回路図。 図６における両極性レベルシフト回路の具体例を示す回路図。 比較例の高周波半導体スイッチ装置の構成を例示する回路図。 図８の回路の動作を説明するための模式図。

符号の説明

１…高周波スイッチ回路、１１…駆動回路、１２…駆動回路、１５…正負両極性チャージポンプ回路、１７…クランプ回路、２３…第１のレベルシフト回路、２４…第２のレベルシフト回路

Claims (5)

1. アンテナ端子と、第１〜第ｎ（ｎは2以上の整数）の各高周波端子との間の接続を切り換える回路であって、前記アンテナ端子と前記第１〜第ｎの各高周波端子との間にそれぞれ接続された第１〜第ｎのスルーＦＥＴ（Field Effect Transistor）を有する高周波スイッチ回路と、
   前記各スルーＦＥＴのゲートを駆動する駆動回路と、
   前記駆動回路の高電位電源端子に正側出力端子が接続され、前記駆動回路の低電位電源端子に負側出力端子が接続された正負両極性チャージポンプ回路と、
   を備え、
   前記第１〜第ｎのスルーＦＥＴのゲート容量はそれぞれ概略等しく、
   前記正負両極性チャージポンプ回路の前記正側出力端子と前記負側出力端子との間に容量が設けられていることを特徴とする高周波半導体スイッチ装置。
2. 前記正負両極性チャージポンプ回路は、４つ以上のダイオードが直列接続され両端子がそれぞれ抵抗を介して前記正側出力端子と前記負側出力端子に接続されたダイオード直列回路を有し、
   前記直列接続されたダイオード間の接続点のうち、端以外の一つの接続点が接地され、他の接続点には容量を介してクロック信号が供給され、
   前記クロック信号が供給される接続点のうち、両端の接続点には互いに逆相のクロック信号が供給されることを特徴とする請求項１記載の高周波半導体スイッチ装置。
3. 前記正負両極性チャージポンプ回路は、４つ以上のダイオードが直列接続され両端子がそれぞれ第１の抵抗と第２の抵抗を介して前記正側出力端子と前記負側出力端子に接続された第１のダイオード直列回路と、前記第１のダイオード直列回路と同じ段数のダイオードが直列接続され両端子がそれぞれ第３の抵抗と第４の抵抗を介して前記正側出力端子と前記負側出力端子に接続された第２のダイオード直列回路を有し、
   前記第１のダイオード直列回路における直列接続されたダイオード間の接続点のうち、端以外の一つの接続点が接地され、他の接続点には容量を介してクロック信号が供給され、前記クロック信号が供給される接続点のうち、両端の接続点には互いに逆相のクロック信号が供給され、
   前記第２のダイオード直列回路における直列接続されたダイオード間の接続点のうち、前記第１のダイオード直列回路における接地された接続点と同じ位置に対応する接続点が接地され、他の接続点には容量を介してクロック信号が供給され、前記クロック信号が供給される接続点のうち、両端の接続点には互いに逆相のクロック信号が供給され、
   前記第１のダイオード直列回路と前記第２のダイオード直列回路とで、同じ位置に対応する接続点に供給されるクロック信号が逆相であることを特徴とする請求項１記載の高周波半導体スイッチ装置。
4. 前記駆動回路は、前記正負両極性チャージポンプ回路の正側出力電位Ｖｐｐが供給される第１のレベルシフト回路と、前記正負両極性チャージポンプ回路の負側出力電位Ｖｓｓが供給される第２のレベルシフト回路とを有し、
   前記第１のレベルシフト回路と前記第２のレベルシフト回路は、入力および出力がそれぞれワイヤード接続され、
   前記第１のレベルシフト回路は、前記Ｖｐｐの供給端子に接続されると共にフリップフロップ接続された一対のＰチャネル型ＦＥＴと、グランドに接続された一対のＮチャネル型ＦＥＴと、前記一対のＮチャネル型ＦＥＴと一対の出力端子との間にそれぞれ接続されたダイオードとを有し、
   前記第２のレベルシフト回路は、前記Ｖｓｓの供給端子に接続されると共にフリップフロップ接続された一対のＮチャネル型ＦＥＴと、外部電源端子に接続された一対のＰチャネル型ＦＥＴと、前記一対のＰチャネル型ＦＥＴと前記一対の出力端子との間にそれぞれ接続されたダイオードとを有することを特徴とする請求項１〜３のいずれか１つに記載の高周波半導体スイッチ装置。
5. ＳＯＩ（Silicon on Insulator）構造に形成されたことを特徴とする請求項１〜４のいずれか１つに記載の高周波半導体スイッチ装置。

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