JPWO2012095897A1 - チャージポンプ回路 - Google Patents

チャージポンプ回路 Download PDF

Info

Publication number
JPWO2012095897A1
JPWO2012095897A1 JP2012552533A JP2012552533A JPWO2012095897A1 JP WO2012095897 A1 JPWO2012095897 A1 JP WO2012095897A1 JP 2012552533 A JP2012552533 A JP 2012552533A JP 2012552533 A JP2012552533 A JP 2012552533A JP WO2012095897 A1 JPWO2012095897 A1 JP WO2012095897A1
Authority
JP
Japan
Prior art keywords
diode
mos transistor
transistor
charge pump
clock signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012552533A
Other languages
English (en)
Inventor
博 谷島
博 谷島
木原　秀之
秀之 木原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Publication of JPWO2012095897A1 publication Critical patent/JPWO2012095897A1/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type
    • H02M3/075—Charge pumps of the Schenkel-type including a plurality of stages and two sets of clock signals, one set for the odd and one set for the even numbered stages
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type
    • H02M3/076—Charge pumps of the Schenkel-type the clock signals being boosted to a value being higher than the input voltage value

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)

Abstract

クロック信号入力端子と、クロック信号の位相を反転した信号が入力される反転クロック信号入力端子と、出力電圧が出力される出力端子と、出力端子とグランド端子との間に直列に接続されている複数の整流回路と、複数の整流回路のアノード側に一方の端子が接続された複数の容量素子と、を有し、出力端子側の最終段の容量素子の他方の端子がグランド電位に維持されるとともに、最終段の容量素子以外の容量素子それぞれの他方の端子にクロック信号入力端子及び反転クロック信号入力端子が交互に接続されるように構成されたチャージポンプ回路において、初段及び最終段以外の整流回路は、少なくとも２つのダイオードを、出力端子側にアノードが配置され、かつグランド端子側にカソードが配置されるように、直列に接続して構成されている。

Description

本発明は、耐圧の低い素子を用いても素子の特性劣化や破壊が発生しにくいチャージポンプ回路に関し、特にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造又はＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）構造の半導体集積回路として構成されるチャージポンプ回路に関する。
近年の半導体集積回路では、複数の機能を実現するために、電圧値の異なる複数の電源（例えば、１．２Ｖ，１．８Ｖ，２．８Ｖ，−１．２Ｖ，−１．８Ｖ，−２．８Ｖなど）が必要である。従来、複数の電源を外部から供給していたが、最近では、半導体集積回路の内部において複数の電源電圧を生成することが要請されている。また、バッテリー駆動の要求もあり、半導体集積回路の電源電圧の低電圧化が進んでいる。
半導体集積回路の電源電圧よりも高い正又は負の昇圧電圧を生成するための回路として、該半導体集積回路の内部にチャージポンプ（charge pump）回路が搭載されている。チャージポンプ回路の構成としては、例えば特許文献１の図１に開示されている回路がある。
図１１に示すチャージポンプ回路は、特許文献１の図１に開示されている回路から負の昇圧電圧の生成に関する部分を抽出した回路である。図１１に示すチャージポンプ回路において、ダイオードＤ９１〜Ｄ９５が直列に接続されている。初段のダイオードＤ９１のカソードはグランド端子９５を介してグランド電位に維持されている。ダイオードＤ９１〜Ｄ９５それぞれの接続点９Ａ〜９Ｄには容量素子Ｃ９１〜Ｃ９４が接続されている。容量素子Ｃ９１，Ｃ９３の他方の端子にはクロック信号入力端子９２が接続されており、クロック信号入力端子９２を介してクロック信号ＣＬＫが印加されている。容量素子Ｃ９２，Ｃ９４の他方の端子には反転クロック信号入力端子９３が接続されており、反転クロック信号入力端子９３を介して反転クロック信号ＣＬＫＢが印加されている。接続点９Ｅには容量素子Ｃ９５と出力端子９０とが接続されている。容量素子Ｃ９５の他方の端子はグランド端子９６を介してグランド電位に維持されている
クロック信号入力端子９２及び反転クロック信号入力端子９３それぞれに互いに位相が反転したクロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢのハイレベル、ローレベルが交互に印加される。なお、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢは、ハイレベルが電源電圧のＶＤＤであり、ローレベルが０Ｖとする。これにより、容量素子Ｃ９１から容量素子Ｃ９４へと順番に電荷が転送され、最終的には容量素子Ｃ９５に電荷が転送される。そして、出力端子９０には出力電圧Ｖｏｕｔが出現する。ダイオードＤ９１〜Ｄ９５の閾値電圧を「ＶＴ」とすると、出力電圧Ｖｏｕｔは「−４ＶＤＤ＋５ＶＴ」である。例えば、電源電圧ＶＤＤが“２．８Ｖ”であり、閾値電圧ＶＴが“０．７Ｖ”である場合、出力電圧Ｖｏｕｔは“−７．７Ｖ”となる。
以上のように、図１１に示すチャージポンプ回路は負の昇圧電圧を生成できる。なお、上記の説明では出力電圧Ｖｏｕｔとして負の昇圧電圧が生成される構成を説明したが、ダイオードＤ９１〜Ｄ９５のアノードとカソードとを逆向きにして直列に接続することで、正の昇圧電圧を生成することも可能である。
特開２００７−７４８４０号公報
ところで、図１１のチャージポンプ回路の構成では、初段のダイオードＤ９１及び最終段のダイオードＤ９５以外の２段目のダイオードＤ９２、３段目のダイオードＤ９３及び４段目のダイオードＤ９４それぞれに逆方向バイアス電圧として「２ＶＤＤ−ＶＴ」が印加されることになる。近年の半導体プロセスの微細化によってダイオードの素子耐圧が低下しており、半導体集積回路の外部から供給された電源電圧ＶＤＤがそのままチャージポンプ回路に印加されると、ダイオードの素子耐圧を超えて、素子の特性劣化や破壊が発生するという問題があった。
例えば、ダイオードＤ９２，Ｄ９３，Ｄ９４の素子耐圧を“３．６Ｖ”、ダイオードＤ９２，Ｄ９３，Ｄ９４の閾値電圧ＶＴを“０．７Ｖ”、電源電圧ＶＤＤを“２．８Ｖ”とすると、ダイオードＤ９２，Ｄ９３，Ｄ９４それぞれに印加される逆方向バイアス電圧は“４．９Ｖ”となり、ダイオードＤ９２，Ｄ９３，Ｄ９４の素子耐圧を超えてしまう。
一方、ダイオードＤ９２，Ｄ９３，Ｄ９４の素子耐圧を超えないように電源電圧ＶＤＤを低く設定する場合、電源電圧ＶＤＤは例えば“１．４５Ｖ”となる。しかしながら、この場合、出力電圧Ｖｏｕｔは“−７．７Ｖ”から“−２．３Ｖ”に上昇してしまい、チャージポンプ回路全体の電圧変換効率が低下するという別の問題が生じてしまう。
なお、上記の説明では負の昇圧電圧が生成される場合を説明したが、正の昇圧電圧が生成される場合も同様に、電圧変換効率の低下を懸念して電源電圧ＶＤＤをそのままチャージポンプ回路に印加すると、ダイオードの素子耐圧を超えて素子の特性劣化や破壊が発生するという問題があった。
本発明は上記従来の問題点を解決するもので、素子耐圧の低い半導体プロセスを用いても素子の特性劣化や破壊が発生しにくいチャージポンプ回路を提供することを目的とする。
上記の課題を解決するために、本発明に係るチャージポンプ回路は、所定振幅のクロック信号が入力されるクロック信号入力端子と、前記クロック信号の位相を反転した前記所定振幅の反転クロック信号が入力される反転クロック信号入力端子と、前記クロック信号及び前記反転クロック信号を前記所定振幅に応じて昇圧して生成された出力電圧が出力される出力端子と、前記出力端子とグランド端子との間に直列に接続されている複数の整流回路と、当該複数の整流回路のアノード側に一方の端子が接続された複数の容量素子と、を有し、前記出力端子側の最終段の容量素子の他方の端子がグランド電位に維持されるとともに、前記最終段の容量素子以外の容量素子それぞれの他方の端子に前記クロック信号入力端子及び前記反転クロック信号入力端子が交互に接続されるように構成されたポンプ回路と、を備え、前記複数の整流回路のうち初段及び最終段以外の整流回路は、少なくとも２つのダイオードを、前記出力端子側にアノードが配置され、かつ前記グランド端子側にカソードが配置されるように、直列に接続して構成されている、ものである。
この構成によれば、初段及び最終段以外の整流回路にそれぞれ印加される端子電圧（逆方向バイアス電圧）は、少なくとも２つのダイオードによって分圧された後、それぞれのダイオードに印加されることになる。この結果、素子耐圧の低い半導体プロセスを用いても素子の特性劣化や破壊が発生しにくいチャージポンプ回路を提供することが可能となる。
上記のチャージポンプ回路において、前記ダイオードはダイオード接続のＭＯＳトランジスタである、としてもよい。
この構成によれば、ダイオード素子と比べて、ダイオード接続のＭＯＳトランジスタの閾値電圧が低い時には、出力端子からより高い出力電圧を得ることが可能となり、この結果、電圧変換効率を向上させることができる。
上記のチャージポンプ回路において、前記少なくとも２つのダイオードは、前記グランド端子側に配置された第１のダイオード接続のＭＯＳトランジスタと、前記出力端子側に配置された第２のダイオード接続のＭＯＳトランジスタとから成り、前記第１のダイオード接続のＭＯＳトランジスタに並列に接続されたＮＭＯＳトランジスタと、前記第２のダイオード接続のＭＯＳトランジスタに並列に接続されたＰＭＯＳトランジスタと、を備え、前記ＮＭＯＳトランジスタは、ゲートが前記第２のダイオード接続のＭＯＳトランジスタのアノードと接続され、ドレインが前記第１のダイオード接続のＭＯＳトランジスタのアノードと接続され、かつソースが前記第１のダイオード接続のＭＯＳトランジスタのカソードと接続されるように構成され、前記ＰＭＯＳトランジスタは、ゲートが前記第１のダイオード接続のＭＯＳトランジスタのカソードと接続され、ドレインが前記第２のダイオード接続のＭＯＳトランジスタのカソードと接続され、かつソースが前記第２のダイオード接続のＭＯＳトランジスタのアノードと接続されるように構成されている、としてもよい。
この構成によれば、初段及び最終段以外の整流回路にアノード電位よりもカソード電位が高い端子電圧（逆方向バイアス電圧）が印加される場合、ＮＭＯＳトランジスタはゲート−ソース間に逆バイアスが印加されてオフ状態となり、ＰＭＯＳトランジスタも同様にソース−ゲート間に逆バイアスが印加されてオフ状態となる。このとき、２つのダイオード接続のＮＭＯＳトランジスタによって整流回路の端子電圧が分圧され、ダイオード接続のＮＭＯＳトランジスタそれぞれに印加される逆方向バイアス電圧が低減する。この結果、素子耐圧の低い半導体プロセスを用いても素子の特性劣化や破壊が発生しにくくなる。
一方、初段及び最終段以外の整流回路にアノード電位がカソード電位よりも高い端子電圧（順方向バイアス電圧）が整流回路に印加されるとき、ＮＭＯＳトランジスタはゲート−ソース間に順バイアスが印加されてオン状態となり、ＰＭＯＳトランジスタも同様にソース−ゲート間に順バイアスが印加されてオン状態となる。ここで、初段及び最終段以外の整流回路の端子電圧は、ＰＭＯＳトランジスタのソース−ドレイン間電圧とＮＭＯＳトランジスタのドレイン−ソース間電圧の和となる。この値は、１個のダイオード接続のＮＭＯＳトランジスタの閾値電圧とほぼ等しい値となる。このため、初段及び最終段以外の整流回路に印加される順方向バイアス電圧を低くすることができる。
上記のチャージポンプ回路において、前記少なくとも２つのダイオードは、前記グランド端子側に配置された第１のダイオード接続のＭＯＳトランジスタと、前記出力端子側に配置された第２のダイオード接続のＭＯＳトランジスタとから成り、前記第１のダイオード接続のＭＯＳトランジスタに並列に接続されたＮＭＯＳトランジスタを備え、前記ＮＭＯＳトランジスタは、ゲートが前記第２のダイオード接続のＭＯＳトランジスタのアノードと接続され、ドレインが前記第１のダイオード接続のＭＯＳトランジスタのアノードと接続され、かつソースが前記第１のダイオード接続のＭＯＳトランジスタのカソードと接続されるように構成されている、としてもよい。
この構成によれば、上記と同様の効果を奏することができる。
上記のチャージポンプ回路において、前記少なくとも２つのダイオードは、前記グランド端子側に配置された第１のダイオード接続のＭＯＳトランジスタと、前記出力端子側に配置された第２のダイオード接続のＭＯＳトランジスタとから成り、前記第２のダイオード接続のＭＯＳトランジスタに並列に接続されたＰＭＯＳトランジスタを備え、前記ＰＭＯＳトランジスタは、ゲートが前記第１のダイオード接続のＭＯＳトランジスタのカソードと接続され、ドレインが前記第２のダイオード接続のＭＯＳトランジスタのカソードと接続され、かつソースが前記第２のダイオード接続のＭＯＳトランジスタのアノードと接続されるように構成されている、としてもよい。
この構成によれば、上記と同様の効果を奏することができる。
上記のチャージポンプ回路において、前記少なくとも２つのダイオードは、前記グランド端子側に配置された第１のダイオード接続のＭＯＳトランジスタと、前記出力端子側に配置された第２のダイオード接続のＭＯＳトランジスタとから成り、前記第１のダイオード接続のＭＯＳトランジスタに並列に接続された第１のＰＭＯＳトランジスタと、前記第２のダイオード接続のＭＯＳトランジスタに並列に接続された第２のＰＭＯＳトランジスタと、を備え、前記第１のＰＭＯＳトランジスタは、ゲートが前記第１のダイオード接続のＭＯＳトランジスタのカソードと接続され、ドレインが前記第１のダイオード接続のＭＯＳトランジスタのカソードと接続され、かつソースが前記第１のダイオード接続のＭＯＳトランジスタのアノードと接続されるように構成され、前記第２のＰＭＯＳトランジスタは、ゲートが前記第１のダイオード接続のＭＯＳトランジスタのカソードと接続され、ドレインが前記第２のダイオード接続のＭＯＳトランジスタのカソードと接続され、かつソースが前記第２のダイオード接続のＭＯＳトランジスタのアノードと接続されるように構成されている、としてもよい。
この構成によれば、上記と同様の効果を奏することができる。
上記のチャージポンプ回路において、前記少なくとも２つのダイオードは、前記グランド端子側に配置された第１のダイオード接続のＭＯＳトランジスタと、前記出力端子側に配置された第２のダイオード接続のＭＯＳトランジスタとから成り、前記第１のダイオード接続のＭＯＳトランジスタに並列に接続された第１のＮＭＯＳトランジスタと、前記第２のダイオード接続のＭＯＳトランジスタに並列に接続された第２のＮＭＯＳトランジスタと、を備え、前記第１のＮＭＯＳトランジスタは、ゲートが前記第２のダイオード接続のＭＯＳトランジスタのアノードと接続され、ドレインが前記第１のダイオード接続のＭＯＳトランジスタのアノードと接続され、かつソースが前記第１のダイオード接続のＭＯＳトランジスタのカソードと接続されるように構成され、前記第２のＮＭＯＳトランジスタは、ゲートが前記第２のダイオード接続のＭＯＳトランジスタのアノードと接続され、ドレインが前記第２のダイオード接続のＭＯＳトランジスタのアノードと接続され、かつソースが前記第２のダイオード接続のＭＯＳトランジスタのカソードと接続されるように構成されている、としてもよい。
この構成によれば、上記と同様の効果を奏することができる。
上記のチャージポンプ回路において、前記少なくとも２つのダイオードは、前記グランド端子側に配置された第１のダイオード接続のＭＯＳトランジスタと、前記出力端子側に配置された第２のダイオード接続のＭＯＳトランジスタとから成り、前記第１のダイオード接続のＭＯＳトランジスタに並列に接続されたＮＭＯＳトランジスタと、前記第２のダイオード接続のＭＯＳトランジスタに並列に接続されたＰＭＯＳトランジスタと、を備え、前記ＮＭＯＳトランジスタは、ゲートおよびドレインが前記第１のダイオード接続のＭＯＳトランジスタのアノードと接続され、ソースが前記第１のダイオード接続のＭＯＳトランジスタのカソードと接続されるように構成され、前記ＰＭＯＳトランジスタは、ゲートおよびソースが前記第２のダイオード接続のＭＯＳトランジスタのカソードと接続され、ソースが前記第１のダイオード接続のＭＯＳトランジスタのアノードと接続されるように構成されている、としてもよい。
この構成によれば、上記と同様の効果を奏することができる。
上記のチャージポンプ回路において、前記少なくとも２つのダイオードは、直列に接続した前記２つのダイオード接続のＭＯＳトランジスタから成る整流回路を多段接続して構成され、前記複数の整流回路のうち初段及び最終段の整流回路は、直列に接続した２つの前記ダイオード接続のＭＯＳトランジスタから成り、前記ダイオード接続のＭＯＳトランジスタそれぞれに前記ＮＭＯＳトランジスタ又は前記ＰＭＯＳトランジスタが並列に接続されている、としてもよい。
この構成によれば、初段及び最終段以外の整流回路のカソードとアノードとの間に印加される端子電圧が多段接続された整流回路を構成する少なくとも２つのダイオード接続のＭＯＳトランジスタで分圧される。さらに、初段及び最終段の整流回路のカソードとアノードとの間に印加される端子電圧が少なくとも２つのダイオード接続のＭＯＳトランジスタで分圧される。このため、より高い逆方向バイアス電圧の印加が可能となる。
上記のチャージポンプ回路において、シリコンオンインシュレータ（ＳＯＩ）構造又はシリコンオンサファイア（ＳＯＳ）構造の単一の基板上に集積化されている、としてもよい。
この構成によれば、ＳＯＩ構造又はＳＯＳ構造の基板上に構成される半導体集積回路の低閾値電圧化の特性を利用して、出力端子から出力される出力電圧をより高くすることができ、電圧変換効率を向上させることができる。
上記の課題を解決するために、その他の本発明に係るスイッチ装置は、上記チャージポンプ回路と、前記チャージポンプ回路の前記クロック信号入力端子及び前記反転クロック信号入力端子それぞれに入力される前記クロック信号及び前記反転クロック信号を発振により生成する発振器と、複数のスイッチ入力端と複数のスイッチ出力端とを備え、任意のスイッチ入力端と任意のスイッチ出力端との間を導通させるように構成されたスイッチと、前記スイッチの導通を切替えるスイッチ切替制御信号が入力され、当該スイッチ切替制御信号をデコードして得られたドライバ制御信号を出力するデコーダと、前記チャージポンプ回路の前記出力端子から出力された前記出力電圧を電源電圧とし、前記デコーダから前記ドライバ制御信号が入力され、前記ドライバ制御信号によって前記スイッチの導通を制御するスイッチ制御信号を生成して出力するドライバと、を備え、前記チャージポンプ回路、前記発振器、前記デコーダ、前記ドライバ及び前記スイッチがシリコンオンインシュレータ（ＳＯＩ）構造又はシリコンオンサファイア（ＳＯＳ）構造の単一の基板上に集積化されている、ものである。
この構成によれば、素子耐圧の低い半導体プロセスを用いても素子の特性劣化や破壊が発生しにくいスイッチ装置を提供することが可能となる。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明によれば、素子耐圧の低い半導体プロセスを用いても素子の特性劣化や破壊が発生しにくいチャージポンプ回路を提供することができる。
図１は本発明の実施の形態１に係るチャージポンプ回路の構成例を示した回路図である。 図２は本発明の実施の形態２に係るチャージポンプ回路の構成例を示した回路図である。 図３は本発明の実施の形態３における整流回路の構成例を示した回路図である。 図４は本発明の実施の形態４における整流回路の構成例を示した回路図である。 図５は本発明の実施の形態５における整流回路の構成例を示した回路図である。 図６は本発明の実施の形態６における整流回路の構成例を示した回路図である。 図７は本発明の実施の形態７における整流回路の構成例を示した回路図である。 図８は本発明の実施の形態８における整流回路の構成例を示した回路図である。 図９は本発明の実施の形態９における整流回路の構成例を示した回路図である。 図１０は本発明の実施の形態１０に係るスイッチ装置の構成を示した図である。 従来のチャージポンプ回路の構成を示した回路図である。
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
（実施の形態１）
［チャージポンプ(charge pump)回路の構成］
図１は、本発明の実施の形態１に係るチャージポンプ回路の構成例を示した回路図である。
図１に示すチャージポンプ回路４は、出力端子１に出現した負の出力電圧Ｖｏｕｔを出力する回路である。また、チャージポンプ回路４は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造又はＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）構造の単一の基板上に集積化されている。
チャージポンプ回路４は、出力端子１と、クロック(clock)信号入力端子２と、反転クロック信号入力端子３と、ポンプ(pump)回路４０と、グランド(ground)端子５、６とを有する。
ポンプ回路４０は、所謂ディクソン(Dickson)型昇圧回路をベースとして、整流回路と容量素子とを組み合わせたポンピングパケット(pumping packet)４１を多段接続して構成されている。本実施の形態の場合、ポンピングパケット４１の段数は“５段”としている。
初段のポンピングパケット４１ａでは、整流回路４１１ａとしてのダイオード(diode)素子Ｄ１のアノード(anode)側のノードＡに容量素子Ｃ１の一方の端子が接続されている。最終段のポンピングパケット４１ｅでは、ポンピングパケット４１ａと同様に、整流回路４１１ｅとしてのダイオード素子Ｄ８のアノード側のノードＥに容量素子Ｃ５の一方の端子が接続されている。
ポンピングパケット４１ｂ〜４１ｄについても、ポンピングパケット４１ａ，４１ｅと同様に、整流回路と容量素子とが接続されて構成されている。但し、ポンピングパケット４１ａ，４１ｅと比べると、整流回路としてのダイオード素子の段数が“２段”になっている。
換言すると、ポンプ回路４０では、ダイオード素子Ｄ１〜Ｄ８が、出力端子１側にアノードが配置され、かつグランド端子５側にカソード(cathode)が配置されるように、直列に接続されている。また、ダイオード素子Ｄ１とダイオード素子Ｄ２、ダイオード素子Ｄ３とダイオード素子Ｄ４、ダイオード素子Ｄ５とダイオード素子Ｄ６、ダイオード素子Ｄ７とダイオード素子Ｄ８を互いに接続するノードＡ〜ノードＤには容量素子Ｃ１〜Ｃ４の一方の端子が接続され、かつ最終段のダイオード素子Ｄ８のアノード側に容量素子Ｃ５の一方の端子が接続されている。
初段のポンピングパケット４１ａのダイオード素子Ｄ１のカソード側はグランド端子５に接続されており、最終段のポンピングパケット４１ｅのダイオード素子Ｄ８のアノード側は出力端子１に接続されている。奇数段のポンピングパケット４１ａ、４１ｃの各容量素子Ｃ１、Ｃ３の他方の端子には、クロック信号入力端子２が接続されており、クロック信号入力端子２を介してクロック信号ＣＬＫが入力される。偶数段のポンピングパケット４１ｂ、４１ｄの各容量素子Ｃ２、Ｃ４の他方の端子には、反転クロック信号入力端子３が接続されており、反転クロック信号入力端子３を介して反転クロック信号ＣＬＫＢが入力される。つまり、容量素子Ｃ１、Ｃ３の他方の端子に入力されるクロック信号ＣＬＫがＨｉｇｈレベルとなるとき、容量素子Ｃ２、Ｃ４の他方の端子に入力される反転クロック信号ＣＬＫＢがＬｏｗレベルとなる。逆に、容量素子Ｃ１、Ｃ３の他方の端子に入力されるクロック信号ＣＬＫがＬｏｗレベルとなる場合には、容量素子Ｃ２、Ｃ４の他方の端子に入力される反転クロック信号ＣＬＫＢがＨｉｇｈレベルとなる。最終段のポンピングパケット４１ｅの容量素子Ｃ５の他方の端子はグランド端子６に接続されている。
［チャージポンプ回路の動作］
チャージポンプ回路４の動作の概要を説明する。
最終段のポンピングパケット４１ｅを除く奇数段のポンピングパケット４１ａ、４１ｃの容量素子Ｃ１、Ｃ３の他方の端子にはクロック信号ＣＬＫが印加されるとともに、偶数段のポンピングパケット４１ｂ、４１ｄの容量素子Ｃ２、Ｃ４の他方の端子には反転クロック信号ＣＬＫＢが印加される。これにより、ポンプ回路４０は、クロック信号ＣＬＫと反転クロック信号ＣＬＫＢのクロック周期毎に容量素子Ｃ１〜Ｃ４の充放電を繰り返し、クロック信号ＣＬＫ、反転クロック信号ＣＬＫＢの振幅にポンピングパケット４１の段数に相当する数を乗じて得た電圧を出力端子１から出力する。
ポンプ回路４０を構成するポンピングパケット４１の段数を「Ｍ」とし、ポンピングパケット４１の各容量素子の他方の端子に印加されるクロック信号ＣＬＫ、反転クロック信号ＣＬＫＢの振幅電圧を「ＶＤＤ」とし、ポンピングパケット４１の各ダイオードの順方向の閾値電圧を「ＶＴ」とすると、出力電圧Ｖｏｕｔは次式で表される。
Ｖｏｕｔ＝−（Ｍ−１）×（ＶＤＤ−２ＶＴ） ・・・（式１）
例えば、ＶＤＤを“２．８Ｖ”、ＶＴを“０．７Ｖ”、Ｍを“５”とすると、出力電圧Ｖｏｕｔとしては“−５．６Ｖ”を得ることができる。
つぎに、ポンプ回路４０の詳細な動作を説明する。
まず、クロック信号ＣＬＫがＨｉｇｈレベルとなり、かつ反転クロック信号ＣＬＫＢがＬｏｗレベルとなる時、クロック信号入力端子２から容量素子Ｃ１及びダイオード素子Ｄ１を介してグランド端子５に電流が流れる。この時、ノードＡの電圧は「０Ｖ＋ＶＴ」となる。
つぎのクロック周期において、クロック信号ＣＬＫがＬｏｗレベルとなり、かつ反転クロック信号ＣＬＫＢがＨｉｇｈレベルとなる時、反転クロック信号入力端子３から容量素子Ｃ２、ダイオード素子Ｄ３、ダイオード素子Ｄ２及び容量素子Ｃ１を介してクロック信号入力端子２に電流が流れる。この時、ノードＡの電圧は「−ＶＤＤ＋ＶＴ」となり、ノードＢの電圧は「−ＶＤＤ＋３ＶＴ」となる。
つぎのクロック周期において、クロック信号ＣＬＫがＨｉｇｈレベルとなり、かつ反転クロック信号ＣＬＫＢがＬｏｗレベルとなる時、クロック信号入力端子２から容量素子Ｃ３、ダイオード素子Ｄ５、ダイオード素子Ｄ４及び容量素子Ｃ２を介して反転クロック信号入力端子３に電流が流れる。この時、ノードＢの電圧は「−２ＶＤＤ＋３ＶＴ」となり、ノードＣの電圧は「−２ＶＤＤ＋５ＶＴ」となる。
つぎのクロック周期において、クロック信号ＣＬＫがＬｏｗレベルとなり、かつ反転クロック信号ＣＬＫＢがＨｉｇｈレベルとなる時、反転クロック信号入力端子３から容量素子Ｃ４、ダイオード素子Ｄ７、ダイオード素子Ｄ６、容量素子Ｃ３を介してクロック信号入力端子２に電流が流れる。この時、ノードＣの電圧は「−３ＶＤＤ＋５ＶＴ」となり、ノードＤの電圧は「−３ＶＤＤ＋７ＶＴ」となる。
つぎのクロック周期において、クロック信号ＣＬＫがＨｉｇｈレベルとなり、かつ反転クロック信号ＣＬＫＢがＬｏｗレベルとなる時、出力端子１からダイオード素子Ｄ８、容量素子Ｃ４を介して反転クロック信号入力端子３に電流が流れる。この時、ノードＤの電圧は「−４ＶＤＤ＋７ＶＴ」となり、ノードＥの電圧（つまり、出力端子１の出力電圧Ｖｏｕｔ）は「−４ＶＤＤ＋８ＶＴ）」となる。
以上より、最終的には、（式１）のとおり「−４（ＶＤＤ−２ＶＴ）」の負の出力電圧Ｖｏｕｔが出力端子１に出現する。
［整流回路の端子電圧の分圧］
まず、整流回路４１１ａ〜４１１ｅそれぞれに印加される端子電圧に着目する。
整流回路４１１ａに印加される端子電圧は、グランド端子５とノードＡとの間の電位差である。クロック信号ＣＬＫがＨｉｇｈレベルであり、かつ反転クロック信号ＣＬＫＢがＬｏｗレベルである時、グランド端子５とノードＡの電位差は、ダイオード素子Ｄ１の順方向の閾値電圧「ＶＴ」となる。また、クロック信号ＣＬＫがＬｏｗレベルであり、かつ反転クロック信号ＣＬＫＢがＨｉｇｈレベルである時、グランド端子５とノードＡとの間の電位差はダイオード素子Ｄ１の逆方向バイアス電圧「−ＶＤＤ＋ＶＴ」となる。
整流回路４１１ｂに印加される端子電圧は、ノードＡとノードＢとの間の電位差である。クロック信号ＣＬＫがＨｉｇｈレベルであり、かつ反転クロック信号ＣＬＫＢがＬｏｗレベルである時、ノードＡとノードＢとの間の電位差は、ダイオード素子Ｄ２，Ｄ３全体の逆方向バイアス電圧「２ＶＤＤ−２ＶＴ」となる。また、クロック信号ＣＬＫがＬｏｗレベルであり、かつ反転クロック信号ＣＬＫＢがＨｉｇｈレベルである時、ノードＡとノードＢとの間の電位差は、ダイオード素子Ｄ２，Ｄ３の順方向の閾値電圧の和「２ＶＴ」となる。
整流回路４１１ｃに印加される端子電圧は、ノードＢとノードＣとの間の電位差である。クロック信号ＣＬＫがＨｉｇｈレベルであり、かつ反転クロック信号ＣＬＫＢがＬｏｗレベルである時、ノードＢとノードＣとの間の電位差はダイオード素子Ｄ４、Ｄ５の順方向の閾値電圧の和の「２ＶＴ」となる。また、クロック信号ＣＬＫがＬｏｗレベルであり、かつ反転クロック信号ＣＬＫＢがＨｉｇｈレベルの時、ノードＢとノードＣとの間の電位差はダイオード素子Ｄ４、Ｄ５全体の逆方向バイアス電圧「２ＶＤＤ−２ＶＴ」となる。
整流回路４１１ｄに印加される端子電圧は、ノードＣとノードＤとの間の電位差である。クロック信号ＣＬＫがＨｉｇｈレベルであり、かつ反転クロック信号ＣＬＫＢがＬｏｗレベルである時、ノードＣとノードＤとの間の電位差はダイオード素子Ｄ６、Ｄ７全体の逆方向バイアス電圧「２ＶＤＤ−２ＶＴ」となる。また、クロック信号ＣＬＫがＬｏｗレベルであり、反転クロック信号ＣＬＫＢがＨｉｇｈレベルの時、ノードＣとノードＤとの間の電位差はダイオード素子Ｄ６，Ｄ７の順方向の閾値電圧の和「２ＶＴ」となる。
整流回路４１１ｅに印加される端子電圧は、ノードＤとノードＥとの間の電位差である。クロック信号ＣＬＫがＨｉｇｈレベルであり、かつ反転クロック信号ＣＬＫＢがＬｏｗレベルである時、ノードＤとノードＥとの間の電位差はダイオード素子Ｄ８の順方向の閾値電圧「ＶＴ」となる。一方、クロック信号ＣＬＫがＬｏｗレベルであり、かつ反転クロック信号ＣＬＫＢがＨｉｇｈレベルの時、ノードＤとノードＥとの間の電位差はダイオード素子Ｄ８の逆方向バイアス電圧「ＶＤＤ−ＶＴ」となる。
つぎに、２段目の整流回路４１１ｂ、３段目の整流回路４１１ｃ及び４段目の整流回路４１１ｄをそれぞれ構成するダイオード素子の逆方向バイアス電圧に着目する。
２段目の整流回路４１１ｂ、３段目の整流回路４１１ｃ及び４段目の整流回路４１１ｄにそれぞれ印加される逆方向バイアス電圧は「２ＶＤＤ−２ＶＴ」である。ダイオード素子Ｄ２，Ｄ３、ダイオード素子Ｄ４，Ｄ５、ダイオード素子Ｄ６，Ｄ７は同一の素子であるとすると、逆方向バイアス電圧「２ＶＤＤ−２ＶＴ」は２つのダイオード素子で均等に分圧されることになる。よって、ダイオード素子Ｄ２〜Ｄ７それぞれに印加される逆方向バイアス電圧は「ＶＤＤ−ＶＴ」となる。
例えば、ＶＤＤを“２．８Ｖ”とし、かつＶＴを“０．７Ｖ”とすると、ダイオード素子Ｄ２〜Ｄ７それぞれに印加される逆方向バイアス電圧は“２．１Ｖ（＝２．８Ｖ−０．７Ｖ）”となる。これに対し、図１０のチャージポンプ回路では、ダイオード素子Ｄ２〜Ｄ４それぞれに印加される逆方向バイアス電圧は“４．９Ｖ（＝２．８Ｖ×２−０．７Ｖ）”である。ダイオード素子の耐圧を“３．６Ｖ”とした場合、図１０のチャージポンプ回路では２段目のダイオード素子Ｄ９２、３段目のダイオード素子Ｄ９３及び４段目のダイオード素子Ｄ９４それぞれに印加される逆方向バイアス電圧がダイオード素子の耐圧を超えるのに対し、本実施の形態１に係るチャージポンプ回路４では、ダイオード素子Ｄ２〜Ｄ７それぞれに印加される逆方向バイアス電圧は“２．１Ｖ（＝２．８Ｖ−０．７Ｖ）”となり、ダイオード素子の耐圧“３．６Ｖ”を超えることはない。
よって、本実施の形態によれば、素子耐圧の低い半導体プロセスを用いても、素子の特性劣化や破壊が発生しにくいチャージポンプ回路を実現できることが分かる。
［変形例］
図１の構成では、ポンピングパケット４１の段数は“５段”としているが、ポンピングパケット４１の段数は所定の出力電圧Ｖｏｕｔに依存しており“５段”に限定されるものではない
図１の構成では、初段のポンピングパケット４１ａ及び最終段のポンピングパケット４１ｅの整流回路４１１ａ、４１１ｅを構成するダイオード素子の段数は“１段”であるが、他の整流回路４１１ｂ〜４１１ｄと同様に“２段”であってもよい。つまり、初段のポンピングパケット４１ａ及び最終段のポンピングパケット４１ｅの整流回路４１１ａ、４１１ｅを構成するダイオード素子の段数は少なくとも１段であればよい。これにより、初段のポンピングパケット４１ａ及び最終段のポンピングパケット４１ｅの整流回路４１１ａ、４１１ｅにおいても、２つのダイオード素子によって順方向バイアス電圧を分圧することができ、電源電圧ＶＤＤの高電圧化に対応することが可能となる。
上記の説明では負の出力電圧Ｖｏｕｔを生成するチャージポンプ回路を挙げているが、正の出力電圧Ｖｏｕｔを生成するチャージポンプ回路についても同様な効果が得られる。従って、図１に示されるポンプ回路４０において、グランド端子５から出力端子１に向う方向が順方向となるように、ダイオード素子Ｄ１〜Ｄ８を直列に接続して構成してもよい。本構成のポンプ回路４０と図１に示すその他の構成要素とを備えたチャージポンプ回路４は、正の出力電圧Ｖｏｕｔを生成することができる。
（実施の形態２）
［チャージポンプ回路の構成］
図２は、本発明の実施の形態２に係るチャージポンプ回路の構成例を示した回路図である。図２に示す整流回路４１１ａ〜４１１ｅは、図１に示す整流回路４１１ａ〜４１１ｅのダイオード素子Ｄ１〜Ｄ８を、ゲート(gate)がドレイン(drain)に接続されたダイオード接続のＭＯＳトランジスタ（Metal-Oxide-Semiconductor transistor）Ｍ１〜Ｍ８に置き換えたものである。
図２に示す整流回路４１１ａ〜４１１ｅでは、ダイオード接続のＭＯＳトランジスタＭ１〜Ｍ８の閾値電圧ＶＴが図１に示す整流回路４１１ａ〜４１１ｅのダイオード素子Ｄ１〜Ｄ８の閾値電圧ＶＴに比べて低い時には、図１の出力電圧Ｖｏｕｔよりも高い出力電圧Ｖｏｕｔが得られる。
例えば、ＶＤＤを“２．８Ｖ”、ＶＴを“０．５Ｖ”、Ｍを“５”とすると、（式１）で表される出力電圧Ｖｏｕｔとして“−７．２Ｖ”を得ることができる。また、ダイオード接続のＭＯＳトランジスタＭ１〜Ｍ８それぞれに印加される逆方向バイアス電圧は“２．３Ｖ”となる。例えば、電源電圧ＶＤＤを“２．８Ｖ”とした一般的なトランジスタの素子耐圧を“３．６Ｖ”とすると、ダイオード接続のＭＯＳトランジスタＭ１〜Ｍ８それぞれに印加される逆方向バイアス電圧が素子耐圧を超えることはない。
なお、ダイオード接続のＭＯＳトランジスタＭ１〜Ｍ８の閾値電圧ＶＴを“０．５Ｖ”よりもさらに低く設定できれば、出力電圧Ｖｏｕｔとして“−７．２Ｖ”よりもさらに高い電圧が得られる。
以上、図２に示す構成であっても、図１に示す構成と同様に、素子耐圧の低い半導体プロセスを用いても素子の特性劣化や破壊が発生しにくいチャージポンプ回路を実現することができる。
［変形例］
実施の形態１と同様の変形例が考えられる。例えば、図２では、ダイオード接続のＭＯＳトランジスタをＮ型ＭＯＳトランジスタ(Negative-channel Metal-Oxide-Semiconductor transistor)で構成しているが、Ｐ型ＭＯＳトランジスタ(Positive-channel Metal-Oxide-Semiconductor transistor)で構成してもよい。また、図２に示すチャージポンプ回路４の整流回路４１１の構成としては、後述の図３〜図８９に示す整流回路４１１の構成としてもよいが、それらのアノード端４１３とカソード端４１２を反転して接続することにより、図２に示すチャージポンプ回路４は、正の出力電圧Ｖｏｕｔを生成することができる。
（実施の形態３）
図３は、本発明の実施の形態３における整流回路４１１の構成例を示した回路図である。本実施の形態は、図２に示す２段目の整流回路４１１ｂ、３段目の整流回路４１１ｃ及び４段目の整流回路４１１ｄを、図３に示す整流回路４１１に置き換えたものである。
図３に示す整流回路４１１の構成について詳述する。
ゲート(gate)がドレイン(drain)に接続されたダイオード接続のＮＭＯＳトランジスタＭ２，Ｍ３が直列に接続されており、ダイオード接続のＮＭＯＳトランジスタＭ３のドレインには整流回路４１１のアノード端４１３が接続され、ダイオード接続のＮＭＯＳトランジスタＭ２のソース（source）には整流回路４１１のカソード端４１２が接続されている。
ダイオード接続のＮＭＯＳトランジスタＭ２にはＮＭＯＳトランジスタＭ２１が並列に接続されている。ＮＭＯＳトランジスタＭ２１のソースはダイオード接続のＮＭＯＳトランジスタＭ２のカソードと接続され、ＮＭＯＳトランジスタＭ２１のドレインはダイオード接続のＮＭＯＳトランジスタＭ２のアノードと接続されている。ＮＭＯＳトランジスタＭ２１のゲートは整流回路４１１のアノード端４１３と接続されている。
ダイオード接続のＮＭＯＳトランジスタＭ３にはＰＭＯＳトランジスタＭ３１が並列に接続されている。ＰＭＯＳトランジスタＭ３１のソースはダイオード接続のＮＭＯＳトランジスタＭ３のアノードと接続され、ＰＭＯＳトランジスタＭ３１のドレインはダイオード接続のＮＭＯＳトランジスタＭ３のカソードと接続されている。ＰＭＯＳトランジスタＭ３１のゲートは整流回路４１１のカソード端４１２と接続されている。
ダイオード接続のＮＭＯＳトランジスタＭ２，Ｍ３は、ＮＭＯＳトランジスタの構成に限定されるものではなく、ＰＭＯＳトランジスタで構成されてもよい。
図３に示す整流回路４１１の動作について説明する。
アノード端４１３の電位がカソード端４１２の電位よりも低くなる端子電圧（逆方向バイアス電圧）が整流回路４１１に印加される場合には、ＮＭＯＳトランジスタＭ２１はゲート−ソース間に逆バイアスが印加されてオフ状態となり、ＰＭＯＳトランジスタＭ３１も同様にソース−ゲート間に逆バイアスが印加されてオフ状態となる。この場合、図２の整流回路４１１と同様に、アノード端４１３とカソード端４１２との間の電位差がダイオード接続のＮＭＯＳトランジスタＭ２，Ｍ３によって分圧され、ダイオード接続のＮＭＯＳトランジスタＭ２，Ｍ３それぞれに印加される逆方向バイアス電圧が、アノード端４１３とカソード端４１２との間の電位差の略１／２になる。
一方、アノード端４１３の電位がカソード端４１２の電位よりも高くなる端子電圧（順方向バイアス電圧）が整流回路４１１に印加される場合には、ＮＭＯＳトランジスタＭ２１はゲート−ソース間に順バイアスが印加されてダイオード接続のＮＭＯＳトランジスタＭ２よりも先にオン状態となり、ＰＭＯＳトランジスタＭ３１も同様にソース−ゲート間に順バイアスが印加されてダイオード接続のＮＭＯＳトランジスタＭ３よりも先にオン状態となる。
図２の整流回路４１１の順方向バイアス電圧はダイオード接続のＮＭＯＳトランジスタＭ２、Ｍ３の閾値電圧ＶＴの和「２ＶＴ」である。これに対し、図３の整流回路４１１の順方向バイアス電圧は、ＰＭＯＳトランジスタＭ３１のソース−ドレイン間電圧とＮＭＯＳトランジスタＭ２１のドレイン−ソース間電圧の和となる。この値は、ダイオード接続のＮＭＯＳトランジスタＭ３の閾値電圧ＶＴとほぼ等しい値となる。このため、アノード端４１３とカソード端４１２との間の電位差である順方向バイアス電圧は、図２の整流回路４１１の順方向バイアス電圧よりも低くすることができる。
図２に示す整流回路４１１を図３の整流回路図４１１に置き換えた場合、チャージポンプ回路４の出力電圧Ｖｏｕｔは次式で表すことができる。
Ｖｏｕｔ＝−（Ｍ−１）×（ＶＤＤ−ＶＴ） ・・・（式２）
例えば、ＶＤＤを“２．８Ｖ”、ＶＴを“０．５Ｖ”、Ｍを“５”とすると、（式２）で表される出力電圧Ｖｏｕｔは“−９．２Ｖ”となる。この出力電圧Ｖｏｕｔは、実施の形態２に係るチャージポンプ回路４の出力電圧Ｖｏｕｔ“−７．２Ｖ”よりも高くなっている。さらに、図１０に示すチャージポンプ回路の出力電圧Ｖｏｕｔ“−７．７Ｖ”よりも高くなっている。
ダイオード接続のＮＭＯＳトランジスタＭ２，Ｍ３の閾値電圧ＶＴを“０．５Ｖ”よりもさらに低く設定できれば、出力電圧Ｖｏｕｔは“−９．２Ｖ”よりもさらに高くすることができる。この点で、低閾値電圧化の特性を有したＳＯＩ構造又はＳＯＳ構造の基板上に構成される半導体集積回路にとって有利である。
ダイオード接続のＭＯＳトランジスタＭ１〜Ｍ８それぞれに印加される逆方向バイアス電圧は“２．３Ｖ（＝２．８Ｖ−０．５Ｖ）”となる。例えば、電源電圧ＶＤＤが“２．８Ｖ”である一般的なトランジスタの素子耐圧を“３．６Ｖ”とすると、ダイオード接続のＭＯＳトランジスタＭ１〜Ｍ８それぞれに印加される逆方向バイアス電圧は素子耐圧を超えることはない。
本実施の形態によれば、素子耐圧の低い半導体プロセスを用いたとしても、電圧変換効率を低下することなく、素子の特性劣化や破壊が発生しにくいチャージポンプ回路を実現できる。なお、実施の形態２と同様の変形例が考えられる。
（実施の形態４）
図４は、本発明の実施の形態４における整流回路４１１の構成例を示した回路図である。
本実施の形態は、図２に示す２段目の整流回路４１１ｂ、３段目の整流回路４１１ｃ及び４段目の整流回路４１１ｄを、図４に示す整流回路４１１に置き換えたものである。
図４に示す整流回路４１１の構成は、図３に示す実施の形態３における整流回路４１１の構成からＰＭＯＳトランジスタＭ３１を省略したものである。
本実施の形態によっても、実施の形態３と同様の効果が得られる。また、実施の形態２と同様の変形例が考えられる。
（実施の形態５）
図５は、本発明の実施の形態５における整流回路４１１の構成例を示した回路図である。
本実施の形態は、図２に示す２段目の整流回路４１１ｂ、３段目の整流回路４１１ｃ及び４段目の整流回路４１１ｄを、図５に示す整流回路４１１に置き換えたものである。
図５に示す整流回路４１１の構成は、図３に示す実施の形態３における整流回路４１１の構成からＮＭＯＳトランジスタＭ２１を省略したものである。
本実施の形態によっても、実施の形態３と同様の効果が得られる。また、実施の形態２と同様の変形例が考えられる。
（実施の形態６）
図６は、本発明の実施の形態６における整流回路４１１の構成例を示した回路図である。
本実施の形態は、図２に示す２段目の整流回路４１１ｂ、３段目の整流回路４１１ｃ及び４段目の整流回路４１１ｄを、図６に示す整流回路４１１に置き換えたものである。
図６に示す整流回路４１１の構成は、図３に示す実施の形態３における整流回路４１１の構成において、ダイオード接続のＮＭＯＳトランジスタＭ２に並列に接続されているＮＭＯＳトランジスタＭ２１を、ＰＭＯＳトランジスタＭ２２に置き換えたものである。ＰＭＯＳトランジスタＭ２２のソースはダイオード接続のＮＭＯＳトランジスタＭ２のアノードと接続され、ＰＭＯＳトランジスタＭ２２のドレインはダイオード接続のＮＭＯＳトランジスタＭ２のアノードと接続されている。ＰＭＯＳトランジスタＭ２２のゲートは整流回路４１１のカソード端４１２と接続されている。
図６に示す整流回路４１１の動作について説明する。
アノード端４１３の電位がカソード端４１２の電位よりも低くなる端子電圧（逆方向バイアス電圧）が整流回路４１１に印加される場合には、ＰＭＯＳトランジスタＭ２２はソース−ゲート間に逆バイアスが印加されてオフ状態となり、ＰＭＯＳトランジスタＭ３１も同様にソース−ゲート間に逆バイアスが印加されてオフ状態となる。よって、この場合、図２の整流回路４１１と同様に、アノード端４１３とカソード端４１２との間の電位差である逆方向バイアス電圧がダイオード接続のＮＭＯＳトランジスタＭ２，Ｍ３によって分圧され、ダイオード接続のＮＭＯＳトランジスタＭ２，Ｍ３それぞれに印加される逆方向バイアス電圧が低くなる。
一方、アノード端４１３の電位がカソード端４１２の電位よりも高くなる端子電圧（順方向バイアス電圧）が整流回路４１１に印加される場合には、ＰＭＯＳトランジスタＭ３１はソース−ゲート間に順バイアスが印加されてオン状態となり、ＰＭＯＳトランジスタＭ２２は、ＰＭＯＳトランジスタＭ３１のオン状態を経て、ソース−ゲート間に順バイアスが印加されてオン状態となる。このため、アノード端４１３とカソード端４１２との間の電位差である順方向バイアス電圧は、図２の整流回路４１１の順方向バイアス電圧よりも低くなる。
図２の整流回路４１１の順方向バイアス電圧はダイオード接続のＮＭＯＳトランジスタＭ２、Ｍ３の閾値電圧ＶＴの和「２ＶＴ」である。これに対し、図７の整流回路４１１の順方向バイアス電圧は、ＰＭＯＳトランジスタＭ２２のソース−ドレイン間電圧とＰＭＯＳトランジスタＭ３１のソース−ドレイン間電圧の和である。この値は、ダイオード接続のＮＭＯＳトランジスタＭ３の閾値電圧ＶＴとほぼ等しい値となる。
本実施の形態によっても、実施の形態３と同様の効果が得られる。また、実施の形態２と同様の変形例が考えられる。
（実施の形態７）
図７は、本発明の実施の形態７における整流回路４１１の構成例を示した回路図である。
本実施の形態は、図２に示す２段目の整流回路４１１ｂ、３段目の整流回路４１１ｃ及び４段目の整流回路４１１ｄを、図７に示す整流回路４１１に置き換えたものである。
図７に示す整流回路４１１の構成について詳述する。
図７に示す整流回路４１１の構成は、図３に示す実施の形態３における整流回路４１１の構成において、ダイオード接続のＮＭＯＳトランジスタＭ３に並列に接続されているＰＭＯＳトランジスタＭ３１を、ＮＭＯＳトランジスタＭ３２に置き換えたものである。
ＮＭＯＳトランジスタＭ３２のソースはダイオード接続のＮＭＯＳトランジスタＭ３のカソードと接続され、ＮＭＯＳトランジスタＭ３２のドレインはダイオード接続のＮＯＳトランジスタＭ３のアノードと接続されている。ＮＭＯＳトランジスタＭ３２のゲートは整流回路４１１のアノード端４１３と接続されている。
本実施の形態によっても、実施の形態３と同様の効果が得られる。また、実施の形態２と同様の変形例が考えられる。
（実施の形態８）
図８は、本発明の実施の形態８における整流回路４１１の構成例を示した回路図である。本実施の形態は、図２に示す２段目の整流回路４１１ｂ、３段目の整流回路４１１ｃ及び４段目の整流回路４１１ｄを、図８に示す整流回路４１１に置き換えたものである。
図８に示す整流回路４１１の構成は、図３に示す実施の形態３における整流回路４１１の構成において、ＮＭＯＳトランジスタＭ２１及びＰＭＯＳトランジスタＭ３１それぞれのゲートをＮＭＯＳトランジスタＭ２１及びＰＭＯＳトランジスタＭ３１それぞれのドレインに接続したものである。
図８に示す整流回路４１１の動作について説明する。アノード端４１３の電位がカソード端４１２の電位よりも低くなる端子電圧（逆方向バイアス電圧）が整流回路４１１に印加される場合には、ＮＭＯＳトランジスタＭ２１はそのソース−ゲート間に逆バイアスが印加されてオフ状態となり、ＰＭＯＳトランジスタＭ３１も同様にそのソース−ゲート間に逆バイアスが印加されてオフ状態となる。よって、この場合、図２の整流回路４１１と同様に、アノード端４１３とカソード端４１２との間の電位差である逆方向バイアス電圧がダイオード接続のＮＭＯＳトランジスタＭ２，Ｍ３によって分圧され、ダイオード接続のＮＭＯＳトランジスタＭ２，Ｍ３それぞれに印加される逆方向バイアス電圧が低くなる。
一方、アノード端４１３の電位がカソード端４１２の電位よりも高くなる端子電圧（順方向バイアス電圧）が整流回路４１１に印加される場合には、ＰＭＯＳトランジスタＭ３１はそのソース−ゲート間に順バイアスが印加されてオン状態となり、ＮＭＯＳトランジスタＭ２１は、そのゲート−ソース間に順バイアスが印加されてオン状態となる。このため、アノード端４１３とカソード端４１２との間の電位差である順方向バイアス電圧は、図２の整流回路４１１の順方向バイアス電圧よりも低くなる。
図２の整流回路４１１の順方向バイアス電圧はダイオード接続のＮＭＯＳトランジスタＭ２、Ｍ３の閾値電圧ＶＴの和「２ＶＴ」である。これに対し、図８の整流回路４１１の順方向バイアス電圧は、ＰＭＯＳトランジスタＭ３１のソース−ドレイン間電圧とＮＭＯＳトランジスタＭ２１のドレイン−ソース間電圧の和である。本実施の形態によっても、実施の形態３と同様の効果が得られる。また、実施の形態２と同様の変形例が考えられる。
（実施の形態９）
図９は、本発明の実施の形態９における整流回路４１１の構成例を示した回路図である。
本実施の形態は、図２に示す２段目の整流回路４１１ｂ、３段目の整流回路４１１ｃ及び４段目の整流回路４１１ｄを、図９に示す整流回路４１１に置き換えている。さらに、図２に示す１段目の整流回路４１１a、５段目の整流回路４１１eを、図３に示す実施の形態３における整流回路４１１に置き換えている。つまり、図９に示す整流回路４１１は、図３に示す実施の形態３における整流回路４１１を２段直列に接続したものである。
１段目の整流回路４１１１ａのアノード端４１１３ａと２段目の整流回路４１１１ｂのカソード端４１１２ｂとが接続されている。整流回路４１１のカソード端４１２は、１段目の整流回路４１１１ａのカソード端４１１２ａと接続され、整流回路４１１のアノード端４１３は、２段目の整流回路４１１１ｂのアノード端４１１３ｂと接続されている。
このように、本実施の形態では、２段目の整流回路４１１ｂ、３段目の整流回路４１１ｃ及び４段目の整流回路４１１ｄを、２つの整流回路４１１１ａ，４１１１ｂを直列に接続して構成したことにより、整流回路４１１のカソード端４１２とアノード端４１３との間に印加される端子電圧が４つのダイオード接続のＭＯＳトランジスタで分圧されることになる。さらに、１段目の整流回路４１１a、５段目の整流回路４１１eを２つのダイオード接続のＭＯＳトランジスタＭ２、Ｍ３を直列に接続して構成したことにより、整流回路４１１のカソード端４１２とアノード端４１３との間に印加される端子電圧が２つのダイオード接続のＭＯＳトランジスタで分圧されることになる。このため、より高い逆方向バイアス電圧の印加が可能となる。
なお、図３に示す実施の形態３における整流回路４１１の他に、図４に示す実施の形態４における整流回路４１１、図５に示す実施の形態５における整流回路４１１、図６に示す実施の形態６における整流回路４１１、図７に示す実施の形態７における整流回路４１１、又は図８に示す実施の形態８における整流回路４１１の２段構成にしてもよい。あるいは、異なる実施の形態の整流回路４１１を多段接続してもよい。また、実施の形態２と同様の変形例が考えられる。
（実施の形態１０）
図１０は、本発明の実施の形態１０に係るスイッチ装置の構成を示したブロック図である。
本実施の形態は、上記の実施の形態１乃至９のチャージポンプ回路４を、高周波信号の切り替えを行うスイッチ(switch)装置の昇圧電源に適用したものである。
制御信号入力端子１００には外部からスイッチ切替制御信号が入力される。デコーダ１１１は、制御信号入力端子１００に入力されたスイッチ切替制御信号をデコードしてドライバ制御信号１０１を生成する。ドライバ１１２はドライバ制御信号１０１に応じてスイッチ制御信号１０２を生成する。スイッチ１１３はスイッチ制御信号１０２に応じてスイッチ入力端１０３とスイッチ出力端１０４ａ〜１０４ｆのうちいずれか一つとの間を導通させている。つまり、スイッチ入力端１０３に入力された信号は、スイッチ制御信号１０２に基づいて、スイッチ出力端１０４ａ〜１０４ｆのうちいずれか一つから出力される。
昇圧電源１１４は、発振器１１０とチャージポンプ回路４とを有している。
発振器１１０は、チャージポンプ回路４を駆動するためのクロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢを発振により生成して、該クロック信号ＣＬＫ及び該反転クロック信号ＣＬＫＢをチャージポンプ回路４のクロック信号入力端子２及び反転クロック信号入力端子３にそれぞれ印加させている。
チャージポンプ回路４は、上記の実施の形態１〜９のとおり、出力端子１に出現した正又は負の出力電圧Ｖｏｕｔを出力する。ドライバ１１２はチャージポンプ回路４から供給される出力電圧Ｖｏｕｔを電源電圧とし、この出力電圧Ｖｏｕｔによってスイッチ制御信号１０２を生成することができる。なお、出力電圧Ｖｏｕｔは、スイッチ装置全体の電源（図示なし）として印加される電源電圧よりも大きいため、ドライバ１１２から出力されるスイッチ制御信号１０２の電圧は、スイッチ装置全体の電源電圧よりも大きくなる。この結果として、スイッチ１１３の特性向上（低ひずみ、低損失、及び高アイソレーション）が図られている。
さらに、図１０のスイッチ装置は、ＳＯＩ構造又はＳＯＳ構造の単一の基板上に集積化されている。つまり、図１０のスイッチ装置を構成する発振器１１０、チャージポンプ回路４、デコーダ１１１、ドライバ１１２及びスイッチ１１３は、ＳＯＩ構造又はＳＯＳ構造の単一の基板上に集積化されている。
このように、スイッチ装置の昇圧電源として素子耐圧の低い半導体プロセスでも特性劣化や破壊が発生しにくいチャージポンプ回路４が適用されたことにより、低ひずみ、低損失及び高アイソレーションのスイッチ装置を実現できる。
なお、スイッチ１１３のスイッチ入力端数は“１”であり、かつスイッチ出力端数は“６”であることに限定されるものではない。また、昇圧電源１１４の出力電圧Ｖｏｕｔは負の昇圧電圧に限定されるものではなく、正の昇圧電圧、あるいは正の昇圧電圧と負の昇圧電圧との両方であってもよい。換言すると、昇圧電源１１４を構成するチャージポンプ回路４の出力電圧Ｖｏｕｔは負の昇圧電圧に限定されるものではなく、正の昇圧電圧、あるいは正の昇圧電圧と負の昇圧電圧との両方であってもよい。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
本発明のチャージポンプ回路は、素子耐圧の低い半導体プロセスを用いたチャージポンプ回路にとって有用である。
１ 出力端子
２ クロック信号入力端子
３ 反転クロック信号入力端子
４ チャージポンプ回路
４０ ポンプ回路
５、６ グランド端子
４１ａ、４１ｂ、４１ｃ、４１ｄ、４１ｅ ポンピングパケット
１００ 制御信号入力端子
１０１ ドライバ制御信号
１０２ スイッチ制御信号
１０３ スイッチ入力端
１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ、１０４ｅ、１０４ｆ スイッチ出力端
１１０ 発振器
１１１ デコーダ
１１２ ドライバ
１１３ スイッチ
１１４ 昇圧電源
４１１、４１１ａ、４１１ｂ、４１１ｃ、４１１ｄ、４１１ｅ、４１１１ａ、４１１１ｂ 整流回路
４１２、４１２ａ、４１２ｂ、４１１２a、４１１２ｂ カソード端
４１３、４１３ａ、４１３ｂ、４１１３a、４１１３ｂ アノード端
Ｄ１〜Ｄ８ ダイオード素子
Ｃ１〜Ｃ５ 容量素子
Ｍ１〜Ｍ８、Ｍ２１、Ｍ２２、Ｍ３１、Ｍ３２ ＭＯＳトランジスタ
Ｖｏｕｔ 出力電圧
ＣＬＫ クロック信号
ＣＬＫＢ 反転クロック信号
Ａ、Ｂ、Ｃ、Ｄ、Ｅ ノード

Claims (11)

  1. 所定振幅のクロック信号が入力されるクロック信号入力端子と、
    前記クロック信号の位相を反転した前記所定振幅の反転クロック信号が入力される反転クロック信号入力端子と、
    前記クロック信号及び前記反転クロック信号を前記所定振幅に応じて昇圧して生成された出力電圧が出力される出力端子と、
    前記出力端子とグランド端子との間に直列に接続されている複数の整流回路と、当該複数の整流回路のアノード側に一方の端子が接続された複数の容量素子と、を有し、前記出力端子側の最終段の容量素子の他方の端子がグランド電位に維持されるとともに、前記最終段の容量素子以外の容量素子それぞれの他方の端子に前記クロック信号入力端子及び前記反転クロック信号入力端子が交互に接続されるように構成されたポンプ回路と、
    を備え、前記複数の整流回路のうち初段及び最終段以外の整流回路は、少なくとも２つのダイオードを、前記出力端子側にアノードが配置され、かつ前記グランド端子側にカソードが配置されるように、直列に接続して構成されている、チャージポンプ回路。
  2. 前記ダイオードはダイオード接続のＭＯＳトランジスタである、請求項１に記載のチャージポンプ回路。
  3. 前記少なくとも２つのダイオードは、前記グランド端子側に配置された第１のダイオード接続のＭＯＳトランジスタと、前記出力端子側に配置された第２のダイオード接続のＭＯＳトランジスタとから成り、
    前記第１のダイオード接続のＭＯＳトランジスタに並列に接続されたＮＭＯＳトランジスタと、
    前記第２のダイオード接続のＭＯＳトランジスタに並列に接続されたＰＭＯＳトランジスタと、を備え、
    前記ＮＭＯＳトランジスタは、ゲートが前記第２のダイオード接続のＭＯＳトランジスタのアノードと接続され、ドレインが前記第１のダイオード接続のＭＯＳトランジスタのアノードと接続され、かつソースが前記第１のダイオード接続のＭＯＳトランジスタのカソードと接続されるように構成され、
    前記ＰＭＯＳトランジスタは、ゲートが前記第１のダイオード接続のＭＯＳトランジスタのカソードと接続され、ドレインが前記第２のダイオード接続のＭＯＳトランジスタのカソードと接続され、かつソースが前記第２のダイオード接続のＭＯＳトランジスタのアノードと接続されるように構成されている、請求項２に記載のチャージポンプ回路。
  4. 前記少なくとも２つのダイオードは、前記グランド端子側に配置された第１のダイオード接続のＭＯＳトランジスタと、前記出力端子側に配置された第２のダイオード接続のＭＯＳトランジスタとから成り、
    前記第１のダイオード接続のＭＯＳトランジスタに並列に接続されたＮＭＯＳトランジスタを備え、
    前記ＮＭＯＳトランジスタは、ゲートが前記第２のダイオード接続のＭＯＳトランジスタのアノードと接続され、ドレインが前記第１のダイオード接続のＭＯＳトランジスタのアノードと接続され、かつソースが前記第１のダイオード接続のＭＯＳトランジスタのカソードと接続されるように構成されている、請求項２に記載のチャージポンプ回路。
  5. 前記少なくとも２つのダイオードは、前記グランド端子側に配置された第１のダイオード接続のＭＯＳトランジスタと、前記出力端子側に配置された第２のダイオード接続のＭＯＳトランジスタとから成り、
    前記第２のダイオード接続のＭＯＳトランジスタに並列に接続されたＰＭＯＳトランジスタを備え、
    前記ＰＭＯＳトランジスタは、ゲートが前記第１のダイオード接続のＭＯＳトランジスタのカソードと接続され、ドレインが前記第２のダイオード接続のＭＯＳトランジスタのカソードと接続され、かつソースが前記第２のダイオード接続のＭＯＳトランジスタのアノードと接続されるように構成されている、請求項２に記載のチャージポンプ回路。
  6. 前記少なくとも２つのダイオードは、前記グランド端子側に配置された第１のダイオード接続のＭＯＳトランジスタと、前記出力端子側に配置された第２のダイオード接続のＭＯＳトランジスタとから成り、
    前記第１のダイオード接続のＭＯＳトランジスタに並列に接続された第１のＰＭＯＳトランジスタと、
    前記第２のダイオード接続のＭＯＳトランジスタに並列に接続された第２のＰＭＯＳトランジスタと、を備え、
    前記第１のＰＭＯＳトランジスタは、ゲートが前記第１のダイオード接続のＭＯＳトランジスタのカソードと接続され、ドレインが前記第１のダイオード接続のＭＯＳトランジスタのカソードと接続され、かつソースが前記第１のダイオード接続のＭＯＳトランジスタのアノードと接続されるように構成され、
    前記第２のＰＭＯＳトランジスタは、ゲートが前記第１のダイオード接続のＭＯＳトランジスタのカソードと接続され、ドレインが前記第２のダイオード接続のＭＯＳトランジスタのカソードと接続され、かつソースが前記第２のダイオード接続のＭＯＳトランジスタのアノードと接続されるように構成されている、請求項２に記載のチャージポンプ回路。
  7. 前記少なくとも２つのダイオードは、前記グランド端子側に配置された第１のダイオード接続のＭＯＳトランジスタと、前記出力端子側に配置された第２のダイオード接続のＭＯＳトランジスタとから成り、
    前記第１のダイオード接続のＭＯＳトランジスタに並列に接続された第１のＮＭＯＳトランジスタと、
    前記第２のダイオード接続のＭＯＳトランジスタに並列に接続された第２のＮＭＯＳトランジスタと、を備え、
    前記第１のＮＭＯＳトランジスタは、ゲートが前記第２のダイオード接続のＭＯＳトランジスタのアノードと接続され、ドレインが前記第１のダイオード接続のＭＯＳトランジスタのアノードと接続され、かつソースが前記第１のダイオード接続のＭＯＳトランジスタのカソードと接続されるように構成され、
    前記第２のＮＭＯＳトランジスタは、ゲートが前記第２のダイオード接続のＭＯＳトランジスタのアノードと接続され、ドレインが前記第２のダイオード接続のＭＯＳトランジスタのアノードと接続され、かつソースが前記第２のダイオード接続のＭＯＳトランジスタのカソードと接続されるように構成されている、請求項２に記載のチャージポンプ回路。
  8. 前記少なくとも２つのダイオードは、前記グランド端子側に配置された第１のダイオード接続のＭＯＳトランジスタと、前記出力端子側に配置された第２のダイオード接続のＭＯＳトランジスタとから成り、
    前記第１のダイオード接続のＭＯＳトランジスタに並列に接続されたＮＭＯＳトランジスタと、
    前記第２のダイオード接続のＭＯＳトランジスタに並列に接続されたＰＭＯＳトランジスタと、を備え、
    前記ＮＭＯＳトランジスタは、ゲートおよびドレインが前記第１のダイオード接続のＭＯＳトランジスタのアノードと接続され、ソースが前記第１のダイオード接続のＭＯＳトランジスタのカソードと接続されるように構成され、
    前記ＰＭＯＳトランジスタは、ゲートおよびソースが前記第２のダイオード接続のＭＯＳトランジスタのカソードと接続され、ソースが前記第１のダイオード接続のＭＯＳトランジスタのアノードと接続されるように構成されている、請求項２に記載のチャージポンプ回路。
  9. 前記少なくとも２つのダイオードは、直列に接続した２つの前記ダイオード接続のＭＯＳトランジスタから成る整流回路を多段接続して構成され、
    前記複数の整流回路のうち初段及び最終段の整流回路は、直列に接続した２つの前記ダイオード接続のＭＯＳトランジスタから成り、
    前記ダイオード接続のＭＯＳトランジスタそれぞれに前記ＮＭＯＳトランジスタ又は前記ＰＭＯＳトランジスタが並列に接続されている、請求項３乃至８のいずれか１項に記載のチャージポンプ回路。
  10. シリコンオンインシュレータ（ＳＯＩ）構造又はシリコンオンサファイア（ＳＯＳ）構造の単一の基板上に集積化されている、請求項１乃至９のいずれか１項に記載のチャージポンプ回路。
  11. 請求項１乃至９のいずれか１項に記載のチャージポンプ回路と、
    前記チャージポンプ回路の前記クロック信号入力端子及び前記反転クロック信号入力端子それぞれに入力される前記クロック信号及び前記反転クロック信号を発振により生成する発振器と、
    複数のスイッチ入力端と複数のスイッチ出力端とを備え、任意のスイッチ入力端と任意のスイッチ出力端との間を導通させるように構成されたスイッチと、
    前記スイッチの導通を切替えるスイッチ切替制御信号が入力され、当該スイッチ切替制御信号をデコードして得られたドライバ制御信号を出力するデコーダと、
    前記チャージポンプ回路の前記出力端子から出力された前記出力電圧を電源電圧とし、前記デコーダから前記ドライバ制御信号が入力され、前記ドライバ制御信号によって前記スイッチの導通を制御するスイッチ制御信号を生成して出力するドライバと、
    を備え、前記チャージポンプ回路、前記発振器、前記デコーダ、前記ドライバ及び前記スイッチがシリコンオンインシュレータ（ＳＯＩ）構造又はシリコンオンサファイア（ＳＯＳ）構造の単一の基板上に集積化されている、スイッチ装置。
JP2012552533A 2011-01-14 2011-04-20 チャージポンプ回路 Pending JPWO2012095897A1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011005850 2011-01-14
JP2011005850 2011-01-14
PCT/JP2011/002320 WO2012095897A1 (ja) 2011-01-14 2011-04-20 チャージポンプ回路

Publications (1)

Publication Number Publication Date
JPWO2012095897A1 true JPWO2012095897A1 (ja) 2014-06-09

Family

ID=46506830

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012552533A Pending JPWO2012095897A1 (ja) 2011-01-14 2011-04-20 チャージポンプ回路

Country Status (3)

Country Link
US (1) US20130321069A1 (ja)
JP (1) JPWO2012095897A1 (ja)
WO (1) WO2012095897A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11611276B2 (en) * 2014-12-04 2023-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Charge pump circuit
US10396772B2 (en) * 2016-12-12 2019-08-27 Psemi Corporation Methods and devices to improve switching time by bypassing gate resistor
WO2018151853A1 (en) 2017-02-16 2018-08-23 Wispry, Inc. Charge pump systems, devices, and methods
CN109275239B (zh) * 2018-11-30 2024-07-05 常州拓晶照明科技有限公司 一种n级脉动直流电电荷移位及电压合并整流电路
WO2021236392A1 (en) * 2020-05-18 2021-11-25 Microchip Technology Incorporated Charge pump cell with improved latch-up immunity and charge pumps including the same, and related systems, methods and devices

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0458612A (ja) * 1990-06-28 1992-02-25 Toshiba Corp 出力回路
JP2005116889A (ja) * 2003-10-09 2005-04-28 Mitsubishi Electric Corp ポリシリコン膜におけるｐｎ接合の形成方法、薄膜トランジスタ基板の製造方法、および画像表示装置
JP2006081277A (ja) * 2004-09-08 2006-03-23 Toshiba Corp 半導体装置
JP2007074840A (ja) * 2005-09-08 2007-03-22 Renesas Technology Corp 半導体集積回路装置
JP2010081365A (ja) * 2008-09-26 2010-04-08 Toshiba Corp 高周波半導体スイッチ装置
JP2010246081A (ja) * 2009-03-19 2010-10-28 Toshiba Corp スイッチ回路

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3675457B2 (ja) * 2003-06-19 2005-07-27 セイコーエプソン株式会社 昇圧クロック生成回路及び半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0458612A (ja) * 1990-06-28 1992-02-25 Toshiba Corp 出力回路
JP2005116889A (ja) * 2003-10-09 2005-04-28 Mitsubishi Electric Corp ポリシリコン膜におけるｐｎ接合の形成方法、薄膜トランジスタ基板の製造方法、および画像表示装置
JP2006081277A (ja) * 2004-09-08 2006-03-23 Toshiba Corp 半導体装置
JP2007074840A (ja) * 2005-09-08 2007-03-22 Renesas Technology Corp 半導体集積回路装置
JP2010081365A (ja) * 2008-09-26 2010-04-08 Toshiba Corp 高周波半導体スイッチ装置
JP2010246081A (ja) * 2009-03-19 2010-10-28 Toshiba Corp スイッチ回路

Also Published As

Publication number Publication date
US20130321069A1 (en) 2013-12-05
WO2012095897A1 (ja) 2012-07-19

Similar Documents

Publication Publication Date Title
JP4849907B2 (ja) チャージポンプ回路
JP4557577B2 (ja) チャージポンプ回路
KR100407100B1 (ko) 차지 펌프 회로
JP2011120407A (ja) チャージポンプ回路
JP4193462B2 (ja) 昇圧回路
JP5096198B2 (ja) 電圧発生回路
CN107911019B (zh) 一种交叉耦合电荷泵
JP6223817B2 (ja) チャージポンプ回路
WO2012095897A1 (ja) チャージポンプ回路
EP3007341B1 (en) Differential dynamic charge pump circuit
JP2008253031A (ja) チャージポンプ回路
US7683699B2 (en) Charge pump
TW200410476A (en) Charge pump and voltage doubler using the same
JP3548161B2 (ja) チャージポンプ回路
JP6288225B2 (ja) チャージポンプ
JP2001286125A (ja) チャージポンプ回路
JP2002233134A (ja) チャージポンプ回路
JP5446637B2 (ja) 昇圧回路
US9112406B2 (en) High efficiency charge pump circuit
JP2005117830A (ja) チャージポンプ回路
JP2009027919A (ja) チャージポンプ回路
JP2009136112A (ja) 半導体集積装置
JP4877334B2 (ja) チャージポンプ回路
JP2009044870A (ja) チャージポンプ回路
JP5455693B2 (ja) 電圧変換回路

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140729

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20141009

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20141011

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20141202