KR20230006536A - 래치 업 내성이 개선된 전하 펌프 셀, 이 전하 펌프 셀을 포함하는 전하 펌프, 관련 시스템, 방법, 및 디바이스 - Google Patents

래치 업 내성이 개선된 전하 펌프 셀, 이 전하 펌프 셀을 포함하는 전하 펌프, 관련 시스템, 방법, 및 디바이스 Download PDF

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토비오에른 로에브세스 피노이
레이 조우
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마이크로칩 테크놀로지 인코포레이티드
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Abstract

개선된 래치 업 내성을 나타낼 수 있는 전하 펌프를 위한 전하 펌프 셀이 개시된다. 전하 전송 트랜지스터의 제1 단자에서의 전압과 전하 전송 트랜지스터의 제2 단자에서의 전압 사이의 관계에 적어도 부분적으로 응답하여, 이러한 전하 펌프 셀의 전하 전송 트랜지스터의 벌크 접점에 전압을 인가하도록 전하 펌프 셀에 회로가 배열될 수 있다. 1개 이상의 이러한 전하 펌프 셀을 포함하는 전하 펌프는 전하 펌프의 출력 전압의 상태에 적어도 부분적으로 응답하여 펌핑 신호를 제어하도록 구성되는 제어 루프를 포함할 수 있다.

Description

래치 업 내성이 개선된 전하 펌프 셀, 이 전하 펌프 셀을 포함하는 전하 펌프, 관련 시스템, 방법, 및 디바이스
관련 출원의 교차 참조
본 출원은 2020년 5월 18일자로 출원된 미국 특허 임시 출원 제63/026,435호의 35 U.S.C. §119(e) 하의 이익을 주장하며, 이 출원의 개시 내용은 이 참조에 의해 전체가 본원에 통합된다.
기술분야
하나 이상의 실시예는 일반적으로 전하 전송 스위치에 관한 것이다. 하나 이상의 실시예는 일반적으로 전하 펌프용 전하 펌프 셀 및 이를 포함하는 전하 펌프에 관한 것이다. 이러한 전하 전송 스위치, 전하 펌프 셀 또는 전하 펌프를 포함하는 CMOS 디바이스는 이러한 CMOS 디바이스의 전력 온 동안 전도될 수 있는 기생 구조체로부터 래치 업 내성(latch-up immunity)을 나타낼 수 있다.
상보성 금속-산화물-반도체(CMOS) 타입 전하 펌프는 공급 전압이 집적 회로(IC) 디바이스가 동작하는 데 활용하는 전압보다 낮은 응용 분야와 같은 다양한 동작 상황에서 사용된다. CMOS 전하 펌프는 그의 입력부에서의 전압(예를 들어, 공급 전압, 이에 제한되지 않음)에 의해 나타나는 전압 레벨의 배수인 전압 레벨을 나타내는 전압을 그의 출력부에 제공하여, 공급 전압이 달리 너무 낮을 때 IC 디바이스가 동작하는 데 충분한 전압을 제공하는, 전압 배율기의 기능을 할 수 있다.
본 개시내용의 발명자들에게 알려진 전형적인 CMOS 전하 펌프의 비제한적인 실시예로서, CMOS 전하 펌프는 입력 전압 및 펌핑 신호(예를 들어, 클록 또는 위상 신호와 같은 펄스 신호, 이에 제한되지 않음)를 수신하고, 입력 전압을 제1 전하 전송 스위치를 통해 커패시터의 측면에 커플링된 노드("부스트 노드") 로 전달하고, 펌핑 신호를 커패시터의 다른 측면에 인가함으로써 부스트 노드에서 입력 전압을 부스팅하고, 부스팅된 전압을 제2 전하 전송 스위치를 통해 출력 단자로 전달한다. 출력 단자에 커플링된 외부 부하에서의 전류 소비로 인해, CMOS 전하 펌프는 부스팅된 전압을 지속적으로 공급할 필요가 있을 수 있다. 전형적인 CMOS 전하 펌프는 NMOS 또는 PMOS 트랜지스터를 전송 스위치로서 사용할 수 있다.
도 1은 본 개시내용의 발명자들에게 알려진, 래치 업 위험에 민감한 기존의 전하 펌프를 도시하는 도면이다.
도 2는 도 1에 의해 도시된 전하 펌프 셀들 중 임의의 1개의 전하 펌프 셀들 중 어느 하나의 NMOS 트랜지스터(이 특정한 실시예에서는, 소스, 드레인, 및 게이트용의 3개의 단자를 갖는 NMOS 트랜지스터)를 도시하는 도면이다.
도 3은 하나 이상의 실시예를 따라 개선된 래치 업 내성을 나타낼 수 있는 전하 펌프 셀을 도시하는 도면이다.
도 4는 하나 이상의 실시예에 따른 전하 전송 스위치를 도시하는 도면이다.
도 5은 하나 이상의 실시예를 따라 개선된 래치 업 내성을 나타낼 수 있는 전하 펌프 셀을 도시하는 도면이다.
도 6은 도 5에 의해 도시된 전하 전송 스위치의 비제한적인 실시예이고, 하나 이상의 실시예에 따른 전하 전송 스위치를 도시하는 개략도이다.
도 7a는 하나 이상의 실시예에 따른 전하 전송 스위치의 전하 전송 트랜지스터를 동작시키는 프로세스를 도시하는 흐름도이다.
도 7b는 하나 이상의 실시예에 따른 전하 전송 스위치의 전하 전송 트랜지스터의 벌크 접점(bulk contact)에 전압을 인가하기 위한 프로세스를 도시하는 흐름도이다.
도 7c 및 도 7d는 하나 이상의 실시예에 따라 각각 NMOS 전하 전송 트랜지스터 또는 PMOS 전하 전송 트랜지스터의 경우 도 7b에 의해 도시된 프로세스의 제1 관계 및 제2 관계를 관찰하기 위한 프로세스들을 도시한 흐름도이다.
도 8은 하나 이상의 실시예를 따른 조절된 출력 전압을 갖는 전하 펌프 셀 회로를 도시하는 도면이다.
도 9는 하나 이상의 실시예를 따른 전하 펌프 및 전하 펌프 셀의 전압 출력을 조절하기 위한 예시적인 토폴로지를 도시하는 도면이다.
도 10는 하나 이상의 실시예를 따른 전하 펌프 및 전하 펌프 셀의 전압 출력을 조절하기 위한 예시적인 토폴로지를 도시하는 도면이다.
도 11은 하나 이상의 실시예에 대해 개시된 피쳐 또는 요소의 일부 또는 전체를 수행하기 위한 회로부를 도시하는 블록도이다.
하기의 상세한 설명에서, 상세한 설명의 일부를 이루고, 본 개시내용이 실시될 수 있는 특정 실시예들이 예시로서 도시되어 있는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 개시내용을 실시할 수 있게 하기에 충분히 상세하게 설명된다. 그러나, 본 개시내용의 범위로부터 벗어남이 없이, 본원에서 가능하게 되는 다른 실시예들이 활용될 수 있고, 구조, 재료 및 프로세스 변경들이 이루어질 수 있다.
본원에서 제시된 예시는 임의의 특정한 방법, 시스템, 디바이스 또는 구조체의 실제 뷰를 의미하지 않으며, 단지 본 개시내용의 실시예를 설명하는 데 사용되는 이상화된 표현일 뿐이다. 일부 예에서 다양한 도면의 유사한 구조체들 또는 구성요소들은 독자의 편의를 위해 동일 또는 유사한 도면 부호 부여를 유지할 수 있지만; 도면 부호 부여에서의 유사성은 구조체들 또는 구성요소들이 크기, 조성, 구성, 또는 임의의 다른 특성에서 동일하다는 것을 반드시 의미하지는 않는다.
이하의 설명은 당업자가 개시된 실시예를 실시할 수 있도록 돕는 예를 포함할 수 있다. 용어 "예시적인", "예로서", 및 "예를 들어"의 사용은 관련 설명이 설명적인 것임을 의미하며, 본 개시내용의 범위가 실시예 및 법적 등가물을 포함하도록 의도되지만, 그러한 용어의 사용은 실시예 또는 본 개시내용의 범위를 특정한 구성요소, 단계, 피쳐, 기능 등으로 제한하도록 의도되지 않는다.
본원에서 일반적으로 설명되고 도면에 예시된 바와 같은 실시예의 구성요소가 매우 다양한 상이한 구성으로 배열되고 설계될 수 있다는 것이 용이하게 이해될 것이다. 따라서, 다양한 실시예의 하기 설명은 본 개시내용의 범위를 제한하려는 것이 아니라, 단지 다양한 실시예를 나타낼 뿐이다. 실시예들의 다양한 양태가 도면에 제시될 수 있지만, 구체적으로 지시되지 않는 한 도면은 반드시 실척으로 작성된 것은 아니다.
또한, 도시되고 설명되는 특정한 구현예는 단지 예일 뿐이며, 본원에서 달리 명시되지 않는 한 본 개시내용을 구현하는 유일한 방법으로 해석되지 않아야 한다. 요소, 회로 및 기능은 불필요한 상세로 본 개시내용을 모호하게 하지 않기 위해 블록도 형태로 도시될 수 있다. 반대로, 도시되고 설명된 특정 구현예는 단지 예시적인 것일 뿐이며, 본원에서 달리 명시되지 않는 한 본 개시내용을 구현하는 유일한 방법으로 해석되지 않아야 한다.
또한, 블록 정의 및 다양한 블록 사이의 로직의 분할은 특정한 구현예의 예시이다. 본 개시내용이 많은 다른 분할 솔루션에 의해 실시될 수 있다는 것을 이 분야의 당업자는 용이하게 알 수 있을 것이다. 대부분, 타이밍 고려 사항 등에 관한 상세 사항은, 그러한 상세 사항이 본 개시내용의 완전한 이해를 얻는 데 필요하지 않고 당업자의 능력 내에 있는 경우 생략되었다.
당업자는 정보 및 신호가 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다는 것을 이해할 것이다. 일부 도면은 프레젠테이션 및 설명의 명료함을 위해 신호를 단일 신호로서 예시할 수 있다. 신호는 신호의 버스를 표현할 수 있으며, 버스는 다양한 비트 폭을 가질 수 있고 본 개시내용은 단일 데이터 신호를 포함한 임의의 수의 데이터 신호에 대해 구현될 수 있다는 것이 당업자에 의해 이해될 것이다.
본원에 개시된 실시예와 관련하여 설명된 다양한 예시적인 논리 블록, 모듈 및 회로는 범용 프로세서, 특수 목적 프로세서, DSP(Digital Signal Processor), IC(Integrated Circuit), ASIC(Application Specific Integrated Circuit), FPGA(Field Programmable Gate Array) 또는 다른 프로그래밍가능 논리 디바이스, 개별 게이트 또는 트랜지스터 로직, 개별 하드웨어 구성요소, 또는 본원에 설명된 기능을 수행하도록 설계된 이들의 임의의 조합-이들 모두는 "프로세서"라는 용어의 사용에 포함됨-을 이용하여 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안예에서, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기 또는 상태 기계일 수 있다. 프로세서는 또한 컴퓨팅 디바이스의 조합, 예컨대 DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서, DSP 코어와 관련한 하나 이상의 마이크로프로세서, 또는 임의의 다른 그러한 구성으로서 구현될 수 있다. 프로세서를 포함하는 범용 컴퓨터는 특수 목적 컴퓨터로 간주되는 반면, 범용 컴퓨터는 본 개시내용의 실시예와 관련된 컴퓨팅 명령어(예를 들어, 소프트웨어 코드, 이에 제한되지 않음)를 실행하도록 구성된다.
실시예는 플로차트, 흐름도, 구조도, 또는 블록도로서 도시되는 프로세스의 관점에서 설명될 수 있다. 플로차트가 동작 행위를 순차적 프로세스로 설명할 수 있지만, 이들 행위 중 다수는 다른 순서로, 병렬로, 또는 실질적으로 동시에 수행될 수 있다. 게다가, 상기 행위의 순서는 재배열될 수 있다. 프로세스는 방법, 스레드, 기능, 절차, 서브루틴, 서브프로그램, 다른 구조, 또는 그들의 조합들에 대응할 수 있다. 또한, 본원에서 개시된 방법은 하드웨어, 소프트웨어 또는 둘 모두로 구현될 수 있다. 소프트웨어로 구현되는 경우, 기능은 컴퓨터-판독가능 매체에 하나 이상의 명령어 또는 코드로서 저장되거나 송신될 수 있다. 컴퓨터-판독가능 매체는 컴퓨터 저장 매체와, 한 장소로부터 다른 장소로의 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함한 통신 매체 둘 모두를 포함한다.
"제1", "제2" 등과 같은 명칭을 사용한 본원에서의 요소에 대한 임의의 지칭은 그 제한이 명시적으로 언급되지 않는 한, 그 요소의 수량 또는 순서를 제한하지 않는다. 오히려, 이러한 명칭은 본원에서 둘 이상의 요소 또는 요소의 인스턴스를 구별하는 편리한 방법으로 사용될 수 있다. 따라서, 제1 및 제2 요소에 대한 지칭은 2개의 요소만이 거기에서 사용될 수 있거나 제1 요소가 소정 방식으로 제2 요소에 선행해야 한다는 것을 의미하지 않는다. 또한, 달리 언급되지 않는 한, 요소의 세트는 하나 이상의 요소를 포함할 수 있다.
본원에서 사용되는 바와 같이, 주어진 파라미터, 특성 또는 조건과 관련하여 "실질적으로" 또는 "약"이라는 용어는, 당업자들이 이해할 정도로, 주어진 파라미터, 특성 또는 조건이 허용가능한 제작 또는 동작 공차내처럼 약간의 변동으로 충족되는 것을 의미하고 포함한다. 예로서, 실질적으로 충족되는 특정 파라미터, 특성 또는 조건에 따라, 파라미터, 특성 또는 조건은 적어도 90% 충족되거나, 적어도 95% 충족되거나, 심지어 적어도 99% 충족될 수 있다.
본원에서 사용되는, "위", "아래", "상", "아래에 있는", "상부", 또는 "하부" 등과 같은 상대적 용어들은 제한 없이 본 개시내용 및 첨부 도면을 이해하는 데 있어서의 명확함 및 편리함을 위해 사용되며, 문맥이 달리 명확하게 나타내는 경우를 제외하고는, 임의의 특정한 선호도, 배향, 또는 순서를 암시하거나 그에 의존하지 않는다.
이 설명에서, "커플링된"및 그 파생된 용어는 2개의 요소가 서로 공동-동작 또는 상호작용함을 나타내는 데 사용될 수 있다. 요소가 다른 요소에 "커플링된"것으로 설명되는 경우, 요소들은 직접적인 물리적 또는 전기적 콘택트일 수 있거나, 또는 개재되는 요소들 또는 층들이 존재할 수 있다. 대조적으로, 요소가 다른 요소에 "직접적으로 커플링되는" 것으로 설명될 때, 개재되는 요소들 또는 층들은 존재하지 않는다. "연결된"이라는 용어는 이 설명에서 "커플링된"이라는 용어와 상호교환적으로 사용될 수 있고, 달리 명시적으로 지시되거나 달리 문맥이 당업자에게 지시하지 않는 한 "커플링된"과 동일한 의미를 갖는다. 요소가 제1 요소와 제2 요소를 "연결"하거나 "커플링"하는 것으로 지칭될 때, 그 요소는 제1 요소에 커플링되고 그 요소는 제2 요소에 커플링된다는 것이 이해될 것이다.
본원에서 요소가 다른 요소에 "전기적으로 커플링된" 것으로 지칭될 때, 하나 이상의 전하 또는 신호들은 그 요소와 다른 요소 사이에서, 직접적으로 또는 (존재하는 경우) 개재되는 요소들을 통해, 전송될 수 있다. 요소가 제1 요소와 제2 요소를 "전기적으로 연결" 또는 "전기적으로 커플링"하는 것으로 지칭될 때, 하나이상의 전하 또는 신호들이 그 요소를 통해 직접적으로 또는 (존재하는 경우) 개재되는 요소들을 통해, 제1 요소와 제2 요소 사이에서 전송될 수 있다는 것이 이해될 것이다.
특정 응용에서 특정 IC(ASIC) 및 다른 IC를 응용하기 위한 동작 요건은 종종 특정 응용에 기초하여 상이하다. 비제한적인 예로서, 안전성은 자동차 응용에서의 관심사이므로, 자동차 지적 재산(IP) 셀 요건(즉, 전자 시스템을 구현하기 위한 집적 회로 설계에 대한 요건)은 종종 안전성이 주요 관심사가 아닌 다른 상업적 요건과는 상이하다.
비제한적인 예로서, 터치 ASIC(예를 들어, 제한 없이, 터치 디스플레이(예를 들어, 스마트 폰, 태블릿 컴퓨터, 기기의 제어 유닛, 또는 자동차 또는 다른 차량의 제어 유닛) 또는 터치 입력(예를 들어, 제한 없이, 터치 패드 또는 터치 버튼)을 제어하는 데 활용되는 ASIC)의 경우, 전하 펌프는 달리 이용가능한 공급 전압보다 스크린 스캐닝에 더 적합한(예를 들어, 제한 없이, 더 높은) 전압 레벨을 나타내는 공급 전압을 제공하기 위해 활용될 수 있다.
본 개시내용의 발명자들에게 알려진 CMOS 기술에서 구현되는 전하 펌프 및 다른 디바이스는 전하 펌프의 전력 온 동안, 비제한적인 예로서, "래치 업" 현상에 민감할 수 있다. 래치 업은 기생 구조체(예를 들어, 제한 없이, PNP 양극성 접합 트랜지스터(BJT) 또는 PN 다이오드)가 CMOS 구조체에서 전도되는 상태로서, 이는 CMOS 구조체 및 이를 포함하는 디바이스에 제공된 트랜지스터 또는 다른 CMOS 디바이스의 정확하거나 안정적인 동작을 저해할 수 있고, 때때로 영구적인 손상을 야기할 수 있다. 래치 업이 디바이스에서 경험되는 경우, 디바이스는 예컨대, 제한 없이, 자동차, 의료 및 특정 산업적 제어와 같은 안전성 인식 응용 분야에 대한 품질 요건에 미치지 못할 수 있다.
도 1은 본 개시내용의 발명자들에게 알려진 최신 실시예인 전하 펌프(100)를 도시하는 도면이다. 전하 펌프(100)는 입력 노드(104)와 출력 노드(106) 사이에, 전하 펌프 셀들(102a, 102b, 102c)이 직렬로 배열된 3개의 전하 펌프 셀을 포함한다. 전하 펌프 셀들(102a 내지 102c) 각각은 P-측면 및 N-측면을 포함하며, 이는 펌핑 커패시터들(108a 내지 108c 및 110a 내지110c)의 각각에 적용을 위한 측면에 공급되는 한 쌍의 180도 역위상 펌핑 신호들 중 하나인 CLKP 또는 CLKN에 의해 지정된다. 예를 들어, 전하 펌프 셀(102a)을 사용하면, 펌핑 커패시터(108a)에 펌핑 신호 CLKP가 인가되며, 이러한 펌핑 커패시터(108a)는 펌핑 신호 CLKP에 응답하여 내부 노드(112a)에서 전하를 주입하도록 배열된다. 전하 전송 스위치들(114a 내지 114c), 내부 노드들(112a 내지 112c) 및 펌핑 커패시터들(108a 내지 108c)은 본원에서 각각의 전하 펌프 셀들(102a 내지 102c) 그리고 보다 일반적으로 전하 펌프(100)의 "P-측면"상에 있는 것으로 지칭된다. 유사하게, 전하 전송 스위치들(116a 내지 116c), 내부 노드들(118a 내지 118c) 및 펌핑 커패시터들(110a 내지 110c)은 본원에서 각각의 전하 펌프 셀들(102a 내지 102c) 그리고 보다 일반적으로 전하 펌프(100)의 "N-측면"상에 있는 것으로 지칭된다.
전하 펌프 셀들(102a 내지 102c)에 펌핑 신호(CLKP 및 CLKN)이 인가되고 입력 전압(VIN)이 전하 펌프(100)의 입력 노드(104)에 인가될 때(이 특정 실시예에서 입력 전압(VIN)이 3 V로 설정됨), 출력 전압(VOUT)(이 특정 실시예에서, 12 V)은 출력 노드(106)에서 획득될 것으로 예상된다. 도시된 바와 같이, 약 6 V가 전하 펌프 셀(102a)의 출력부에서 획득될 것으로 예상되고 전하 펌프 셀(102b)의 입력부에 공급되며, 약 9 V가 전하 펌프 셀(102b)의 출력부에서 획득될 것으로 예상되고 전하 펌프 셀(102c)의 입력부에 공급된다. 출력 전압(VOUT)은 VIN의 배수이며, 여기서 관계는 전하 펌프 셀들(102a 내지 102c)의 개수, 펌핑 커패시터들(108a 내지 108c 및 110a 내지 110c)의 커패시턴스들, 및 펌핑 신호들(CLKN 및 CLKP)의 주파수들에 적어도 부분적으로 기초한다.
전하 펌프 셀들(102a 내지 102c) 중 셀 각각은 교차 커플링된 PMOS(P타입 금속 산화물 반도체) 트랜지스터들 및 교차 커플링된 NMOS(N타입 금속 산화물 반도체) 트랜지스터들 - 두 경우 모두 인헨스먼트 타입임 - 을 포함하는 CMOS 디바이스이다. 전하 펌프 셀(102a 내지 102c)의 각각의 CMOS 트랜지스터의 벌크 및 소스는 전기적으로 커플링된다.
도 2는 본 개시내용의 발명자들에게 알려진 최신 기술에 따라, 기생 구조체을 갖는 도 1의 전하 펌프 셀들(102a 내지 102c) 중 임의의 하나의 예시적인 NMOS 전하 전송 스위치(200)를 도시하는 도면이다. NMOS 전하 전송 스위치(200)는 NMOS 트랜지스터의 벌크 접점(B) 및 소스 단자(S)의 전기 커플링(212)을 통해 전기적으로 커플링되는, CMOS 구조체(214)의 딥 N-웰(202) 및 P-웰(204)에 구축된 NMOS 트랜지스터이다. 특히, 딥 N-웰에 구축된 NMOS 트랜지스터는, 설계 목적을 위해, 예를 들어, 래치 업을 피하기 위해, 동작 동안 벌크 및 드레인 전압을 미리 특정된 전압 범위 내에 있을 수 있게 제한한다.
래치 업과 관련하여, NMOS 전하 전송 스위치(200)가 전력 온인 동안, 딥 N-웰(202)은 전하 펌프 또는 전하 펌프 셀(예를 들어, 제한 없이, 전하 펌프(100) 또는 전하 펌프 셀(102a 내지 102c))에서 최고 전압 레벨(즉, 안정적인 최고의 이용가능한 전압 레벨)에 전기적으로 커플링되어, 기생 PNP 양극성 접합 트랜지스터(BJT)(208)의 전도를 억제하게 되며, 여기서 P-웰(204)은 이미터이고, 딥 N-웰(202)은 베이스이고, P-기판(206)은 콜렉터이다. 기생 PNP BJT(208)는 그 이미터 전압(예를 들어, P-웰(204)에서의 전압 레벨)이 그 베이스 전압(예를 들어, 딥 N-웰(202)에서의 전압 레벨)보다 더 높을 때 전도되고 그 베이스 전압은 그 콜렉터 전압(예를 들어, P-기판(206)에서의 전압 레벨)보다 더 높다. 딥 N-웰(202)에서의 전압을 전하 펌프 또는 전하 펌프 셀에서 나타나는 최고 전압 레벨로 강제하는 것은 베이스 전압이 기생 PNP BJT(208)의 이미터 전압보다 크거나 같도록 보장한다. 전하 펌프(100)에서, 최고 전압 레벨(즉, 안정적으로 최고의 이용가능한 전압 레벨)이 전하 펌프(100)의 출력 전압(VOUT)에 의해 나타날 것으로 합리적으로 예상할 수 있으며, 따라서 전하 펌프(100)에서, 전하 전송 스위치(116a 내지 116c)의 각각의 딥 N-웰은, 딥 N-웰(202)이 출력 전압(VOUT)을 수신하도록 출력 노드(106)에 전기적으로 커플링되는 도 2에 도시된 바와 같이, 출력 전압(VOUT)을 수신하도록 출력 노드(106)에 전기적으로 커플링된다.
이제, 전하 펌프(100) 및 전하 펌프 셀(102a, 102b 및 102c)의 전력을 온할 때, 출력 노드(106)에서의 출력 전압(VOUT)은 초기에 0 V이고, 이어서 짧은 시간 지속 기간(본원에서 "램프 업 기간"으로 지칭됨)에 걸쳐 전하 펌프(100)에서의 최고 전압 레벨이고 그후 결국 완전히 부스팅된 전압 레벨로 램프 업한다는 것이 본 개시내용의 발명자들에 의해 인식된다. 램프 업 기간의 초기 시간 지속 시간 동안, 출력 전압(VOUT)은 전하 펌프(100)에서 최고 전압 레벨이 아니므로, 기생 PNP BJT(208)는 그 이미터 전압(예를 들어, P-웰(204)에서의 전압 레벨)이 그 베이스 전압(예를 들어, 딥 N-웰(202)에서의 전압 레벨)보다 더 높고 그 베이스 전압은 그 콜렉터 전압(예를 들어, P-기판(206)에서의 전압 레벨)보다 더 높을 때 전도될 수 있다. 도 2에 의해 도시된 예시적인 CMOS 구조체에서, 전도성 기생 PNP BJT(208)는 P-기판(206)에 전류를 주입할 수 있다(다른 방식으로 말하면, 누설 전류가 P-웰(204)에서 P-기판(206)으로 흐를 수 있음). NMOS 전하 전송 스위치(200)와 같은 실리콘 상의 CMOS 디바이스에서, P-기판(206)내로의 누설 전류의 흐름은 래치 업 현상을 야기할 수 있으며, 이 래치 업 현상은 이러한 CMOS 디바이스 또는 제품의 안정성(reliability)을 감소시키고(예를 들어, 제한 없이, 전하 펌프는 완전히 부스팅된 전압 또는 심지어 0 볼트 미만을 생성할 수 있고 접지로 흐르는 전류로 인해 막대한 전력 손실이 발생할 수 있음) 그리고 이러한 CMOS 디바이스 또는 제품이 일부 경우에 돌이킬 수 없이 고장날 위험을 증가시킬 수 있다. 따라서, 기생 PNP BJT(208)에 의한 전도는 전하 펌프 셀(예를 들어, 제한 없이, 전하 펌프 셀(102a 내지 102c)) 및 이를 포함하는 전하 펌프(예를 들어, 제한 없이, 전하 펌프(100))의 래치 업의 위험을 증가시킨다.
전형적인 전하 펌프에서, NMOS 전하 전송 스위치(200)의 P-웰(204)은 입력 전압(VIN)에 전기적으로 커플링되고, 입력 노드(104)에서의 입력 전압(VIN)은 일반적으로 그 동작 동안 이러한 전하 펌프에서 나타나는 최저 전압 레벨이다. 이제, NMOS 전하 전송 스위치(200)의 전력이 온인 동안 입력 전압(VIN)이 적어도 일시적으로(즉, 램프 업 기간의 적어도 일부) 출력 전압(VOUT)보다 클 것이고, 그리고 기생 PN 다이오드(210)는 (기생 PNP BJT(208)에 추가로 또는 대안적으로) 전도할 수 있으며, 여기서 P-웰(204)은 애노드이고 드레인(D)-N 접합부는 캐소드임을 본 개시내용의 발명자들에 의해 인식된다. 이러한 기생 PN 다이오드(210)는 애노드의 전압이 기생 PN 다이오드(210)의 캐소드의 전압 레벨보다 클 때 P-웰(204)에 전류를 주입할 수 있다. CMOS 디바이스의 P-웰(204)로의 누설 전류의 흐름은 래치 업 현상 및 상기 논의된 이와 관련된 문제점의 위험을 증가시킨다. 도시되지 않았지만, 기생 다이오드 또는 BJT는 PMOS 트랜지스터의 드레인-P 접합부, N-웰 및 P-기판으로부터 유사하게 전도될 수 있다.
본 개시내용의 발명자들에게 알려진 래치 업 내성을 개선하기 위한 한 가지 옵션은 전하 펌프의 하나 이상의 노드(예를 들어, 제한 없이, 입력 노드, 출력 노드, 부스트 노드, 또는 전하 펌핑과 연관되지 않은 내부 노드)를 전하 펌프가 동작 시작하기 전에(예를 들어, 제한 없이, 전력 온 전에 또는 전력 온 후 그러나 입력 전압 VIN을 인가하기 전에) 적절하게 높은 전압으로 사전 충전하는 것이다. 예를 들어, 이는 전하 펌프 또는 전하 펌프 셀의 하나 이상의 입력, 출력 또는 내부 노드를 사전 충전하기 위해 보조 전하 펌프를 활용함으로써 달성될 수 있다. 이제, 본 개시내용의 발명자들은 사전 충전을 수행하는 것이 실리콘 부동산 비용뿐만 아니라 전하 펌프 또는 전하 펌프 셀의 시작에 시간 지속 기간(예를 들어, "사전 충전 단계")을 추가한다는 것을 인식한다.
이제 본 개시내용의 발명자들은 (예를 들어, 비제한적인 예로서, 상기 설명된 보조 전하 펌프를 활용하는 전하 펌프와 비교하여 실리콘의) 낮은 면적 비용을 유지하고, (예를 들어, 비제한적인 예로서, 사전 충전 단계를 추가하는 상기 설명된 보조 전하 펌프를 활용하는 전하 펌프와 비교하여) 추가적으로 또는 대안적으로, 전력을 온 하기 위한 짧은 시간 지속 시간을 나타내는, 개선된 래치 업 내성 및 감소된 래치 업 위험(즉, 래치 업 내성을 가짐)으로부터 개선된 성능을 가진 바람직한 전하 전송 스위치 또는 전하 펌프 셀을 인식한다.
하나 이상의 실시예는 일반적으로 래치 업 내성을 나타내는 전하 전송 스위치에 관한 것이다. 이러한 전하 전송 스위치를 포함하는 전하 펌프 셀은 증가된 래치 업 내성을 나타낼 수 있고 따라서 이를 포함하는 전하 펌프들이 있을 수 있다. 하나 이상의 실시예에서, 이러한 전하 펌프 셀은 전하 전송 스위치를 포함하며, 이 전하 전송 스위치는, 입력 노드를 부스트 노드에 전기적으로 커플링하기 위한 트랜지스터(그리고 또한 "전하 전송 트랜지스터"로서 본원에 지칭됨)와 같은, CMOS 구조체에 제공된 트랜지스터; CMOS 구조체의 벌크(예를 들어, 제한 없이, P-웰 또는 P-기판)에 차폐 전압(VSH)을 제공하도록 배열된 제1 차폐 회로; 및 CMOS 구조체의 딥 N-웰에 차폐 전압(VSH)를 제공하도록 배열된 제2 차폐 회로를 포함한다. 하나 이상의 실시예에서, 차폐 전압(VSH)은 전하 펌프 셀 또는 전하 펌프에서 보다 일반적으로 나타나는 최저의 이용가능한 전압 레벨인 전압 레벨을 나타낼 수 있다. 제1 차폐 회로는 트랜지스터(전하 펌프 셀의 입력 노드에 전기적으로 커플링될 수 있음)의 소스에서의 전압과, 트랜지스터의 드레인에서의 전압(부스팅된 전압이 펌핑 신호에 응답하여 발생되는 전하 펌프 셀의 내부 노드에 전기적으로 커플링될 수 있음(이러한 내부 노드는 또한 본원에서 "부스트 노드"로서 지칭됨)) 사이에 나타난 최저 전압 레벨을 선택하도록 구성된 전압 선택기를 포함할 수 있다.
특히, 전하 펌프 셀 또는 전하 펌프에서 어떠한 특정 정도의 래치 업 내성도 명시적으로 언급되지 않는 한 본 개시내용에 의해 요구되지 않는다. 비제한적인 예로서, 개시된 전하 펌프 셀은 전하 펌프의 전하 펌프 셀의 전체 또는 그 미만으로 활용될 수 있고, 개시된 전하 전송 스위치는 전하 펌프 셀의 전하 전송 스위치들의 전체가 또는 전체보다 적게 - 모든 경우에서 본 개시내용의 범위를 초과하지 않음 - 활용될 수 있다.
도 3은 하나 이상의 실시예를 따라 개선된 래치 업 내성을 나타낼 수 있는 전하 펌프 셀(300)을 도시하는 도면이다. 일반적으로, 전하 펌프 셀(300)은 펌핑 신호(CLKP와 CLKN) 및 입력 전압(VIN)에 응답하여 출력 노드(308)에서 출력 전압(VOUT)을 생성하도록 구성된다. 전하 펌프 셀(300)은 본원에서 "제1 NMOS 전하 전송 스위치(302)" 및 "제2 NMOS 전하 전송 스위치(304)" 로도 지칭되는 교차-커플링된 NMOS 전하 전송 스위치들(302 및 304)을 포함하고, 교차 커플링된 PMOS 전하 전송 스위치들(316 및 318)을 포함한다.
전하 펌프 셀(300)의 NMOS 전하 전송 스위치들(302 및 304)은 각각 단일의 NMOS 전송 스위치(즉, 제1 전하 전송 스위치(302) 및 제2 전하 전송 스위치(304))로서 (즉, 도 3에 도시된 바와 같은 각각의 단자들 및 벌크 접점들의 전기적 커플링들을 통해) 배열된 3개의 NMOS 트랜지스터들을 포함한다. 전하 전송 스위치들(302 및 304)은 각각, 일반적으로 제1 단자에서의 전압이 나타내는 전압 레벨과 제2 단자에서의 전압이 나타내는 전압 레벨 중 낮은 전압 레벨을 나타내는 차폐 전압을 인가하도록 구성된 회로(320)에 의해 지원되는, NMOS 전하 전송 트랜지스터(M1)(본원에서 "전하 전송 트랜지스터(M1)"로 그리고 보다 일반적으로는 "제1 트랜지스터"로 지칭됨)를 포함한다. 회로(320)는 2개의 NMOS 트랜지스터(M2 및 M3)(본원에서 "트랜지스터 M2" 및 "트랜지스터 M3" 로 그리고 보다 일반적으로는 "제2 트랜지스터" 및 "제3 트랜지스터"로 지칭됨)의 배열을 포함할 수 있다. 전하 전송 스위치(302 및 304)의 각각의 전하 전송 트랜지스터들의 게이트들은 각각 내부 노드들(310 및 314)에 전기적으로 커플링된다. 예시의 용이함을 위해, 제1 전하 전송 스위치(302)를 위한 트랜지스터(M1, M2 및 M3) 만이 도 3에 의해 도시되어 있지만, 제1 전하 전송 스위치(302)의 논의는 또한 제2 전하 전송 스위치(304)에도 적용된다.
하나 이상의 실시예에서, 전하 펌프 셀(300), 보다 구체적으로 전하 전송 스위치(302)의 전력이 온인 동안, 차폐 전압(VSH)이 전하 전송 트랜지스터(M1)의 벌크 접점(312)(예를 들면, 전하 전송 트랜지스터(M1)가 제공되는 CMOS 구조체의 P-웰에 직접 커플링된 전기적 전도 재료)에 인가되어, 예를 들어, 제한 없이, 전력이 온인 동안 상기 논의된 대로, 도 4와 관련하여 후술되는 바와 같이 P-웰(404)로의 누설 전류의 생성을 억제한다.
하나 이상의 실시예에서, 트랜지스터(M2 및 M3)는 (아래에서 논의되는 바와 같이) 최저 전압 레벨을 나타내는 전압을 선택하고 선택된 전압을 차폐 전압(VSH)으로서 전하 전송 트랜지스터(M1)의 벌크 접점(312)에 인가하도록 구성된 회로(320)로서 배열되어, 도 4와 관련하여 후술될 바와 같이, 전하 전송 트랜지스터(M1)의 P-웰(404)을 전하 펌프 셀(300)의 최저 전압 레벨로 강제함으로써 P-웰(404)에서의 전압 레벨이 딥 N-웰(402)에서의 전압 레벨보다 높지 않도록 보장한다. 이러한 전압 선택기는, 입력 전압(VIN)을 수신하기 위해 전하 펌프 셀(300)의 입력 노드(306)에 전기적으로 커플링되는 전하 전송 트랜지스터(M1)의 소스(S1)(본원에서 전하 전송 트랜지스터(M1), 보다 일반적으로 전하 전송 스위치(302)의 "제2 단자"로도 지칭됨)에서의 전압과, 약 0에서 약 (S+1) *VIN까지의 전압 레벨의 범위를 나타내는 부스트 전압(VBOOST)을 수신하기 위해 내부 노드(310)에 전기적으로 커플링되는 전하 전송 트랜지스터(M1)의 드레인(D1)(본원에서 전하 전송 트랜지스터(M1), 보다 일반적으로 전하 전송 스위치(302)의 "제1 단자"로도 지칭됨)에서의 전압 사이에서 선택하며, 여기서 S는 소정의 노드에서의 전하 펌프 셀의 단(stage) 개수이다.
일반적으로, 전하 펌프 셀(300), 보다 구체적으로는 전송 스위치(302)의 전력이 온인 동안, 차폐 전압(VSH)은 전하 전송 트랜지스터(M1)의 딥 N-웰(402)에 추가로 인가된다(도 4에 도시된 바와 같음). 따라서, 전하 전송 트랜지스터(M1)가 제공되는 CMOS 구조체의 딥 N-웰(402)과 P-웰(404)에서 나타난 전압 레벨들은 실질적으로 동일하다. 기생 PNP BJT의 이미터와 베이스에서 동일한 전압 레벨을 나타내면 PNP BJT에 의한 전도를 억제하고, 따라서 전류가 P-기판(406)에 주입되지 않는다. 또한, 기생 다이오드의 애노드와 캐소드에서 동일한 전압 레벨을 나타내면 기생 다이오드에 의한 전도를 억제하고, 따라서 전류가 P-웰 내로 주입되지 않는다.
도 4는 하나 이상의 실시예에 따른 전하 전송 스위치(400)를 도시하는 도면이다. 전하 전송 스위치(400)는 도 3의 전하 전송 스위치(302 또는 304)의 비제한적인 예이다.
CMOS 구조체(414)는 단일의 P-웰(P-웰(404)) 및 단일의 딥 P-웰(404)을 실질적으로 캡슐화하는 단일의 딥 N-웰(딥 N-웰(402))을 포함한다. 트랜지스터(M1, M2 및 M3)는 CMOS 구조체(414)에 제공되고, 보다 구체적으로 단일의 P-웰(404) 및 이 단일의 P-웰(404)을 실질적으로 캡슐화하고 공통 P-기판(406)에 의해 지지되는 단일의 딥 N-웰(402)에 제공된다. 따라서, 딥 N-웰(402)은 P-웰(404)과 P-기판(406) 사이에 배열된다.
트랜지스터(M2)의 게이트는 전하 전송 트랜지스터(M1)의 소스(S1)에 전기적으로 커플링되고 트랜지스터(M3)의 게이트는 전하 전송 트랜지스터(M1)의 드레인(D1)에 전기적으로 커플링되고, 트랜지스터(M2)의 드레인(D2)은 전하 전송 트랜지스터(M1)의 벌크 접점(408)에 전기적으로 커플링되고, 트랜지스터(M3)의 드레인(D3)은 전하 전송 트랜지스터(M1)의 벌크 접점(416)에 전기적으로 커플링된다. 벌크 접점(416)은 P-웰(404) 및 딥 N-웰(402)에 전기적으로 커플링된다. 소스(S1)에서 나타나는 전압 레벨이 드레인(D1)에서 나타나는 전압 레벨보다 크면(예를 들어, S1과 D1 사이의 전압 차이가 임계값을 초과하여 증가함), 트랜지스터(M2)는 턴온하고(트랜지스터(M3)는 오프임) 벌크 접점(408)에서의 전압을 전하 전송 트랜지스터(M1)의 드레인(D1)(총체적으로 전하 전송 스위치(400)의 제1 단자(412))이기도 한 트랜지스터(M2)의 소스(S2)에 나타나는 전압 레벨로 강제한다. 드레인(D1)에서 나타나는 전압 레벨이 소스(S1)에서 나타나는 전압 레벨보다 크면(예를 들어, S1과 D1 사이의 전압 차이가 임계값 미만으로 감소함), 트랜지스터(M2)는 턴오프하고 트랜지스터(M3)는 턴온하며, 트랜지스터(M3)는 벌크 접점(408)에서의 전압을 전하 전송 트랜지스터(M1)의 소스(S1)이고 총체적으로 전하 전송 스위치(400)의 제1 단자(410)이기도 한 트랜지스터(M2)의 소스(S3)에 나타나는 전압 레벨로 강제한다.
도 3에 도시된 특정 비제한적인 예에서, 전하 펌프 셀(300)의 PMOS 전하 전송 스위치들(316 및 318)은 래치 업 내성을 증가시키기 위한 회로들을 포함하지 않는다. 도 5 및 도 6과 관련하여 논의된 바와 같이, 하나 이상의 실시예에서, 전하 펌프 셀은 래치 업 내성을 증가시키도록 구성된 PMOS 전하 전송 스위치를 포함할 수 있다.
도 5는 하나 이상의 실시예를 따라 개선된 래치 업 내성(latch-up immunity)을 나타낼 수 있는 전하 펌프 셀(500)을 도시하는 도면이다. 전하 펌프 셀(500)은 전하 펌프 셀(500)의 입력 노드(510)에 전기적으로 커플링된 (예컨대, 제한 없이, 도 3의 전하 전송 스위치들(302 및 304)과 같은) NMOS 종류의 교차 커플링된 전하 전송 스위치들(506 및 508)을 포함하고, 전하 펌프 셀(500)의 출력 노드(512)에 전기적으로 커플링된 PMOS 종류의 교차 커플링된 전하 전송 스위치들(502 및 504)을 포함한다. 전하 전송 스위치들(502 및 504)은 본원에서 "제1 전하 전송 스위치(502)" 및 "제2 전하 전송 스위치(504)"로 각각 지칭될 수 있다.
펌핑 신호(CLKP 및 CLKN)은 동일한 주파수이고 서로에 대해 180° 위상 시프팅된 2개의 발진 신호를 제공하도록 구성된 디지털 회로에 의해 제공될 수 있다. 개시된 전하 전송 스위치들, 전하 펌프 셀 및 전하 펌프들의 동작 주파수(또는 주파수들의 범위)는 (예를 들어, 제한 없이, 전하 펌프 셀(300) 또는 전하 펌프 셀(500)에서) 펌핑 신호가 인가되는 펌프 커패시터의 커패시턴스에 적어도 부분적으로 기초할 수 있다. 일반적으로, 펌프 커패시터를 충분히 충전하기 위한 펌핑 신호에 대한 주파수의 크기는 펌프 커패시터의 커패시턴스의 크기와 역 관계를 갖는다. 비제한적인 예로서, 작은 커패시턴스 (예를 들어, 제한 없이, 온-칩에 맞는 커패시터, 전하 펌프에 대해 전형적으로 약 1pF 내지 약 100pF) 펌프 커패시터의 경우, (전하 전송 스위치들(302 및 304)뿐만 아니라) 전하 전송 스위치들(502, 504, 506 및 508)은 적어도 최대 40 ㎒에서 동작할 수 있고, (전하 펌프 셀(300)뿐만 아니라) 전하 펌프 셀(500)은 적어도 최대 40 ㎒의 펌핑 신호들(CLKP 및 CLKN)의 주파수들을 지원한다. 또한, 펌핑 신호의 주파수가 높을수록, 일부 응용에서 바람직할 수 있는 출력 전압(VOUT)에 의해 나타나는 전압 리플을 낮춘다. 따라서, 하나 이상의 실시예에서, 개시된 전하 전송 스위치, 전하 펌프 셀, 및 전하 펌프의 동작 주파수(또는 주파수들의 범위)는 (펌프 커패시터의 커패시턴스에 추가적으로 또는 대안적으로) 출력 전압(VOUT)에 의해 나타나는 전압 리플의 소정의 크기(또는 크기의 범위)에 적어도 부분적으로 기초할 수 있다. 큰 커패시턴스 (예를 들어, 온-칩에 상당히 적합하지 않은 커패시터, 전형적으로 약 100pF를 초과) 펌프 커패시터의 경우, 펌프 커패시터는 통상적으로 오프-칩이다. 큰 커패시턴스 펌프 커패시터의 사용은, 작은 커패시턴스 펌프 커패시터들과 비교하여, 전하 전송 스위치들이 동작할 수 있는 주파수 및 지원되는 펌핑 신호들의 주파수를 감소시킨다.
전하 전송 스위치들(502 및 504)은 각각 단일의 PMOS 전하 전송 스위치로서 (즉, 도 5에 도시된 바와 같은 각각의 단자들의 전기적 커플링을 통해) 배열된 3개의 PMOS 트랜지스터들을 포함한다. 전하 전송 스위치들(502 및 504) 모두는 2개의 PMOS(M5 및 M6)(본원에서 "트랜지스터(M5)" 및 "트랜지스터(M6)"로 지칭되고 보다 일반적으로 "제2 트랜지스터" 및 "제3 트랜지스터"로 지칭됨)의 배열을 포함하는 회로(518)에 의해 지원되는 PMOS 전하 전송 트랜지스터(M4)(본원에서 "전하 전송 트랜지스터(M4)"로 지칭되고 보다 일반적으로 "제1 트랜지스터"로 지칭됨)를 포함한다. 설명의 단순성을 위해, 트랜지스터(M4, M5 및 M6)는 단지 전하 전송 스위치(502)와 관련하여 도시된다.
일반적으로, 전하 전송 스위치(502)의 동작 동안, 차폐 전압(VSH)은 전하 전송 트랜지스터(M4)의 벌크 접점(516)(예를 들어, 도 6에 도시된 바와 같이 전하 전송 트랜지스터(M4)가 제공되는 CMOS 구조체(606)의 N-웰(602)에 전기적으로 커플링된 전기적 전도 재료를 포함하는 전도성 구조체)에 인가되어, (예를 들어, 제한 없이, 전력이 온인 동안 전도성 PN 다이오드 또는 BJT에 의해 상기 논의된 대로 N-웰(602) 또는 P-기판(604)으로) 누설 전류의 생성을 억제한다.
도 6은 도 5의 전하 전송 스위치(502 또는 504)의 비제한적인 실시예이고, 하나 이상의 실시예에 따른 전하 전송 스위치(600)를 도시하는 개략도이다.
보다 구체적으로, 도 5를 다시 참조하면, 회로(518)는, 일반적으로, 전하 펌프 셀(예를 들어, 전하 펌프 셀(500))에서 최고 전압 레벨을 나타내도록 CMOS 구조체(606)의 벌크 접점(608) 및 N-웰(602)을 강제하기 위해, 제2 단자(예를 들어, 약 0V에서 약 (S+1)*VIN까지의 전압 레벨의 범위를 나타내는 전하 펌프 셀(500)의 내부 노드(514)에 전기적으로 커플링되는 전하 전송 트랜지스터(M4)의 드레인(D4))에서의 전압에 의해 나타나는 전압 레벨과 제1 단자(예를 들어, 약 0V에서 약 (S+1)*VIN로 램프하는 출력 노드(512)에 전기적으로 커플링된 전하 전송 트랜지스터(M4)의 소스(S4))에서의 전압에 의해 나타나는 전압 레벨 중 높은 전압 레벨을 나타내는 차폐 전압을 인가하도록 구성된다.
트랜지스터(M5)는, PMOS 전하 전송 트랜지스터(M4)의 소스(S4)(트랜지스터(M5)의 게이트에 전기적으로 커플링되는 "제1 단자(610)")에서의 전압에 의해 나타나는 전압 레벨보다 높은 전압 레벨을 나타내는 PMOS 전하 전송 트랜지스터(M4)의 드레인(D4)(트랜지스터(M5)의 소스(S5)이기도 한 "제2 단자(612)")에서의 전압에 적어도 부분적으로 응답하여 턴온하도록, 그리고 PMOS 전하 전송 트랜지스터(M4)의 소스(S4)에서의 전압에 의해 나타나는 전압 레벨보다 더욱 낮은 전압 레벨을 나타내는 PMOS 전하 전송 트랜지스터(M4)의 드레인(D4)에서의 전압에 적어도 부분적으로 응답하여 턴오프하도록, 회로(518)에서 배열된다. 트랜지스터(M6)는, PMOS 전하 전송 트랜지스터(M4)의 드레인(D4)(트랜지스터(M6)의 게이트에 전기적으로 커플링되는 "제2 단자(612)")에서의 전압에 의해 나타나는 전압 레벨보다 높은 전압 레벨을 나타내는 PMOS 전하 전송 트랜지스터(M4)의 소스(S4)(트랜지스터(M6)의 소스(S6)이기도 한 "제1 단자(610)")에서의 전압에 적어도 부분적으로 응답하여 턴온하도록, 그리고 PMOS 전하 전송 트랜지스터(M4)의 드레인(D4)에 의해 나타나는 전압 레벨보다 더욱 낮은 전압 레벨을 나타내는 PMOS 전하 전송 트랜지스터(M4)의 소스(S4)에서의 전압에 적어도 부분적으로 응답하여 턴오프하도록, 회로(518)에서 배열된다.
전하 전송 스위치(600), 보다 구체적으로 회로(518)의 배열은, 소스(S4)에서의 전압과 드레인(D4)에서의 전압 사이의 최고 전압 레벨을 나타내는 전압을 CMOS 구조체(606)의 벌크 접점(608) 및 N-웰(602)에 연속적으로 인가하며, 여기서 3개의 PMOS 트랜지스터(M4, M5 및 M6) 모두 제공된다. PN 다이오드(N-웰(602)이 캐소드이고 P-S4 접합부 또는 P-D4 접합부가 상기 논의된 바와 같이 애노드임)가 전도할 기회는 없다(즉, 있다해도 중요하지 않은 경우). 따라서, N-웰(602)로 흐르는 누설 전류(즉, 있더라도 중요하지 않은 양)가 생성되지 않으므로 전하 펌프 셀(500)의 전하 전송 스위치들(502 및 504)의 PMOS 전하 전송 트랜지스터들에서 래치 업 위험이 감소된다.
도 7a는 하나 이상의 실시예에 따라, 전하 펌프 셀 또는 보다 일반적으로 전하 펌프의 전력이 온인 동안 전하 전송 스위치의 제1 트랜지스터(예를 들어, 제한 없이, NMOS 또는 PMOS 전하 전송 트랜지스터)를 동작시키기 위한 프로세스(700a)를 도시하는 흐름도이다. 도 7a의 동작들은 비제한적인 예로서 도 3의 회로(320) 또는 도 5의 회로(508)에 의해 수행될 수 있다.
동작 702에서, 프로세스(700a)는 전하 펌프 셀의 입력 노드에 입력 전압을 제공한다. 전하 펌프 셀은 CMOS 구조체에 제공된 제1 트랜지스터(예를 들어, 제한 없이, NMOS 또는 PMOS 전하 전송 트랜지스터)를 포함할 수 있다.
동작 704에서, 프로세스(700a)는 제1 트랜지스터의 제1 단자(예를 들어, 제한 없이, NMOS 전하 전송 트랜지스터의 드레인 또는 PMOS 전하 전송 트랜지스터의 소스)에서의 전압과, 제1 트랜지스터의 제2 단자(예를 들어, 제한 없이, NMOS 전하 전송 트랜지스터의 소스 또는 PMOS 전하 전송 트랜지스터의 드레인)에서의 전압 사이의 관계에 응답하여, 차폐 전압을 제1 트랜지스터의 벌크 접점에 인가한다. 제1 트랜지스터가 NMOS 전하 전송 트랜지스터인 경우, 벌크 접점은 NMOS 트랜지스터의 P-웰에 전기적으로 커플링된다. 제1 트랜지스터가 PMOS 전하 전송 트랜지스터인 경우, 벌크 접점은 PMOS 트랜지스터의 N-웰에 전기적으로 커플링된다.
도 7b는 하나 이상의 실시예에 따른 전하 펌프 셀의 전하 전송 스위치의 트랜지스터의 벌크 접점에 전압을 인가하기 위한 프로세스(700b)를 도시하는 흐름도이다. 도 7a의 동작들은 비제한적인 예로서 도 3의 회로(320) 또는 도 5의 회로(508)에 의해 수행될 수 있다.
동작 706에서, 프로세스(700b)는 제1 트랜지스터의 제1 단자(예를 들어, 제한 없이, NMOS 전하 전송 트랜지스터의 드레인 또는 PMOS 전하 전송 트랜지스터의 소스)에서의 전압과, 제1 트랜지스터의 제2 단자(예를 들어, 제한 없이, NMOS 전하 전송 트랜지스터의 소스 또는 PMOS 전하 전송 트랜지스터의 드레인)에서의 전압 사이의 제1 관계에 응답하여 제1 전압 레벨을 나타내는 제1 트랜지스터(예를 들어, 제한 없이, NMOS 또는 PMOS 전하 전송 트랜지스터)의 벌크 접점에 차폐 전압을 인가한다.
동작 708에서, 프로세스(700b)는 제1 트랜지스터의 제1 단자(예를 들어, 제한 없이, NMOS 전하 전송 트랜지스터의 드레인 또는 PMOS 전하 전송 트랜지스터의 소스)에서의 전압과, 전하 전송 트랜지스터의 제2 단자(예를 들어, 제한 없이, NMOS 전하 전송 트랜지스터의 소스 또는 PMOS 전하 전송 트랜지스터의 드레인)에서의 전압 사이의 제2 관계에 응답하여 제2 전압 레벨을 나타내는 제1 트랜지스터(예를 들어, 제한 없이, NMOS 또는 PMOS 전하 전송 트랜지스터)의 벌크 접점에 차폐 전압을 인가한다. 하나 이상의 실시예에서, 제2 관계는 제1 관계와 상이하고 제1 관계와 반대일 수 있다.
하나 이상의 실시예에서, 제1 단자는 선택적으로 전하 펌프 셀의 내부 또는 출력 노드(예를 들어, 제한 없이, 부스트 노드) 또는 전하 펌프의 출력 노드에 전기적으로 커플링될 수 있고, 제2 단자는 선택적으로, NMOS 전하 전송 트랜지스터의 예에서, 전하 펌프 셀 또는 전하 펌프의 입력 노드에 전기적으로 커플링될 수 있다. 하나 이상의 실시예에서, 제1 단자는 선택적으로 전하 펌프 셀 또는 전하 펌프의 출력 노드에 전기적으로 커플링될 수 있고, 제2 단자는 선택적으로, PMOS 전하 전송 트랜지스터의 예에서, 전하 펌프 셀의 내부 노드에 전기적으로 커플링될 수 있다.
도 7c 및 도 7d는 하나 이상의 실시예에 따른 NMOS 또는 PMOS 전하 전송 트랜지스터의 경우에 각각 프로세스(700b)의 제1 관계 및 제2 관계를 관찰하기 위한 프로세스(700c 및 700d)를 도시한 흐름도이다. 도 7c의 동작들은 비제한적인 예로서, 도 3의 회로(320)에 의해 수행될 수 있고, 도 7d의 동작들은 비제한적인 예로서 도 5의 회로(508)에 의해 수행될 수 있다.
프로세스(700b)의 제1 트랜지스터가 NMOS 전하 전송 트랜지스터(예를 들어, 제한 없이, 도 3 또는 도 4의 전하 전송 트랜지스터(M1))인 하나 이상의 실시예에서, 하나 이상의 실시예에 따라, 프로세스(700c)는 제1 단자에서의 전압에 의해 나타나는 전압 레벨과 제2 단자에서의 전압에 의해 나타나는 전압 레벨 중 낮은 전압 레벨을 나타내는 차폐 전압을 인가하기 위한 프로세스이다.
동작 710에서, 프로세스(700c)는 NMOS 전하 전송 트랜지스터의 제2 단자 (선택적으로, 전하 펌프 셀의 입력 노드에 전기적으로 커플링됨)에서의 전압에 의해 나타나는 전압 레벨보다 낮은, NMOS 전하 전송 트랜지스터의 제1 단자(선택적으로, 전하 펌프 셀의 내부 노드(예를 들어, 제한 없이, 부스트 노드)에 전기적으로 커플링됨)에서의 전압에 의해 나타나는 전압 레벨에 응답하여 제1 관계를 관찰한다. 전하 펌프 셀의 전력 온의 적어도 초기 시간 지속 기간(즉, 상기 논의된 램프 업 기간) 동안, 전압 중 낮은 전압은 내부 노드에서의 전압이고 높은 전압은 입력 노드에서의 전압이며, 프로세스(700c)는 내부 노드에서의 전압 레벨을 NMOS 전하 전송 트랜지스터의 벌크 접점에 인가한다.
동작 712에서, 프로세스(700c)는 NMOS 전하 전송 트랜지스터의 제1 단자(선택적으로, 전하 펌프 셀의 내부 노드(예를 들어, 제한 없이, 부스트 노드)에 전기적으로 커플링됨)에서의 전압에 의해 나타나는 전압 레벨보다 낮은, NMOS 전하 전송 트랜지스터의 제2 단자(선택적으로, 전하 펌프의 입력 노드에 전기적으로 커플링됨)에서의 전압에 의해 나타나는 전압 레벨에 응답하여 제2 관계를 관찰한다. 램프 업 기간 후, 이러한 내부 노드에서의 전압 레벨은 펌핑 신호의 인가에 응답하여 증가되고(즉, 램프 업됨), 그리고 입력 노드에서의 전압 레벨이 내부 노드에서의 전압 레벨보다 낮을 때, 프로세스(700c)는 입력 노드에서의 전압 레벨을 NMOS 전하 전송 트랜지스터의 벌크 접점에 인가한다.
프로세스(700b)의 제1 트랜지스터가 PMOS 전하 전송 트랜지스터(예를 들어, 제한 없이, 도 5 또는 도 6의 전하 전송 트랜지스터(M4))인 하나 이상의 실시예에서, 하나 이상의 실시예에 따라, 프로세스(700d)는 제1 단자에서의 전압에 의해 나타나는 전압 레벨과 제2 단자에서의 전압에 의해 나타나는 전압 레벨 중 높은 전압 레벨을 나타내는 차폐 전압을 인가하기 위한 프로세스이다.
동작 714에서, 프로세스(700d)는 PMOS 전하 전송 트랜지스터의 (선택적으로, 전하 펌프 셀의 출력 노드에 전기적으로 커플링되는) 제1 단자에서의 전압에 의해 나타나는 전압 레벨보다 높은, PMOS 전하 전송 트랜지스터의 (선택적으로, 전하 펌프 셀의 내부 노드(예를 들어, 제한 없이, 부스트 노드)에 전기적으로 커플링되는) 제2 단자에서의 전압에 의해 나타나는 전압 레벨에 응답하여 제1 관계를 관찰한다. 전하 펌프 셀의 전력 온의 적어도 초기 시간 지속 기간(즉, 상기 논의된 램프 업 기간) 동안, 전압 중 높은 전압은 전하 펌프 셀의 내부 노드에서의 전압이고 프로세스(700b)는 내부 노드에서의 전압 레벨을 PMOS 전하 전송 트랜지스터의 벌크 접점에 인가한다.
동작 716에서, 프로세스(700d)는 PMOS 전하 전송 트랜지스터의 (선택적으로 전하 펌프 셀의 내부 노드(예를 들어, 제한 없이, 부스트 노드)에 전기적으로 커플링되는) 제2 단자에서의 전압에 의해 나타나는 전압 레벨보다 높은, PMOS 전하 전송 트랜지스터의 (선택적으로 전하 펌프 셀의 출력 노드에 전기적으로 커플링되는) 제1 단자에서의 전압에 의해 나타나는 전압 레벨에 응답하여 제2 관계를 관찰한다. 출력 노드에서의 전압에 의해 나타나는 전압 레벨이 전하 펌프 셀의 내부 노드에서의 전압에 의해 나타나는 전압 레벨보다 높을 때, 프로세스(700b)는 출력 노드에서의 전압 레벨을 PMOS 전하 전송 트랜지스터의 벌크 접점에 인가한다.
특히, 하나 이상의 실시예에서, 프로세스(700a 내지 700d)의 동작들은 본원에서 논의되는 바와 같이 전하 펌프 셀의 전력이 온인 동안 전하 펌프 셀의 NMOS 전하 전송 트랜지스터 및 PMOS 전하 전송 트랜지스터(예를 들어, 각각 도 3 및 도 4의 NMOS 전하 전송 트랜지스터(M1) 및 도 5 및 도 6의 PMOS 전하 전송 트랜지스터(M4))에서 수행될 수 있다.
개시된 전하 펌프 셀 및 이를 포함하는 전하 펌프의 일부 사용 사례에서, 전하 펌프 셀의 출력 노드에 대한 부하(예를 들어, 순간 부하 전류 또는 부하에 의해 야기되는 부하 전류의 변동)는 출력 전압(VOUT)이 (S+1)*VIN인 전압 레벨을 안정적으로 나타내지 않도록 할 수 있다. 하나 이상의 실시예는 일반적으로 조절된 출력 전압을 갖는 전하 펌프 셀에 관한 것이다.
도 8은 하나 이상의 실시예에 따른, 조절된 출력 전압을 갖는 전하 펌프 셀 회로(800)를 도시하는 도면이다. 전하 펌프 셀 회로(800)는 전하 펌프 셀(802)(예를 들어, 제한 없이, 전하 펌프 셀(300 또는 500)) 및 출력 전압(VOUT)에 의해 나타나는 전압 레벨을 제어하도록 배열된 제어 루프(816)를 포함한다. 도 8에 의해 도시된 특정 비제한적인 예에서, 제어 루프(816)는 전하 펌프 셀(802)에서의 펌핑 신호(CLKP 및 CLKN)를 위한 각각의 입력과 출력 노드(812) 사이에 배열된 네거티브 피드백 루프(814)(CLKP 또는 CLKN을 위상 시프팅하기 위한 지연 회로(경우에 따라 도시되지 않음))에 배열되는 저항성 전압 분배기(808), 비교기(804), 및 게이트(806)(본원에서 "AND 게이트(806)"로도 지칭됨)를 포함한다.
일반적으로, 네거티브 피드백 루프(814)는 출력 전압(VOUT)을 VREF*(R1+R2)/R2로 표현되는 안정적으로 일정한 전압 레벨로 조절하도록 구성되며, 여기서 R1 및 R2는 저항성 전압 분배기(808)의 저항기의 각각의 저항을 나타낸다. 따라서, 입력 노드(810)에서의 출력 전압(VOUT) 및 입력 전압(VIN)의 전압 레벨의 관계는 기준 전압 VREF의 미리 결정된 전압 레벨 및 미리 결정된 각각의 저항(R1 및 R2)에 적어도 부분적으로 기초하고, 출력 노드(812)의 부하 전류에 의해 영향을 받지 않는다. 저항(R1 및 R2)이 동일하도록 설정되는 비제한적인 예로서, ½ VOUT(N-1)(본원에서 VOUT(N-1)은 제어 루프(816)에 제공된 전압 출력 VOUT의 상태를 나타냄)이 VREF 미만인 경우에 응답하여, 비교기(804)는 논리 "1"을 출력하도록 구성된다. AND 게이트(806)는 부울 AND 연산자로서 구성된다. AND 게이트(806)가 비교기(804)로부터 논리 "1"을 수신할 때, 그 출력부에서의 파형은 비제한적인 예로 디지털 회로의 클럭 소스에 의해 생성된 구형파인 전하 펌프 셀(802)의 펌핑 신호(CLKN 및 CLKP)의 소스인 발진 신호(CLK)의 파형을 실질적으로 추적할 것이다. 하나 이상의 실시예에서, 발진 신호(CLK)는 상기 논의된 바와 같이 펌핑 신호(CLKN 및 CLKP)의 주파수에 적어도 부분적으로 기초하여 주파수를 나타낼 수 있다. 비제한적인 예로서, 발진 신호(CLK)는 CLKN 및 CLKP에 대한 주파수와 실질적으로 동일한 주파수를 나타낼 수 있거나, 또는 CLKN 및 CLKP에 대한 주파수의 배수인 주파수를 나타낼 수 있다.
½ VOUT(N-1)이 VREF 미만인 동안, 펌핑 신호(CLKP 및 CLKN)을 위한 소스는 유효하게 온이고, 펌핑 신호는 전하 펌프 셀(802)에 공급된다. 하나 이상의 실시예에서, 주파수의 관점에서 펌핑 신호(CLKP 및 CLKN)의 파형은 CLK의 파형을 추적하고, 그리고 CLKP 및 CLKN 중 하나의 파형은 CLK와 실질적으로 동일한 위상에 있고 CLKP 및 CLKN 중 다른 하나의 파형은 실질적으로 CLK의 파형에 180° 위상 시프팅된다. CLKP/CLKN과 CLK 사이의 위상 및 주파수 관계는 본 개시내용의 범위를 벗어나지 않고 본원에서 논의된 실시예들로부터 가변적일 수 있다. 예를 들어, 일부 구현예에서, CLKN 및 CLKP의 각각의 파형들은 CLK의 주파수로부터 유래된 주파수(예를 들어, 제한 없이, 주파수 분배기를 통해)를 나타낼 수 있거나, 또는 CLKN 또는 CLKP의 파형 중 하나는 CLK의 위상으로부터 위상 시프팅될 수 있고 CLKN 및 CLKP의 다른 한 파형은 그로부터 실질적으로 180° 위상 시프팅될 수 있다.
VREF를 초과하는 ½ VOUT(N-1)에 응답하여, 비교기(804)는 논리 "0"을 출력하도록 구성된다 AND 게이트(806)가 비교기(805)로부터 논리 "0"을 수신할 때, 그의 출력부에서의 파형은 발진하지 않는 논리 "0"일 것이다. ½ VOUT(N-1)가 VREF이상인 동안, 펌핑 신호(CLKN 및 CLKP)는 유효하게 턴오프되고 소스는 전하 펌프 셀(802)에 공급되지 않는다. 펌핑 신호가 오프인 경우, 전하 펌프 셀(802)은 출력 노드(812)에 전하를 공급하기 위해 VIN을 부스팅하지 않고, 출력 전압(VOUT)의 전압 레벨은 VOUT이 부하 전류(부하 전류는 도시되지 않음)에 의해 풀 다운됨에 따라 감소한다. ½ VOUT(N-1)이 VREF 미만으로 떨어질 때, 비교기(804)는 펌핑 신호(CLKN 및 CLKP)를 유효하게 턴온하는 출력 "1"을 생성하고, 전하 펌프 셀(802)은 출력 노드(812)에 전하를 제공하여 출력 전압 VOUT의 전압 레벨이 증가한다. 온/오프로 주기적으로 동작하면, 평균 ½ VOUT(N-1)이 VREF와 실질적으로 동일하고 출력 전압(VOUT)이 출력 전압에 대한 소정의 전압 레벨로 조절되는 균형에 도달한다.
당업자는 많은 토폴로지가 개시된 전하 펌프 셀 및 조절된 출력을 갖는 전하 펌프에 이용 가능하다는 것을 인식할 것이다. 도 9 및 도 10은 하나 이상의 실시예를 따른 전하 펌프 및 전하 펌프 셀의 전압 출력을 조절하기 위한 예시적인 토폴로지를 도시하는 개략도이다.
도 9에 도시된 예시적인 토폴로지에서, 전하 펌프(900)의 1 내지 N개의 전하 펌프 셀(902, 904 및 906)(예를 들어, 제한 없이, 전하 펌프 셀(300 또는 500) 각각)은 전하 펌프(900)의 전압 출력(VOUT)을 조절하기 위해 네거티브 피드백 루프(908)(예를 들어, 제한 없이, 네거티브 피드백 루프(814))에 의해 제어된다. 도 9가 1 내지 N개의 전하 펌프 셀(902, 904, 및 906) 각각에서 실행되는 제어 액션을 도시하지만, 하나 이상의 실시예에서, 네거티브 피드백 루프(908)는 1개 내지 전체 N개의 임의의 개수의 전하 펌프 셀(902, 904, 906)(예를 들어, 제한 없이, 전하 펌프 셀들 중 적어도 하나)에 대해 제어 액션을 수행하도록 구성 또는 배열될 수 있다.
도 10에 도시된 예시적인 토폴로지에서, 전하 펌프(1000)의 1 내지 N개의 전하 펌프 셀(1002, 1004, 및 1006)은 1 내지 N개의 전하 펌프 셀(1002, 1004 및 1006)의 각각의 전압 출력을 조절하기 위해 각각 1 내지 N개의 네거티브 피드백 루프(1008, 1010, 및 1012)에 의해 개별적으로 제어된다. 특히, 도 10에 도시된 토폴로지에서, 배수로 조절된 출력 전압들은 1 내지 N개 각각의 전하 펌프 셀(1002, 1004 및 1006)의 전압 출력들에서 실질적으로 동시에 얻어질 수 있다.
도 11은, 일부 실시예에서, 본원에 개시된 다양한 기능, 동작, 행위, 프로세스, 및/또는 방법을 구현하는 데 사용될 수 있는 회로부(1100)의 블록도이다. 회로부(1100)는 하나 이상의 데이터 저장 디바이스(때때로 본원에서 "저장소(1104)"로 지칭됨)에 동작 가능하게 커플링된 하나 이상의 프로세서(때때로 본원에서 "프로세서(1102)"로 지칭됨)를 포함한다. 저장소(1104)는 그 상에 저장된 기계 실행가능 코드(1106)를 포함하고, 프로세서(1102)는 논리 회로부(1108)를 포함한다. 기계 실행가능 코드(1106)는 논리 회로부(1108)에 의해 구현될(예를 들어, 그에 의해 수행될) 수 있는 기능 요소를 설명하는 정보를 포함한다. 논리 회로부(1108)는 기계 실행가능 코드(1106)에 의해 설명된 기능 요소를 구현(예를 들어, 수행)하도록 조정된다. 회로부(1100)는, 기계 실행가능 코드(1106)에 의해 설명된 기능 요소를 실행할 때, 본원에 개시된 기능 요소를 수행하기 위해 구성된 특수 목적 하드웨어로 간주되어야 한다. 일부 실시예에서, 프로세서(1102)는 기계 실행가능 코드(1106)에 의해 설명된 기능 요소를 (예를 들어, 하나 이상의 상이한 하드웨어 플랫폼 상에서) 순차적으로 동시에, 또는 하나 이상의 병렬 프로세스 스트림으로 수행하도록 구성될 수 있다.
프로세서(1102)의 논리 회로부(1108)에 의해 구현될 때, 기계 실행가능 코드(1106)는 본원에 개시된 실시예의 동작을 수행하기 위해 프로세서(1102)를 조정하도록 구성된다. 예를 들어, 기계 실행가능 코드(1106)는 도 3 내지 도 10에 의해 도시된 블록 및 프로세스의 적어도 일부 또는 전체를 수행하도록 프로세서(1102)를 조정하도록 구성될 수 있다. 다른 예로서, 기계 실행가능 코드(1106)는 개시된 전하 전송 스위치, 전하 펌프 셀, 또는 전하 펌프에 대해 논의된 동작의 적어도 일부 또는 전체를 수행하도록 프로세서(1102)를 조정하도록 구성될 수 있다.
특정의 비제한적인 예로서, 기계 실행가능 코드(1106)는 프로세스(700a 내지 700d)를 제한 없이 포함한, 개시된 전하 전송 스위치, 전하 펌프 셀 또는 전하 펌프를 동작시키기 위한 프로세스를 수행하기 위해 프로세서(1102)를 조정하도록 구성될 수 있다.
프로세서(1102)는 범용 프로세서, 특수 목적 프로세서, CPU(central processing unit), 마이크로제어기, PLC(programmable logic controller), DSP(digital signal processor), ASIC(application specific integrated circuit), FPGA(field-programmable gate array) 또는 다른 프로그래밍가능 논리 디바이스, 이산 게이트 또는 트랜지스터 로직, 개별 하드웨어 구성요소, 다른 프로그래밍가능 디바이스, 또는 본원에 개시된 기능을 수행하도록 설계된 이들의 임의의 조합을 포함할 수 있다. 프로세서를 포함하는 범용 컴퓨터는 그 범용 컴퓨터가 본 개시내용의 실시예와 관련된 기계 실행가능 코드(1106)(예를 들어, 소프트웨어 코드, 펌웨어 코드, 하드웨어 설명)에 대응하는 기능 요소를 실행하도록 구성될 때 특수 목적 컴퓨터로서 간주된다. 범용 프로세서(본원에서 호스트 프로세서 또는 간단히 호스트로 또한 지칭될 수 있음)는 마이크로프로세서일 수 있지만, 대안에서, 프로세서(1102)는 임의의 종래의 프로세서, 제어기, 마이크로제어기 또는 상태 기계를 포함할 수 있다는 것에 유의한다. 프로세서(1102)는 또한, 컴퓨팅 디바이스의 조합, 예컨대 DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서, DSP 코어와 관련한 하나 이상의 마이크로프로세서, 또는 임의의 다른 그러한 구성으로 구현될 수 있다.
일부 실시예들에서, 저장소(1104)는 휘발성 데이터 저장소(예를 들어, 랜덤 액세스 메모리(RAM)), 비휘발성 데이터 저장소(예를 들어, 제한 없이, 플래시 메모리, 하드 디스크 드라이브, 솔리드 스테이트 드라이브, 소거가능 프로그래밍가능 판독 전용 메모리(EPROM))를 포함한다. 다양한 실시예에서, 프로세서(1102) 및 저장소(1104)는 단일 디바이스(예를 들어, 제한 없이, 반도체 디바이스 제품, SOC(system on chip) 또는 시스템 기반 칩(system basis chip)) 내부에 구현될 수 있다. 다양한 실시예에서, 프로세서(1102) 및 저장소(1104)는 별개의 디바이스들 내부에 구현될 수 있다.
다양한 실시예에서, 기계 실행가능 코드(1106)는 컴퓨터 판독가능 명령어(예를 들어, 소프트웨어 코드, 펌웨어 코드)를 포함할 수 있다. 비제한적인 예로서, 컴퓨터 판독가능 명령어는 저장소(1104)에 의해 저장되고, 프로세서(1102)에 의해 직접 액세스되고, 적어도 논리 회로부(1108)를 사용하여 프로세서(1102)에 의해 실행될 수 있다. 또한, 비제한적인 예로서, 컴퓨터 판독가능 명령어는 저장소(1104) 상에 저장되고, 실행을 위해 메모리 디바이스(도시되지 않음)로 전송되고, 적어도 논리 회로부(1108)를 사용하여 프로세서(1102)에 의해 실행될 수 있다. 따라서, 다양한 실시예에서, 논리 회로부(1108)는 전기적으로 구성가능한 논리 회로부(1108)를 포함한다.
다양한 실시예에서, 기계 실행가능 코드(1106)는 기능 요소를 수행하기 위해 논리 회로부(1108)에서 구현될 하드웨어(예를 들어, 회로부)를 설명할 수 있다. 이러한 하드웨어는 로우 레벨 트랜지스터 레이아웃으로부터 하이 레벨 설명 언어까지, 다양한 추상 레벨 중 임의의 레벨에서 설명될 수 있다. 하이 레벨의 추상에서, IEEE 표준 HDL(hardware description language)과 같은 HDL(hardware description language)이 사용될 수 있다. 비제한적인 예로서, VerilogTM, Syste㎷erilogTM 또는 VHDLTM(VLSI(very large scale integration) hardware description language)이 사용될 수 있다.
HDL 설명은 원하는 대로 추상의 많은 다른 레벨 중 임의의 레벨에서의 설명으로 변환될 수 있다. 비제한적인 예로서, 하이 레벨 설명은 레지스터 전송 언어(RTL: register-transfer language), 게이트 레벨(GL: gate-level) 설명, 레이아웃 레벨 설명, 또는 마스크 레벨 설명과 같은 논리 레벨 설명으로 변환될 수 있다. 비제한적인 예로서, 논리 회로부(1108)의 하드웨어 논리 회로(예를 들어, 제한 없이, 게이트, 플립플롭, 레지스터)에 의해 수행될 마이크로 동작은 RTL로 설명될 수 있고, 이어서 합성 툴에 의해 GL 설명으로 변환될 수 있으며, GL 설명은 배치 및 라우팅 도구에 의해, 프로그래밍가능 논리 디바이스, 개별 게이트 또는 트랜지스터 논리회로, 이산 하드웨어 구성요소, 또는 이들의 조합의 집적 회로의 물리적 레이아웃에 대응하는 레이아웃 레벨 설명으로 변환될 수 있다. 따라서, 다양한 실시예에서, 기계 실행가능 코드(1106)는 HDL, RTL, GL 설명, 마스크 레벨 설명, 다른 하드웨어 설명, 또는 이들의 임의의 조합을 포함할 수 있다.
기계 실행가능 코드(1106)가 (임의의 추상 레벨에서) 하드웨어 설명을 포함하는 실시예에서, 시스템(도시되지 않음)이지만 저장소(1104)를 포함하는 것은 기계 실행가능 코드(1106)에 의해 설명된 하드웨어 설명을 구현하도록 구성될 수 있다. 비제한적인 예로서, 프로세서(1102)는 프로그래밍가능 논리 디바이스(예를 들어, FPGA 또는 PLC)를 포함할 수 있고, 논리 회로부(1108)는 하드웨어 설명에 대응하는 회로부를 논리 회로부(1108) 내로 구현하도록 전기적으로 제어될 수 있다. 또한, 비제한적인 예로서, 논리 회로부(1108)는 기계 실행가능 코드(1106)의 하드웨어 설명에 따라 제작 시스템(도시되지 않았으나, 저장소(1104)를 포함함)에 의해 제작된 하드 와이어드 논리회로를 포함할 수 있다.
기계 실행가능 코드(1106)가 컴퓨터 판독가능 명령어 또는 하드웨어 설명을 포함하는지 여부에 관계없이, 논리 회로부(1108)는 기계 실행가능 코드(1106)의 기능 요소를 구현할 때 기계 실행가능 코드(1106)에 의해 설명된 기능 요소를 수행하도록 조정된다. 하드웨어 설명이 기능 요소를 직접 설명하지 않을 수 있지만, 하드웨어 설명은 하드웨어 설명에 의해 설명되는 하드웨어 요소가 수행할 수 있는 기능 요소를 간접적으로 설명한다는 것에 유의한다.
당업자는 본원에 개시된 전하 펌프 셀의 다양한 예로부터 많은 장점 및 이점을 인식할 것이다. 비제한적인 예로서,
(1) 이미터(P-웰)와 베이스(딥 N-웰)가 동일한 전압 레벨을 나타내도록 커플링되기 때문에 기생 PNP BJT는 NMOS 종류의 공개된 전하 전송 스위치에서 전도하지 않는다(즉, 있다해도 중요하지 않은 경우). 딥 N-웰이 전하 펌프 셀의 최저 전압 레벨을 나타내도록 강제되었지만, 그 이미터 및 베이스에서의 전압 레벨이 동일할 때 기생 PNP BJT가 전도할 기회는 없다. 따라서, 기생 PNP BJT에 의해 누설 전류는 개시된 전하 전송 스위치의 P 기판에 주입되지 않는다.
(2) P-웰은 전압 선택기(M2, M3 배열)에 의해 최저 전압 레벨로 설정된다. P-웰에서, P-웰이 애노드인 다이오드는 그 애노드에서의 전압이 항상 그 캐소드(드레인(D1)의 N 영역)에서의 전압 보다 낮기 때문에 전도할 수 없다. 따라서, 누설 전류는 P-웰을 통해 흐르지 않는다(즉, 있더라도 중요하지 않은 양).
"전형적인", "종래의", "알려진" 등과 같은 어떤 것의 본 설명에 있어서의 임의의 특성화는 그것이 종래 기술에서 개시된다는 것 또는 논의된 양태들이 종래 기술에서 인식된다는 것을 반드시 의미하지는 않는다. 관련 분야에서, 그것이 널리 알려져 있거나, 잘 이해되거나, 일상적으로 사용된다는 것을 반드시 의미하는 것도 아니다. 그것은 단지 본 개시내용의 발명자들에 의해 알려져 있거나 인식되었음을 의미한다.
본 개시내용에 사용되는 바와 같이, 복수의 요소에 대한 "조합"이라는 용어는 모든 요소들의 조합 또는 일부 요소들의 다양한 상이한 하위-조합들 중 임의의 것을 포함할 수 있다. 예를 들어, "A, B, C, D, 또는 이들의 조합"이라는 문구는 A, B, C, 또는 D 중 임의의 하나; A, B, C, 및 D 각각의 조합; 및 A, B, 및 C; A, B 및 D; A, C 및 D; B, C 및 D; A 및 B; A 및 C; A 및 D; B 및 C; B 및 D; 또는 C 및 D와 같은, A, B, C 또는 D의 임의의 하위 조합을 지칭할 수 있다.
본 개시내용 및 특히 첨부된 청구범위(예를 들어, 제한 없이, 첨부된 청구범위의 본문)에서 사용되는 용어들은 일반적으로 "개방형" 용어들(예를 들어, "포함하는"이라는 용어는 "포함하지만 이에 제한되지 않는"으로 해석되어야 하고, "갖고 있는"이라는 용어는 "적어도 갖는"으로 해석되어야 하고, "포함한다"라는 용어는 "포함하지만 이에 제한되지 않는다"로 해석되어야 하지만, 이들로 국한되지는 않음)로서 의도된다. 본원에 사용된 바와 같이, "각각"이라는 용어는 일부 또는 전체를 의미한다. 본원에 사용된 바와 같이, "각각 및 모든"이라는 용어는 전체를 의미한다.
또한, 도입된 청구항 열거(introduced claim recitation) 중 특정 수(specific number)가 의도된 경우, 그러한 의도는 청구항에서 명시적으로 열거될 것이며, 그러한 열거가 없는 경우 그러한 의도는 존재하지 않는다. 예를 들어, 이해를 돕기 위해, 하기의 첨부된 청구항들은 청구항 열거를 도입하기 위해 "적어도 하나" 및 "하나 이상"이라는 도입 문구의 사용을 포함할 수 있다. 그러나, 그러한 문구의 사용은 단수 표현(부정관사, "a" 또는 "an")에 의한 청구항 열거의 도입이, 심지어 동일 청구항이 도입 문구 "하나 이상" 또는 "적어도 하나" 및 단수 표현(부정 관사, 예를 들어, "a" 또는 "an")을 포함하는 경우에도, 그러한 도입된 청구항 열거를 포함하는 임의의 특정 청구항을 단 하나의 그러한 열거만을 포함하는 실시예로 제한한다는 것을 의미하는 것으로 해석되어서는 안된다(예를 들어, "a" 및/또는 "an"은 "적어도 하나" 또는 "하나 이상"을 의미하는 것으로 해석되어야 하지만, 이들로 국한되지는 않음); 청구항 열거를 도입하는 데 사용되는 정관사의 사용에 대해서도 마찬가지이다. 본원에 사용된 바와 같이, "각각"이라는 용어는 일부 또는 전체를 의미하고, "각각 및 모든"이라는 용어는 전체를 의미한다.
또한, 도입된 청구항 열거 중 특정 수가 명시적으로 열거될지라도, 당업자는 그러한 열거가 적어도 열거된 수를 의미하는 것으로 해석되어야 한다는 것을 인식할 것이다(예를 들어, 다른 수식어가 없는, "2개의 열거"의 꾸밈이 없는 열거는 적어도 2개의 열거 또는 2개 이상의 열거를 의미하지만, 이들로 국한되지는 않음). 더욱이, "A, B 및 C 중 적어도 하나 등" 또는 "A, B 및 C 중 하나 이상 등"과 유사한 규약이 사용되는 그러한 경우에, 일반적으로 그러한 구성은 A 단독, B 단독, C 단독, A와 B 함께, A와 C 함께, B와 C 함께, 또는 A와 B와 C 함께 등을 포함하는 것으로 의도된다.
또한, 설명에서든, 청구범위에서든, 또는 도면에서든, 2개 이상의 대안적인 용어를 제시하는 임의의 이접 단어 또는 문구는 용어 중 하나, 용어 중 어느 하나, 또는 둘 모두의 용어를 포함하는 가능성을 고려하는 것으로 이해되어야 한다. 예를 들어, 문구 "A 또는 B"는 "A" 또는 "B" 또는 "A 및 B"의 가능성을 포함하는 것으로 이해되어야 한다.
본 개시내용의 비제한적인 실시예들의 다양한 예들은 하기를 포함한다:
실시예 1: 디바이스로서, CMOS 구조체; CMOS 구조체에 제공된 제1 트랜지스터; 및 제1 트랜지스터의 제1 단자에서의 전압과 제1 트랜지스터의 제2 단자에서의 전압 사이의 관계에 적어도 부분적으로 응답하여 제1 트랜지스터의 벌크 접점에 차폐 전압을 인가하도록 배열된 회로를 포함하는 디바이스.
실시예 2: 실시예 1에 따른 디바이스로서, 회로가 제1 단자에서의 전압에 의해 나타나는 전압 레벨과 제2 단자에서의 전압에 의해 나타나는 전압 레벨 중 낮은 전압 레벨을 나타내는 차폐 전압을 인가하도록 구성되는, 디바이스.
실시예 3: 실시예 1과 실시예 2 중 어느 한 실시예에 따른 디바이스로서, 회로가 CMOS 구조체에 제공된 제2 트랜지스터 및 CMOS 구조체에 제공된 제3 트랜지스터를 포함하는, 디바이스.
실시예 4: 실시예 1 내지 실시예 3 중 어느 한 실시예에 따른 디바이스로서, 제2 트랜지스터는, 제1 단자에서의 전압에 의해 나타나는 전압 레벨보다 높은 전압 레벨을 나타내는 제2 단자에서의 전압에 적어도 부분적으로 응답하여 턴온하도록, 그리고 제2 단자에서의 전압에 의해 나타나는 전압 레벨보다 높은 전압 레벨을 나타내는 제1 단자에서의 전압에 적어도 부분적으로 응답하여 턴오프하도록 배열되는, 디바이스.
실시예 5: 실시예 1 내지 실시예 4 중 어느 한 실시예에 따른 디바이스로서, 제3 트랜지스터는, 제2 단자에서의 전압에 의해 나타나는 전압 레벨보다 높은 전압 레벨을 나타내는 제1 단자에서의 전압에 적어도 부분적으로 응답하여 턴온하도록, 그리고 제2 단자에서의 전압에 의해 나타나는 전압 레벨보다 높은 전압 레벨을 나타내는 제2 단자에서의 전압에 적어도 부분적으로 응답하여 턴오프하도록 배열되는, 디바이스.
실시예 6: 실시예 1 내지 실시예 5 중 어느 한 실시예에 따른 디바이스로서, 제1 트랜지스터의 제1 단자와 제2 단자는 각각 제1 트랜지스터의 드레인과 소스인, 디바이스.
실시예 7: 실시예 1 내지 실시예 6 중 어느 한 실시예에 따른 디바이스로서, 제2 트랜지스터의 드레인과 제1 트랜지스터의 벌크 접점이 전기적으로 커플링되고 제2 트랜지스터의 게이트와 제1 트랜지스터의 소스가 전기적으로 커플링되는, 디바이스.
실시예 8: 실시예 1 내지 실시예 7 중 어느 한 실시예에 따른 디바이스로서, 제3 트랜지스터의 드레인과 제1 트랜지스터의 벌크 접점이 전기적으로 커플링되고, 제3 트랜지스터의 게이트와 제1 트랜지스터의 드레인이 전기적으로 커플링되는, 디바이스.
실시예 9: 실시예 1 내지 실시예 8 중 어느 한 실시예에 따른 디바이스로서, 제2 트랜지스터는, 제1 단자에서의 전압에 의해 나타나는 전압 레벨보다 높은 전압 레벨을 나타내는 제2 단자에서의 전압에 적어도 부분적으로 응답하여 턴온하도록, 그리고 제2 단자에서의 전압에 의해 나타나는 전압 레벨보다 높은 전압 레벨을 나타내는 제1 단자에서의 전압에 적어도 부분적으로 응답하여 턴오프하도록 배열되는, 디바이스.
실시예 10: 실시예 1 내지 실시예 9 중 어느 한 실시예에 따른 디바이스로서, 제3 트랜지스터는, 제2 단자에서의 전압에 의해 나타나는 전압 레벨보다 높은 전압 레벨을 나타내는 제1 단자에서의 전압에 적어도 부분적으로 응답하여 턴온하도록, 그리고 제1 단자에서의 전압에 의해 나타나는 전압 레벨보다 높은 전압 레벨을 나타내는 제2 단자에서의 전압에 적어도 부분적으로 응답하여 턴오프하도록 배열되는, 디바이스.
실시예 11: 실시예 1 내지 실시예 10 중 어느 한 실시예에 따른 디바이스로서, CMOS 구조체가 N-웰 및 P-기판을 포함하고, 벌크 접점이 N-웰에 전기적으로 커플링되는, 디바이스.
실시예 12: 실시예 1 내지 실시예 11 중 어느 한 실시예에 따른 디바이스로서, CMOS 구조체가 P-웰, 딥 N-웰 및 P-기판을 포함하고, 벌크 접점이 P-웰 및 딥 N-웰에 전기적으로 커플링되는, 디바이스.
실시예 13: 실시예 1 내지 실시예 12 중 어느 한 실시예에 따른 디바이스로서, 회로가 제1 단자에서의 전압에 의해 나타나는 전압 레벨과 제2 단자에서의 전압에 의해 나타나는 전압 레벨 중 높은 전압 레벨을 나타내는 차폐 전압을 인가하도록 구성되는, 디바이스.
실시예 14: 방법으로서, 입력 전압을 전하 펌프 셀의 입력 노드에 제공하는 단계; 및 전하 전송 트랜지스터의 제1 단자에서의 전압과 전하 전송 트랜지스터의 제2 단자에서의 전압 사이의 관계에 적어도 부분적으로 응답하여 전하 전송 트랜지스터의 벌크 접점에 차폐 전압을 인가하는 단계를 포함하는 방법.
실시예 15: 실시예 14에 따른 방법으로서, 전하 전송 트랜지스터의 제1 단자에서의 전압과 전하 전송 트랜지스터의 제2 단자에서의 전압 사이의 제1 관계에 적어도 부분적으로 응답하여 제1 전압 레벨을 나타내는 전하 전송 트랜지스터의 벌크 접점에 차폐 전압을 인가하는 단계; 및 전하 펌프 셀의 입력 노드에 전기적으로 커플링된 전하 전송 트랜지스터의 제1 단자에서의 전압과, 전하 펌프 셀의 내부 노드에 전기적으로 커플링된 전하 전송 트랜지스터의 제2 단자에서의 전압 사이의 제2 관계에 적어도 부분적으로 응답하여 제2 전압 레벨을 나타내는 전하 전송 트랜지스터의 벌크 접점에 차폐 전압을 인가하는 단계를 포함하며, 전하 전송 트랜지스터의 제1 단자가 전하 펌프 셀의 내부 노드에 전기적으로 커플링되고, 전하 전송 트랜지스터의 제2 단자가 전하 펌프 셀의 입력 노드에 전기적으로 커플링되는, 방법.
실시예 16: 실시예 14와 실시예 15 중 어느 한 실시예에 따른 방법으로서, 전하 펌프 셀의 제2 단자에서의 전압에 의해 나타나는 전압 레벨보다 낮은 전하 펌프 셀의 제1 단자에서의 전압에 의해 나타나는 전압 레벨에 적어도 부분적으로 응답하여 제1 관계를 관찰하는 단계를 포함하는, 방법.
실시예 17: 실시예 14 내지 실시예 16 중 어느 한 실시예에 따른 방법으로서, 전하 펌프 셀의 제1 단자에서의 전압에 의해 나타나는 전압 레벨보다 낮은 전하 펌프 셀의 제2 단자에서의 전압에 의해 나타나는 전압 레벨에 적어도 부분적으로 응답하여 제2 관계를 관찰하는 단계를 포함하는, 방법.
실시예 18: 실시예 14 내지 실시예 17 중 어느 한 실시예에 따른 방법으로서, 전하 전송 트랜지스터의 제1 단자에서의 전압과 전하 전송 트랜지스터의 제2 단자에서의 전압 사이의 제1 관계에 적어도 부분적으로 응답하여 제1 전압 레벨을 나타내는 전하 전송 트랜지스터의 벌크 접점에 차폐 전압을 인가하는 단계; 및 전하 펌프 셀의 출력 노드에 전기적으로 커플링된 전하 전송 트랜지스터의 제1 단자에서의 전압과, 전하 펌프 셀의 내부 노드에 전기적으로 커플링된 전하 전송 트랜지스터의 제2 단자에서의 전압 사이의 제2 관계에 적어도 부분적으로 응답하여 제2 전압 레벨을 나타내는 전하 전송 트랜지스터의 벌크 접점에 차폐 전압을 인가하는 단계를 포함하며, 전하 전송 트랜지스터의 제1 단자가 전하 펌프 셀의 출력 노드에 전기적으로 커플링되고, 전하 전송 트랜지스터의 제2 단자가 전하 펌프 셀의 내부 노드에 전기적으로 커플링되는, 방법.
실시예 19: 실시예 14 내지 실시예 18 중 어느 한 실시예에 따른 방법으로서, 전하 펌프 셀의 제1 단자에서의 전압에 의해 나타나는 전압 레벨보다 높은 전하 펌프 셀의 제2 단자에서의 전압에 의해 나타나는 전압 레벨에 적어도 부분적으로 응답하여 제1 관계를 관찰하는 단계를 포함하는, 방법.
실시예 20: 실시예 14 내지 실시예 19 중 어느 한 실시예에 따른 방법으로서, 전하 펌프 셀의 제2 단자에서의 전압에 의해 나타나는 전압 레벨보다 높은 전하 펌프 셀의 제1 단자에서의 전압에 의해 나타나는 전압 레벨에 적어도 부분적으로 응답하여 제2 관계를 관찰하는 단계를 포함하는, 방법.
실시예 21: 전하 펌프 및 전하 펌프의 출력 전압을 조절하도록 구성된 제어 루프를 포함하고 전하 펌프가 적어도 1개의 전하 전송 스위치를 포함하는, 디바이스로서, 전하 전송 스위치가: CMOS 구조체; CMOS 구조체에 제공된 제1 트랜지스터; 및 제1 트랜지스터의 제1 단자에서의 전압과 제1 트랜지스터의 제2 단자에서의 전압 사이의 관계에 응답하여 제1 트랜지스터의 벌크 접점에 전압을 인가하도록 배열된 회로를 포함하는 디바이스.
실시예 22: 실시예 21에 따른 디바이스로서, 제어 루프는 전하 펌프가 동작하도록 구성되는 것에 응답하여 펌핑 신호를 제어함으로써 전하 펌프의 출력 전압을 조절하도록 구성되는 네거티브 피드백 루프를 포함하는, 디바이스.
실시예 23: 실시예 21과 실시예 22 중 어느 한 실시예에 따른 디바이스로서, 전하 펌프는 적어도 1개의 전하 펌프 셀을 포함하고, 제어 루프는 적어도 1개의 전하 펌프 셀이 동작하도록 구성되는 것에 응답하여 펌핑 신호를 제어함으로써 적어도 1개의 전하 펌프 셀의 출력 전압을 조절하도록 구성되는, 디바이스.
실시예 24: 실시예 21 내지 실시예 23 중 어느 한 실시예에 따른 디바이스로서, 제어 루프는 적어도 1개의 전하 펌프 셀의 관찰된 출력 전압에 적어도 부분적으로 응답하여 펌핑 신호를 제어하도록 구성되는, 디바이스.
실시예 25: 실시예 21 내지 실시예 24 중 어느 한 실시예에 따른 디바이스로서, 제어 루프는 전하 펌프의 관찰된 출력 전압에 적어도 부분적으로 응답하여 펌핑 신호를 제어하도록 구성되는, 디바이스.
실시예 26: 실시예 21 내지 실시예 25 중 어느 한 실시예에 따른 디바이스로서, 전하 펌프는 2개 이상의 전하 펌프 셀을 포함하고, 제어 루프는, 2개 이상의 전하 펌프 셀이 동작하도록 구성되는 것에 응답하여 펌핑 신호를 제어함으로써 2개 이상의 전하 펌프 셀의 각각의 출력 전압을 조절하도록 개별적으로 구성되는 2개 이상의 네거티브 피드백 루프를 포함하는, 디바이스.
실시예 27: 실시예 21 내지 실시예 26 중 어느 한 실시예에 따른 디바이스로서, 제어 루프는 2개 이상의 전하 펌프 셀의 각각의 셀의 출력 전압의 상태에 적어도 부분적으로 응답하여 펌핑 신호를 제어하도록 구성되는, 디바이스.
본원에 설명된 다양한 실시예들의 피쳐들은 상호 배타적이지 않으며, 본 개시내용의 범위를 벗어남 없이 이러한 조합 또는 순열이 명시적으로 설명되지 않더라도 다양한 조합 및 순열로 존재할 수 있다. 실제로, 본원에서 설명되는 것의 변형, 수정 및 다른 구현예는 본 개시내용의 범위를 벗어남 없이 당업자에게 발생할 것이다. 이와 같이, 본 발명은 선행하는 예시적인 설명에 의해서만 정의되는 것이 아니라, 하기의 청구범위 및 이의 법적 균등물에 의해서만 정의되어야 한다.

Claims (27)

  1. 디바이스로서,
    CMOS 구조체;
    상기 CMOS 구조체에 제공된 제1 트랜지스터; 및
    상기 제1 트랜지스터의 제1 단자에서의 전압과 상기 제1 트랜지스터의 제2 단자에서의 전압 사이의 관계에 적어도 부분적으로 응답하여 상기 제1 트랜지스터의 벌크 접점에 차폐 전압을 인가하도록 배열된 회로를 포함하는 디바이스.
  2. 제1항에 있어서, 상기 회로는 상기 제1 단자에서의 전압에 의해 나타나는 전압 레벨과 상기 제2 단자에서의 전압에 의해 나타나는 전압 레벨 중 낮은 전압 레벨을 나타내는 상기 차폐 전압을 인가하도록 구성되는, 디바이스.
  3. 제1항에 있어서, 상기 회로는 상기 CMOS 구조체에 제공된 제2 트랜지스터 및 상기 CMOS 구조체에 제공된 제3 트랜지스터를 포함하는, 디바이스.
  4. 제3항에 있어서, 상기 제2 트랜지스터는, 상기 제1 단자에서의 전압에 의해 나타나는 전압 레벨보다 높은 전압 레벨을 나타내는 상기 제2 단자에서의 전압에 적어도 부분적으로 응답하여 턴온하도록, 그리고 상기 제2 단자에서의 전압에 의해 나타나는 상기 전압 레벨보다 높은 전압 레벨을 나타내는 상기 제1 단자에서의 전압에 적어도 부분적으로 응답하여 턴오프하도록 배열되는, 디바이스.
  5. 제3항에 있어서, 상기 제3 트랜지스터는, 상기 제2 단자에서의 전압에 의해 나타나는 전압 레벨보다 높은 전압 레벨을 나타내는 상기 제1 단자에서의 전압에 적어도 부분적으로 응답하여 턴온하도록, 그리고 상기 제2 단자에서의 전압에 의해 나타나는 전압 레벨보다 높은 전압 레벨을 나타내는 상기 제2 단자에서의 전압에 적어도 부분적으로 응답하여 턴오프하도록 배열되는, 디바이스.
  6. 제3항에 있어서, 상기 제1 트랜지스터의 상기 제1 단자와 상기 제2 단자는 각각 상기 제1 트랜지스터의 드레인과 소스인, 디바이스.
  7. 제6항에 있어서, 상기 제2 트랜지스터의 드레인과 상기 제1 트랜지스터의 상기 벌크 접점은 전기적으로 커플링되고, 상기 제2 트랜지스터의 게이트와 상기 제1 트랜지스터의 상기 소스는 전기적으로 커플링되는, 디바이스.
  8. 제3항에 있어서, 상기 제3 트랜지스터의 드레인과 상기 제1 트랜지스터의 상기 벌크 접점은 전기적으로 커플링되고, 상기 제3 트랜지스터의 게이트와 상기 제1 트랜지스터의 상기 드레인은 전기적으로 커플링되는, 디바이스.
  9. 제3항에 있어서, 상기 제2 트랜지스터는, 상기 제1 단자에서의 전압에 의해 나타나는 전압 레벨보다 높은 전압 레벨을 나타내는 상기 제2 단자에서의 전압에 적어도 부분적으로 응답하여 턴온하도록, 그리고 상기 제2 단자에서의 전압에 의해 나타나는 상기 전압 레벨보다 높은 전압 레벨을 나타내는 상기 제1 단자에서의 전압에 적어도 부분적으로 응답하여 턴오프하도록 배열되는, 디바이스.
  10. 제3항에 있어서, 상기 제3 트랜지스터는, 상기 제2 단자에서의 전압에 의해 나타나는 전압 레벨보다 높은 전압 레벨을 나타내는 상기 제1 단자에서의 전압에 적어도 부분적으로 응답하여 턴온하도록, 그리고 상기 제1 단자에서의 전압에 의해 나타나는 상기 전압 레벨보다 높은 전압 레벨을 나타내는 상기 제2 단자에서의 전압에 적어도 부분적으로 응답하여 턴오프하도록 배열되는, 디바이스.
  11. 제1항에 있어서, 상기 CMOS 구조체는 N-웰 및 P-기판을 포함하고, 상기 벌크 접점은 상기 N-웰에 전기적으로 커플링되는, 디바이스.
  12. 제1항에 있어서, 상기 CMOS 구조체는 P-웰, 딥 N-웰 및 P-기판을 포함하고, 상기 벌크 접점은 상기 P-웰 및 상기 딥 N-웰에 전기적으로 커플링되는, 디바이스.
  13. 제1항에 있어서, 상기 회로는 상기 제1 단자의 상기 전압에 의해 나타나는 전압 레벨과 상기 제2 단자의 상기 전압에 의해 나타나는 전압 레벨 중 높은 전압 레벨을 나타내는 상기 차폐 전압을 인가하도록 구성되는, 디바이스.
  14. 방법으로서,
    전하 펌프 셀의 입력 노드에 입력 전압을 제공하는 단계; 및
    전하 전송 트랜지스터의 제1 단자에서의 전압과 상기 전하 전송 트랜지스터의 제2 단자에서의 전압 사이의 관계에 적어도 부분적으로 응답하여, 상기 전하 전송 트랜지스터의 벌크 접점에 차폐 전압을 인가하는 단계를 포함하는 방법.
  15. 제14항에 있어서,
    상기 전하 전송 트랜지스터의 상기 제1 단자에서의 전압과 상기 전하 전송 트랜지스터의 상기 제2 단자에서의 전압 사이의 제1 관계에 적어도 부분적으로 응답하여 제1 전압 레벨을 나타내는 상기 전하 전송 트랜지스터의 상기 벌크 접점에 상기 차폐 전압을 인가하는 단계; 및
    상기 전하 펌프 셀의 상기 입력 노드에 전기적으로 커플링된 상기 전하 전송 트랜지스터의 상기 제1 단자에서의 전압과 상기 전하 펌프 셀의 내부 노드에 전기적으로 커플링된 상기 전하 전송 트랜지스터의 상기 제2 단자에서의 전압 사이의 제2 관계에 적어도 부분적으로 응답하여 제2 전압 레벨을 나타내는 상기 전하 전송 트랜지스터의 상기 벌크 접점에 상기 차폐 전압을 인가하는 단계를 포함하며,
    상기 전하 전송 트랜지스터의 상기 제1 단자는 상기 전하 펌프 셀의 상기 내부 노드에 전기적으로 커플링되고,
    상기 전하 전송 트랜지스터의 상기 제2 단자는 상기 전하 펌프 셀의 상기 입력 노드에 전기적으로 커플링되는, 방법.
  16. 제15항에 있어서,
    상기 전하 펌프 셀의 상기 제2 단자에서의 전압에 의해 나타나는 전압 레벨보다 낮은, 상기 전하 펌프 셀의 상기 제1 단자에서의 전압에 의해 나타나는 전압 레벨에 적어도 부분적으로 응답하여 상기 제1 관계를 관찰하는 단계를 포함하는, 방법.
  17. 제15항에 있어서,
    상기 전하 펌프 셀의 상기 제1 단자에서의 전압에 의해 나타나는 전압 레벨보다 낮은, 상기 전하 펌프 셀의 상기 제2 단자에서의 전압에 의해 나타나는 전압 레벨에 적어도 부분적으로 응답하여 상기 제2 관계를 관찰하는 단계를 포함하는, 방법.
  18. 제14항에 있어서,
    상기 전하 전송 트랜지스터의 상기 제1 단자에서의 전압과 상기 전하 전송 트랜지스터의 상기 제2 단자에서의 전압 사이의 제1 관계에 적어도 부분적으로 응답하여 제1 전압 레벨을 나타내는 상기 전하 전송 트랜지스터의 상기 벌크 접점에 상기 차폐 전압을 인가하는 단계; 및
    상기 전하 펌프 셀의 출력 노드에 전기적으로 커플링된 상기 전하 전송 트랜지스터의 상기 제1 단자에서의 전압과 상기 전하 펌프 셀의 내부 노드에 전기적으로 커플링된 상기 전하 전송 트랜지스터의 상기 제2 단자에서의 전압 사이의 제2 관계에 적어도 부분적으로 응답하여 제2 전압 레벨을 나타내는 상기 전하 전송 트랜지스터의 상기 벌크 접점에 상기 차폐 전압을 인가하는 단계를 포함하며,
    상기 전하 전송 트랜지스터의 상기 제1 단자는 상기 전하 펌프 셀의 상기 출력 노드에 전기적으로 커플링되고,
    상기 전하 전송 트랜지스터의 상기 제2 단자는 상기 전하 펌프 셀의 상기 내부 노드에 전기적으로 커플링되는, 방법.
  19. 제18항에 있어서,
    상기 전하 펌프 셀의 상기 제1 단자에서의 전압에 의해 나타나는 전압 레벨보다 높은, 상기 전하 펌프 셀의 상기 제2 단자에서의 전압에 의해 나타나는 전압 레벨에 적어도 부분적으로 응답하여 상기 제1 관계를 관찰하는 단계를 포함하는, 방법.
  20. 제18항에 있어서,
    상기 전하 펌프 셀의 상기 제2 단자에서의 전압에 의해 나타나는 전압 레벨보다 높은, 상기 전하 펌프 셀의 상기 제1 단자에서의 전압에 의해 나타나는 전압 레벨에 적어도 부분적으로 응답하여 상기 제2 관계를 관찰하는 단계를 포함하는, 방법.
  21. 디바이스로서,
    적어도 1개의 전하 전송 스위치를 포함하는 전하 펌프; 및
    상기 전하 펌프의 출력 전압을 조절하도록 구성되는 제어 루프를 포함하고,
    상기 적어도 1개의 전하 전송 스위치는,
    CMOS 구조체;
    상기 CMOS 구조체에 제공된 제1 트랜지스터; 및
    상기 제1 트랜지스터의 제1 단자에서의 전압과 상기 제1 트랜지스터의 제2 단자에서의 전압 사이의 관계에 응답하여 상기 제1 트랜지스터의 벌크 접점에 전압을 인가하도록 배열된 회로를 포함하는, 디바이스.
  22. 제21항에 있어서, 상기 제어 루프는 상기 전하 펌프가 동작하도록 구성되는 것에 응답하여 펌핑 신호를 제어함으로써 상기 전하 펌프의 상기 출력 전압을 조절하도록 구성되는 네거티브 피드백 루프를 포함하는, 디바이스.
  23. 제21항에 있어서, 상기 전하 펌프는 적어도 1개의 전하 펌프 셀을 포함하고, 상기 제어 루프는 상기 적어도 1개의 전하 펌프 셀이 동작하도록 구성되는 것에 응답하여 펌핑 신호를 제어함으로써 상기 적어도 1개의 전하 펌프 셀의 상기 출력 전압을 조절하도록 구성되는, 디바이스.
  24. 제23항에 있어서, 상기 제어 루프는 상기 적어도 1개의 전하 펌프 셀의 관찰된 출력 전압에 적어도 부분적으로 응답하여 상기 펌핑 신호를 제어하도록 구성되는, 디바이스.
  25. 제23항에 있어서, 상기 제어 루프는 상기 전하 펌프의 관찰된 출력 전압에 적어도 부분적으로 응답하여 상기 펌핑 신호를 제어하도록 구성되는, 디바이스.
  26. 제21항에 있어서, 상기 전하 펌프는 2개 이상의 전하 펌프 셀을 포함하고, 상기 제어 루프는, 상기 2개 이상의 전하 펌프 셀이 동작하도록 구성되는 것에 응답하여 펌핑 신호들을 제어함으로써 상기 2개 이상의 전하 펌프 셀의 각각의 출력 전압을 조절하도록 개별적으로 구성되는 2개 이상의 네거티브 피드백 루프를 포함하는, 디바이스.
  27. 제26항에 있어서, 상기 제어 루프는 상기 2개 이상의 전하 펌프 셀 중 각각의 전하 펌프 셀의 출력 전압들의 상태들에 적어도 부분적으로 응답하여 상기 펌핑 신호들을 제어하도록 구성되는, 디바이스.
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