JP2023526350A - 改善されたラッチアップ耐性を有する電荷ポンプセル及びそれを含む電荷ポンプ並びに関連するシステム、方法、及びデバイス - Google Patents

Abstract

改善されたラッチアップ耐性を示し得る電荷ポンプのための電荷ポンプセルが開示される。回路は、電荷ポンプセルにおいて、電荷転送トランジスタの第１の端子における電圧と、電荷転送トランジスタの第２の端子における電圧との間の関係に少なくとも部分的に応答して、そのような電荷ポンプセルの電荷転送トランジスタのバルク接点に電圧を印加するように配置され得る。１つ以上のそのような電荷ポンプセルを含む電荷ポンプは、電荷ポンプの出力電圧の状態に少なくとも部分的に応答してポンピング信号を制御するように構成されている制御ループを含み得る。【選択図】図１

Description

（関連出願に対する相互参照）
本出願は、米国特許法１１９（ｅ）条の下で、２０２０年５月１８日に出願された米国特許仮出願第６３／０２６，４３５号の利益を主張するものであり、その開示は、参照によりその全体が本明細書に組み込まれる。

（発明の分野）
１つ以上の実施例は、概して、電荷転送スイッチに関する。１つ以上の実施例は、概して、電荷ポンプのための電荷ポンプセル及び電荷ポンプセルを含む電荷ポンプに関する。そのような電荷転送スイッチ、電荷ポンプセル、又は電荷ポンプを含むＣＭＯＳデバイスは、そのようなＣＭＯＳデバイスの電源オン中に導通し得る寄生構造からラッチアップ耐性を示し得る。

相補型金属酸化物半導体（Complementary metal-oxide-semiconductor、ＣＭＯＳ）型電荷ポンプは、集積回路（integrated circuit、ＩＣ）デバイスが動作するために利用される電圧よりも供給電圧が低い用途などの様々な動作状況で使用される。ＣＭＯＳ電荷ポンプは、電圧増倍器として機能し得、その入力における電圧（例えば、限定するものではないが、供給電圧）によって示される電圧レベルの倍数である電圧レベルを示す電圧をその出力において提供し、それによって、供給電圧が低すぎるときにＩＣデバイスが動作するのに十分な電圧を提供し得る。

本開示の発明者らに知られている典型的なＣＭＯＳ電荷ポンプの非限定的な実施例として、ＣＭＯＳ電荷ポンプは、入力電圧及びポンピング信号（例えば、限定するものではないが、クロック又は位相信号などのパルス信号）を受信し、第１の電荷転送スイッチを介してコンデンサの一方の側に結合されたノード（「ブーストノード」）に入力電圧を転送し、コンデンサの他方の側にポンピング信号を印加することによってブーストノードにおいて入力電圧をブーストし、ブーストされた電圧を第２の電荷転送スイッチを介して出力端子に転送する。ＣＭＯＳ電荷ポンプは、出力端子に結合された外部負荷での電流消費のため、常にブースト電圧を供給する必要があり得る。典型的なＣＭＯＳ電荷ポンプは、転送スイッチとしてＮＭＯＳ又はＰＭＯＳトランジスタを使用することができる。

ラッチアップリスクの影響を受けやすい、本開示の発明者らに知られている既存の電荷ポンプを示す図である。 図１に示す電荷ポンプセルのいずれか１つのＮＭＯＳトランジスタ（この特定の実施例では、ソース、ドレイン、及びゲートのための３つの端子を有するＮＭＯＳトランジスタ）を示す図である。 １つ以上の実施例による、改善されたラッチアップ耐性を示し得る電荷ポンプセルを示す図である。 １つ以上の実施例による、電荷転送スイッチを示す概略図である。 １つ以上の実施例による、改善されたラッチアップ耐性を示し得る電荷ポンプセルを示す図である。 １つ以上の実施例による電荷転送スイッチを示す概略図であり、図５に示す電荷転送スイッチの非限定的な実施例である。 １つ以上の実施例による、電荷転送スイッチの電荷転送トランジスタを動作させるためのプロセスを示すフロー図である。 １つ以上の実施例による、電荷転送スイッチの電荷転送トランジスタのバルク接点に電圧を印加するためのプロセスを示すフロー図である。 １つ以上の実施例による、ＮＭＯＳ又はＰＭＯＳ電荷転送トランジスタの場合の、図７Ｂに示すプロセスの第１の関係及び第２の関係を観察するためのプロセスを示すフロー図である。 １つ以上の実施例による、ＮＭＯＳ又はＰＭＯＳ電荷転送トランジスタの場合の、図７Ｂに示すプロセスの第１の関係及び第２の関係を観察するためのプロセスを示すフロー図である。 １つ以上の実施例による、調整された出力電圧を有する電荷ポンプセル回路を示す図である。 １つ以上の実施例による、電荷ポンプ及び電荷ポンプセルの電圧出力を調整するための例示的なトポロジを示す図である。 １つ以上の実施例による、電荷ポンプ及び電荷ポンプセルの電圧出力を調整するための例示的なトポロジを示す図である。 １つ以上の実施例について開示する特徴又は要素の一部又は全体を実行するための回路を示すブロック図である。

以下の詳細な記載では、本明細書の一部を形成し、本開示が実施され得る特定の実施例を例示として示す添付の図面を参照する。これらの実施例は、当業者が本開示を実施することを可能にするために十分に詳細に説明されている。しかしながら、本開示の範囲から逸脱することなく、本明細書で可能にされる他の実施例が利用されてもよく、構造、材料、及びプロセスの変更が行われてもよい。

本明細書に提示する図は、任意の特定の方法、システム、デバイス、又は構造の実際の図であることを意味せず、本開示の実施例を説明するために用いられる、単に理想化した表現である。場合によっては、様々な図面における類似の構造又は構成要素は、読者の便宜のために同一又は類似の付番を保持し得る。しかしながら、付番における類似性は、構造又は構成要素が必ずしもサイズ、組成、構成、又は任意の他の特性において同一であることを意味するものではない。

以下の説明は、当業者が開示された実施例を実施することを可能にするのを補助するための実施例を含み得る。「例示的な」、「例として」、及び「例えば」という用語の使用は、関連する説明が説明的であることを意味し、本開示の範囲は、実施例及び法的等価物を包含することを意図するものであり、そのような用語の使用は、実施例又は本開示の範囲を特定の構成要素、ステップ、特徴、機能などに限定することを意図するものではない。

本明細書に一般的に説明され、図面に例示される実施例の構成要素は、多種多様な異なる構成で配置され、設計され得ることが容易に理解されるであろう。したがって、様々な実施例の以下の説明は、本開示の範囲を限定することを意図するものではなく、単に様々な実施形態を表すものである。実施例の様々な態様が図面に提示され得るが、図面は、具体的に指示されていない限り、必ずしも縮尺通りに描かれていない。

更に、図示及び説明する具体的な実装形態は、単なる例であり、本明細書において別段の指定がない限り、本開示を実施する唯一の方式と解釈されるべきでない。要素、回路、及び機能は、不要に詳述して本開示を不明瞭にしないように、ブロック図の形態で示され得る。逆に、図示し、説明する具体的な実装形態は、単に例示的なものであり、本明細書において別段の指定がない限り、本開示を実装する唯一の方法と解釈されるべきではない。

更に、様々なブロック間での論理のブロック定義及びパーティショニングは、例示的な具体的な実装形態である。当業者には、本開示が多数の他のパーティショニングソリューションによって実施され得ることが容易に明らかになるであろう。大部分については、タイミングの考慮などに関する詳細は省略されており、そのような詳細は、本開示の完全な理解を得るために必要ではなく、当業者の能力の範囲内である。

当業者であれば、情報及び信号は、様々な異なる技術及び技法のいずれかを使用して表され得ることを理解するであろう。いくつかの図面は、表示及び説明を明確にするために、単一の信号として信号を例示してもよい。当業者は、信号が信号のバスを表し得、このバスは様々なビット幅を有してもよく、本開示は、単一のデータ信号を含む任意の数のデータ信号で実施され得ることを理解するであろう。

本明細書に開示する実施例に関連して説明される様々な例示的な論理ブロック、モジュール、及び回路は、汎用プロセッサ、専用プロセッサ、デジタル信号プロセッサ（digital signal processor、ＤＳＰ）、集積回路（ＩＣ）、特定用途向け集積回路（Application Specific Integrated Circuit、ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（Field Programmable Gate Array、ＦＰＧＡ）若しくは他のプログラマブル論理デバイス、個別ゲート若しくはトランジスタ論理、個別ハードウェア構成要素、又は本明細書に説明される機能を実行するように設計されたそれらの任意の組み合わせを用いて実装又は実行され得、それらの全ては、「プロセッサ」という用語の使用によって包含される。汎用プロセッサは、マイクロプロセッサであり得るが、代替的に、プロセッサは、任意の従来式プロセッサ、コントローラ、マイクロコントローラ、又はステートマシンであり得る。プロセッサはまた、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと組み合わせた１つ以上のマイクロプロセッサ、又は任意の他のそのような構成の組み合わせとして実装されてもよい。プロセッサを含む汎用コンピュータは、専用コンピュータとみなされる一方で、汎用コンピュータは、本開示の実施例に関連するコンピューティング命令（例えば、限定するものではないが、ソフトウェアコード）を実行するように構成されている。

実施例は、フローチャート、フロー図、構造図、又はブロック図として示すプロセスに関して説明され得る。フローチャートは、順次プロセスとして動作行為を説明し得るが、これらの行為の多くは、別の順序で、並行して、又は実質的に同時に実行され得る。加えて、行為の順序は再配置され得る。プロセスは、メソッド、スレッド、関数、プロシージャ、サブルーチン、サブプログラム、他の構造、又はこれらの組み合わせに対応し得る。更に、本明細書に開示する方法は、ハードウェア、ソフトウェア、又はその両方で実装されてもよい。ソフトウェアで実装される場合、機能は、コンピュータ可読メディアの１つ以上の命令又はコードとして記憶されてもよく、又は送信されてもよい。コンピュータ可読メディアは、コンピュータ記憶メディア及び、コンピュータプログラムのある場所から別の場所への転送を容易にする任意のメディアを含む通信メディアの両方を含む。

「第１」、「第２」などの表記を使用して、本明細書の要素に対する任意の言及は、そのような制限が明示的に記載されていない限り、それらの要素の数量又は順序を限定しない。むしろ、これらの表記は、本明細書において、２つ以上の要素又は要素の例を区別する便利な方法として使用され得る。したがって、第１の要素及び第２の要素への言及は、２つの要素のみが用いられ得ること、又は何らかの様式で第１の要素が第２の要素に先行しなければならないことを意味するものではない。加えて、特に明記しない限り、一組の要素は、１つ以上の要素を含み得る。

本明細書で使用される場合、所与のパラメータ、特性、又は条件に言及する際の「実質的に（substantially）」又は「約（about）」という用語は、所与のパラメータ、特性、又は条件が、許容可能な製造公差又は動作公差の範囲内などの、わずかな程度の変動で満たされることを当業者が理解する程度を意味し、かつ含む。例として、実質的に満たされる特定のパラメータ、特性、又は条件に応じて、パラメータ、特性、又は条件は、少なくとも９０％満たされ得るか、少なくとも９５％満たされ得るか、更には少なくとも９９％満たされ得る。

本明細書で使用される場合、限定するものではないが、「上に（over）」、「下に（under）」、「に（on）」、「下にある（underlying）」、「上部（upper）」、「下部（lower）」などの任意の相対的な用語は、本開示及び添付の図面を理解する際の明瞭さ及び便宜のために使用され、文脈が明らかに他のことを示す場合を除いて、任意の特定の選好、向き、若しくは順序を含意せず、又はそれらに依存しない。

この説明では、「結合された」という用語及びその派生語は、２つの要素が互いに協動するか、又は相互作用することを示すために使用され得る。ある要素が別の要素に「結合される」として説明されるとき、要素は、直接物理的若しくは電気的接触状態にあり得るか、又は存在する介在要素若しくは層であり得る。対照的に、ある要素が別の要素に「直接結合されている」と説明されるとき、介入する要素又は層は存在しない。「接続された（connected）」という用語は、本明細書において、「結合された（coupled）」という用語と交換可能に使用され得、別段に明示的に指示されない限り、又は文脈が当業者に別段に示す場合を除き、「結合された（coupled）」と同じ意味を有する。ある要素が第１の要素及び第２の要素を「接続する（connecting）」又は「結合する（coupling）」と称される場合、それは第１の要素に結合され、それは第２の要素に結合されることが理解されるであろう。

ある要素が別の要素に「電気的に接続された（electrically coupled）」と本明細書において称されるとき、電荷又は信号のうちの１つ以上は、その要素と、他の要素の間で、直接的に又は介在要素が存在する場合はそれを介して伝達され得る。ある要素が第１の要素及び第２の要素を「電気的に接続する（electrically connecting）」と称されるとき、電荷及び／又は信号のうちの１つ以上は、要素を介して第１の要素と、第２の要素との間で、直接的に又は介在要素が存在する場合はそれを介して、転送され得ることが理解されよう。

特定用途向けＩＣ（application specific IC、ＡＳＩＣ）及び他のＩＣの動作要件は、特定の用途に基づいて異なることが多い。非限定的な実施例として、自動車用途では安全性が懸念事項であり、自動車知的財産（intellectual property、ＩＰ）セル要件（すなわち、電子システムを実装するための集積回路設計の要件）は、安全性が主要な懸念ではない他の商業的要件とは異なることが多い。

非限定的な実施例として、タッチＡＳＩＣ（例えば、限定するものではないが、タッチディスプレイ（スマートフォン、タブレットコンピュータ、装置の制御ユニット、又は自動車若しくは他の車両の制御ユニット）又はタッチ入力（例えば、限定するものではないが、タッチパッド又はタッチボタン）を制御するために利用されるＡＳＩＣ）の場合、他の利用可能な供給電圧よりもスクリーンをスキャンするのにより適した（例えば、限定するものではないが、より高い）電圧レベルを示す供給電圧を提供するために、電荷ポンプが利用され得る。

本開示の発明者らに知られているＣＭＯＳ技術に実装された電荷ポンプ及び他のデバイスは、非限定的な実施例として、電荷ポンプの電源オン中に「ラッチアップ」現象の影響を受けやすい場合がある。ラッチアップは、寄生構造（例えば、限定するものではないが、ＰＮＰバイポーラ接合トランジスタ（Bipolar Junction Transistor、ＢＪＴ）又はＰＮダイオード）がＣＭＯＳ構造において導通する状態であり、これは、ＣＭＯＳ構造及びそれを含むデバイスにおいて提供されるトランジスタ又は他のＣＭＯＳデバイスの正しい動作又は信頼性のある動作を損なうことがあり、時には、それらに永久的な損傷を引き起こすことがある。ラッチアップがデバイスにおいて発生する場合、デバイスは、限定するものではないが、自動車、医療、及びある特定の産業制御などの安全重視用途のための品質要件を満たさない場合がある。

図１は、本開示の発明者らに知られている最新技術の実施例である電荷ポンプ１００を示す図である。電荷ポンプ１００は、入力ノード１０４と出力ノード１０６との間に直列に配置された３つの電荷ポンプセル、すなわち、電荷ポンプセル１０２ａ、１０２ｂ、及び１０２ｃを含む。電荷ポンプセル１０２ａ～１０２ｃの各々はＰ側及びＮ側を含み、Ｐ側及びＮ側は、それぞれのポンピングコンデンサ１０８ａ～１０８ｃ及び１１０ａ～１１０ｃに印加するために、一対の１８０度位相がずれたポンピング信号ＣＬＫＰ又はＣＬＫＮのうちの一方がその側に供給されることによって指定される。電荷ポンプセル１０２ａを例にとると、ポンピング信号ＣＬＫＰがポンピングコンデンサ１０８ａに印加され、ポンピングコンデンサ１０８ａは、ポンピング信号ＣＬＫＰに応答して内部ノード１１２ａに電荷を注入するように配置されている。電荷転送スイッチ１１４ａ～１１４ｃ、内部ノード１１２ａ～１１２ｃ、及びポンピングコンデンサ１０８ａ～１０８ｃは、本明細書では、それぞれの電荷ポンプセル１０２ａ～１０２ｃ及び、より一般的に電荷ポンプ１００の、「Ｐ側」にあると称される。同様に、電荷転送スイッチ１１６ａ～１１６ｃ、内部ノード１１８ａ～１１８ｃ、及びポンピングコンデンサ１１０ａ～１１０ｃは、本明細書では、それぞれの電荷ポンプセル１０２ａ～１０２ｃ及び、より一般的に電荷ポンプ１００の、「Ｎ側」にあると称される。

ポンピング信号ＣＬＫＰ及びＣＬＫＮが電荷ポンプセル１０２ａ～１０２ｃに印加され、入力電圧ＶＩＮが電荷ポンプ１００の入力ノード１０４に印加される（この特定の実施例では、入力電圧ＶＩＮは３Ｖに設定される）と、出力電圧ＶＯＵＴ（この特定の実施例では、１２Ｖ）が出力ノード１０６で得られると予想される。図示するように、約６Ｖが電荷ポンプセル１０２ａの出力で得られ、電荷ポンプセル１０２ｂの入力に供給されることがと予想され、約９Ｖが電荷ポンプセル１０２ｂの出力で得られ、電荷ポンプセル１０２ｃの入力に供給されることが予想される。出力電圧ＶＯＵＴは、ＶＩＮの倍数であり、その関係は、電荷ポンプセル１０２ａ～１０２ｃの個数、ポンピングコンデンサ１０８ａ～１０８ｃ及び１１０ａ～１１０ｃの静電容量、並びにポンピング信号ＣＬＫＮ及びＣＬＫＰの周波数に少なくとも部分的に基づく。

電荷ポンプセル１０２ａ～１０２ｃの各々は、交差結合ＰＭＯＳ（P-type Metal-Oxide-Semiconductor、Ｐ型金属酸化膜半導体）トランジスタ及び交差結合ＮＭＯＳ（N-type Metal-Oxide-Semiconductor、Ｎ型金属酸化膜半導体）トランジスタを含むＣＭＯＳデバイスであり、どちらの場合もエンハンスメント型である。電荷ポンプセル１０２ａ～１０２ｃのそれぞれのＣＭＯＳトランジスタのバルク及びソースは、電気的に結合されている。

図２は、本開示の発明者らに知られている最新技術による、寄生構造を有する図１の電荷ポンプセル１０２ａ～１０２ｃのうちのいずれか１つの例示的なＮＭＯＳ電荷転送スイッチ２００を示す図である。ＮＭＯＳ電荷転送スイッチ２００は、ＣＭＯＳ構造２１４のディープＮウェル２０２及びＰウェル２０４内に構築されたＮＭＯＳトランジスタであり、それらは、ＮＭＯＳトランジスタのバルク接点Ｂ及びソース端子Ｓの電気結合２１２を介して電気的に結合されている。特に、ディープＮウェル内に構築されたＮＭＯＳトランジスタは、設計目的のために、バルク及びドレイン電圧を、例えば、ラッチアップを回避するように試みるために、動作中に所定の電圧範囲内になるように制限し得る。

ラッチアップに関して、ＮＭＯＳ電荷転送スイッチ２００の電源オン中に、ディープＮウェル２０２は、電荷ポンプ又は電荷ポンプセル（例えば、限定するものではないが、電荷ポンプ１００又は電荷ポンプセル１０２ａ～１０２ｃ）内の最高電圧レベル（すなわち、確実に利用可能な最高電圧レベル）に電気的に結合され、寄生ＰＮＰバイポーラ接合トランジスタ（ＢＪＴ）２０８の導通を阻止するものであり、Ｐウェル２０４はエミッタであり、ディープＮウェル２０２はベースであり、Ｐ基板２０６はコレクタである。寄生ＰＮＰ ＢＪＴ２０８は、そのエミッタ電圧（例えば、Ｐウェル２０４における電圧レベル）がそのベース電圧（例えば、ディープＮウェル２０２における電圧レベル）よりも高く、かつそのベース電圧がそのコレクタ電圧（例えば、Ｐ基板２０６における電圧レベル）よりも高いときに導通する。ディープＮウェル２０２における電圧を電荷ポンプ又は電荷ポンプセルにおいて示される最高電圧レベルに強制することは、ベース電圧が寄生ＰＮＰ ＢＪＴ２０８のエミッタ電圧以上であることを保証する。電荷ポンプ１００では、最高電圧レベル（すなわち、確実に利用可能な最高電圧レベル）が電荷ポンプ１００の出力電圧ＶＯＵＴによって示されることが合理的に予想され得、したがって、電荷ポンプ１００では、電荷転送スイッチ１１６ａ～１１６ｃのそれぞれのディープＮウェルは、図２に示すように、出力電圧ＶＯＵＴを受け取るために出力ノード１０６に電気的に結合され、図２では、ディープＮウェル２０２は、出力電圧ＶＯＵＴを受け取るために出力ノード１０６に電気的に結合されている。

ここで、電荷ポンプ１００並びに電荷ポンプセル１０２ａ、１０２ｂ、及び１０２ｃの電源オン時に、出力ノード１０６の出力電圧ＶＯＵＴは、初期は０Ｖであり、次いで、電荷ポンプ１００における最高電圧レベルである電圧レベルに短い持続時間（本明細書では「ランプアップ期間」と称する）にわたってランプアップし、次いで、最終的に完全にブーストされた電圧レベルにランプアップすることが、本開示の発明者らによって諒解される。ランプアップ期間の初期持続時間中、出力電圧ＶＯＵＴは電荷ポンプ１００における最高電圧レベルではなく、したがって、寄生ＰＮＰ ＢＪＴ２０８は、そのエミッタ電圧（例えば、Ｐウェル２０４における電圧レベル）がそのベース電圧（例えば、ディープＮウェル２０２における電圧レベル）よりも高く、かつそのベース電圧がそのコレクタ電圧（例えば、Ｐ基板２０６における電圧レベル）よりも高いときに導通し得る。図２に示す例示的なＣＭＯＳ構造では、導通寄生ＰＮＰ ＢＪＴ２０８は、Ｐ基板２０６に電流を注入し得る（別の言い方をすれば、漏れ電流がＰウェル２０４からＰ基板２０６に流れ得る）。ＮＭＯＳ電荷転送スイッチ２００などのシリコン上のＣＭＯＳデバイスでは、Ｐ基板２０６への漏れ電流の流れは、ラッチアップ現象を引き起こし得、それにより、そのようなＣＭＯＳデバイス又は製品の信頼性が低下し得（例えば、限定するものではないが、電荷ポンプは完全にブーストされた電圧未満又は０ボルトを生成し得、接地に流れる電流からの大きな電力損失があり得る）、そのようなＣＭＯＳデバイス又は製品は、いくつかの場合では、不可逆的に故障するリスクを増大させ得る。そのため、寄生ＰＮＰ ＢＪＴ２０８による導通は、電荷ポンプセル（例えば、限定するものではないが、電荷ポンプセル１０２ａ～１０２ｃ）及びそれを含む電荷ポンプ（例えば、限定するものではないが、電荷ポンプ１００）のラッチアップのリスクを増大させる。

典型的な電荷ポンプでは、ＮＭＯＳ電荷転送スイッチ２００のＰウェル２０４は、入力電圧ＶＩＮに電気的に結合され、入力ノード１０４における入力電圧ＶＩＮは、概して、その動作中にそのような電荷ポンプにおいて示される最低電圧レベルである。ここで、ＮＭＯＳ電荷転送スイッチ２００の電源オン中に、入力電圧ＶＩＮが少なくとも一時的に（すなわち、ランプアップ期間の少なくともある部分において）出力電圧ＶＯＵＴよりも大きくなり、寄生ＰＮダイオード２１０が（寄生ＰＮＰ ＢＪＴ２０８に追加的又は代替的に）導通し得、ここで、Ｐウェル２０４が、アノードであり、ドレイン（Ｄ）－Ｎ接合が、カソードであることが、本開示の発明者らによって諒解される。そのような寄生ＰＮダイオード２１０は、アノードの電圧が寄生ＰＮダイオード２１０のカソードの電圧レベルよりも大きいときに、Ｐウェル２０４に電流を注入し得る。ＣＭＯＳデバイスのＰウェル２０４への漏れ電流の流れは、ラッチアップ現象のリスクを増大させ、それに関連する上記で考察した問題を増大させる。図示しないが、寄生ダイオード又はＢＪＴは、ＰＭＯＳトランジスタのドレイン－Ｐ接合、Ｎウェル、及びＰ基板から同様に導通し得る。

本開示の発明者らに知られているラッチアップ耐性を改善するための１つの選択肢は、電荷ポンプが動作し始める前に（例えば、限定するものではないが、電源オン前又は電源オン後であるが入力電圧ＶＩＮを印加する前に）、電荷ポンプ（例えば、限定するものではないが、入力ノード、出力ノード、ブーストノード、又は電荷ポンピングに関連付けされていない内部ノード）のうちの１つ以上のノードを適切な高電圧にプリチャージすることである。例えば、これは、電荷ポンプ又は電荷ポンプセルの１つ以上の入力、出力、又は内部ノードをプリチャージするために補助電荷ポンプを利用することによって達成され得る。本開示の発明者らは、ここで、プリチャージを実行することが、電荷ポンプ又は電荷ポンプセルの起動までの時間（例えば、すなわち、「プリチャージ段階」）並びにシリコン占有コストを追加することを諒解する。

本開示の発明者らは、ここで、（例えば、非限定的な実施例として、上記の補助電荷ポンプを利用する電荷ポンプと比較してシリコンの）低い面積コストを維持し、追加的に又は代替的に、（例えば、非限定的な例として、プリチャージ段階を付加する補助電荷ポンプを利用する電荷ポンプと比較して）短い電源オン持続時間を示す、ラッチアップ耐性が改善された及び低減されたラッチアップリスクからの性能が改善された（すなわち、ラッチアップ耐性を有する）電荷転送スイッチ又は電荷ポンプセルの望ましさを諒解する。

１つ以上の実施例は、概して、ラッチアップ耐性を示す電荷転送スイッチに関する。そのような電荷転送スイッチを含む電荷ポンプセルは、増大したラッチアップ耐性を示し得、したがって、電荷ポンプはそれを含み得る。１つ以上の実施例では、そのような電荷ポンプセルは、入力ノードをブーストノードに電気的に結合するためのトランジスタ（及び本明細書では「電荷転送トランジスタ」とも称される）などのＣＭＯＳ構造に設けられたトランジスタと、シールド電圧ＶＳＨをＣＭＯＳ構造のバルク（例えば、限定するものではないが、Ｐウェル又はＰ基板）に提供するように配置された第１のシールド回路と、シールド電圧ＶＳＨをＣＭＯＳ構造のディープＮウェルに提供するように配置された第２のシールド回路と、を含む電荷転送スイッチを含み得る。１つ以上の実施例では、シールド電圧ＶＳＨは、より一般的に、電荷ポンプセル又は電荷ポンプにおいて示される利用可能な最低電圧レベルである電圧レベルを示し得る。第１のシールド回路は、トランジスタのソース（電荷ポンプセルの入力ノードに電気的に結合され得る）における電圧と、トランジスタのドレインにおける電圧（ポンピング信号に応答してブースト電圧が生成される電荷ポンプセルの内部ノード（その内部ノードは、本明細書では、「ブーストノード」とも称され得る）に電気的に結合され得る）との間で示される最低電圧レベルを選択するように構成された電圧セレクタを含み得る。

特に、電荷ポンプセル又は電荷ポンプにおけるラッチアップ耐性の特定の程度は、明示的に述べられていない限り、本開示によって必要とされない。非限定的な実施例として、開示する電荷ポンプセルは、電荷ポンプの電荷ポンプセルの全体で又は電荷ポンプの電荷ポンプセルの全体よりも少なく利用され得、開示する電荷転送スイッチは、電荷ポンプセルの電荷転送スイッチの全体で又は電荷ポンプセルの電荷転送スイッチの全体よりも少なく利用され得、全ての場合において、本開示の範囲を超えることはない。

図３は、１つ以上の実施例による、改善されたラッチアップ耐性を示し得る電荷ポンプセル３００を示す図である。概して、電荷ポンプセル３００は、ポンピング信号ＣＬＫＰ及びＣＬＫＮ並びに入力電圧ＶＩＮに応答して、出力ノード３０８において出力電圧ＶＯＵＴを生成するように構成されている。電荷ポンプセル３００は、本明細書では「第１のＮＭＯＳ電荷転送スイッチ３０２」及び「第２のＮＭＯＳ電荷転送スイッチ３０４」とも称される、交差結合されたＮＭＯＳ電荷転送スイッチ３０２及び３０４と、交差結合されたＰＭＯＳ電荷転送スイッチ３１６及び３１８とを含む。

電荷ポンプセル３００のＮＭＯＳ電荷転送スイッチ３０２及び３０４は、それぞれ、単一のＮＭＯＳ転送スイッチ（すなわち、第１の電荷転送スイッチ３０２及び第２の電荷転送スイッチ３０４）として、（すなわち、図３に示すようにそれらのそれぞれの端子及びバルク接点の電気的結合を介して）配置されている３つのＮＭＯＳトランジスタを含む。電荷転送スイッチ３０２及び３０４はそれぞれ、回路３２０によって支援されるＮＭＯＳ電荷転送トランジスタＭ１（本明細書では「電荷転送トランジスタＭ１」として、より一般的には「第１のトランジスタ」と称する）を含み、回路３２０は、第１の端子における電圧によって示される電圧レベル及び第２の端子における電圧によって示される電圧レベルのうちの低い方を示すシールド電圧を印加するように概して構成されている。回路３２０は、２つのＮＭＯＳトランジスタＭ２及びＭ３（本明細書では「トランジスタＭ２」及び「トランジスタＭ３」と称され、より一般的には、「第２のトランジスタ」及び「第３のトランジスタ」と称される）の配置を含み得る。電荷転送スイッチ３０２及び３０４のそれぞれの電荷転送トランジスタのゲートは、それぞれ内部ノード３１０及び３１４に電気的に結合されている。図示を容易にするために、第１の電荷転送スイッチ３０２のトランジスタＭ１、Ｍ２、及びＭ３のみが図３に示しているが、第１の電荷転送スイッチ３０２の考察は第２の電荷転送スイッチ３０４にも適用される。

１つ以上の実施例では、電荷ポンプセル３００、より具体的には電荷転送スイッチ３０２の電源オン中に、シールド電圧ＶＳＨが電荷転送トランジスタＭ１のバルク接点３１２（例えば、電荷転送トランジスタＭ１が設けられたＣＭＯＳ構造のＰウェルに直接結合された導電性材料）に印加されて、図４に関連して以下に記載されるように、例えば、限定するものではないが、電源オン中に上記で考察したように、Ｐウェル４０４への漏れ電流の生成を阻止する。

１つ以上の実施例では、トランジスタＭ２及びＭ３は、図４に関連して以下で更に記載するように、（以下で考察するように）最低電圧レベルを示す電圧を選択し、選択された電圧をシールド電圧ＶＳＨとして電荷転送トランジスタＭ１のバルク接点３１２に印加して、電荷転送トランジスタＭ１のＰウェル４０４を電荷ポンプセル３００内の最低電圧レベルにし、したがって、Ｐウェル４０４における電圧レベルがディープＮウェル４０２における電圧レベルよりも高くならないことを保証するように構成された回路３２０として配置されている。そのような電圧セレクタは、電荷ポンプセル３００の入力ノード３０６に結合されて入力電圧ＶＩＮを受け取る電荷転送トランジスタＭ１のソースＳ１における電圧（本明細書では、より一般に、電荷転送トランジスタＭ１及び電荷転送スイッチ３０２の「第２の端子」とも称する）における電圧と、内部ノード３１０に電気的に結合されて、約０～約（Ｓ＋１）^*ＶＩＮの範囲内の電圧レベルであって、Ｓは所与のノードへの電荷ポンプセルの段階の数である、電圧レベルを示すブースト電圧ＶＢＯＯＳＴを受け取るトランジスタ電荷転送のＭ１ドレインＤ１における電圧（本明細書では、より一般に、電荷転送トランジスタＭ１及び電荷転送スイッチ３０２の「第１の端子」とも称される）における電圧との間で選択する。

概して、電荷ポンプセル３００及び電荷転送スイッチ３０２の電源オン中に、より具体的には、シールド電圧ＶＳＨは、（図４に示すように）電荷転送トランジスタＭ１のディープＮウェル４０２に更に印加される。そのため、電荷転送トランジスタＭ１が設けられているＣＭＯＳ構造のＰウェル４０４及びディープＮウェル４０２において示される電圧レベルは、実質的に同じである。寄生ＰＮＰ ＢＪＴのエミッタ及びベースにおいて等しい電圧レベルを示すことによって、ＰＮＰ ＢＪＴによる導通を阻止するため、Ｐ基板４０６に電流は注入されない。更に、寄生ダイオードのアノード及びカソードにおいて等しい電圧レベルを示すことにより、寄生ダイオードによる導通を阻止するため、Ｐウェルに電流は注入されない。

図４は、１つ以上の実施例による、電荷転送スイッチ４００を示す概略図である。電荷転送スイッチ４００は、図３の電荷転送スイッチ３０２又は３０４の非限定的な実施例である。

ＣＭＯＳ構造４１４は、単一のＰウェル（Ｐウェル４０４）と、単一のＰウェル４０４を実質的に封入する単一のディープＮウェル（ディープＮウェル４０２）と、を含む。トランジスタＭ１、Ｍ２、及びＭ３は、ＣＭＯＳ構造４１４内に、より具体的には、単一のＰウェル４０４と、単一のＰウェル４０４を実質的に封入し、共通のＰ基板４０６によって支持される単一のディープＮウェル４０２との中に設けられている。ディープＮウェル４０２は、これにより、Ｐウェル４０４と、Ｐ基板４０６との間に配置されている。

トランジスタＭ２のゲートは電荷転送トランジスタＭ１のソースＳ１に電気的に結合され、トランジスタＭ３のゲートは電荷転送トランジスタＭ１のドレインＤ１に電気的に結合され、トランジスタＭ２のドレインＤ２は電荷転送トランジスタＭ１のバルク接点４０８に電気的に結合され、トランジスタＭ３のドレインＤ３は電荷転送トランジスタＭ１のバルク接点４１６に電気的に結合されている。バルク接点４１６は、Ｐウェル４０４及びディープＮウェル４０２に電気的に結合されている。ソースＳ１において示される電圧レベルがドレインＤ１において示される電圧レベルよりも大きい（例えば、Ｓ１とＤ１との間の電圧差が閾値を超えるまで増大する）とき、トランジスタＭ２はオンになり（トランジスタＭ３がオフであり）、バルク接点４０８における電圧を、電荷転送トランジスタＭ１のドレインＤ１でもあるトランジスタＭ２のソースＳ２（集合的に電荷転送スイッチ４００の第１の端子４１２）で示される電圧レベルにする。ドレインＤ１で示される電圧レベルがソースＳ１で示される電圧レベルよりも大きい（例えば、Ｓ１とＤ１との間の電圧差が閾値未満に減少する）とき、トランジスタＭ２はオフになり、トランジスタＭ３はオンになり、トランジスタＭ３は、バルク接点４０８における電圧を、電荷転送トランジスタＭ１のソースＳ１でもあり、集合的に電荷転送スイッチ４００の第２の端子４１０でもあるトランジスタＭ２のソースＳ３において示される電圧レベルにする。

図３に示す特定の非限定的な実施例では、電荷ポンプセル３００のＰＭＯＳ電荷転送スイッチ３１６及び３１８は、ラッチアップ耐性を増大させるための回路を含まない。図５及び図６に関して考察するように、１つ以上の実施例では、電荷ポンプセルは、ラッチアップ耐性を増大させるように構成されたＰＭＯＳ電荷転送スイッチを含み得る。

図５は、１つ以上の実施例による、改善されたラッチアップ耐性を示し得る電荷ポンプセル５００を示す図である。電荷ポンプセル５００は、電荷ポンプセル５００の入力ノード５１０に電気的に結合されたＮＭＯＳ型の交差結合電荷転送スイッチ５０６及び５０８（限定するものではないが、図３の電荷転送スイッチ３０２及び３０４など）を含み、電荷ポンプセル５００の出力ノード５１２に電気的に結合されたＰＭＯＳ型の交差結合電荷転送スイッチ５０２及び５０４を含む。電荷転送スイッチ５０２及び５０４は、本明細書ではそれぞれ「第１の電荷転送スイッチ５０２」及び「第２の電荷転送スイッチ５０４」と称され得る。

ポンピング信号ＣＬＫＰ及びＣＬＫＮは、同じ周波数であるが互いに対して１８０°位相シフトされた２つの発振信号を提供するように構成されたデジタル回路によって提供され得る。開示する電荷転送スイッチ、電荷ポンプセル、及び電荷ポンプの動作周波数（又は周波数の範囲）は、ポンピング信号が（例えば、限定するものではないが、電荷ポンプセル３００又は電荷ポンプセル５００において）印加されるポンプコンデンサの静電容量に少なくとも部分的に基づき得る。概して、ポンピング信号がポンプコンデンサを十分に充電するための周波数の大きさは、ポンプコンデンサの静電容量の大きさと逆の関係を有する。非限定的な実施例として、小静電容量（例えば、限定するものではないが、オンチップに適合するコンデンサ、典型的には、電荷ポンプに対して約１ｐＦ～約１００ｐＦ）ポンプコンデンサの場合、電荷転送スイッチ５０２、５０４、５０６及び５０８（並びに電荷転送スイッチ３０２及び３０４）は、少なくとも４０ＭＨｚまで動作し得、電荷ポンプセル５００（並びに電荷ポンプセル３００）は、少なくとも４０ＭＨｚまでのポンピング信号ＣＬＫＰ及びＣＬＫＮの周波数をサポートする。更に、ポンピング信号の周波数が高いほど、出力電圧ＶＯＵＴによって示される電圧リップルが低くなり、これは、いくつかの用途では望ましい場合がある。そのため、１つ以上の実施例では、開示する電荷転送スイッチ、電荷ポンプセル、及び電荷ポンプの動作周波数（又は周波数の範囲）は、出力電圧ＶＯＵＴによって示される電圧リップルの所望の大きさ（又は大きさの範囲）に（ポンプコンデンサの静電容量に追加的に又は代替的に）少なくとも部分的に基づき得る。大静電容量（例えば、オンチップに合理的に適合しない静電容量、典型的には約１００ｐＦよりも大きい）ポンプコンデンサの場合、ポンプコンデンサは、典型的にはオフチップである。大静電容量ポンプコンデンサの使用は、小静電容量ポンプコンデンサと比較して、電荷転送スイッチが動作し得る周波数及びサポートされるポンピング信号の周波数を低減する。

電荷転送スイッチ５０２及び５０４はそれぞれ、単一のＰＭＯＳ電荷転送スイッチとして（すなわち、図５に示すように、それらのそれぞれの端子の電気的結合を介して）配置された３つのＰＭＯＳトランジスタを含む。電荷転送スイッチ５０２及び５０４の両方は、ＰＭＯＳ電荷転送トランジスタＭ４（本明細書では「電荷転送トランジスタＭ４」、より一般的には「第１のトランジスタ」と称される）を含み、ＰＭＯＳ電荷転送トランジスタＭ４は、２つのＰＭＯＳトランジスタＭ５及びＭ６（本明細書では「トランジスタＭ５」及び「トランジスタＭ６」、より一般的には「第２のトランジスタ」及び「第３のトランジスタ」と称される）の配置を含む回路５１８によって支援される。記載を簡単にするために、トランジスタＭ４、Ｍ５、及びＭ６は、電荷転送スイッチ５０２に関してのみ描かれている。

概して、電荷転送スイッチ５０２の動作中、シールド電圧ＶＳＨが電荷転送トランジスタＭ４のバルク接点５１６（例えば、図６に示すように、電荷転送トランジスタＭ４が設けられたＣＭＯＳ構造６０６のＮウェル６０２に電気的に結合された導電性材料を含む導電性構造）に印加されて、（例えば、限定するものではないが、上記で考察したように、電源オン中に導通ＰＮダイオード又はＢＪＴからＮウェル６０２又はＰ基板６０４への）漏れ電流の生成を阻止する。

図６は、１つ以上の実施例による電荷転送スイッチ６００を示す概略図であり、これは、図５の電荷転送スイッチ５０２又は５０４の非限定的な実施例である。

より具体的には、図５に戻ると、回路５１８は、概して、第２の端子（例えば、約０Ｖ～約（Ｓ＋１）^*ＶＩＮの範囲の電圧レベルを示す電荷ポンプセル５００の内部ノード５１４に電気的に結合された電荷転送トランジスタＭ４のドレインＤ４）における電圧によって示される電圧レベル、及び第１の端子（例えば、約０Ｖ～約（Ｓ＋１）^*ＶＩＮにランプする出力ノード５１２に電気的に結合された電荷転送トランジスタＭ４のソースＳ４）における電圧によって示される電圧レベルのうちの高い方を示すシールド電圧を印加して、ＣＭＯＳ構造６０６のバルク接点６０８及びＮウェル６０２を電荷ポンプセル（例えば、電荷ポンプセル５００）おいて最高電圧レベルで示すように構成されている。

トランジスタＭ５は、回路５１８において、ＰＭＯＳ電荷転送トランジスタＭ４のソースＳ４（トランジスタＭ５のゲートに電気的に結合された「第１の端子６１０」）における電圧によって示される電圧レベルを示すＰＭＯＳ電荷転送トランジスタＭ４のドレインＤ４（トランジスタＭ５のソースＳ５でもある「第２の端子６１２」）における電圧に少なくとも部分的に応答してオンになり、ＰＭＯＳ電荷転送トランジスタＭ４のソースＳ４における電圧によって示される電圧レベルよりも低い電圧レベルを示すＰＭＯＳ電荷転送トランジスタＭ４のドレインＤ４における電圧に少なくとも部分的に応答してオフになるように配置されている。トランジスタＭ６は、回路５１８において、ＰＭＯＳ電荷転送トランジスタＭ４のドレインＤ４（トランジスタＭ６のゲートに電気的に結合された「第２の端子６１２」）における電圧によって示される電圧レベルよりも高い電圧レベルを示すＰＭＯＳ電荷転送トランジスタＭ４のソースＳ４（トランジスタＭ６のソースＳ６でもある「第１の端子６１０」）における電圧に少なくとも部分的に応答してオンになり、ＰＭＯＳ電荷転送トランジスタＭ４のドレインＤ４によって示される電圧レベルよりも低い電圧レベルを示すＰＭＯＳ電荷転送トランジスタＭ４のソースＳ４における電圧に少なくとも部分的に応答してオフになるように配置されている。

電荷転送スイッチ６００そしてより具体的には回路５１８、の配置は、ソースＳ４及びドレインＤ４における電圧の間の最高電圧レベルを示す電圧を、３つのＰＭＯＳトランジスタＭ４、Ｍ５、及びＭ６の全てが設けられているＣＭＯＳ構造６０６のバルク接点６０８及びＮウェル６０２に連続的に印加する。ＰＮダイオード（上記で考察したように、Ｎウェル６０２はカソードであり、Ｐ－Ｓ４接合又はＰ－Ｄ４接合のいずれかがアノードである）が導通する機会はない（すなわち、あったとしても取るに足らない）。そのため、Ｎウェル６０２に流れる漏れ電流（すなわち、あったとしても取るに足らない量）は生成されず、したがって、電荷ポンプセル５００の電荷転送スイッチ５０２及び５０４のＰＭＯＳ電荷転送トランジスタにおけるラッチアップリスクが低減される。

図７Ａは、１つ以上の実施例による、より一般的に、電荷ポンプセル又は電荷ポンプの電源オン中に電荷転送スイッチの第１のトランジスタ（例えば、限定するものではないが、ＮＭＯＳ又はＰＭＯＳ電荷転送トランジスタ）を動作させるためのプロセス７００ａを示すフロー図である。図７Ａの動作は、非限定的な実施例として、図３の回路３２０又は図５の５０８によって実行され得る。

動作７０２において、プロセス７００ａは、電荷ポンプセルの入力ノードに入力電圧を提供する。電荷ポンプセルは、ＣＭＯＳ構造に設けられた第１のトランジスタ（例えば、限定するものではないが、ＮＭＯＳ又はＰＭＯＳ電荷転送トランジスタ）を含み得る。

動作７０４において、プロセス７００ａは、第１のトランジスタの第１の端子（例えば、限定するものではないが、ＮＭＯＳ電荷転送トランジスタのドレイン又はＰＭＯＳ電荷転送トランジスタのソース）における電圧と、第１のトランジスタの第２の端子（例えば、限定するものではないが、ＮＭＯＳ電荷転送トランジスタのソース又はＰＭＯＳ電荷転送トランジスタのドレイン）における電圧との間の関係に応答して、第１のトランジスタのバルク接点にシールド電圧を印加する。第１のトランジスタがＮＭＯＳ電荷転送トランジスタである場合、バルク接点は、ＮＭＯＳトランジスタのＰウェルに電気的に結合されている。第１のトランジスタがＰＭＯＳ電荷転送トランジスタである場合、バルク接点は、ＰＭＯＳトランジスタのＮウェルに電気的に結合されている。

図７Ｂは、１つ以上の実施例による、電荷ポンプセルの電荷転送スイッチのトランジスタのバルク接点に電圧を印加するためのプロセス７００ｂを示すフロー図である。図７Ａの動作は、非限定的な実施例として、図３の回路３２０又は図５の５０８によって実行され得る。

動作７０６において、プロセス７００ｂは、第１のトランジスタの第１の端子（例えば、限定するものではないが、ＮＭＯＳ電荷転送トランジスタのドレイン又はＰＭＯＳ電荷転送トランジスタのソース）における電圧と、第１のトランジスタの第２の端子（例えば、限定するものではないが、ＮＭＯＳ電荷転送トランジスタのソース又はＰＭＯＳ電荷転送トランジスタのドレイン）における電圧との間の第１の関係に応答して、第１の電圧レベルを示す第１のトランジスタ（例えば、限定するものではないが、ＮＭＯＳ又はＰＭＯＳ電荷転送トランジスタ）のバルク接点にシールド電圧を印加する。

動作７０８において、プロセス７００ｂは、第１のトランジスタの第１の端子（例えば、限定するものではないが、ＮＭＯＳ電荷転送トランジスタのドレイン又はＰＭＯＳ電荷転送トランジスタのソース）における電圧と、電荷転送トランジスタの第２の端子（例えば、限定するものではないが、ＮＭＯＳ電荷転送トランジスタのソース又はＰＭＯＳ電荷転送トランジスタのドレイン）における電圧との間の第２の関係に応答して、第２の電圧レベルを示す第１のトランジスタ（例えば、限定するものではないが、ＮＭＯＳ又はＰＭＯＳ電荷転送トランジスタ）のバルク接点にシールド電圧を印加する。１つ以上の実施例では、第２の関係は第１の関係とは異なり、第１の関係とは反対であってもよい。

１つ以上の実施例では、ＮＭＯＳ電荷転送トランジスタの実施例では、第１の端子は任意選択的に、電荷ポンプセルの内部ノード若しくは出力ノード（例えば、限定するものではないが、ブーストノード）又は電荷ポンプの出力ノードに電気的に結合され得、第２の端子は、任意選択的に、電荷ポンプセル又は電荷ポンプの入力ノードに電気的に結合され得る。１つ以上の実施例では、ＰＭＯＳ電荷転送トランジスタの実施例では、第１の端子は、任意選択的に、電荷ポンプセル又は電荷ポンプの出力ノードに電気的に結合され得、第２の端子は、任意選択的に、電荷ポンプセルの内部ノード（例えば、限定するものではないが、ブーストノード）に電気的に結合され得る。

図７Ｃ及び図７Ｄは、１つ以上の実施例による、それぞれＮＭＯＳ又はＰＭＯＳ電荷転送トランジスタの場合のプロセス７００ｂの第１の関係及び第２の関係を観察するためのプロセス７００ｃ及び７００ｄを示すフロー図である。図７Ｃの動作は、非限定的な実施例として、図３の回路３２０によって実行され得、図７Ｄの動作は、非限定的な実施例として、図５の回路５０８によって実行され得る。

プロセス７００ｂの第１のトランジスタがＮＭＯＳ電荷転送トランジスタ（例えば、限定するものではないが、図３又は図４の電荷転送トランジスタＭ１）である１つ以上の実施例では、プロセス７００ｃは、１つ以上の実施例による、第１の端子における電圧によって示される電圧レベル及び第２の端子における電圧によって示される電圧レベルのうちの低い方を示すシールド電圧を印加するためのプロセスである。

動作７１０において、プロセス７００ｃは、ＮＭＯＳ電荷転送トランジスタの第１の端子（任意選択的に、電荷ポンプセルの内部ノード（例えば、限定するものではないが、ブーストノード）に電気的に結合された）における電圧によって示される電圧レベルが、ＮＭＯＳ電荷転送トランジスタの第２の端子（任意選択的に、電荷ポンプセルの入力ノードに電気的に結合された）における電圧によって示される電圧レベルよりも低いことに応答して、第１の関係を観察する。電荷ポンプセルの少なくとも初期電源オン持続時間（すなわち、上記で考察したランプアップ期間）中、電圧の低い方は内部ノードにおける電圧であり、高い方の電圧は入力ノードにおける電圧であり、プロセス７００ｃは、内部ノードにおける電圧レベルをＮＭＯＳ電荷転送トランジスタのバルク接点に印加する。

動作７１２において、プロセス７００ｃは、ＮＭＯＳ電荷転送トランジスの第２の端子タ（任意選択的に、電荷ポンプの入力ノードに電気的に結合された）における電圧によって示される電圧レベルが、ＮＭＯＳ電荷転送トランジスタの第１の端子（任意選択的に、電荷ポンプセルの内部ノード（例えば、限定するものではないが、ブーストノード）に電気的に結合された）における電圧によって示される電圧レベルよりも低いことに応答して、第２の関係を観察する。ランプアップ期間の後、そのような内部ノードにおける電圧レベルは、ポンピング信号の印加に応答して増大し（すなわち、ランプアップし）、入力ノードにおける電圧レベルが内部ノードにおける電圧レベルよりも低いとき、プロセス７００ｃは、入力ノードにおける電圧レベルをＮＭＯＳ電荷転送トランジスタのバルク接点に印加する。

プロセス７００ｂの第１のトランジスタがＰＭＯＳ電荷転送トランジスタ（例えば、限定するものではないが、図５又は図６の電荷転送トランジスタＭ４）である１つ以上の実施例では、プロセス７００ｄは、１つ以上の実施例による、第１の端子における電圧によって示される電圧レベル及び第２の端子における電圧によって示される電圧レベルのうちの高い方を示すシールド電圧を印加するためのプロセスである。

動作７１４において、プロセス７００ｄは、ＰＭＯＳ電荷転送トランジスタの第２の端子（任意選択的に、電荷ポンプセルの内部ノード（例えば、限定するものではないが、ブーストノード）に電気的に結合された）における電圧によって示される電圧レベルが、ＰＭＯＳ電荷転送トランジスタの第１の端子（任意選択的に、電荷ポンプセルの出力ノードに電気的に結合された）における電圧によって示される電圧レベルよりも高いことに応答して、第１の関係を観察する。電荷ポンプセルの少なくとも初期電源オン持続時間（すなわち、上記で考察したランプアップ期間）中、電圧の高い方が電荷ポンプセルの内部ノードにおける電圧であり、プロセス７００ｂは、内部ノードにおける電圧レベルをＰＭＯＳ電荷転送トランジスタのバルク接点に印加する。

動作７１６において、プロセス７００ｄは、ＰＭＯＳ電荷転送トランジスタの第１の端子（任意選択的に、電荷ポンプセルの出力ノードに電気的に結合された）における電圧によって示される電圧レベルが、ＰＭＯＳ電荷転送トランジスタの第２の端子（任意選択的に、電荷ポンプセルの内部ノード（例えば、限定するものではないが、ブーストノード）に電気的に結合された）における電圧によって示される電圧レベルよりも高いことに応答して、第２の関係を観察する。出力ノードにおける電圧によって示される電圧レベルが電荷ポンプセルの内部ノードにおける電圧によって示される電圧レベルよりも高いとき、プロセス７００ｂは、出力ノードにおける電圧レベルをＰＭＯＳ電荷転送トランジスタのバルク接点に印加する。

特に、１つ以上の実施例では、プロセス７００ａ～７００ｄの動作は、本明細書で考察するように、電荷ポンプセルの電源オン中に電荷ポンプセルのＮＭＯＳ及びＰＭＯＳ電荷転送トランジスタの両方（例えば、それぞれ、図３及び図４のＮＭＯＳ電荷転送トランジスタＭ１、並びに図５及び図６のＰＭＯＳ電荷転送トランジスタＭ４）において実行され得る。

開示する電荷ポンプセル及びそれを含む電荷ポンプのいくつかの使用事例では、電荷ポンプセルの出力ノードの付加（例えば、瞬間負荷電流又は負荷によって引き起こされる負荷電流の変動）は、出力電圧Ｖｏｕｔが（Ｓ＋１）^*ＶＩＮである電圧レベルを確実に示さないようなものであり得る。１つ以上の実施例は、概して、調整された出力電圧を有する電荷ポンプセルに関する。

図８は、１つ以上の実施例による、調整された出力電圧を有する電荷ポンプセル回路８００を示す図である。電荷ポンプセル回路８００は、電荷ポンプセル８０２（例えば、限定するものではないが、電荷ポンプセル３００又は５００）及び出力電圧ＶＯＵＴによって示される電圧レベルを制御するように配置された制御ループ８１６を含む。図８よって示す特定の非限定的な例では、制御ループ８１６は、出力ノード８１２と、電荷ポンプセル８０２における信号ＣＬＫＰ及びＣＬＫＮをポンピングするためのそれぞれの入力との間に配置された負のフィードバックループ８１４内に配置された、抵抗分圧器８０８、比較器８０４、及びゲート８０６（本明細書では「ＡＮＤゲート８０６」とも称する）を含む（場合によっては、ＣＬＫＰ又はＣＬＫＮを位相シフトするための遅延回路も含むが図示しない）。

概して、負のフィードバックループ８１４は、出力電圧Ｖｏｕｔを、ＶＲＥＦ^*（Ｒ１＋Ｒ２）／Ｒ２として表される確実に一定の電圧レベルに調整するように構成され、ここで、Ｒ１及びＲ２は、抵抗分圧器８０８内の抵抗器のそれぞれの抵抗を表す。そのため、入力ノード８１０における出力電圧Ｖｏｕｔ及び入力電圧Ｖｉｎの電圧レベルの関係は、基準電圧ＶＲＥＦの所定の電圧レベル及び所定のそれぞれの抵抗Ｒ１及びＲ２に少なくとも部分的に基づいており、出力ノード８１２の負荷電流によって影響されない。抵抗Ｒ１及びＲ２が同じであるように設定される非限定的な実施例として、１／２ＶＯＵＴ（Ｎ－１）（ここで、ＶＯＵＴ（Ｎ－１）は、制御ループ８１６に提供される電圧出力ＶＯＵＴの状態を示すために使用される）がＶＲＥＦを下回ることに応答して、比較器８０４は、論理「１」を出力するように構成されている。ＡＮＤゲート８０６は、ブールＡＮＤ演算子として構成されている。ＡＮＤゲート８０６が比較器８０４から論理「１」を受信すると、その出力における波形は、発振信号ＣＬＫの波形、電荷ポンプセル８０２におけるポンピング信号ＣＬＫＮ及びＣＬＫＰのソース、非限定的な実施例として、デジタル回路のクロックソースによって生成された方形波を実質的に追跡する。１つ以上の例では、発振信号ＣＬＫは、上記で考察したように、ポンピング信号ＣＬＫＮ及びＣＬＫＰの所望の周波数に少なくとも部分的に基づく周波数を示し得る。非限定的な実施例として、発振信号ＣＬＫは、ＣＬＫＮ及びＣＬＫＰの周波数と実質的に同じ周波数、又はＣＬＫＮ及びＣＬＫＰの周波数の倍数である周波数を示し得る。

１／２ＶＯＵＴ（Ｎ－１）はＶＲＥＦを下回っている間、ポンピング信号ＣＬＫＰ及びＣＬＫＮのソースは事実上オンであり、ポンピング信号は電荷ポンプセル８０２に供給される。１つ以上の実施例では、ポンピング信号ＣＬＫＰ及びＣＬＫＮの波形は、周波数に関してＣＬＫの波形を追跡し、ＣＬＫＰ及びＣＬＫＮのうちの一方の波形は、ＣＬＫと実質的に同じ位相であり得、ＣＬＫＰ及びＣＬＫＮの他方の波形は、ＣＬＫの波形に対して実質的に１８０°位相シフトされる。ＣＬＫＰ／ＣＬＫＮとＣＬＫとの間の位相及び周波数関係は、本開示の範囲を超えることなく、本明細書において考察される実施例によって異なり得る。例えば、いくつかの実装形態では、ＣＬＫＮ及びＣＬＫＰのそれぞれの波形は、ＣＬＫの周波数から（例えば、限定するものではないが、分周器を介して）導出される周波数を示し得、又はＣＬＫＮ若しくはＣＬＫＰの波形の一方は、ＣＬＫの位相から位相シフトされ得、ＣＬＫＮ及びＣＬＫＰの波形の他方は、そこから実質的に１８０°位相シフトであり得る。

１／２ＶＯＵＴ（Ｎ－１）がＶＲＥＦを超えることに応答して、比較器８０４は、論理「０」を出力するように構成されている。ＡＮＤゲート８０６が比較器８０５から論理「０」を受信すると、その出力の波形は、発振しないロジック「０」になる。１／２ＶＯＵＴ（Ｎ－１）はＶＲＥＦ以上である間、ポンピング信号ＣＬＫＰ及びＣＬＫＮは事実上オフにされ、ソースは電荷ポンプセル８０２に供給されない。ポンピング信号がオフになると、電荷ポンプセル８０２は、出力ノード８１２に電荷を供給するためにＶＩＮをブーストせず、出力電圧ＶＯＵＴの電圧レベルは、ＶＯＵＴが負荷電流によって引き下げられるにつれて減少する（負荷電流は図示せず）。１／２ＶＯＵＴ（Ｎ－１）がＶＲＥＦ未満に低下すると、比較器８０４は、ポンピング信号ＣＬＫＮ及びＣＬＫＰを事実上オンにする出力「１」を生成し、電荷ポンプセル８０２は、出力ノード８１２に電荷を供給し、したがって、出力電圧ＶＯＵＴの電圧レベルが増大する。オン／オフによる周期的な動作により、平均１／２ＶＯＵＴ（Ｎ－１）が実質的にＶＲＥＦに等しく、出力電圧ＶＯＵＴが出力電圧の所望の電圧レベルに調整される平衡が達成される。

当業者は、多くのトポロジが、開示する電荷ポンプセル及び調整された出力を有する電荷ポンプのために利用可能であることを理解するであろう。図９及び図１０は、１つ以上の実施例による、電荷ポンプ及び電荷ポンプセルの電圧出力を調整するための例示的なトポロジを示す概略図である。

図９に示す例示的なトポロジでは、電荷ポンプ９００の１～Ｎ個の電荷ポンプセル９０２、９０４及び９０６（例えば、限定するものではないが、電荷ポンプセル３００又は５００の各々）は、電圧出力ＶＯＵＴを調整するために、電荷ポンプ９００の電圧出力ＶＯＵＴを調整するために、負のフィードバックループ９０８（例えば、限定するものではないが、負のフィードバックループ８１４）によって制御される。図９は、１～Ｎ個の電荷ポンプセル９０２、９０４、及び９０６の各々において実行される制御操作を示しているが、１つ以上の実施例では、負のフィードバックループ９０８は、１～総数Ｎ個までの電荷ポンプセル９０２、９０４、及び９０６の任意の数（例えば、限定するものではないが、電荷ポンプセルのうちの少なくとも１つ）において制御操作を実行するように構成又は配置され得る。

図１０に示す例示的なトポロジでは、電荷ポンプ１０００の１～Ｎ個の電荷ポンプセル１００２、１００４、及び１００６は、１～Ｎ電荷ポンプセル１００２、１００４、及び１００６のそれぞれの電圧出力を調整するために、それぞれ１～Ｎ個の負のフィードバックループ１００８、１０１０、及び１０１２によって個々に制御される。特に、図１０に示すトポロジでは、複数の調整された出力電圧が、実質的に同時に、それぞれの１～Ｎ個の電荷ポンプセル１００２、１００４、及び１００６の電圧出力において取得され得る。

図１１は、回路１１００のブロック図であり、いくつかの実施例では、回路１１００は、本明細書において開示する様々な機能、動作、行為、プロセス、及び／又は方法を実装するために使用され得る。回路１１００は、１つ以上のデータ記憶デバイス（本明細書では「記憶装置１１０４」と称されることがある）に動作可能に結合された１つ以上のプロセッサ（本明細書では「プロセッサ１１０２」と称されることもある）を含む。記憶装置１１０４は、それに記憶された機械実行可能コード１１０６を含み、プロセッサ１１０２は、論理回路１１０８を含む。機械実行可能コード１１０６は、論理回路１１０８によって実装され（例えば、実行され）得る機能要素を記述する情報を含む。論理回路１１０８は、機械実行可能コード１１０６によって記述される機能要素を実装（する例えば、実行する）ように適合されている。回路１１００は、機械実行可能コード１１０６によって記述された機能要素を実行するとき、本明細書において開示する機能要素を実行するように構成された専用ハードウェアとしてみなされるべきである。いくつかの実施例では、プロセッサ１１０２は、機械実行可能コード１１０６によって記述された機能要素を、順次に、同時に（例えば、１つ以上の異なるハードウェアプラットフォームで）、又は１つ以上の並列処理ストリームにおいて実行するように構成され得る。

プロセッサ１１０２の論理回路１１０８によって実装されるとき、機械実行可能コード１１０６は、本明細書において開示する実施例の動作を実行するようにプロセッサ１１０２を適合させるように構成されている。例えば、機械実行可能コード１１０６は、図３～図１０に示すブロック及びプロセスの少なくとも一部分又は全体を実行するようにプロセッサ１１０２を適合させるように構成され得る。別の実施例として、機械実行可能コード１１０６は、開示する電荷転送スイッチ、電荷ポンプセル、又は電荷ポンプについて考察された動作の少なくとも一部分又は全体を実行するようにプロセッサ１１０２を適合させるように構成され得る。

特定の非限定的な実施例として、機械実行可能コード１１０６は、限定するものではないがプロセス７００ａ～７００ｄを含む、開示する電荷転送スイッチ、電荷ポンプセル、又は電荷ポンプを動作させるためのプロセスを実行するようにプロセッサ１１０２を適合させるように構成され得る。

プロセッサ１１０２は、汎用プロセッサ、専用プロセッサ、中央処理装置（central processing unit、ＣＰＵ）、マイクロコントローラ、プログラマブル論理コントローラ（programmable logic controller、ＰＬＣ）、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくは他のプログラマブル論理デバイス、個別ゲート若しくはトランジスタ論理、個別ハードウェア構成要素、他のプログラマブルデバイス、又は本明細書において開示する機能を実行するように設計されたそれらの任意の組み合わせを含み得る。プロセッサを含む汎用コンピュータは、専用コンピュータとみなされるが、同時に、汎用コンピュータは、本開示の実施例に関連する機械実行可能コード１１０６（例えば、ソフトウェアコード、ファームウェアコード、ハードウェア記述）に対応する機能要素を実行するように構成されている。汎用プロセッサ（本明細書では、ホストプロセッサ又は単にホストとも称されることもある）は、マイクロプロセッサであってもよいが、代替的に、プロセッサ１１０２は、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンを含んでもよいことに留意されたい。プロセッサ１１０２はまた、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと組み合わせた１つ以上のマイクロプロセッサ、又は任意の他のそのような構成の組み合わせなど、コンピューティングデバイスの組み合わせとして実装され得る。

いくつかの実施例では、記憶装置１１０４は、揮発性データ記憶装置（例えば、限定するものではないが、ランダムアクセスメモリ（random-access memory、ＲＡＭ））、不揮発性データ記憶装置（例えば、限定するものではないが、フラッシュメモリ、ハードディスクドライブ、ソリッドステートドライブ、消去可能プログラマブルリードオンリメモリ（erasable programmable read-only memory、ＥＰＲＯＭ））を含む。様々な実施例では、プロセッサ１１０２及び記憶装置１１０４は、単一のデバイス（例えば、限定するものではないが、半導体デバイス製品、システムオンチップ（system-on-chip、ＳＯＣ）、又はシステムベースチップ）に実装され得る。様々な実施例では、プロセッサ１１０２及び記憶装置１１０４は、別個のデバイスに実装され得る。

様々な実施例では、機械実行可能コード１１０６は、コンピュータ可読命令（例えば、ソフトウェアコード、ファームウェアコード）を含み得る。非限定的な実施例として、コンピュータ可読命令は、記憶装置１１０４によって記憶され、プロセッサ１１０２によって直接アクセスされ、少なくとも論理回路１１０８を使用してプロセッサ１１０２によって実行され得る。また、非限定的な実施例として、コンピュータ可読命令は、記憶装置１１０４に記憶され、実行のためにメモリデバイス（図示せず）に転送され、少なくとも論理回路１１０８を使用してプロセッサ１１０２によって実行され得る。そのため、様々な実施例では、論理回路１１０８は、電気的に構成可能な論理回路１１０８を含む。

様々な実施形態では、機械実行可能コード１１０６は、機能要素を実行するために、論理回路１１０８内に実装されるハードウェア（例えば、回路）を記述し得る。このハードウェアは、ローレベルトランジスタレイアウトからハイレベル記述言語までの様々な抽象化レベルのいずれかで記述され得る。高レベルの抽象化では、ＩＥＥＥ Ｓｔａｎｄａｒｄハードウェア記述言語（hardware description language、ＨＤＬ）などのハードウェア記述言語（ＨＤＬ）が使用されてもよい。非限定的な実施例として、Ｖｅｒｉｌｏｇ（商標）、ＳｙｓｔｅｍＶｅｒｉｌｏｇ（商標）又は超大規模集積（very large scale integration、ＶＬＳＩ）ハードウェア記述言語（hardware description language、ＶＨＤＬ（商標））が使用されてもよい。

ＨＤＬ記述は、所望に応じて、多数の他の抽象化レベルのうちのいずれかにおける記述に変換され得る。非限定的な実施例として、高レベル記述を、レジスタ転送言語（ＲＴＬ）、ゲートレベル（ＧＬ）記述、レイアウトレベル記述、又はマスクレベル記述などの論理レベル記述に変換することができる。非限定的な実施例として、論理回路１１０８のハードウェア論理回路（例えば、限定するものではないが、ゲート、フリップフロップ、レジスタ）によって実行されるマイクロ動作は、ＲＴＬで記述され、次いで合成ツールによってＧＬ記述に変換され得、ＧＬ記述は、配置及びルーティングツールによって、レイアウトレベル記述に変換され得、このレイアウトレベル記述は、プログラマブル論理デバイス、個別ゲート若しくはトランジスタ論理、個別ハードウェア構成要素、又はそれらの組み合わせの集積回路の物理的レイアウトに対応する。そのため、様々な実施形態では、機械実行可能コード１１０６は、ＨＤＬ、ＲＴＬ、ＧＬ記述、マスクレベル記述、他のハードウェア記述、又はそれらの任意の組み合わせを含み得る。

機械実行可能コード１１０６が（任意の抽象化レベルにおける）ハードウェア記述を含む実施例では、記憶装置１１０４を含むシステム（図示せず）は、機械実行可能コード１１０６によって記述されたハードウェア記述を実装するように構成され得る。非限定的な実施例として、プロセッサ１１０２は、プログラマブル論理デバイス（例えば、ＦＰＧＡ又はＰＬＣ）を含み得、論理回路１１０８は、ハードウェア記述に対応する回路を論理回路１１０８に実装するように電気的に制御され得る。また、非限定的な実施例として、論理回路１１０８は、機械実行可能コード１１０６のハードウェア記述に従って製造システム（図示しないが、記憶装置１１０４を含む）によって製造されたハードワイヤード論理を含み得る。

機械実行可能コード１１０６がコンピュータ可読命令又はハードウェア記述を含むかどうかにかかわらず、論理回路１１０８は、機械実行可能コード１１０６の機能要素を実装するときに、機械実行可能コード１１０６によって記述された機能要素を実行するように適合される。ハードウェア記述は機能要素を直接記述しなくともよいが、ハードウェア記述は、ハードウェア記述によって記述されたハードウェア要素が実行することができる機能要素を間接的に記述することに留意されたい。

当業者であれば、本明細書において開示する電荷ポンプセルの様々な実施例から多くの利点及び利点を理解するであろう。非限定的な実施例として、
（１）寄生ＰＮＰ ＢＪＴは、エミッタ（Ｐウェル）及びベース（ディープＮウェル）が同じ電圧レベルを示すように結合されているため、ＮＭＯＳ型の開示する電荷転送スイッチにおいて決して導通しない（すなわち、あったとしても取るに足らない）。ディープＮウェルは、電荷ポンプセルの最低電圧レベルを示すように強制されるが、そのエミッタ及びベースにおける電圧レベルが同じであるとき、寄生ＰＮＰ ＢＪＴが導通する機会はない。そのため、開示する電荷転送スイッチのＰ基板には、寄生ＰＮＰ ＢＪＴから漏れ電流は注入されない。
（２）Ｐウェルは、電圧セレクタ（Ｍ２、Ｍ３の配置）によって最低電圧レベルに設定される。Ｐウェルでは、Ｐウェルがアノードであるダイオードは、そのアノードにおける電圧が常にそのカソード（ドレインＤ１のＮ領域）における電圧よりも常に低いために、導通することができない。そのため、Ｐウェルを通って流れる漏れ電流はない（すなわち、あったとしても取るに足らない）。

本記載において、「典型的な」、「従来の」、又は「既知の」とされるものなどの、特徴評価は、先行技術で開示されていること、又は考察された態様が先行技術で認識されていることを必ずしも意味しない。関連分野において、広く知られているか、十分理解されているか、又は日常的に使用されていることも必ずしも意味しない。これは、本開示の発明者らによって知られているか、又は理解されることを意味するに過ぎない。

本開示で使用される場合、複数の要素に関連する用語「組み合わせ」は、全ての要素の組み合わせ、又は要素の一部の様々な異なる部分的組み合わせのいずれかを含み得る。例えば、「Ａ、Ｂ、Ｃ、Ｄ、又はそれらの組み合わせ」という句は、Ａ、Ｂ、Ｃ、又はＤ；Ａ、Ｂ、Ｃ、及びＤのそれぞれの組み合わせ；並びにＡ、Ｂ、Ｃ、及びＤの任意の組み合わせ、例えば、Ａ、Ｂ、及びＣ；Ａ、Ｂ、及びＤ；Ａ、Ｃ、及びＤ；Ｂ、Ｃ、及びＤ；Ａ及びＢ；Ａ及びＣ；Ａ及びＤ；Ｂ及びＣ；Ｂ及びＤ；又はＣ及びＤのうちのいずれか１つを指し得る。

本開示で使用される用語、及び特に添付の特許請求の範囲（例えば、限定するものではないが、添付の特許請求の範囲の本文）において使用される用語は、概して、「オープン」用語として意図される（例えば、「含んでいる（including）」という用語は、「含んでいるが、これに限定されない」と解釈されるべきであり、「有している（having）」という用語は、「少なくとも有している」と解釈されるべきであり、「含む（includes）」という用語は、限定するものではないが、「含むが、これに限定されない」と解釈されるべきである）。本明細書で使用される場合、「各々」という用語は、一部又は全体を意味する。本明細書で使用される場合、「各々及び全て」という用語は、全体を意味する。

加えて、特定の数の導入された特許請求項列挙が意図される場合、そのような意図は特許請求項に明示的に列挙されることになり、そのような列挙がない場合には、そのような意図は存在しない。例えば、理解を助けるものとして、以下の添付の請求項は、請求項の列挙を導入するための導入句「少なくとも１つ」及び「１つ以上」の使用を含むことがある。しかしながら、そのような句の使用は、同じ特許請求の範囲が「１つ以上の」又は「少なくとも１つの」という導入句、及び「１つの（a）」又は「１つ（an）」などの不定冠詞を含む場合であっても、「１つの（a）」又は「１つの（an）」という不定冠詞による特許請求の範囲の記載の導入が、そのような導入された特許請求の範囲の記載を含む任意の特定の特許請求の範囲を、１つのみのそのような記載を含む実施例に限定するものと解釈されるべきではない（例えば、限定するものではないが、「１つの（a）」及び／又は「１つの（an）」は、限定するものではないが、「少なくとも１つ」又は「１つ以上」を意味すると解釈されるべきである）。特許請求項列挙を導入するために使用される明確な冠詞の使用についても同じことが当てはまる。本明細書で使用される場合、「各々（each）」という用語は、いくつか又は全体を意味し、「各々及び全て（each and every）」という用語は、全体を意味する。

加えて、導入された特許請求の範囲に記載の特定の数が明示的に記載されている場合であっても、当業者は、かかる記載が少なくとも記載された数を意味すると解釈されるべきであることを、認識するであろう（例えば、他の修飾語なしでの「２つの記載」の明白な記載は、限定するものではないが、少なくとも２つの記載又は２つ以上の記載を意味する）。更に、「限定するものではないが、Ａ、Ｂ、及びＣのうちの少なくとも１つ」又は「限定するものではないが、Ａ、Ｂ、及びＣのうちの１つ以上」に類似した慣例が使用される場合、概して、そのような構造は、限定するものではないが、Ａのみ、Ｂのみ、Ｃのみ、Ａ及びＢを一緒に、Ａ及びＣを一緒に、Ｂ及びＣを一緒に、又はＡ、Ｂ、及びＣを一緒に含むことを意図する。

更に、２つ以上の代替用語を提示する任意の離接語又は語句は、明細書、特許請求の範囲、又は図面にかかわらず、用語のうちの１つ、用語のいずれか又は両方の用語を含む可能性を企図するものと理解されるべきである。例えば、語句「Ａ又はＢ」は、「Ａ」又は「Ｂ」又は「Ａ及びＢ」の可能性を含むと理解されるべきである。

本開示の非限定的な実施例の様々な実施例は、以下を含む。

実施例１：ＣＭＯＳ構造と、ＣＭＯＳ構造に設けられた第１のトランジスタと、第１のトランジスタの第１の端子における電圧と、第１のトランジスタの第２の端子における電圧との間の関係に少なくとも部分的に応答して、第１のトランジスタのバルク接点にシールド電圧を印加するように配置された回路と、を備える、デバイス。

実施例２：回路は、第１の端子における電圧によって示される電圧レベル及び第２の端子における電圧によって示される電圧レベルのうちの低い方を示すシールド電圧を印加するように構成されている、実施例１に記載のデバイス。

実施例３：回路は、ＣＭＯＳ構造に設けられた第２のトランジスタと、ＣＭＯＳ構造に設けられた第３のトランジスタと、を備える、実施例１又は２に記載のデバイス。

実施例４：第２のトランジスタは、第１の端子における電圧によって示される電圧レベルよりも高い電圧レベルを示す第２の端子における電圧に少なくとも部分的に応答してオンになり、第２の端子における電圧によって示される電圧レベルよりも高い電圧レベルを示す第１の端子における電圧に少なくとも部分的に応答してオフになるように配置されている、実施例１～３のいずれか一例に記載のデバイス。

実施例５：第３のトランジスタは、第２の端子における電圧によって示される電圧レベルよりも高い電圧レベルを示す第１の端子における電圧に少なくとも部分的に応答してオンになり、第２の端子における電圧によって示される電圧レベルよりも高い電圧レベルを示す第２の端子における電圧に少なくとも部分的に応答してオフになるように配置されている、実施例１～４のいずれか一例に記載のデバイス。

実施例６：第１のトランジスタの第１の端子及び第２の端子は、それぞれ第１のトランジスタのドレイン及びソースである、実施例１～５のいずれか一例に記載のデバイス。

実施例７：第２のトランジスタのドレインと第１のトランジスタのバルク接点とは電気的に結合され、第２のトランジスタのゲートと第１のトランジスタのソースとは電気的に結合されている、実施例１～６のいずれか一例に記載のデバイス。

実施例８：第３のトランジスタのドレインと第１のトランジスタのバルク接点とは電気的に結合され、第３のトランジスタのゲートと第１のトランジスタのドレインとは電気的に結合されている、実施例１～７のいずれか一例に記載のデバイス。

実施例９：第２のトランジスタは、第１の端子における電圧によって示される電圧レベルよりも高い電圧レベルを示す第２の端子における電圧に少なくとも部分的に応答してオンになり、第２の端子における電圧によって示される電圧レベルよりも高い電圧レベルを示す第１の端子における電圧に少なくとも部分的に応答してオフになるように配置されている、実施例１～８のいずれか一例に記載のデバイス。

実施例１０：第３のトランジスタは、第２の端子における電圧によって示される電圧レベルよりも高い電圧レベルを示す第１の端子における電圧に少なくとも部分的に応答してオンになり、第１の端子における電圧によって示される電圧レベルよりも高い電圧レベルを示す第２の端子における電圧に少なくとも部分的に応答してオフになるように配置されている、実施例１～９のいずれか一例に記載のデバイス。

実施例１１：ＣＭＯＳ構造はＮウェル及びＰ基板を備え、バルク接点はＮウェルに電気的に結合されている、実施例１～１０のいずれか一例に記載のデバイス。

実施例１２：ＣＭＯＳ構造は、Ｐウェル、ディープＮウェル、及びＰ基板を備え、バルク接点は、Ｐウェル及びディープＮウェルに電気的に結合されている、実施例１～１１のいずれか一例に記載のデバイス。

実施例１３：回路は、第１の端子における電圧によって示される電圧レベル及び第２の端子における電圧によって示される電圧レベルのうちのより高い方を示すシールド電圧を印加するように構成されている、実施例１～１２のいずれか一例に記載のデバイス。

実施例１４：入力電圧を電荷ポンプセルの入力ノードに提供するステップと、電荷転送トランジスタの第１の端子における電圧と、電荷転送トランジスタの第２の端子における電圧との間の関係に少なくとも部分的に応答して、電荷転送トランジスタのバルク接点にシールド電圧を印加するステップと、を含む方法。

実施例１５：電荷転送トランジスタの第１の端子における電圧と、電荷転送トランジスタの第２の端子における電圧との間の第１の関係に少なくとも部分的に応答して、第１の電圧レベルを示す電荷転送トランジスタのバルク接点にシールド電圧を印加するステップと、電荷ポンプセルの入力ノードに電気的に結合された電荷転送トランジスタの第１の端子における電圧と、電荷ポンプセルの内部ノードに電気的に結合された電荷転送トランジスタの第２の端子における電圧との間の第２の関係に少なくとも応答して、第２の電圧レベルを示す電荷転送トランジスタのバルク接点にシールド電圧を印加するステップと、を含み、電荷転送トランジスタの第１の端子は、電荷ポンプセルの内部ノードに電気的に結合され、電荷転送トランジスタの第２の端子は、電荷ポンプセルの入力ノードに電気的に結合されている、実施例１４に記載の方法。

実施例１６：電荷ポンプセルの第１の端子における電圧によって示される電圧レベルが電荷ポンプセルの第２の端子における電圧によって示される電圧レベルよりも低いことに少なくとも部分的に応答して、第１の関係を観察するステップを含む、実施例１４及び１５のいずれかに記載の方法。

実施例１７：電荷ポンプセルの第２の端子における電圧によって示される電圧レベルが電荷ポンプセルの第１の端子における電圧によって示される電圧レベルよりも低いことに少なくとも部分的に応答して、第２の関係を観察するステップを含む、実施例１４～１６のいずれか一例に記載の方法。

実施例１８：電荷転送トランジスタの第１の端子における電圧と、電荷転送トランジスタの第２の端子における電圧との間の第１の関係に少なくとも部分的に応答して、第１の電圧レベルを示す電荷転送トランジスタのバルク接点にシールド電圧を印加するステップと、電荷ポンプセルの出力ノードに結合された電荷転送トランジスタの第１の端子における電圧と、電荷ポンプセルの内部ノードに電気的に結合された電荷転送トランジスタの第２の端子における電圧との間の第２の関係に少なくとも部分的に応答して、第２の電圧レベルを示す電荷転送トランジスタのバルク接点にシールド電圧を印加するステップと、を含み、電荷転送トランジスタの第１の端子は、電荷ポンプセルの出力ノードに電気的に結合され、電荷転送トランジスタの第２の端子は、電荷ポンプセルの内部ノードに電気的に結合されている、実施例１４～１７のいずれか一例に記載の方法。

実施例１９：電荷ポンプセルの第２の端子における電圧によって示される電圧レベルが電荷ポンプセルの第１の端子における電圧によって示される電圧レベルよりも高いことに少なくとも部分的に応答して、第１の関係を観察するステップを含む、実施例１４～１８のいずれか一例に記載の方法。

実施例２０：電荷ポンプセルの第１の端子における電圧によって示される電圧レベルが電荷ポンプセルの第２の端子における電圧によって示される電圧レベルよりも高いことに少なくとも部分的に応答して、第２の関係を観察するステップを含む、実施例１４～１９のいずれかに記載の方法。

実施例２１：電荷ポンプと、電荷ポンプの出力電圧を調整するように構成された制御ループと、を備え、電荷ポンプは、少なくとも１つの電荷転送スイッチを含み、電荷転送スイッチは、ＣＭＯＳ構造と、ＣＭＯＳ構造に設けられた第１のトランジスタと、第１のトランジスタの第１の端子における電圧と第１のトランジスタの第２の端子における電圧との間の関係に応答して、第１のトランジスタのバルク接点に電圧を印加するように配置された回路と、を備える、デバイス。

実施例２２：制御ループは、電荷ポンプが応答して動作するように構成されているポンピング信号を制御することによって、電荷ポンプの出力電圧を調整するように構成された負のフィードバックループを備える、実施例２１に記載のデバイス。

実施例２３：電荷ポンプは、少なくとも１つの電荷ポンプセルを備え、制御ループは、少なくとも１つの電荷ポンプセルが応答して動作するように構成されているポンピング信号を制御することによって、少なくとも１つの電荷ポンプセルの出力電圧を調整するように構成されている、実施例２１及び２２のいずれか一例に記載のデバイス。

実施例２４：制御ループは、少なくとも１つの電荷ポンプセルの観察された出力電圧に少なくとも部分的に応答して、ポンピング信号を制御するように構成されている、実施例２１～２３のいずれか一例に記載のデバイス。

実施例２５：制御ループは、電荷ポンプの観察された出力電圧に少なくとも部分的に応答して、ポンピング信号を制御するように構成されている、実施例２１～２４のいずれか一例に記載のデバイス。

実施例２６：電荷ポンプは、２つ以上の電荷ポンプセルを備え、制御ループは、２つ以上の電荷ポンプセルが応答して動作するように構成されているポンピング信号を制御することによって、２つ以上の電荷ポンプセルのそれぞれの出力電圧を調整するように個々に構成されている２つ以上の負のフィードバックループを備える、実施例２１～２５のいずれか一例に記載のデバイス。

実施例２７：制御ループは、２つ以上の電荷ポンプセルのそれぞれの出力電圧の状態に少なくとも部分的に応答して、ポンピング信号を制御するように構成されている、実施例２１～２６のいずれか一例に記載のデバイス。

本明細書に記載の様々な実施例の特徴は、相互に排他的ではなく、本開示の範囲から逸脱することなく、そのような組み合わせ又は置換が本明細書で明示的に記載されていない場合でも、様々な組み合わせ又は置換で存在することができる。実際、本開示の範囲から逸脱することなく、本明細書に記載されるものの変形形態、修正形態、及び他の実装形態が当業者には思い浮かぶであろう。こうして、本発明は、前述の例示的な記載によってのみ定義されるべきではなく、以下の特許請求の範囲及びその法的等価物によってのみ定義されるべきである。

Claims (27)

1. デバイスであって、
   ＣＭＯＳ構造と、
   前記ＣＭＯＳ構造に設けられた第１のトランジスタと、
   前記第１のトランジスタの第１の端子における電圧と、前記第１のトランジスタの第２の端子における電圧との間の関係に少なくとも部分的に応答して、前記第１のトランジスタのバルク接点にシールド電圧を印加するように配置された回路と、を備える、デバイス。
2. 前記回路は、前記第１の端子における電圧によって示される電圧レベル及び前記第２の端子における電圧によって示される電圧レベルのうちの低い方を示す前記シールド電圧を印加するように構成されている、請求項１に記載のデバイス。
3. 前記回路は、前記ＣＭＯＳ構造に設けられた第２のトランジスタと、前記ＣＭＯＳ構造に設けられた第３のトランジスタと、を備える、請求項１に記載のデバイス。
4. 前記第２のトランジスタは、前記第１の端子における電圧によって示される電圧レベルよりも高い電圧レベルを示す前記第２の端子における電圧に少なくとも部分的に応答してオンになり、前記第２の端子における電圧によって示される電圧レベルよりも高い電圧レベルを示す前記第１の端子における電圧に少なくとも部分的に応答してオフになるように配置されている、請求項３に記載のデバイス。
5. 前記第３のトランジスタは、前記第２の端子における電圧によって示される電圧レベルよりも高い電圧レベルを示す前記第１の端子における電圧に少なくとも部分的に応答してオンになり、前記第２の端子における電圧によって示される電圧レベルよりも高い電圧レベルを示す前記第２の端子における電圧に少なくとも部分的に応答してオフになるように配置されている、請求項３に記載のデバイス。
6. 前記第１のトランジスタの前記第１の端子及び前記第２の端子は、それぞれ前記第１のトランジスタのドレイン及びソースである、請求項３に記載のデバイス。
7. 前記第２のトランジスタのドレインと前記第１のトランジスタの前記バルク接点とは電気的に結合され、前記第２のトランジスタのゲートと前記第１のトランジスタの前記ソースとは電気的に結合されている、請求項６に記載のデバイス。
8. 前記第３のトランジスタのドレインと前記第１のトランジスタの前記バルク接点とは電気的に結合され、前記第３のトランジスタのゲートと前記第１のトランジスタの前記ドレインとは電気的に結合されている、請求項３に記載のデバイス。
9. 前記第２のトランジスタは、前記第１の端子における電圧によって示される電圧レベルよりも高い電圧レベルを示す前記第２の端子における電圧に少なくとも部分的に応答してオンになり、前記第２の端子における電圧によって示される電圧レベルよりも高い電圧レベルを示す前記第１の端子における電圧に少なくとも部分的に応答してオフになるように配置されている、請求項３に記載のデバイス。
10. 前記第３のトランジスタは、前記第２の端子における電圧によって示される電圧レベルよりも高い電圧レベルを示す前記第１の端子における電圧に少なくとも部分的に応答してオンになり、前記第１の端子における電圧によって示される前記電圧レベルよりも高い電圧レベルを示す前記第２の端子における前記電圧に少なくとも部分的に応答してオフになるように配置されている、請求項３に記載のデバイス。
11. 前記ＣＭＯＳ構造はＮウェル及びＰ基板を備え、前記バルク接点は前記Ｎウェルに電気的に結合されている、請求項１に記載のデバイス。
12. 前記ＣＭＯＳ構造は、Ｐウェル、ディープＮウェル、及びＰ基板を備え、前記バルク接点は、前記Ｐウェルに及び前記ディープＮウェルに電気的に結合されている、請求項１に記載のデバイス。
13. 前記回路は、前記第１の端子における前記電圧によって示される電圧レベル及び前記第２の端子における前記電圧によって示される電圧レベルのうちのより高い方を示す前記シールド電圧を印加するように構成されている、請求項１に記載のデバイス。
14. 方法であって、
    入力電圧を電荷ポンプセルの入力ノードに提供するステップと、
    電荷転送トランジスタの第１の端子における電圧と、前記電荷転送トランジスタの第２の端子における電圧との間の関係に少なくとも部分的に応答して、前記電荷転送トランジスタのバルク接点にシールド電圧を印加するステップと、を含む、方法。
15. 前記電荷転送トランジスタの前記第１の端子における前記電圧と、前記電荷転送トランジスタの前記第２の端子における前記電圧との間の第１の関係に少なくとも部分的に応答して、第１の電圧レベルを示す前記電荷転送トランジスタの前記バルク接点に前記シールド電圧を印加するステップと、
    前記電荷ポンプセルの前記入力ノードに電気的に結合された前記電荷転送トランジスタの前記第１の端子における前記電圧と、前記電荷ポンプセルの内部ノードに電気的に結合された前記電荷転送トランジスタの前記第２の端子における前記電圧との間の第２の関係に少なくとも部分的に応答して、第２の電圧レベルを示す前記電荷転送トランジスタの前記バルク接点に前記シールド電圧を印加するステップと、を含み、
    前記電荷転送トランジスタの前記第１の端子は、前記電荷ポンプセルの前記内部ノードに電気的に結合され、
    前記電荷転送トランジスタの前記第２の端子は、前記電荷ポンプセルの前記入力ノードに電気的に結合されている、請求項１４に記載の方法。
16. 前記電荷ポンプセルの前記第１の端子における前記電圧によって示される電圧レベルが前記電荷ポンプセルの前記第２の端子における前記電圧によって示される電圧レベルよりも低いことに少なくとも部分的に応答して、前記第１の関係を観察するステップを含む、請求項１５に記載の方法。
17. 前記電荷ポンプセルの前記第２の端子における前記電圧によって示される電圧レベルが前記電荷ポンプセルの前記第１の端子における前記電圧によって示される電圧レベルよりも低いことに少なくとも部分的に応答して、前記第２の関係を観察するステップを含む、請求項１５に記載の方法。
18. 前記方法は、
    前記電荷転送トランジスタの前記第１の端子における電圧と、前記電荷転送トランジスタの第２の端子における電圧との間の第１の関係に少なくとも部分的に応答して、第１の電圧レベルを示す前記電荷転送トランジスタの前記バルク接点に前記シールド電圧を印加するステップと、
    前記電荷ポンプセルの出力ノードに電気的に結合された前記電荷転送トランジスタの前記第１の端子における前記電圧と、前記電荷ポンプセルの内部ノードに電気的に結合された前記電荷転送トランジスタの前記第２の端子における前記電圧との間の第２の関係に少なくとも部分的に応答して、第２の電圧レベルを示す前記電荷転送トランジスタの前記バルク接点に前記シールド電圧を印加するステップと、を含み、
    前記電荷転送トランジスタの前記第１の端子は、前記電荷ポンプセルの前記出力ノードに電気的に結合され、
    前記電荷転送トランジスタの前記第２の端子は、前記電荷ポンプセルの前記内部ノードに電気的に結合されている、請求項１４に記載の方法。
19. 前記電荷ポンプセルの前記第２の端子における前記電圧によって示される電圧レベルが前記電荷ポンプセルの前記第１の端子における前記電圧によって示される電圧レベルよりも高いことに少なくとも部分的に応答して、前記第１の関係を観察するステップを含む、請求項１８に記載の方法。
20. 前記電荷ポンプセルの前記第１の端子における前記電圧によって示される電圧レベルが前記電荷ポンプセルの前記第２の端子における前記電圧によって示される電圧レベルよりも高いことに少なくとも部分的に応答して、前記第２の関係を観察するステップを含む、請求項１８に記載の方法。
21. デバイスであって、前記デバイスは、
    電荷ポンプと、
    前記電荷ポンプの出力電圧を調整するように構成された制御ループと、を備え、
    前記電荷ポンプは、少なくとも１つの電荷転送スイッチを含み、前記電荷転送スイッチは、
    ＣＭＯＳ構造と、
    前記ＣＭＯＳ構造に設けられた第１のトランジスタと、
    前記第１のトランジスタの第１の端子における電圧と、前記第１のトランジスタの第２の端子における電圧との間の関係に応答して、前記第１のトランジスタのバルク接点に電圧を印加するように配置された回路と、を備える、デバイス。
22. 前記制御ループは、前記電荷ポンプが応答して動作するように構成されているポンピング信号を制御することによって、前記電荷ポンプの前記出力電圧を調整するように構成された負のフィードバックループを備える、請求項２１に記載のデバイス。
23. 前記電荷ポンプは、少なくとも１つの電荷ポンプセルを備え、前記制御ループは、前記少なくとも１つの電荷ポンプセルが応答して動作するように構成されているポンピング信号を制御することによって、前記少なくとも１つの電荷ポンプセルの前記出力電圧を調整するように構成されている、請求項２１に記載のデバイス。
24. 前記制御ループは、前記少なくとも１つの電荷ポンプセルの観察された出力電圧に少なくとも部分的に応答して、前記ポンピング信号を制御するように構成されている、請求項２３に記載のデバイス。
25. 前記制御ループは、前記電荷ポンプの観察された出力電圧に少なくとも部分的に応答して、前記ポンピング信号を制御するように構成されている、請求項２３に記載のデバイス。
26. 前記電荷ポンプは、２つ以上の電荷ポンプセルを備え、前記制御ループは、前記２つ以上の電荷ポンプセルが応答して動作するように構成されているポンピング信号を制御することによって、前記２つ以上の電荷ポンプセルのそれぞれの出力電圧を調整するように個々に構成されている２つ以上の負のフィードバックループを備える、請求項２１に記載のデバイス。
27. 前記制御ループは、前記２つ以上の電荷ポンプセルのそれぞれの出力電圧の状態に少なくとも部分的に応答して、前記ポンピング信号を制御するように構成されている、請求項２６に記載のデバイス。

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