DE112021002811T5

DE112021002811T5 - Ladungspumpenzelle mit verbesserter latch-up-immuniität und ladungspumpen, die diese einschliessen, sowie verwandte systeme, verfahren und vorrichtungen

Info

Publication number: DE112021002811T5
Application number: DE112021002811.1T
Authority: DE
Inventors: Torbjoern Loevseth Finnoey; Lei Zou
Original assignee: Microchip Technology Inc
Current assignee: Microchip Technology Inc
Priority date: 2020-05-18
Filing date: 2021-05-12
Publication date: 2023-03-02
Also published as: JP2023526350A; CN115606096A; WO2021236392A1; US20230231474A1; US20210359599A1; US11552559B2; KR20230006536A; TW202147559A

Abstract

Es wird eine Ladungspumpenzelle für eine Ladungspumpe offenbart, die eine verbesserte Latch-up-Immunität aufweisen kann. Eine Schaltung kann an der Ladungspumpenzelle angeordnet sein, um eine Spannung an einen Massekontakt eines Ladungstransfertransistors einer solchen Ladungspumpenzelle zumindest teilweise als Reaktion auf eine Beziehung zwischen einer Spannung an einem ersten Anschluss des Ladungstransfertransistors und einer Spannung an einem zweiten Anschluss des Ladungstransfertransistors anzulegen. Eine Ladungspumpe einschließlich einer oder mehrerer solcher Ladungspumpenzellen kann eine Regelschleife einschließen, die konfiguriert ist, um ein Pumpsignal zumindest teilweise als Reaktion auf einen Zustand einer Ausgangsspannung der Ladungspumpe zu steuern.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNG
Diese Anmeldung beansprucht den Nutzen unter 35 U.S.C. § 119(e) der vorläufigen US-Patentanmeldung mit der Seriennummer 63/026,435 , eingereicht am 18. Mai 2020, deren Offenbarung hiermit durch Bezugnahme in ihrer Gesamtheit hierin aufgenommen wird.
GEBIET
Ein oder mehrere Beispiele beziehen sich allgemein auf Ladungstransferschalter. Ein oder mehrere Beispiele beziehen allgemein auf Ladungspumpenzellen für eine Ladungspumpe und Ladungspumpen, die diese einschließen. CMOS-Vorrichtungen, die solche Ladungstransferschalter, Ladungspumpenzellen oder Ladungspumpen einschließen, können eine Latch-up-Immunität vor parasitären Strukturen aufweisen, die während der eingeschalteten Stromversorgung solcher CMOS-Vorrichtungen leiten können.
HINTERGRUND
Komplementäre Metalloxid- (CMOS) -Ladungspumpen werden in einer Vielzahl von Betriebsumgebungen verwendet, wie Anwendungen, bei denen eine Versorgungsspannung niedriger ist als die von einer integrierten Schaltung (IC) zum Betrieb verwendete Spannung. Eine CMOS-Ladungspumpe kann als Spannungsvervielfacher fungieren, die eine Spannung an ihrem Ausgang bereitstellt, die einen Spannungspegel aufweist, der ein Vielfaches des Spannungspegels ist, der durch eine Spannung an ihrem Eingang auftritt (z. B. eine Versorgungsspannung, ohne Einschränkung), wodurch eine ausreichende Spannung für eine IC-Vorrichtung zum Arbeiten bereitgestellt wird, wenn ansonsten eine Versorgungsspannung zu niedrig wäre.
Als nicht einschränkendes Beispiel einer typischen CMOS-Ladungspumpe, die den Erfindern dieser Offenbarung bekannt ist, empfängt die CMOS-Ladungspumpe eine Eingangsspannung und ein Pumpsignal (z. B. ein gepulstes Signal wie ein Taktsignal oder ein Phasensignal, ohne Einschränkung), überträgt die Eingangsspannung an einen Knoten (einen „Spannungsverstärkungsknoten“), der über einen ersten Ladungstransferschalter mit einer Seite eines Kondensators gekoppelt ist, hebt die Eingangsspannung an dem Spannungsverstärkungsknoten an, indem das Pumpsignal an die andere Seite des Kondensators angelegt wird, und überträgt die verstärkte Spannung über einen zweiten Ladungstransferschalter an einen Ausgangsanschluss. Aufgrund des Stromverbrauchs an einer externen Last, die mit dem Ausgangsanschluss gekoppelt ist, muss eine CMOS-Ladungspumpe möglicherweise die verstärkte Spannung ständig liefern. Eine typische CMOS-Ladungspumpe kann NMOS oder PMOS-Transistoren als Transferschalter verwenden.
Figurenliste

1 ein Diagramm, das eine vorhandene Ladungspumpe darstellt, die den Erfindern dieser Offenbarung bekannt ist, die für ein Latch-up-Risiko anfällig ist.
2 ist ein Diagramm, das einen NMOS-Transistor (in diesem spezifischen Beispiel einen NMOS-Transistor mit drei Anschlüssen für Source, Drain und Gate) einer von 1 dargestellten Ladungspumpenzellen darstellt.
3 ist ein Diagramm, das eine Ladungspumpenzelle darstellt, die eine verbesserte Latch-up-Immunität gemäß einem oder mehreren Beispielen aufweisen kann.
4 ist ein schematisches Diagramm, das einen Ladungstransferschalter gemäß einem oder mehreren Beispielen darstellt.
5 ist ein Diagramm, das eine Ladungspumpenzelle darstellt, die eine verbesserte Latch-up-Immunität gemäß einem oder mehreren Beispielen aufweisen kann.
6 ist ein schematisches Diagramm, das einen Ladungstransferschalter gemäß einem oder mehreren Beispielen darstellt und der ein nicht einschränkendes Beispiel eines von 5 dargestellten Ladungstransferschalters ist.
7A ist ein Flussdiagramm, das einen Prozess zum Betreiben eines Ladungstransfertransistors eines Ladungstransferschalters gemäß einem oder mehreren Beispielen darstellt.
7B ist ein Flussdiagramm, das einen Prozess zum Anlegen einer Spannung an einen Massekontakt eines Ladungstransfertransistors eines Ladungstransferschalters gemäß einem oder mehreren Beispielen darstellt.
7C und 7D sind Flussdiagramme, die Prozesse zum Beobachten einer ersten Beziehung und zweiten Beziehung eines von 7B dargestellten Prozesses in einem Fall eines NMOS- oder PMOS-Ladungstransfertransistors gemäß einem oder mehreren Beispielen darstellen.
8 ist ein Diagramm, das eine Ladungspumpenzellenschaltung mit einer geregelten Ausgangsspannung gemäß einem oder mehreren Beispielen darstellt.
9 ist ein Diagramm, das eine beispielhafte Topologie zum Regeln von Spannungsausgängen von Ladungspumpen und Ladungspumpenzellen gemäß einem oder mehreren Beispielen darstellt.
10 ist ein Diagramm, das eine beispielhafte Topologie zum Regeln von Spannungsausgängen von Ladungspumpen und Ladungspumpenzellen gemäß einem oder mehreren Beispielen darstellt.
11 ist ein Blockdiagramm, das eine Schaltungsanordnung zum Durchführen einiger oder einer Gesamtheit der Merkmale oder Elemente darstellt, die für eine oder mehrere Beispiele offenbart sind.

ART(EN) ZUM AUSFÜHREN DER ERFINDUNG
In der folgenden detaillierten Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil dieses Dokuments bilden und in denen zur Veranschaulichung spezifische Beispiele gezeigt sind, in denen die vorliegende Offenbarung ausgeübt werden kann. Diese Beispiele sind hinreichend detailliert beschrieben, um es Durchschnittsfachleuten zu ermöglichen, die vorliegende Offenbarung in die Praxis umzusetzen. Es können jedoch auch andere hierin ermöglichte Beispiele verwendet werden, und Änderungen der Struktur, des Materials und des Prozesses können vorgenommen werden, ohne vom Schutzumfang der Offenbarung abzuweichen.
Die hierin dargestellten Veranschaulichungen sollen keine tatsächlichen Ansichten eines bestimmten Verfahrens oder Systems oder einer bestimmten Vorrichtung oder Struktur sein, sondern sind lediglich idealisierte Darstellungen, die zur Beschreibung der Beispiele der vorliegenden Offenbarung verwendet werden. Ähnliche Strukturen oder Komponenten in den verschiedenen Zeichnungen können in einigen Fällen zur Vereinfachung für den Leser die gleiche oder eine ähnliche Nummerierung beibehalten; die Ähnlichkeit in der Nummerierung bedeutet jedoch nicht notwendigerweise, dass die Strukturen oder Komponenten in Größe, Zusammensetzung, Konfiguration oder einer anderen Eigenschaft identisch sind.
Die folgende Beschreibung kann Beispiele einschließen, um es Durchschnittsfachleuten zu ermöglichen, die offenbarten Beispiele auszuführen. Die Verwendung der Begriffe „beispielhaft“, „als Beispiel“ und „zum Beispiel“ bedeutet, dass die zugehörige Beschreibung erläuternd ist, und obwohl der Schutzumfang der Offenbarung die Beispiele und ihre rechtlichen Äquivalente umfassen soll, ist die Verwendung dieser Begriffe nicht dazu bestimmt, den Schutzumfang eines Beispiels oder dieser Offenbarung auf die spezifizierten Komponenten, Schritte, Merkmale, Funktionen oder dergleichen einzuschränken.
Es versteht sich von selbst, dass die Komponenten der Beispiele, wie sie hierin allgemein beschrieben und in der Zeichnung veranschaulicht sind, in einer Vielzahl unterschiedlicher Konfigurationen angeordnet und gestaltet werden können. Somit soll die folgende Beschreibung verschiedener Beispiele den Schutzumfang der vorliegenden Offenbarung nicht einschränken, sondern ist lediglich für verschiedene Beispiele repräsentativ. Während die verschiedenen Gesichtspunkte der Beispiele in den Zeichnungen dargestellt sein können, sind die Zeichnungen nicht notwendigerweise maßstabsgetreu gezeichnet, sofern nicht ausdrücklich angegeben.
Des Weiteren sind die gezeigten und beschriebenen spezifischen Implementierungen nur Beispiele und sollten nicht als die einzige Möglichkeit zur Implementierung der vorliegenden Offenbarung ausgelegt werden, sofern hierin nicht anders angegeben. Elemente, Schaltungen und Funktionen können in Blockdiagrammform gezeigt sein, um die vorliegende Offenbarung nicht durch unnötige Details undeutlich werden zu lassen. Umgekehrt sind gezeigte und beschriebene spezifische Implementierungen nur beispielhaft und sollten nicht als die einzige Möglichkeit zur Implementierung der vorliegenden Offenbarung ausgelegt werden, sofern hierin nicht anders angegeben.
Außerdem sind Blockdefinitionen und die Aufteilung von Logik zwischen verschiedenen Blöcken beispielhaft für eine spezifische Implementierung. Es ist für den Durchschnittsfachmann ohne Weiteres ersichtlich, dass die vorliegende Offenbarung durch zahlreiche andere Aufteilungslösungen ausgeführt werden kann. Auf Details zu zeitlichen Erwägungen und dergleichen wurde größtenteils verzichtet, soweit solche Details für ein vollständiges Verständnis der vorliegenden Offenbarung nicht erforderlich sind und innerhalb der Fähigkeiten eines Durchschnittsfachmanns liegen.
Der Durchschnittsfachmann wird verstehen, dass Informationen und Signale unter Verwendung einer Vielfalt verschiedener Technologien und Techniken dargestellt werden können. Einige Zeichnungen können Signale zur Übersichtlichkeit der Darstellung und Beschreibung als ein einzelnes Signal veranschaulichen. Ein Durchschnittsfachmann wird verstehen, dass das Signal einen Bus von Signalen darstellen kann, wobei der Bus eine Vielfalt von Bitbreiten aufweisen kann und die vorliegende Offenbarung auf einer beliebigen Anzahl von Datensignalen, einschließlich eines einzelnen Datensignals, implementiert werden kann.
Die verschiedenen veranschaulichenden logischen Blöcke, Module und Schaltungen, die in Verbindung mit den hierin offenbarten Beispielen beschrieben werden, können mit einem Universalprozessor, einem Spezialprozessor, einem digitalen Signalprozessor (Digital Signal Processor, DSP), einer integrierten Schaltung (Integrated Circuit, IC), einer anwendungsspezifischen integrierten Schaltung (Application Specific Integrated Circuit, ASIC), einer anwenderprogrammierbaren Gatteranordnung (Field Programmable Gate Array, FPGA) oder einer anderen programmierbaren Logikvorrichtung, einer diskreten Gate- oder Transistorlogik, diskreten Hardwarekomponenten oder einer beliebigen Kombination davon, die zum Durchführen der hierin beschriebenen Funktionen ausgelegt sind, implementiert oder durchgeführt werden - wovon alle durch die Verwendung des Begriffes „Prozessor“ erfasst sind. Ein Universalprozessor kann ein Mikroprozessor sein, aber alternativ kann der Prozessor jeder herkömmliche Prozessor, jede herkömmliche Steuerung, jeder herkömmliche Mikrocontroller oder jede herkömmliche Zustandsmaschine sein. Ein Prozessor kann auch als eine Kombination von Rechenvorrichtungen, wie eine Kombination aus einem DSP und einem Mikroprozessor, eine Vielzahl von Mikroprozessoren, ein oder mehrere Mikroprozessoren in Verbindung mit einem DSP-Kern oder eine beliebige andere derartige Konfiguration implementiert sein. Ein Universalcomputer einschließlich eines Prozessors wird als Spezialcomputer angesehen, während der Universalcomputer konfiguriert ist, um Rechenanweisungen (z. B. Softwarecode, ohne Einschränkung) auszuführen, die sich auf Beispiele der vorliegenden Offenbarung beziehen.
Die Beispiele können in Bezug auf einen Prozess beschrieben sein, der als ein Flussdiagramm, ein Fließschema, ein Strukturdiagramm oder ein Blockdiagramm dargestellt ist. Obwohl ein Flussdiagramm Vorgangshandlungen als einen sequentiellen Prozess beschreiben kann, können viele dieser Handlungen in einer anderen Abfolge, parallel oder im Wesentlichen gleichzeitig durchgeführt werden. Außerdem kann die Reihenfolge der Handlungen geändert werden. Ein Prozess kann einem Verfahren, einem Thread, einer Funktion, einer Prozedur, einer Subroutine, einem Unterprogramm, einer anderen Struktur oder Kombinationen davon entsprechen. Des Weiteren können die hierin offenbarten Verfahren in Hardware, Software oder beidem implementiert werden. Bei Implementierung in Software können die Funktionen als eine oder mehrere Anweisungen oder als Code auf computerlesbaren Medien gespeichert oder übertragen werden. Computerlesbare Medien schließen sowohl Computerspeichermedien als auch Kommunikationsmedien, einschließlich aller Medien, welche die Übertragung eines Computerprogramms von einem Ort zu einem anderen unterstützen, ein.
Jede Bezugnahme auf ein Element hierin unter Verwendung einer Bezeichnung, wie „erste/r/s“, „zweite/r/s“ usw. schränkt die Menge oder Reihenfolge dieser Elemente nicht ein, es sei denn, eine solche Einschränkung wird ausdrücklich angegeben. Vielmehr können diese Bezeichnungen hierin als ein zweckmäßiges Verfahren zum Unterscheiden zwischen zwei oder mehr Elementen oder Instanzen eines Elements verwendet werden. Eine Bezugnahme auf ein erstes und ein zweites Element bedeutet also nicht, dass dort nur zwei Elemente eingesetzt werden dürfen oder dass das erste Element dem zweiten Element in irgendeiner Art und Weise vorausgehen muss. Außerdem kann ein Satz von Elementen, sofern nicht anders angegeben, ein oder mehrere Elemente einschließen.
Wie hierin verwendet, bedeuten die Begriffe „im Wesentlichen“ oder „ungefähr“ in Bezug auf einen gegebenen Parameter eine gegebene Eigenschaft oder eine gegebene Bedingung und schließen in einem für Durchschnittsfachleute verständlichen Ausmaß ein, dass der gegebene Parameter, die gegebene Eigenschaft oder die gegebene Bedingung mit einem geringen Maß an Varianz, wie etwa innerhalb annehmbarer Fertigungs- oder Betriebstoleranzen, erfüllt ist. Beispielhaft kann in Abhängigkeit von dem bestimmten Parameter, der bestimmten Eigenschaft oder der bestimmten Bedingung, der bzw. die im Wesentlichen erfüllt ist, der Parameter, die Eigenschaft oder die Bedingung zu mindestens 90 % erfüllt, zu mindestens 95 % erfüllt oder sogar zu mindestens 99 % erfüllt sein.
Wie hierin verwendet, werden relationale Begriffe, wie „über“, „unter“, „auf“, „unterliegend“ „oberhalb“ oder „unterhalb“ ohne Einschränkung aus Gründen der Klarheit und Zweckmäßigkeit für das Verständnis der Offenbarung und der begleitenden Zeichnungen verwendet und sind nicht mit einer bestimmten Präferenz, Ausrichtung oder Reihenfolge verbunden oder davon abhängig, es sei denn, aus dem Kontext geht eindeutig etwas anderes hervor.
In dieser Beschreibung kann der Begriff „gekoppelt“ und Derivate davon verwendet werden, um anzugeben, dass zwei Elemente zusammenwirken oder miteinander interagieren. Wenn ein Element als mit einem anderen Element „gekoppelt“ beschrieben wird, können die Elemente in direktem physischem oder elektrischem Kontakt sein oder es können Zwischenelemente oder -schichten vorhanden sein. Wenn dagegen ein Element als mit einem anderen Element „direkt gekoppelt“ bezeichnet wird, sind keine Zwischenelemente oder -schichten vorhanden. Der Begriff „verbunden“ kann in dieser Beschreibung austauschbar mit dem Begriff „gekoppelt“ verwendet werden und hat die gleiche Bedeutung wie „gekoppelt“, sofern nicht ausdrücklich etwas anderes angegeben ist oder der Kontext Fachleuten etwas anderes angeben würde. Es versteht sich, dass, wenn ein Element als ein erstes Element und ein zweites Element „verbindend“ oder „koppelnd“ bezeichnet wird, es mit dem ersten Element gekoppelt ist und mit dem zweiten Element gekoppelt ist.
Wenn ein Element hierin als „elektrisch gekoppelt“ mit einem anderen Element bezeichnet wird, können eines oder mehrere von der Ladung oder Signalen zwischen dem Element und dem anderen Element direkt oder über dazwischenliegende Elemente übertragen werden, falls vorhanden. Es versteht sich, dass, wenn ein Element als ein erstes Element und ein zweites Element „elektrisch verbindend“ oder „elektrisch koppelnd“ bezeichnet wird, eines oder mehrere von der Ladung oder Signalen zwischen dem ersten Element und dem zweiten Element über das Element direkt oder über dazwischenliegende Elemente, falls vorhanden, übertragen werden können.
Betriebsanforderungen für anwendungsspezifische ICs (ASICs) und andere ICs in bestimmten Anwendungen unterscheiden sich häufig auf der Grundlage der spezifischen Anwendung. Als nicht einschränkendes Beispiel ist die Sicherheit ein Problem bei den Automobilanwendungen, so dass Automobil- (IP) -Zellanforderungen des geistigen Eigentums (d. h. die Anforderungen für integrierte Schaltungsdesigns zum Implementieren elektronischer Systeme) häufig von anderen kommerziellen Anforderungen abweichen, wo Sicherheit keine große Rolle spielt.
Als ein nicht einschränkendes Beispiel können in einem Fall einer Touch-ASIC z. B. einer ASIC, die genutzt wird, um eine Berührungsanzeige (z. B. auf einem Smartphone, einem Tablet-Computer, einer Steuereinheit eines Geräts oder einer Steuereinheit eines Kraftfahrzeugs oder eines anderen Fahrzeug, ohne Einschränkung) oder Berührungseingabe (z. B. einen Touchpad oder Touchschaltflächen, ohne Einschränkung) zu steuern, Ladungspumpen genutzt werden, um eine Versorgungsspannung bereitzustellen, die einen Spannungspegel aufweist, der besser zum Abtasten eines Bildschirms geeignet ist (z. B. höher, ohne Einschränkung) als eine anderweitig verfügbare Versorgungsspannung bereitzustellen.
Ladungspumpen und andere Vorrichtungen, die in CMOS-Technologie implementiert sind, die den Erfindern dieser Offenbarung bekannt sind, können für ein „Latch-up“-Phänomen, als ein nicht einschränkendes Beispiel, während des Einschaltens einer Ladungspumpe anfällig sein. Latch-up ist ein Zustand, in dem eine parasitäre Struktur (z. B. ein PNP-Bipolartransistor (BJT) oder eine PN-Diode, ohne Einschränkung) an einer CMOS-Struktur leitet, welche die korrekte oder zuverlässige Bedienung eines Transistors oder einer anderen CMOS-Vorrichtung beeinträchtigen kann, die an der CMOS-Struktur und Vorrichtungen bereitgestellt sind, einschließlich derselben, und manchmal eine permanente Beschädigung dieser verursachen. Wenn Latch-up an einer Vorrichtung auftritt, kann die Vorrichtung die Qualitätsanforderungen für sicherheitsbewusste Anwendungen wie Automobil-, Medizin- und gewisse Industriesteuerungen, ohne Einschränkung, nicht erfüllen.
1 ist ein Diagramm, das eine Ladungspumpe 100 darstellt, die ein Beispiel gemäß dem den Erfindern dieser Offenbarung bekannten Stand der Technik ist. Die Ladungspumpe 100 schließt drei Ladungspumpenzellen ein, die in Reihe zwischen dem Eingangsknoten 104 und dem Ausgangsknoten 106, Ladungspumpenzellen 102a, 102b und 102c angeordnet sind. Jede der Ladungspumpenzellen 102a-102c schließt eine P-Seite und eine N-Seite ein, die gekennzeichnet ist, durch welches ein Paar von um 180 Grad phasenverschobenen Pumpsignalen, CLKP oder CLKN, der Seite zur Anwendung an jeweilige Pumpkondensatoren 108a-108c und 110a-110c zugeführt wird. Unter Verwendung von Ladungspumpenzelle 102a als Beispiel wird das Pumpsignal CLKP auf den Pumpkondensator 108a angewendet, wobei der Pumpkondensator 108a angeordnet ist, um Ladung am internen Knoten 112a als Reaktion auf das Pumpsignal CLKP einzuspeisen. Ladungstransferschalter 114a-114c, interne Knoten 112a-112c und Pumpkondensatoren 108a-108c werden hierin als auf der „P-Seite“ der jeweiligen Ladungspumpenzellen 102a-102c und der Ladungspumpe 100 allgemeiner befindlich bezeichnet. In ähnlicher Weise werden Ladungstransferschalter 116a-116c, interne Knoten 118a-118c und Pumpkondensatoren 1 10a-1 10c hierin als auf der „N-Seite“ der jeweiligen Ladungspumpenzellen 102a-102c und der Ladungspumpe 100 befindlich bezeichnet.
Wenn die Pumpsignale CLKP und CLKN auf die Ladungspumpenzellen 102a-102c angewendet werden und die Eingangsspannung VIN an den Eingangsknoten 104 der Ladungspumpe 100 angelegt wird (in diesem spezifischen Beispiel wird die Eingangsspannung VIN auf 3 V gesetzt), wird erwartet, dass eine Ausgangsspannung VOUT (in diesem spezifischen Beispiel 12 V) an dem Ausgangsknoten 106 erhalten wird. Wie gezeigt, wird erwartet, dass ungefähr 6 V am Ausgang der Ladungspumpenzelle 102a erhalten werden, die dem Eingang der Ladungspumpenzelle 102b zugeführt werden, und es wird erwartet, dass ungefähr 9 V am Ausgang der Ladungspumpenzelle 102b erhalten werden, die dem Eingang der Ladungspumpenzelle 102c zugeführt werden. Die Ausgangsspannung VOUT ist ein Vielfaches von VIN, wobei die Beziehung zumindest teilweise auf der Anzahl der Ladungspumpenzellen 102a-102c, Kapazitäten der Pumpkondensatoren 108a-108c und 110a-110c und Frequenzen der Pumpsignale CLKN und CLKP basiert.
Jede der Ladungspumpenzelle 102a-102c ist eine CMOS-Vorrichtung, die kreuzgekoppelte PMOS-Transistoren (P-Metalloxid-Halbleitertransistoren) und kreuzgekoppelte NMOS-Transistoren (N-Typ der Metalloxidhalbleitertransistoren) in beiden Fällen verbessert. Die Masse und die Quelle (Source) der jeweiligen CMOS-Transistoren der Ladungspumpenzellen 102a-102c sind elektrisch gekoppelt.
2 ist ein Diagramm, das einen beispielhaften NMOS-Ladungstransferschalter 200 einer beliebigen der Ladungspumpenzellen 102a-102c von 1 mit parasitären Strukturen aufweist, gemäß dem den Erfindern dieser Offenbarung bekannten Stand der Technik. Der NMOS-Ladungstransferschalter 200 ist ein NMOS-Transistor, der in einer tiefen N-Wanne 202 und einer P-Wanne 204 einer CMOS-Struktur 214 aufgebaut ist, die über elektrische Kopplung 212 eines Massekontaktes B und Source-Anschluss S des NMOS-Transistors elektrisch gekoppelt sind. Insbesondere kann ein NMOS-Transistor, der in einer tiefen N-Wanne eingebaut ist, für Designzwecke die Masse- und Drain-Spannung während des Betriebs innerhalb eines vorgegebenen Bereichs von Spannungen begrenzen, zum Beispiel um zu versuchen, Latch-up zu vermeiden.
In Bezug auf Latch-up wird während des Einschaltens des NMOS-Ladungstransferschalters 200 die tiefe N-Wanne 202 elektrisch mit einem höchsten Spannungspegel (d. h. einem zuverlässig höchsten verfügbaren Spannungspegel) in einer Ladungspumpe oder Ladungspumpenzelle (z. B. Ladungspumpe 100 oder Ladungspumpenzelle 102a-102c) gekoppelt, um die Leitung eines parasitären PNP-Bipolartransistors (BJT) 208 zu hemmen, wobei die P-Wanne 204 der Emitter ist, die tiefe N-Wanne 202 die Basis ist und das P-Substrat 206 der Kollektor ist. Parasitärer PNP BJT 208 leitet, wenn seine Emitter-Spannung (z. B. Spannungspegel an P-Wanne 204) höher ist als seine Basisspannung (z. B. Spannungspegel bei tiefer N-Wanne 202) und seine Basisspannung höher ist als seine Kollektorspannung (z. B. Spannungspegel auf P-Substrat 206). Das Zwingen einer Spannung an der tiefen N-Wanne 202 auf einen höchsten Spannungspegel, der an einer Ladungspumpe oder einer Ladungspumpenzelle auftritt, stellt sicher, dass die Basisspannung größer oder gleich der Emitterspannung des parasitären PNP BJT 208 ist. In der Ladungspumpe 100 könnte man vernünftigerweise erwarten, dass der höchste Spannungspegel (d. h. zuverlässig höchster verfügbarer Spannungspegel) durch die Ausgangsspannung VOUT der Ladungspumpe 100 auftritt, und so in der Ladungspumpe 100 die jeweiligen tiefen N-Wannen der Ladungstransferschalter 116a-116c elektrisch mit dem Ausgangsknoten 106 gekoppelt sind, um die Ausgangsspannung VOUT zu empfangen, wie durch 2 dargestellt, wobei die tiefe N-Wanne 202 elektrisch mit dem Ausgangsknoten 106 gekoppelt ist, um die Ausgangsspannung VOUT zu empfangen.
Die Erfinder dieser Offenbarung erkennen nun, dass nach dem Einschalten einer Ladungspumpe 100 und von Ladungspumpenzellen 102a, 102b und 102c die Ausgangsspannung VOUT am Ausgangsknoten 106 anfänglich 0 V beträgt und dann kurzzeitig auf einen Spannungspegel ansteigt (hierin als „Anstiegszeitraum“ bezeichnet), welcher der höchste Spannungspegel an der Ladungspumpe 100 ist, und dann schließlich auf einen vollständig verstärkten Spannungspegel. Während einer anfänglichen Zeitdauer eines Anstiegzeitraums ist die Ausgangsspannung VOUT nicht der höchste Spannungspegel an der Ladungspumpe 100, so dass ein parasitärer PNP BJT 208 leiten kann, wenn seine Emitterspannung (z. B. Spannungspegel an P-Wanne 204) höher ist als seine Basisspannung (z. B. Spannungspegel bei tiefer N-Wanne 202) und seine Basisspannung höher ist als seine Kollektorspannung (z. B. Spannungspegel auf P-Substrat 206). In der beispielhaften CMOS-Struktur, die durch 2 dargestellt ist, kann ein leitender parasitärer PNP-BJT 208 Strom auf das P-Substrat 206 einspeisen (anders gesagt kann ein Leckstrom von P-Wanne 204 zu P-Substrat 206 fließen). In einer CMOS-Vorrichtung auf Silizium wie dem NMOS-Ladungstransferschalter 200 kann ein Leckstrom in das P-Substrat 206 ein Latch-up-Phänomen verursachen, das die Zuverlässigkeit einer solchen CMOS-Vorrichtung oder eines Produkts verringern kann (z. B. kann eine Ladungspumpe weniger als die vollständig verstärkte Spannung oder sogar 0 Volt erzeugen und es kann ein starker Stromverlust aus Strom, der zur Masse fließt, auftreten, ohne Einschränkung) und das Risiko erhöht, dass eine solche CMOS-Vorrichtung oder ein solches Produkt in einigen Fällen irreversibel ausfallen wird. Dementsprechend erhöht die Leitung durch einen parasitären PNP-BJT 208 das Risiko eines Latch-up einer Ladungspumpenzelle (z. B. Ladungspumpenzellen 102a-102c, ohne Einschränkung) und einer Ladungspumpe (z. B. Ladungspumpe 100, ohne Einschränkung), die diese einschließen.
In einer typischen Ladungspumpe ist die P-Wanne 204 des NMOS-Ladungstransferschalters 200 elektrisch mit der Eingangsspannung VIN gekoppelt, und die Eingangsspannung VIN am Eingangsknoten 104 ist im Allgemeinen der niedrigste Spannungspegel, der an einer solchen Ladungspumpe während ihres Betriebs auftritt. Die Erfinder dieser Offenbarung erkennen nun, dass während des Einschaltens des NMOS-Ladungstransferschalters 200 die Eingangsspannung VIN zumindest vorübergehend (d. h. mindestens einen Abschnitt des Anstiegszeitraums lang) größer als die Ausgangsspannung VOUT ist, und eine parasitäre PN-Diode 210 (zusätzlich oder alternativ zum parasitären PNP BJT 208) leiten kann, wobei die P-Wanne 204 die Anode ist und der Drain (D)-N-Übergang die Kathode ist. Eine solche parasitäre PN-Diode 210 kann Strom in die P-Wanne 204 einspeisen, wenn die Spannung der Anode größer als der Spannungspegel der Kathode der parasitären PN-Diode 210 ist. Der Fluss eines Leckstroms in die P-Wanne 204 einer CMOS-Vorrichtung erhöht das Risiko eines Latch-up-Phänomens und der damit verbundenen vorstehend erörterten Probleme. Obwohl nicht dargestellt, kann eine parasitäre Diode oder BJT in ähnlicher Weise von dem Drain-P-Übergang, der N-Wanne und dem P-Substrat eines PMOS-Transistors leiten.
Eine Möglichkeit zur Verbesserung der Latch-up-Immunität, die den Erfindern dieser Offenbarung bekannt ist, besteht darin, einen oder mehrere Knoten einer Ladungspumpe (z. B. Eingangsknoten, Ausgangsknoten, Spannungsverstärkungsknoten oder einen internen Knoten, der nicht den Ladungspumpen zugeordnet ist, ohne Einschränkung) in eine geeignet hohe Spannung vorzuladen, bevor eine Ladungspumpe betrieben wird (z. B. vor dem Einschalten oder nach dem Einschalten, aber vor dem Anlegen der Eingangsspannung VIN, ohne Einschränkung). Dies kann zum Beispiel dadurch erreicht werden, dass eine Hilfsladungspumpe genutzt wird, um einen oder mehrere Eingangs-, Ausgangs- oder interne Knoten einer Ladungspumpe oder Ladungspumpenzelle vorzuladen. Die Erfinder dieser Offenbarung erkennen nun, dass das Durchführen einer Vorladung eine Zeitdauer (z. B. eine „Vorladephase“) zum Starten einer Ladungspumpe oder einer Ladungspumpenzelle sowie Silicium-Ist-Kosten hinzufügt.
Die Erfinder dieser Offenbarung schätzen nun die Zweckmäßigkeit eines Ladungstransferschalters oder einer Ladungspumpenzelle mit verbesserter Latch-up-Immunität und verbesserter Leistung aus reduziertem Latch-up-Risiko (d. h. weist Latch-up-Immunität auf), welche niedrige Flächenkosten (z. B. von Silizium im Vergleich zu, als nicht einschränkenden Beispiel, Ladungspumpen, die eine vorstehend beschriebene Hilfsladungspumpe nutzen) aufrechterhält, und zusätzlich oder alternativ eine kurze Einschaltdauer (z. B. im Vergleich zu, als nicht einschränkenden Beispiel, Ladungspumpen, die eine vorstehend beschriebene Hilfsladungspumpe nutzen, die eine Vorladephase hinzufügt) aufweisen.
Ein oder mehrere Beispiele beziehen sich allgemein auf einen Ladungstransferschalter, der Latch-up-Immunität aufweist. Eine Ladungspumpenzelle, die einen solchen Ladungstransferschalter einschließt, kann eine erhöhte Latch-up-Immunität aufweisen und kann auf diese Weise Ladungspumpen einschließen, einschließlich derselben. In einem oder mehreren Beispielen kann eine solche Ladungspumpenzelle einen Ladungstransferschalter einschließen, der Folgendes einschließt: einen Transistor, der an einer CMOS-Struktur bereitgestellt ist, einen derartigen Transistor zum elektrischen Koppeln eines Eingangsknotens mit einem Spannungsverstärkungsknoten (und hierin auch als „Ladungstransfertransistor“ bezeichnet); eine erste Abschirmungsschaltung, die angeordnet ist, um eine Abschirmspannung VSH an eine Masse (z. B. P-Wanne oder P-Substrat, ohne Einschränkung) der CMOS-Struktur bereitzustellen, und eine zweite Abschirmungsschaltung, die angeordnet ist, um eine Abschirmspannung VSH an eine tiefe N-Wanne der CMOS-Struktur bereitzustellen. In einem oder mehreren Beispielen kann die Abschirmspannung VSH einen Spannungspegel aufweisen, der ein niedrigster verfügbarer Spannungspegel ist, der an der Ladungspumpenzelle oder Ladungspumpe allgemeiner gezeigt ist. Die erste Abschirmungsschaltung kann einen Spannungswahlschalter einschließen, der konfiguriert ist, um einen niedrigsten Spannungspegel auszuwählen, der zwischen einer Spannung an einer Source des Transistors (die elektrisch mit einem Eingangsknoten einer Ladungspumpenzelle gekoppelt sein kann) und einer Spannung an einem Drain des Transistors (der elektrisch mit einem internen Knoten einer Ladungspumpenzelle gekoppelt sein kann, an der eine verstärkte Spannung als Reaktion auf ein Pumpsignal erzeugt wird (wobei der interne Knoten hierin auch als ein „Spannungsverstärkungsknoten“ bezeichnet werden kann)) vorliegt.
Insbesondere wird durch diese Offenbarung kein spezifischer Grad an Latch-up-Immunität an einer Ladungspumpenzelle oder Ladungspumpe benötigt, sofern nicht ausdrücklich angegeben. Als nicht einschränkendes Beispiel können offenbarte Ladungspumpenzellen in einer Gesamtheit oder weniger als einer Gesamtheit von Ladungspumpenzellen einer Ladungspumpe verwendet werden, und offenbarte Ladungstransferschalter können in einer Gesamtheit oder weniger als einer Gesamtheit von Ladungstransferschaltern einer Ladungspumpenzelle verwendet werden - in allen Fällen ohne den Umfang dieser Offenbarung zu überschreiten.
3 ist ein Diagramm, das eine Ladungspumpenzelle 300 darstellt, die eine verbesserte Latch-up-Immunität gemäß einem oder mehreren Beispielen aufweisen kann. Im Allgemeinen ist die Ladungspumpenzelle 300 konfiguriert, um als Reaktion auf die Pumpsignale CLKP und CLKN und Eingangsspannung VIN eine Ausgangsspannung VOUT am Ausgangsknoten 308 zu erzeugen. Die Ladungspumpenzelle 300 schließt kreuzgekoppelte NMOS-Ladungstransferschalter 302 und 304 ein, die hierin auch als „erster NMOS-Ladungstransferschalter 302“ und „zweiter NMOS-Ladungstransferschalter 304“ und kreuzgekoppelte PMOS-Ladungsschalter 316 und 318 bezeichnet werden.
Die NMOS-Ladungsschalter 302 und 304 der Ladungspumpenzelle 300 schließen jeweils drei NMOS-Transistoren ein (d. h. über elektrische Kopplungen ihrer jeweiligen Anschlüsse und Massekontakte wie von 3 dargestellt), die als ein einzelner NMOS-Transferschalter (d. h. erster Ladungstransferschalter 302 und zweiter Ladungstransferschalter 304) angeordnet sind. Die Ladungstransferschalter 302 und 304 schließen jeweils einen NMOS-Ladungstransfertransistor M1 (hierin als „Ladungstransfertransistor M1“ und allgemeiner als „erster Transistor“ bezeichnet) ein, der durch eine Schaltung 320 unterstützt wird, die im Allgemeinen konfiguriert ist, um die Abschirmspannung, die einen niedrigeren eines Spannungspegels aufweist, der durch die Spannung am ersten Anschluss auftritt, und eines Spannungspegels, der durch die Spannung am zweiten Anschluss auftritt, anzulegen. Die Schaltung 320 kann eine Anordnung von zwei NMOS-Transistoren M2 und M3 einschließen (hierin als „Transistor M2“ und „Transistor M3“ bezeichnet, und allgemeiner als „zweiter Transistor“ und „dritter Transistor“). Die Gates der jeweiligen Ladungstransfertransistoren von Ladungstransferschaltern 302 und 304 sind elektrisch mit den internen Knoten 310 bzw. 314 gekoppelt. Zur Vereinfachung der Veranschaulichung sind nur die Transistoren M1, M2 und M3 für den ersten Ladungstransferschalter 302 durch 3 dargestellt, obwohl die Erörterung des ersten Ladungstransferschalters 302 auch für den zweiten Ladungstransferschalter 304 gilt.
In einem oder mehreren Beispielen wird während eines Einschaltens der Ladungspumpenzelle 300 und insbesondere des Ladungstransferschalters 302 eine Abschirmspannung VSH auf einen Massekontakt 312 des Ladungstransfertransistors M1 (z. B. ein elektrisch leitfähiges Material, das direkt mit einer P-Wanne einer CMOS-Struktur gekoppelt ist, an dem der Ladungstransfertransistor M1 bereitgestellt ist) angelegt, um die Erzeugung eines Leckstroms in die P-Wanne 404 zu verhindern, wie nachstehend in Bezug auf 4 beschrieben, z. B. wie vorstehend während des Einschaltens erörtert, ohne Einschränkung.
In einem oder mehreren Beispielen sind die Transistoren M2 und M3 als Schaltung 320 angeordnet, die konfiguriert ist, um eine Spannung, die einen niedrigsten Spannungspegel aufweist (wie nachstehend erörtert), auszuwählen und die ausgewählte Spannung als Abschirmspannung VSH an den Massekontakt 312 des Ladungstransfertransistors M1 anzulegen, um die P-Wanne 404 des Ladungstransfertransistors M1 auf einen niedrigsten Spannungspegel in der Ladungspumpenzelle 300 zu zwingen und so sicherzustellen, dass ein Spannungspegel an der P-Wanne 404 nicht höher ist als ein Spannungspegel an einer tiefen N-Wanne 402, wie nachstehend in Bezug auf 4 weiter beschrieben. Ein solcher Spannungsselektor wählt zwischen einer Spannung an einer Source S1 des Ladungstransfertransistors M1 (hierin auch als ein „zweiter Anschluss“ des Ladungstransfertransistors M1 und allgemeiner als Ladungstransferschalter 302 bezeichnet), die elektrisch mit einem Eingangsknoten 306 der Ladungspumpenzelle 300 gekoppelt ist, um die Eingangsspannung VIN zu empfangen, und einer Spannung am Drain D1 der Transistorladungsübertragung M1 (hierin allgemein auch als „erster Anschluss“ des Ladungstramsfertransistors M1 und Ladungstransferschalters 302 bezeichnet), der elektrisch mit dem internen Knoten 310 gekoppelt ist, um eine Verstärkungsspannung VBOOST zu empfangen, die einen Spannungspegel im Bereich von ungefähr 0 bis ungefähr (S + 1)*VIN aufweist, wobei S eine Anzahl von Stufen von Ladungspumpenzellen zu einem gegebenen Knoten ist.
Im Allgemeinen wird während des Einschaltens der Ladungspumpenzelle 300 und des Ladungstransferschalters 302 insbesondere die Abschirmspannung VSH weiter auf die tiefe N-Wand 402 des Ladungstransfertransistors M1 angelegt (wie von 4 dargestellt). Dementsprechend sind die Spannungspegel, die an der P-Wanne 404 und der tiefen N-Wanne 402 einer CMOS-Struktur, an der der Ladungstransfertransistor M1 bereitgestellt wird, auftreten, im Wesentlichen gleich. Die Einhaltung gleicher Spannungspegel am Emitter und der Basis des parasitären PNP BJT hemmt die Leitung durch den PNP BJT, so dass kein Strom auf das P-Substrat 406 eingespeist wird. Ferner hemmt ein gleicher Spannungspegel an der Anode und Kathode einer parasitären Diode die Leitung durch die parasitäre Diode und so wird kein Strom in die P-Wanne eingespeist.
4 ist ein schematisches Diagramm eines Ladungstransferschalters 400 gemäß einem oder mehreren Beispielen. Der Ladungstransferschalter 400 ist ein nicht einschränkendes Beispiel von Ladungstransferschaltern 302 oder 304 von 3.
Die CMOS-Struktur 414 schließt eine einzelne P-Wanne (P-Wanne 404) und eine einzelne tiefe N-Wanne (tiefe N-Wanne 402) ein, welche die einzelne P-Wanne 404 im Wesentlichen einkapselt. Die Transistoren M1, M2 und M3 sind in der CMOS-Struktur 414 und insbesondere in der einzelnen P-Wanne 404 und der einzelnen tiefen N-Wanne 402 bereitgestellt, welche die einzelne P-Wanne 404 im Wesentlichen einkapselt und von einem gemeinsamen P-Substrat 406 getragen wird. Die tiefe N-Wanne 402 ist somit zwischen der P-Wanne 404 und dem P-Substrat 406 angeordnet.
Ein Gate des Transistors M2 ist elektrisch mit einer Source S1 des Ladungstransfertransistors M1 gekoppelt, und ein Gate des Transistors M3 ist elektrisch mit einem Drain D 1 des Ladungstransfertransistors M1 gekoppelt, ein Drain D2 des Transistors M2 ist elektrisch mit dem Massekontakt 408 des Ladungstransfertransistors M1 gekoppelt und ein Drain D3 des Transistors M3 ist elektrisch mit dem Massekontakt 416 des Ladungstransfertransistors M1 gekoppelt. Der Massekontakt 416 ist elektrisch mit der P-Wanne 404 und mit der tiefen N-Wanne 402 gekoppelt. Wenn der Spannungspegel, der an der Quelle S1 gezeigt ist, größer als ein Spannungspegel ist, der an dem Drain D1 auftritt (z. B. eine Spannungsdifferenz zwischen S1 und D1 bis über einen Schwellenwert ansteigt), schaltet sich der Transistor M2 ein (Transistor M3 ist ausgeschaltet) und zwingt die Spannung an dem Massekontakt 408 auf einen Spannungspegel, der an der Source S2 des Transistors M2, der auch Drain D1 des Ladungstransfertransistors M1 ist, auftritt (gemeinsam erster Anschluss 412 des Ladungstransferschalters 400). Wenn der an Drain D1 auftretende Spannungspegel größer als ein Spannungspegel ist, der an Source S 1 auftritt (z. B. eine Spannungsdifferenz zwischen S1 und D1 bis unter einen Schwellenwert abnimmt), schaltet sich der Transistor M2 aus und der Transistor M3 schaltet sich ein, und der Transistor M3 zwingt die Spannung an dem Massekontakt 408 auf einen Spannungspegel, der an der Source S3 des Transistors M2, der auch Source S1 des Ladungstransfertransistors M1 ist, auftritt und gemeinsam der zweite Anschluss 410 des Ladungstransferschalters 400 ist.
In dem spezifischen nicht einschränkenden Beispiel, das von 3 dargestellt ist, schließen die PMOS-Ladungstransferschalter 316 und 318 der Ladungspumpenzelle 300 keine Schaltungen zum Erhöhen der Latch-up-Immunität ein. Wie in Bezug auf 5 und 6 erörtert, kann in einem oder mehreren Beispielen eine Ladungspumpenzelle einen PMOS-Ladungstransferschalter einschließen, der konfiguriert ist, um die Latch-up-Immunität zu erhöhen.
5 ist ein Diagramm, das eine Ladungspumpenzelle 500 darstellt, die eine verbesserte Latch-up-Immunität gemäß einem oder mehreren Beispielen aufweisen kann. Die Ladungspumpenzelle 500 schließt kreuzgekoppelte Ladungstransferschalter 506 und 508 einer NMOS-Vielfalt (wie Ladungstransferschalter 302 und 304 von 3, ohne Einschränkung), die mit dem Eingangsknoten 510 der Ladungspumpenzelle 500 gekoppelt sind, ein und schließt kreuzgekoppelte Ladungstransferschalter 502 und 504 einer PMOS-Vielfalt ein, die mit dem Ausgangsknoten 512 der Ladungspumpenzelle 500 elektrisch gekoppelt sind. Die Ladungstransferschalter 502 und 504 können hierin jeweils als „erster Ladungstransferschalter 502“ bzw. „zweiter Ladungstransferschalter 504“ bezeichnet werden.
Pumpsignale CLKP und CLKN können durch eine digitale Schaltung vorgesehen werden, die konfiguriert ist, um zwei oszillierende Signale bereitzustellen, die sich auf derselben Frequenz befinden, aber um 180° zueinander verschoben sind. Eine Betriebsfrequenz (oder ein Bereich von Frequenzen) von offenbarten Ladungstransferschaltern, Ladungspumpenzellen und Ladungspumpen kann zumindest teilweise auf einer Kapazität eines Pumpenkondensators basieren, auf den ein Pumpsignal angewendet wird (z. B. an der Ladungspumpenzelle 300 oder der Ladungspumpenzelle 500, ohne Einschränkung). Im Allgemeinen weist die Größe einer Frequenz für ein Pumpsignal, um einen Pumpenkondensator ausreichend zu laden, eine umgekehrte Beziehung zur Größe der Kapazität des Pumpenkondensators auf. Als ein nicht einschränkendes Beispiel kann für eine kleine Kapazität (z. B. ein Kondensator, der auf einen Chip passt, üblicherweise ungefähr 1 pF bis ungefähr 100 pF für eine Ladungspumpe, ohne Einschränkung) der Pumpenkondensator die Ladungstransferschalter 502, 504, 506 und 508 (sowie Ladungstransferschalter 302 und 304) mindestens bis zu 40 MHz betreiben, und die Ladungspumpenzelle 500 (sowie die Ladungspumpenzelle 300) unterstützt Frequenzen von Pumpsignalen CLKP und CLKN mindestens bis zu 40 MHz. Ferner gilt: Je höher die Frequenz eines Pumpsignals, desto niedriger ist die Restwelligkeit, die durch die Ausgangsspannung VOUT auftritt, was in einigen Anwendungen wünschenswert sein kann. Somit kann in einem oder mehreren Beispielen eine Betriebsfrequenz (oder ein Bereich von Frequenzen) von offenbarten Ladungstransferschaltern, Ladungspumpenzellen und Ladungspumpen zumindest teilweise auf (zusätzlich oder alternativ zu der Kapazität von Pumpenkondensatoren) einer gewünschten Größe (oder einem Größenbereich) der Restwelligkeit, die durch die Ausgangsspannung VOUT auftritt, basieren. Für einen Pumpkondensator mit großer Kapazität (z. B. ein Kondensator, der nicht angemessen auf einen Chip passt, üblicherweise größer als ungefähr 100 pF) ist der Pumpkondensator üblicherweise „offchip“. Die Verwendung eines Pumpkondensators mit großer Kapazität verringert die Frequenz, auf der die Ladungstransferschalter arbeiten können, und die Frequenz der unterstützten Pumpsignale im Vergleich zu Pumpkondensatoren mit geringer Kapazität.
Die Ladungstransferschalter 502 und 504 schließen jeweils drei PMOS-Transistoren ein (d. h. über elektrische Kopplung ihrer jeweiligen Anschlüsse, wie von 5 dargestellt), die als ein einzelner PMOS-Ladungstransferschalter angeordnet sind. Beide Ladungstransferschalter 502 und 504 schließen einen PMOS-Ladungstransfertransistor M4 (hierin als „Ladungstransfertransistor M4“ und allgemeiner als „erster Transistor“ bezeichnet) ein, der durch eine Schaltung 518 unterstützt wird, die eine Anordnung der zwei PMOS-Transistoren M5 und M6 (hierin als „Transistor M5“ und „Transistor M6“ bezeichnet und allgemeiner als „zweiter Transistor“ und „dritter Transistor“) einschließt. Zur Vereinfachung der Beschreibung sind die Transistoren M4, M5 und M6 nur in Bezug auf den Ladungstransferschalter 502 dargestellt.
Im Allgemeinen wird während des Betriebs des Ladungstransferschalters 502 eine Abschirmspannung VSH auf einen Massekontakt 516 des Ladungstransfertransistors M4 (z. B. eine leitfähige Struktur einschließlich eines elektrisch leitfähigen Materials, das elektrisch mit der N-Wanne 602 einer CMOS-Struktur 606 gekoppelt ist, an der der Ladungstransfertransistor M4 bereitgestellt ist, wie von 6 dargestellt) angelegt, um die Erzeugung eines Leckstroms (z. B. wie vorstehend erörtert durch eine leitende PN-Diode oder BJT zu N-Wanne 602 oder P-Substrat 604 während des Einschaltens, ohne Einschränkung) zu verhindern.
6 ist ein schematisches Diagramm, das einen Ladungstransferschalter 600 gemäß einem oder mehreren Beispielen darstellt und das ein nicht einschränkendes Beispiel für einen Ladungstransferschalter 502 oder 504 von 5 ist.
Genauer gesagt, und zurückkehrend zu 5, ist die Schaltung 518 im Allgemeinen konfiguriert, um die Abschirmspannung, die einen höheren Spannungspegel aufweist, der durch die Spannung an einem zweiten Anschluss auftritt (z. B. einem Drain D4 des Ladungstransfertransistors M4, der elektrisch mit einem internen Knoten 514 der Ladungspumpenzelle 500 gekoppelt ist, mit einem Spannungspegel im Bereich von etwa 0 V bis ungefähr (S + 1)*VIN) und einen Spannungspegel aufweist, der durch die Spannung an einem ersten Anschluss (z. B. einer Source S4 des Ladungstransfertransistors M4, die mit Ausgangsknoten 512 elektrisch gekoppelt ist, der von ungefähr 0 V bis ungefähr (S + 1)*VIN ansteigt), um einen Massekontakt 608 und eine N-Wanne 602 der CMOS-Struktur 606 zu zwingen, den höchsten Spannungspegel an einer Ladungspumpenzelle (z. B. Ladungspumpenzelle 500) auftritt.
Der Transistor M5 ist an der Schaltung 518 angeordnet, um sich zumindest teilweise als Reaktion auf eine Spannung am Drain D4 des PMOS-Ladungstransfertransistors M4 (ein „zweiter Anschluss 612“, der auch eine Source S5 des Transistors M5 ist), der einen höheren Spannungspegel als ein Spannungspegel aufweist, der durch eine Spannung an der Source S4 des PMOS-Ladungstransfertransistors M4 (ein „erster Anschluss 610“, der elektrisch mit einem Gate des Transistors M5 gekoppelt ist) auftritt, einzuschalten und sich zumindest teilweise als Reaktion auf die Spannung an dem Drain D4 des PMOS-Ladungstransfertransistors M4, der einen niedrigeren Spannungspegel aufweist als der Spannungspegel, der durch die Spannung an der Source-Anordnung S4 des PMOS-Ladungstransfertransistors M4 auftritt, auszuschalten. Der Transistor M6 ist an der Schaltung 518 angeordnet, um sich zumindest teilweise als Reaktion auf eine Spannung an der Source S4 des PMOS-Ladungstransfertransistors M4 (der „erste Anschluss 610“, die auch eine Source S6 des Transistors M6 ist), die einen höheren Spannungspegel als ein Spannungspegel aufweist, der durch eine Spannung an dem Drain D4 des PMOS-Ladungstransfertransistors M4 (der „zweite Anschluss 612“), der elektrisch mit einem Gate des Transistors M6 gekoppelt ist, auftritt, einzuschalten und sich zumindest teilweise als Reaktion auf die Spannung an der Source S4 des PMOS-Ladungstransfertransistors M4, die einen niedrigeren Spannungspegel aufweist als der Spannungspegel, der durch den drain D4 des PMOS-Ladungstransfertransistors M4 auftritt, auszuschalten.
Die Anordnung des Ladungstransferschalters 600 und der Schaltung 518 legt insbesondere kontinuierlich eine Spannung an, die einen höchsten Spannungspegel zwischen den Spannungen an der Quelle S4 und dem Drain D4 zu Massekontakt 608 und N-Wanne 602 der CMOS-Struktur 606 aufweist, wo alle drei PMOS-Transistoren M4, M5 und M6 bereitgestellt werden. Es gibt keine Gelegenheit (d. h. nicht nacheinander, wenn überhaupt) für eine PN-Diode (wobei N-Wanne 602 die Kathode ist und entweder der P-S4-Übergang oder der P-D4-Übergang die Anode ist, wie vorstehend erörtert), um zu leiten. Dementsprechend wird kein Leckstrom (d. h. eine unbedeutende Menge, wenn überhaupt) erzeugt, der zu N-Wanne 602 fließt, und so dass das Latch-up-Risiko in den PMOS-Ladungstransfertransistoren der Ladungstransferschalter 502 und 504 der Ladungspumpenzelle 500 verringert wird.
7A ist ein Flussdiagramm, das einen Prozess 700a zum Betreiben eines ersten Transistors (z. B. eines NMOS oder PMOS-Ladungstransfertransistors, ohne Einschränkung) eines Ladungstransferschalters während des Einschaltens einer Ladungspumpenzelle oder allgemeiner einer Ladungspumpe gemäß einem oder mehreren Beispielen darstellt. Vorgänge von 7A können als ein nicht einschränkendes Beispiel durch die Schaltung 320 von 3 oder 508 von 5 durchgeführt werden.
Bei Vorgang 702 stellt der Prozess 700a eine Eingangsspannung an einen Eingangsknoten einer Ladungspumpenzelle bereit. Die Ladungspumpenzelle kann einen ersten Transistor (z. B. einen NMOS oder PMOS-Ladungstransfertransistor, ohne Einschränkung) einschließen, der an einer CMOS-Struktur bereitgestellt wird.
Bei Vorgang 704 legt der Prozess 700a als Reaktion auf eine Beziehung zwischen einer Spannung an einem ersten Anschluss des ersten Transistors (z. B. einem Drain eines NMOS-Ladungstransfertransistors oder einer Source eines PMOS-Ladungstransfertransistors, ohne Einschränkung) und einer Spannung an einem zweiten Anschluss des ersten Transistors (z. B. an einer Source des NMOS-Ladungstransfertransistors oder einem Drain eines PMOS-Ladungstransfertransistors, ohne Einschränkung) eine Abschirmspannung an einen Massekontakt des ersten Transistors an. In einem Fall, in dem der erste Transistor ein NMOS-Ladungstransfertransistor ist, ist der Massekontakt elektrisch mit einer P-Wand des NMOS-Transistors gekoppelt. In einem Fall, in dem der erste Transistor ein PMOS-Ladungstransfertransistor ist, ist der Massekontakt elektrisch mit einer N-Wand des PMOS-Transistors gekoppelt.
7B ist ein Flussdiagramm, das einen Prozess 700b zum Anlegen einer Spannung an einen Massekontakt eines Transistors eines Ladungstransferschalters einer Ladungspumpenzelle gemäß einem oder mehreren Beispielen darstellt. Vorgänge von 7A können als ein nicht einschränkendes Beispiel durch die Schaltung 320 von 3 oder 508 von 5 durchgeführt werden.
Bei Vorgang 706 legt der Prozess 700b eine Abschirmspannung an einen Massekontakt eines ersten Transistors (z. B. eines NMOS- oder PMOS-Ladungstransfertransistors, ohne Einschränkung) an, die einen ersten Spannungspegel aufweist, der auf eine erste Beziehung zwischen einer Spannung an einem ersten Anschluss des ersten Transistors (z. B. einem Drain eines NMOS-Ladungstransfertransistors oder einer Source eines PMOS-Ladungstransfertransistors, ohne Einschränkung) und einer Spannung an einem zweiten Anschluss des ersten Transistors (z. B. einer Source eines NMOS-Ladungstransistors oder einem Drain eines PMOS-Ladungstransfertransistors, ohne Einschränkung) reagiert.
Bei Vorgang 708 legt der Prozess 700b die Abschirmspannung an den Massekontakt des ersten Transistors an (z. B. den NMOS- oder PMOS-Ladungstransfertransistor, ohne Einschränkung), die einen zweiten Spannungspegel aufweist, der auf eine zweite Beziehung zwischen der Spannung am ersten Anschluss des ersten Transistors (z. B. einem Drain eines NMOS-Ladungstransfertransistors oder einer Source eines PMOS-Ladungstransfertransistors, ohne Einschränkung) und der Spannung am zweiten Anschluss des Ladungstransfertransistors (z. B. einer Source eines NMOS-Ladungstransfertransistors oder einem Drain eines PMOS-Ladungstransfertransistors, ohne Einschränkung), reagiert. In einem oder mehreren Beispielen unterscheidet sich die zweite Beziehung von der ersten Beziehung und kann der ersten Beziehung entgegengesetzt sein.
In einem oder mehreren Beispielen kann der erste Anschluss optional elektrisch mit einem internen oder Ausgangsknoten einer Ladungspumpenzelle (z. B. einem Spannungsverstärkungsknoten, ohne Einschränkung) oder mit einem Ausgangsknoten einer Ladungspumpe gekoppelt sein, und der zweite Anschluss kann optional elektrisch mit einem Eingangsknoten einer Ladungspumpenzelle oder Ladungspumpe in einem Beispiel eines NMOS-Ladungstransfertransistors gekoppelt sein. In einem oder mehreren Beispielen kann der erste Anschluss optional elektrisch mit einem Ausgangsknoten einer Ladungspumpenzelle oder Ladungspumpe gekoppelt sein, und der zweite Anschluss kann optional elektrisch mit einem internen Knoten einer Ladungspumpenzelle (z. B. einem Spannungsverstärkungsknoten, ohne Einschränkung) in einem Beispiel eines PMOS-Ladungstransfertransistors gekoppelt sein.
7C und 7D sind Flussdiagramme, die Prozesse 700c und 700d zum Beobachten einer ersten Beziehung und zweiten Beziehung des Prozesses 700b in einem Fall eines NMOS oder PMOS-Ladungstransfertransistors gemäß einem oder mehreren Beispielen darstellen. Vorgänge von 7C können als ein nicht einschränkendes Beispiel durch die Schaltung 320 von 3 durchgeführt werden, und die Vorgänge von 7D können als ein nicht einschränkendes Beispiel durch die Schaltung 508 von 5 durchgeführt werden.
In einem oder mehreren Beispielen, in denen der erste Transistor des Prozesses 700b ein NMOS-Ladungstransfertransistor (z. B. Ladungstransfertransistor M1 von 3 oder 4, ohne Einschränkung) ist, ist der Prozess 700c ein Prozess zum Anlegen der Abschirmspannung, die einen niedrigeren Spannungspegel aufweist, der durch die Spannung am ersten Anschluss auftritt, und einen Spannungspegel aufweist, der durch die Spannung am zweiten Anschluss auftritt, gemäß einem oder mehreren Beispielen.
Bei Vorgang 710 beobachtet der Prozess 700c die erste Beziehung als Reaktion auf einen Spannungspegel, der eine Spannung an einem ersten Anschluss (optional elektrisch mit einem internen Knoten einer Ladungspumpenzelle gekoppelt (z. B. einem Spannungsverstärkungsknoten, ohne Einschränkung)) des NMOS-Ladungstransfertransistors aufweist, die niedriger als ein Spannungspegel ist, der durch eine Spannung an einem zweiten Anschluss des NMOS-Ladungstransfertransistors (optional elektrisch gekoppelt mit einem Eingangsknoten der Ladungspumpenzelle gekoppelt ist) auftritt. Während mindestens einer anfänglichen Zeitdauer des Einschaltens der Ladungspumpenzelle (d. h. eines vorstehend erörterten Anstiegszeitraums) ist die niedrigere der Spannungen die Spannung am internen Knoten, und die höhere Spannung befindet sich am Eingangsknoten, und Prozess 700c legt den Spannungspegel am internen Knoten an den Massekontakt des NMOS-Ladungstransfertransistors an.
Bei Vorgang 712 beobachtet der Prozess 700c die zweite Beziehung als Reaktion auf einen Spannungspegel, der eine Spannung am zweiten Anschluss des NMOS-Ladungstransfertransistors (optional elektrisch gekoppelt mit einem Eingangsknoten der Ladungspumpe) aufweist, der niedriger ist als ein Spannungspegel, der durch eine Spannung am ersten Anschluss des NMOS-Ladungstransfertransistors (optional elektrisch gekoppelt mit einem internen Knoten der Ladungspumpenzelle (z. B. einem Spannungsverstärkungsknoten, ohne Einschränkung)) auftritt. Nach dem Anstiegszeitraum steigt der Spannungspegel an einem solchen internen Knoten als Reaktion auf die Anwendung des Pumpsignals (d. h. wird angehoben) an, und wenn der Spannungspegel am Eingangsknoten niedriger als der Spannungspegel am internen Knoten ist, wendet der Prozess 700c den Spannungspegel an dem Eingangsknoten zum Massekontakt des NMOS-Ladungstransfertransistors an.
In einem oder mehreren Beispielen, in denen der erste Transistor des Prozesses 700b ein PMOS-Ladungstransfertransistor (z. B. Ladungstransfertransistor M4 von 5 oder 6) ist, ist der Prozess 700d ein Prozess zum Anlegen der Abschirmspannung, die einen höheren Spannungspegel aufweist, der durch die Spannung am ersten Anschluss auftritt, und einen Spannungspegel aufweist, der durch die Spannung am zweiten Anschluss auftritt, gemäß einem oder mehreren Beispielen.
In Vorgang 714 beobachtet der Prozess 700d die erste Beziehung als Reaktion auf einen Spannungspegel, der eine Spannung am zweiten Anschluss des PMOS-Ladungstransfertransistors aufweist (optional elektrisch mit einem internen Knoten der Ladungspumpenzelle gekoppelt ist (z. B. ein Spannungsverstärkungsknoten, ohne Einschränkung)), die höher als ein Spannungspegel ist, der durch die Spannung am ersten Anschluss des PMOS-Ladungstransfertransistors (optional elektrisch gekoppelt mit einem Ausgangsknoten der Ladungspumpenzelle gekoppelt) ist. Während mindestens einer anfänglichen Zeitdauer des Einschaltens einer Ladungspumpenzelle (d. h. eines vorstehend erörterten Anstiegszeitraums) ist die höhere der Spannungen die Spannung am internen Knoten der Ladungspumpenzelle, und Prozess 700b legt den Spannungspegel am internen Knoten an den Massekontakt des PMOS-Ladungstransfertransistors an.
Bei Vorgang 716 beobachtet der Prozess 700d die zweite Beziehung als Reaktion darauf, dass der Spannungspegel, der durch die Spannung am ersten Anschluss des PMOS-Ladungstransfertransistors (optional elektrisch mit einem Ausgangsknoten der Ladungspumpenzelle gekoppelt) höher ist als der Spannungspegel, der durch die Spannung am zweiten Anschluss des PMOS-Ladungstransfertransistors (optional elektrisch gekoppelt mit einem internen Knoten der Ladungspumpenzelle (z. B. einem Verstärkungsknoten, ohne Einschränkung)) auftritt. Wenn der Spannungspegel, der durch die Spannung am Ausgangsknoten auftritt, höher ist als der Spannungspegel, der durch die Spannung am internen Knoten der Ladungspumpenzelle auftritt, legt der Prozess 700b den Spannungspegel an dem Ausgangsknoten zu dem Massekontakt des PMOS-Ladungstransfertransistors an.
Insbesondere können in einem oder mehreren Beispielen die Vorgänge des Prozesses 700a -700d sowohl an NMOS als auch an PMOS-Ladungstransfertransistoren (z. B. NMOS-Ladungstransfertransistor M1 von 3 und 4 und PMOS-Ladungstransfertransistor M4 von 5 bzw. 6) einer Ladungspumpenzelle während des Einschaltens der Ladungspumpenzelle durchgeführt werden, wie hierin erörtert.
In einigen Anwendungsfällen einer offenbarten Ladungspumpenzelle und von Ladungspumpen, die diese einschließen, kann eine Last (z. B. ein aktueller Laststrom oder eine durch eine Last verursachte Varianz des Laststroms) auf einem Ausgangsknoten einer Ladungspumpenzelle derart sein, dass die Ausgangsspannung Vout nicht zuverlässig einen Spannungspegel aufweist, der (S + 1)*VIN ist. Ein oder mehrere Beispiele beziehen sich allgemein auf eine Ladungspumpenzelle mit einer geregelten Ausgangsspannung.
8 ist ein Diagramm, das eine Ladungspumpenzellenschaltung 800 mit einer geregelten Ausgangsspannung gemäß einem oder mehreren Beispielen darstellt. Die Ladungspumpenzellenschaltung 800 schließt die Ladungspumpenzelle 802 (z. B. Ladungspumpenzelle 300 oder 500, ohne Einschränkung) und die Regelschleife 816 ein, die angeordnet ist, um einen Spannungspegel zu steuern, der durch die Ausgangsspannung VOUT auftritt. In dem spezifischen, nicht einschränkenden Beispiel, das von 8 dargestellt ist, schließt die Regelschleife 816 einen Widerstandsspannungsteiler 808, einen Komparator 804 und ein Gate 806 (hierin auch als „UND-Gate 806“ bezeichnet) ein, die in einer negativen Rückkopplungsschleife 814 angeordnet sind, die zwischen dem Ausgangsknoten 812 und jeweiligen Eingängen zum Pumpen von Signalen CLKP und CLKN an der Ladungspumpenzelle 802 (Verzögerungsschaltung zum Phasenverschieben CLKP oder CLKN, je nach Fall, nicht dargestellt) angeordnet ist.
Im Allgemeinen ist die negative Rückkopplungsschleife 814 konfiguriert, um die Ausgangsspannung Vout auf einen zuverlässig konstanten Spannungspegel zu regeln, der als VREF*(R1 + R2)/R2 ausgedrückt wird, wobei R1 und R2 die jeweiligen Widerstände der Widerstände in dem Widerstandsspannungsteiler 808 darstellen. Dementsprechend basiert eine Beziehung eines Spannungspegels von Ausgangsspannung Vout und Eingangsspannung Vin am Eingangsknoten 810 zumindest teilweise auf einem vorbestimmten Spannungspegel der Referenzspannung VREF und vorbestimmten jeweiligen Widerständen R1 und R2 und wird nicht durch einen Laststrom an dem Ausgangsknoten 812 beeinflusst. Durch ein nicht einschränkendes Beispiel, in dem die Widerstände R1 und R2 so eingestellt sind, dass sie hierin als Reaktion auf ½ VOUT (N-1) (VOUT (N-1) verwendet werden, um einen Zustand der Spannungsausgabe VOUT zu bezeichnen, der an Regelschleife 816 bereitgestellt ist), die unter VREF liegt, ist der Komparator 804 konfiguriert, um eine Logik „1“ auszugeben UND-Gate 806 ist als boolescher UND-Bediener konfiguriert. Wenn UND-Gate 806 eine Logik „1“ vom Komparator 804 empfängt, verfolgt die Wellenform an ihrer Ausgabe im Wesentlichen die Wellenform des oszillierenden Signals CLK, die Source der Pumpsignale CLKN und CLKP an der Ladungspumpenzelle 802 als ein nicht einschränkendes Beispiel eine Rechteckwelle, die von einer Takt-Source einer digitalen Schaltung erzeugt wird. In einem oder mehreren Beispielen kann das oszillierende Signal CLK eine Frequenz zumindest teilweise basierend auf gewünschten Frequenzen von Pumpsignalen CLKN und CLKP aufweisen, wie vorstehend erörtert. Als nicht einschränkende Beispiele kann das oszillierende Signal CLK eine im Wesentlichen gleiche Frequenz wie eine Frequenz für CLKN und CLKP oder eine Frequenz aufweisen, die ein Vielfaches einer Frequenz für CLKN und CLKP ist.
Während ½ VOUT (N-1) unter VREF liegt, ist die Source für die Pumpsignale CLKP und CLKN effektiv eingeschaltet und die Pumpsignale werden der Ladungspumpenzelle 802 zugeführt. In einem oder mehreren Beispielen verfolgt die Wellenform von Pumpsignalen CLKP und CLKN die Wellenform von CLK in Bezug auf die Frequenz, und die Wellenform eines von CLKP und CLKN kann im Wesentlichen dieselbe Phase wie CLK aufweisen, und die Wellenform des anderen von CLKP und CLKN ist im Wesentlichen um 180° phasenverschoben, um die Wellenform von CLK zu bilden. Phasen- und Frequenzbeziehung zwischen CLKP/CLKN und CLK können von hierin erörterten Beispielen variieren, ohne den Umfang dieser Offenbarung zu überschreiten. Zum Beispiel können in einigen Implementierungen eine jeweilige Wellenform von CLKN und CLKP eine Frequenz aufweisen, die von einer Frequenz von CLK (z. B. über einen Frequenzteiler, ohne Einschränkung) abgeleitet wird, oder eine der Wellenformen von CLKN oder CLKP kann phasenverschoben von einer Phase von CLK sein und die andere Wellenform des CLKN und CLKP kann im Wesentlichen um 180° phasenverschoben sein.
Als Reaktion auf ½ VOUT (N-1) über VREF ist der Komparator 804 konfiguriert, um eine Logik „0“ auszugeben Wenn UND-Gate 806 eine logische „0“ vom Komparator 805 empfängt, ist die Wellenform an ihrem Ausgang eine logische „0“, die nicht oszilliert. Während ½ VOUT (N-1) gleich VREF ist oder VREF überschreitet, sind Pumpsignale CLKP und CLKN effektiv ausgeschaltet, und es wird der Ladungspumpenzelle 802 keine Source zugeführt. Wenn die Pumpsignale ausgeschaltet sind, verstärken die Ladungspumpenzelle 802 VIN nicht, um Ladung dem Ausgangsknoten 812 zuzuführen, und der Spannungspegel der Ausgangsspannung VOUT nimmt ab, wenn VOUT von einem Laststrom heruntergezogen wird (Laststrom nicht dargestellt). Wenn ½ VOUT (N-1) auf unter VREF fällt, erzeugt der Komparator 804 einen Ausgang „1“, der die Pumpsignale CLKN und CLKP und die Ladungspumpenzelle 802 effektiv einschaltet, wodurch dem Ausgangsknoten 812 Ladung bereitgestellt wird, sodass der Spannungspegel der Ausgangsspannung VOUT zunimmt. Bei periodischem EIN/AUS-Betrieb wird ein Gleichgewicht erreicht, wobei durchschnittliche ½ VOUT (N-1) im Wesentlichen gleich VREF ist und die Ausgangsspannung VOUT auf einen gewünschten Spannungspegel für die Ausgangsspannung geregelt wird.
Fachleute werden erkennen, dass viele Topologien für offenbarte Ladungspumpenzellen und Ladungspumpen mit geregelten Ausgängen verfügbar sind. 9 und 10 sind schematische Diagramme, die beispielhafte Topologien zum Regeln von Spannungsausgängen von Ladungspumpen und Ladungspumpenzellen gemäß einem oder mehreren Beispielen darstellen.
In der von 9 dargestellten beispielhaften Topologie werden 1 bis N Ladungspumpenzellen 902, 904 und 906 (z. B. jede Ladungspumpenzelle 300 oder 500, ohne Einschränkung) einer Ladungspumpe 900 durch eine negative Rückkopplungsschleife 908 (z. B. negative Rückkopplungsschleife 814, ohne Einschränkung) gesteuert, um eine Spannungsausgabe VOUT der Ladungspumpe 900 zu regeln. Während 9 eine Steuerungsaktion darstellt, die an jeder der 1 bis N Ladungspumpenzellen 902, 904 und 906 ausgeführt wird, kann in einem oder mehreren Beispielen die negative Rückkopplungsschleife 908 konfiguriert oder angeordnet sein, um eine Steuerungsaktion an einer beliebigen Zahl von 1 zu einer Gesamtheit von N Ladungspumpenzellen 902, 904 und 906 (z. B. mindestens einer der Ladungspumpenzellen, ohne Einschränkung) durchzuführen.
In der von 10 dargestellten beispielhaften Topologie werden 1 bis N Ladungspumpenzellen 1002, 1004 und 1006 der Ladungspumpe 1000 einzeln durch 1 bis N negative Rückkopplungsschleifen 1008, 1010 und 1012 gesteuert, um die jeweiligen Spannungsausgänge der 1-N-Ladungspumpenzellen 1002, 1004 und 1006 zu regeln. Insbesondere können in der durch 10 dargestellten Topologie mehrere geregelte Ausgangsspannungen an Spannungsausgängen von jeweiligen 1 bis N Ladungspumpenzellen 1002, 1004 und 1006 im Wesentlichen gleichzeitig erhalten werden.
11 ist ein Blockdiagramm einer Schaltlogik 1100, die in einigen Beispielen verwendet werden kann, um verschiedene hierin offenbarte Funktionen, Vorgänge, Handlungen, Prozesse und/oder Verfahren zu implementieren. Die Schaltungsanordnung 1100 schließt einen oder mehrere Prozessoren (hierin manchmal als „Prozessoren 1102“ bezeichnet) ein, die betriebsfähig mit einer oder mehreren Datenspeicherungsvorrichtungen (hierin manchmal als „Speicherung 1104“ bezeichnet) gekoppelt sind. Der Speicher 1104 schließt einen darauf gespeicherten maschinenausführbaren Code 1106 ein, und die Prozessoren 1102 schließen die Logikschaltung 1108 ein. Der maschinenausführbare Code 1106 schließt Informationen ein, welche Funktionselemente beschreiben, die durch die Logikschaltung 1108 implementiert (z. B. ausgeführt) werden können. Die Logikschaltung 1108 ist ausgelegt, um die durch den maschinenausführbaren Code 1106 beschriebenen Funktionselemente zu implementieren (z. B. auszuführen). Die Schaltungsanordnung 1100 sollte beim Ausführen der durch den maschinenausführbaren Code 1106 beschriebenen Funktionselemente als Spezialhardware betrachtet werden, die zum Ausführen von hierin offenbarten Funktionselementen konfiguriert ist. In einigen Beispielen können die Prozessoren 1102 konfiguriert sein, um die durch den maschinenausführbaren Code 1106 beschriebenen Funktionselemente sequenziell, gleichzeitig (z. B. auf einer oder mehreren unterschiedlichen Hardwareplattformen) oder in einem oder mehreren parallelen Prozessströmen auszuführen.
Wenn durch die Logikschaltung 1108 der Prozessoren 1102 implementiert, ist der maschinenausführbare Code 1106 konfiguriert, um die Prozessoren 1102 anzupassen, um diese Vorgänge der hierin offenbarten Beispielen durchzuführen. Zum Beispiel kann der maschinenausführbare Code 1106 konfiguriert sein, um die Prozessoren 1102 anzupassen, um mindestens einen Abschnitt oder eine Gesamtheit der von 3 bis 10 dargestellten Prozesse durchzuführen. Als ein anderes Beispiel kann der maschinenausführbare Code 1106 konfiguriert sein, um die Prozessoren 1102 anzupassen, um mindestens einen Teil oder eine Gesamtheit der Vorgänge auszuführen, die für einen offenbarten Ladungstransferschalter, eine Ladungspumpenzelle oder eine Ladungspumpe besprochen wurden.
Als ein spezifisches, nicht einschränkendes Beispiel kann der maschinenausführbare Code 1106 konfiguriert sein, um die Prozessoren 1102 anzupassen, um einen Prozess zum Betreiben eines offenbarten Ladungstransferschalters, einer offenbarten Ladungspumpenzelle oder Ladungspumpe, einschließlich ohne Einschränkung Prozesse 700a -700d, durchzuführen.
Die Prozessoren 1102 können einen Universalprozessor, einen Spezialprozessor, eine zentrale Verarbeitungseinheit (CPU), eine Mikrosteuerung, eine speicherprogrammierbare Steuerung (SPS), einen digitalen Signalprozessor (DSP), eine anwendungsspezifische integrierte Schaltung (ASIC), ein feldprogrammierbares Gatter-Array (FPGA) oder eine andere programmierbare Logikvorrichtung, diskrete Gatter- oder Transistorlogik, diskrete Hardwarekomponenten, eine andere programmierbare Vorrichtung oder eine beliebige Kombination davon, die zum Durchführen der hierin offenbarten Funktionen ausgelegt ist, einschließen. Ein Universalcomputer einschließlich eines Prozessors wird als Spezialcomputer angesehen, während der Universalcomputer konfiguriert ist, um Funktionselemente entsprechend dem maschinenausführbaren Code 1106 (z. B. Softwarecode, Firmwarecode, Hardwarebeschreibungen) auszuführen, der sich auf Beispiele der vorliegenden Offenbarung bezieht. Es wird darauf hingewiesen, dass ein Universalprozessor (der hierin auch als Host-Prozessor oder einfach als Host bezeichnet werden kann) ein Mikroprozessor sein kann, aber alternativ können die Prozessoren 1102 jeden herkömmlichen Prozessor, jede herkömmliche Steuerung, jeden herkömmlichen Mikrocontroller oder jeden herkömmlichen Zustandsautomat einschließen. Die Prozessoren 1102 können auch als eine Kombination von Rechenvorrichtungen, wie eine Kombination aus einem DSP und einem Mikroprozessor, eine Vielzahl von Mikroprozessoren, ein oder mehrere Mikroprozessoren in Verbindung mit einem DSP-Kern oder eine beliebige andere derartige Konfiguration implementiert sein.
In einigen Beispielen schließt die Speicherung 1104 eine flüchtige Datenspeicherung (z. B. Direktzugriffsspeicher (RAM)), nichtflüchtige Datenspeicherung (z. B. Flash-Speicher, ein Festplattenlaufwerk, ein Solid-State-Laufwerk, löschbaren programmierbaren Nur-Lese-Speicher (EPROM), ohne Beschränkung) ein. In verschiedenen Beispielen können die Prozessoren 1102 und die Speicherung 1104 in einer einzelnen Vorrichtung implementiert sein (z. B. einer Halbleitervorrichtungsprodukt, einem System-on-Chip (SOC) oder einem System-Basis-Chip, ohne Einschränkung). In verschiedenen Beispielen können die Prozessoren 1102 und die Speicherung 1104 in separaten Vorrichtungen implementiert sein.
In verschiedenen Beispielen kann der maschinenausführbare Code 1106 computerlesbare Anweisungen (z. B. Softwarecode, Firmwarecode) einschließen. Als nicht einschränkendes Beispiel können die computerlesbaren Anweisungen durch die Speicherung 1104 gespeichert werden, auf die direkt durch die Prozessoren 1102 zugegriffen wird, und durch die Prozessoren 1102 unter Verwendung mindestens der Logikschaltung 1108 ausgeführt werden. Ebenfalls als nicht einschränkendes Beispiel können die computerlesbaren Anweisungen auf der Speicherung 1104 gespeichert, zur Ausführung an eine Speichervorrichtung (nicht gezeigt) übertragen und durch die Prozessoren 1102 unter Verwendung mindestens der Logikschaltung 1108 ausgeführt werden. Dementsprechend schließt die Logikschaltung 1108 in verschiedenen Beispielen eine elektrisch konfigurierbare Logikschaltung 1108 ein.
In verschiedenen Beispielen kann der maschinenausführbare Code 1106 Hardware (z. B. eine Schaltungsanordnung) beschreiben, die in der Logikschaltung 1108 implementiert werden soll, um die Funktionselemente durchzuführen. Diese Hardware kann auf einer Vielzahl von Abstraktionsebenen beschrieben werden, von Low-Level-Transistor-Layouts bis hin zu High-Level-Beschreibungssprachen. Auf einer hohen Abstraktionsstufe kann eine Hardwarebeschreibungssprache (HDL), wie eine IEEE-Standard-Hardwarebeschreibungssprache (HDL), verwendet werden. Als nicht einschränkende Beispiele können VerilogTM, SystemVerilogTM oder Hardwarebeschreibungssprachen (VHDLTM) mit Very Large Scale Integration (VLSI) verwendet werden.
HDL-Beschreibungen können nach Belieben in Beschreibungen auf einer beliebigen von zahlreichen anderen Abstraktionsebenen umgewandelt werden. Als nicht einschränkendes Beispiel kann eine Beschreibung auf hoher Ebene in eine Beschreibung auf Logikebene umgewandelt werden, wie beispielsweise eine Register-Übertragungssprache (RTL), eine Beschreibung auf Gate-Ebene (GL), eine Beschreibung auf Layout-Ebene oder eine Beschreibung auf Masken-Ebene. Als ein nicht einschränkendes Beispiel können Mikrovorgänge, die durch Hardwarelogikschaltungen (z. B. Gatter, Flip-Flops, Register, ohne Einschränkung) der Logikschaltung 1108 ausgeführt werden sollen, in einer RTL beschrieben und dann von einem Synthese-Tool in eine GL-Beschreibung umgewandelt werden, und die GL-Beschreibung kann von einem Platzierungs- und Routing-Tool in eine Beschreibung auf Layout-Ebene umgewandelt werden, die einem physischen Layout einer integrierten Schaltung einer programmierbaren Logikvorrichtung, diskreter Gatter- oder Transistorlogik, diskreten Hardwarekomponenten oder Kombinationen davon entspricht. Dementsprechend kann in verschiedenen Beispielen der maschinenausführbare Code 1106 eine HDL-, eine RTL-, eine GL-Beschreibung, eine Beschreibung auf Masken-Ebene, eine andere Hardwarebeschreibung oder eine beliebige Kombination davon einschließen.
In Beispielen, in denen der maschinenausführbare Code 1106 eine Hardwarebeschreibung (auf beliebiger Abstraktionsebene) einschließt, kann ein System (nicht gezeigt, aber einschließlich der Speicherung 1104 konfiguriert sein, um die durch den maschinenausführbaren Code 1106 beschriebene Hardwarebeschreibung zu implementieren. Als nicht einschränkendes Beispiel können die Prozessoren 1102 eine programmierbare Logikvorrichtung (z. B. eine FPGA oder eine PLC) einschließen, und die Logikschaltung 1108 kann elektrisch gesteuert werden, um eine der Hardwarebeschreibung entsprechende Schaltungsanordnung in der Logikschaltung 1108 zu implementieren. Ebenfalls als nicht einschränkendes Beispiel kann die Logikschaltung 1108 eine festverdrahtete Logik einschließen, die von einem Fertigungssystem (nicht gezeigt, aber die Speicherung 1104 einschließend) gemäß der Hardwarebeschreibung des maschinenausführbaren Codes 1106 gefertigt ist.
Ungeachtet dessen, ob der maschinenausführbare Code 1106 computerlesbare Anweisungen oder eine Hardwarebeschreibung einschließt, ist die Logikschaltung 1108 angepasst, um die durch den maschinenausführbaren Code 1106 beschriebenen Funktionselemente durchzuführen, wenn die Funktionselemente des maschinenausführbaren Codes 1106 implementiert werden. Es sei darauf hingewiesen, dass, obwohl eine Hardwarebeschreibung Funktionselemente möglicherweise nicht direkt beschreibt, eine Hardwarebeschreibung indirekt Funktionselemente beschreibt, welche die durch die Hardwarebeschreibung beschriebenen Hardwareelemente ausführen können.
Durchschnittsfachleute werden viele Vorteile und Nutzen von verschiedenen hierin offenbarten Beispielen für Ladungspumpenzellen erkennen. Als nicht einschränkende Beispiele:

(1) Ein parasitärer PNP BJT wird nie (d. h. nicht nacheinander, wenn überhaupt) an einem offenbarten Ladungstransferschalter der NMOS-Vielfalt als Emitter (P-Wanne) und Basis (tiefe N-Wanne) gekoppelt, um einen gleichen Spannungspegel aufzuweisen. Obwohl eine tiefe N-Wanne gezwungen wird, den niedrigsten Spannungspegel der Ladungspumpenzelle aufzuweisen, gibt es keine Möglichkeit, einen parasitären PNP BJT zu leiten, wenn die Spannungspegel an ihrem Emitter und der Basis gleich sind. Dementsprechend wird kein Leckstrom durch einen parasitären PNP BJT auf ein P-Substrat des offenbarten Ladungstransferschalters eingespeist.
(2) Die P-Wanne wird durch einen Spannungsselektor (Anordnung von M2, M3) auf den niedrigsten Spannungspegel gesetzt. In der P-Wanne kann die Diode, bei der die P-Wanne die Anode ist, nicht leiten, da die Spannung an ihrer Anode immer niedriger ist als eine Spannung an ihrer Kathode (N Bereich von Drain D 1). Dementsprechend fließt kein (d. h. nur eine unbedeutende Menge, wenn überhaupt) Leckstrom durch die P-Wanne.

Jede Charakterisierung in dieser Beschreibung von etwas als „üblich“, „herkömmlich“, „bekannt“ oder dergleichen bedeutet nicht notwendigerweise, dass sie im Stand der Technik offenbart ist oder dass die erörterten Gesichtspunkte nach dem Stand der Technik anerkannt werden. Noch bedeutet es notwendigerweise, dass es auf dem betreffenden Gebiet weithin bekannt und wohlverstanden ist oder routinemäßig verwendet wird. Es bedeutet nur, dass es den Erfindern dieser Offenbarung bekannt ist oder von ihnen erkannt wird.
Wie in der vorliegenden Offenbarung verwendet, kann der Begriff „Kombination“ in Bezug auf eine Vielzahl von Elementen eine Kombination aller Elemente oder eine beliebige von verschiedenen unterschiedlichen Unterkombinationen einiger der Elemente einschließen. Zum Beispiel kann die Phrase „A, B, C, D oder Kombinationen davon“ Bezug nehmen auf eines von A, B, C oder D; die Kombination von jedem von A, B, C und D; und jede Unterkombination von A, B, C oder D, wie A, B und C; A, B und D; A, C und D; B, C und D; A und B; A und C; A und D; B und C; B und D; oder C und D.
Begriffe, die in der vorliegenden Offenbarung und insbesondere in den beiliegenden Ansprüchen (z. B. Hauptteilen der beiliegenden Ansprüche, ohne darauf beschränkt zu sein) verwendet werden, sind allgemein als „offene“ Begriffe gedacht (z. B. sollte der Begriff „einschließlich“ als „einschließlich, ohne darauf beschränkt zu sein“ interpretiert werden, der Begriff „aufweisend“ sollte als „mindestens aufweisend“ interpretiert werden, der Begriff „schließt ein“ sollte als „schließt ein, ohne darauf beschränkt zu sein“ interpretiert werden, ohne darauf beschränkt zu sein). Wie hierin verwendet, bedeutet der Begriff „jedes“ einige oder eine Gesamtheit. Wie hierin verwendet, bedeutet der Begriff „alle“ eine Gesamtheit.
Darüber hinaus wird, wenn eine bestimmte Anzahl von einer eingeführten Anspruchsangabe beabsichtigt ist, diese Absicht ausdrücklich im Anspruch angegeben, und in Ermangelung dieser Nennung liegt keine solche Absicht vor. Als Verständnishilfe können zum Beispiel die folgenden beiliegenden Ansprüche die Verwendung der einleitenden Phrasen „mindestens eine/r/s“ und „eine/r/s oder mehrere“ zum Einführen von Anspruchsangaben enthalten. Die Verwendung solcher Formulierungen sollte jedoch nicht dahin gehend ausgelegt werden, um zu implizieren, dass die Einführung einer Anspruchsangabe durch die unbestimmten Artikel „ein“ oder „eine“ einen bestimmten Anspruch, der eine solche eingeführte Anspruchsangabe enthält, auf Beispiels beschränkt, die nur eine solche Angabe enthalten, selbst wenn derselbe Anspruch die einleitenden Phrasen „eine/r/s oder mehrere“ oder „mindestens eine/r/s“ und unbestimmte Artikel wie „ein“ und/oder „eine“ einschließt (z. B. soll „ein“ und/oder „eine“ so interpretiert werden, dass es „mindestens ein/e“ oder „ein/e oder mehrere“ bedeutet, ohne Einschränkung); gleiches gilt für die Verwendung von bestimmten Artikeln, die zur Einführung von Anspruchsangaben verwendet werden. Wie hierin verwendet, bedeutet der Begriff „jede/r/s“ einige oder eine Gesamtheit, und der Begriff „jede/r/s und alle“ bedeutet eine Gesamtheit.
Auch wenn eine bestimmte Anzahl einer eingeführten Anspruchsangabe explizit angegeben wird, wird der Fachmann zusätzlich erkennen, dass eine solche Angabe dahin gehend interpretiert werden sollte, dass sie mindestens die angegebene Anzahl bedeutet (z. B. bedeutet die bloße Angabe von „zwei Angaben“ ohne andere Modifikatoren mindestens zwei Angaben oder zwei oder mehr Angaben, ohne Einschränkung). Des Weiteren soll in den Fällen, in denen eine Konvention analog zu „mindestens eine/r/s von A, B und C, ohne darauf beschränkt zu sein“ oder „eine/r/s oder mehrere von A, B und C, ohne darauf beschränkt zu sein“ verwendet wird, eine solche Konstruktion allgemein A allein, B allein, C allein, A und B zusammen, A und C zusammen, B und C zusammen, oder A, B und C zusammen, ohne darauf beschränkt zu sein, einschließen.
Ferner sollte jedes disjunkte Wort oder jede disjunkte Formulierung, das bzw. die zwei oder mehr alternative Begriffe darstellt, sei es in der Beschreibung, den Ansprüchen oder den Zeichnungen, dahingehend verstanden werden, dass die Möglichkeit des Einschließens eines der Begriffe, des einen oder des anderen Begriffs oder beider Begriffe in Betracht gezogen wird. Zum Beispiel sollte die Formulierung „A oder B“ so verstanden werden, dass sie die Möglichkeiten „A“ oder „B“ oder „A und B“ einschließt. Verschiedene Beispiele für nicht einschränkende Beispiele der Offenbarung schließen ein:

Beispiel 1: eine Vorrichtung, umfassend: eine CMOS-Struktur; einen ersten Transistor, der an der CMOS-Struktur bereitgestellt ist; und eine Schaltung, die angeordnet ist, um eine Abschirmspannung an einen Massekontakt des ersten Transistors zumindest teilweise als Reaktion auf eine Beziehung zwischen einer Spannung an einem ersten Anschluss des ersten Transistors und einer Spannung an einem zweiten Anschluss des ersten Transistors anzulegen.
Beispiel 2: Vorrichtung gemäß Beispiel 1, wobei die Schaltung konfiguriert ist, um die Abschirmspannung anzulegen, die einen niedrigeren Spannungspegel aufweist, der durch die Spannung am ersten Anschluss auftritt, und einen Spannungspegel, der durch die Spannung am zweiten Anschluss auftritt, aufweist.
Beispiel 3: Vorrichtung gemäß einem der Beispiele 1 und 2, wobei die Schaltung einen zweiten Transistor umfasst, der an der CMOS-Struktur bereitgestellt ist, und einen dritten Transistor, der an der CMOS-Struktur bereitgestellt ist.
Beispiel 4: Vorrichtung gemäß einem der Beispiele 1 bis 3, wobei der zweite Transistor angeordnet ist, um sich zumindest teilweise als Reaktion auf die Spannung an dem zweiten Anschluss, die einen höheren Spannungspegel aufweist als ein Spannungspegel, der durch die Spannung am ersten Anschluss auftritt, einzuschalten, und sich zumindest teilweise als Reaktion auf die Spannung an dem ersten Anschluss, die einen höheren Spannungspegel aufweist als der Spannungspegel, der durch die Spannung am zweiten Anschluss auftritt, auszuschalten.
Beispiel 5: Vorrichtung gemäß einem der Beispiele 1 bis 4, wobei der dritte Transistor angeordnet ist, um sich zumindest teilweise als Reaktion auf die Spannung an dem ersten Anschluss, die einen höheren Spannungspegel aufweist als ein Spannungspegel, der durch die Spannung am zweiten Anschluss auftritt, einzuschalten, und sich zumindest teilweise als Reaktion auf die Spannung an dem zweiten Anschluss, die einen höheren Spannungspegel aufweist als der Spannungspegel, der durch die Spannung am zweiten Anschluss auftritt, auszuschalten.
Beispiel 6: Vorrichtung gemäß einem der Beispiele 1 bis 5, wobei der erste und der zweite Anschluss des ersten Transistors jeweils ein Drain bzw. eine Source des ersten Transistors sind.
Beispiel 7: Vorrichtung gemäß einem der Beispiele 1 bis 6, wobei ein Drain des zweiten Transistors und der Massekontakt des ersten Transistors elektrisch gekoppelt sind und ein Gate des zweiten Transistors und die Source des ersten Transistors elektrisch gekoppelt sind.
Beispiel 8: Vorrichtung gemäß einem der Beispiele 1 bis 7, wobei ein Drain des dritten Transistors und der Massekontakt des ersten Transistors elektrisch gekoppelt sind und ein Gate des dritten Transistors und der Drain des ersten Transistors elektrisch gekoppelt sind.
Beispiel 9: Vorrichtung gemäß einem der Beispiele 1 bis 8, wobei der zweite Transistor angeordnet ist, um sich zumindest teilweise als Reaktion auf eine Spannung an dem zweiten Anschluss, die einen höheren Spannungspegel aufweist als ein Spannungspegel, der durch eine Spannung am ersten Anschluss auftritt, einzuschalten, und sich zumindest teilweise als Reaktion auf die Spannung an dem ersten Anschluss, die einen höheren Spannungspegel aufweist als der Spannungspegel, der durch die Spannung am zweiten Anschluss auftritt, auszuschalten.
Beispiel 10: Vorrichtung gemäß einem der Beispiele 1 bis 9, wobei der dritte Transistor angeordnet ist, um sich zumindest teilweise als Reaktion auf eine Spannung an dem ersten Anschluss, die einen höheren Spannungspegel aufweist als ein Spannungspegel, der durch eine Spannung am zweiten Anschluss auftritt, einzuschalten, und sich zumindest teilweise als Reaktion auf die Spannung an dem zweiten Anschluss, die einen höheren Spannungspegel aufweist als der Spannungspegel, der durch die Spannung am ersten Anschluss auftritt, auszuschalten.
Beispiel 11: Vorrichtung gemäß einem der Beispiele 1 bis 10, wobei die CMOS-Struktur eine N-Wanne und ein P-Substrat umfasst und der Massekontakt elektrisch mit der N-Wanne gekoppelt ist.
Beispiel 12: Vorrichtung gemäß einem der Beispiele 1 bis 11, wobei die CMOS-Struktur eine P-Wanne, eine tiefe N-Wanne und ein P-Substrat umfasst und der Massekontakt elektrisch mit der P-Wanne und der tiefen N-Wanne gekoppelt ist.
Beispiel 13: Vorrichtung gemäß einem der Beispiele 1 bis 12, wobei die Schaltung konfiguriert ist, um die Abschirmspannung anzulegen, die einen höheren Spannungspegel aufweist, der durch die Spannung am ersten Anschluss auftritt, und einen Spannungspegel, der durch die Spannung am zweiten Anschluss auftritt, aufweist.
Beispiel 14: ein Verfahren, umfassend: Bereitstellen einer Eingangsspannung an einen Eingangsknoten einer Ladungspumpenzelle; und Anlegen einer Abschirmspannung an einen Massekontakt eines Ladungstransfertransistors zumindest teilweise als Reaktion auf eine Beziehung zwischen einer Spannung an einem ersten Anschluss des Ladungstransfertransistors und einer Spannung an einem zweiten Anschluss des Ladungstransfertransistors.
Beispiel 15: Verfahren gemäß Beispiel 14, umfassend: Anlegen der Abschirmspannung an den Massekontakt des Ladungstransfertransistors, der einen ersten Spannungspegel aufweist, der zumindest teilweise auf eine erste Beziehung zwischen der Spannung am ersten Anschluss des Ladungstransfertransistors und der Spannung am zweiten Anschluss des Ladungstransfertransistors reagiert; und Anlegen der Abschirmspannung an den Massekontakt des Ladungstransfertransistors, der einen zweiten Spannungspegel aufweist, der zumindest teilweise auf eine zweite Beziehung zwischen der Spannung am ersten Anschluss des Ladungstransfertransistors, der elektrisch mit dem Eingangsknoten der Ladungspumpenzelle gekoppelt ist, und der Spannung am zweiten Anschluss des Ladungstransfertransistors, der elektrisch mit dem internen Knoten der Ladungspumpenzelle gekoppelt ist, reagiert, wobei der erste Anschluss des Ladungstransfertransistors elektrisch mit einem internen Knoten der Ladungspumpenzelle gekoppelt ist, und wobei der zweite Anschluss des Ladungstransfertransistors elektrisch mit dem Eingangsknoten der Ladungspumpenzelle gekoppelt ist.
Beispiel 16: Verfahren gemäß einem der Beispiele 14 und 15, umfassend: Beobachten der ersten Beziehung zumindest teilweise als Reaktion auf einen Spannungspegel, der durch die Spannung am ersten Anschluss der Ladungspumpenzelle auftritt, die niedriger als ein Spannungspegel ist, der durch die Spannung am zweiten Anschluss der Ladungspumpenzelle auftritt.
Beispiel 17: Verfahren gemäß einem der Beispiele 14 bis 16, umfassend: Beobachten der zweiten Beziehung zumindest teilweise als Reaktion auf einen Spannungspegel, der durch die Spannung am zweiten Anschluss der Ladungspumpenzelle auftritt, die niedriger als ein Spannungspegel ist, der durch die Spannung am ersten Anschluss der Ladungspumpenzelle auftritt.
Beispiel 18: Verfahren gemäß einem der Beispiele 14 bis 17, wobei das Verfahren umfasst: Anlegen der Abschirmspannung an den Massekontakt des Ladungstransfertransistors, der einen ersten Spannungspegel aufweist, der zumindest teilweise auf eine erste Beziehung zwischen einer Spannung am ersten Anschluss des Ladungstransfertransistors und einer Spannung an einem zweiten Anschluss des Ladungstransfertransistors reagiert; und Anlegen der Abschirmspannung an den Massekontakt des Ladungstransfertransistors, der einen zweiten Spannungspegel aufweist, der zumindest teilweise auf eine zweite Beziehung zwischen der Spannung am ersten Anschluss des Ladungstransfertransistors, der elektrisch mit dem Ausgangsknoten der Ladungspumpenzelle gekoppelt ist, und der Spannung am zweiten Anschluss des Ladungstransfertransistors, der elektrisch mit dem internen Knoten der Ladungspumpenzelle gekoppelt ist, reagiert, wobei der erste Anschluss des Ladungstransfertransistors elektrisch mit einem Ausgangsknoten der Ladungspumpenzelle gekoppelt ist, und wobei der zweite Anschluss des Ladungstransfertransistors elektrisch mit einem internen Knoten der Ladungspumpenzelle gekoppelt ist.
Beispiel 19: Verfahren gemäß einem der Beispiele 14 bis 18, umfassend: Beobachten der ersten Beziehung zumindest teilweise als Reaktion auf einen Spannungspegel, der durch die Spannung am zweiten Anschluss der Ladungspumpenzelle auftritt, die höher als ein Spannungspegel ist, der durch die Spannung am ersten Anschluss der Ladungspumpenzelle auftritt.
Beispiel 20: Verfahren gemäß einem der Beispiele 14 bis 19, umfassend: Beobachten der zweiten Beziehung zumindest teilweise als Reaktion auf einen Spannungspegel, der durch die Spannung am ersten Anschluss der Ladungspumpenzelle auftritt, die höher als ein Spannungspegel ist, der durch die Spannung am zweiten Anschluss der Ladungspumpenzelle auftritt.
Beispiel 21: eine Vorrichtung, umfassend: eine Ladungspumpe; und eine Regelschleife, die konfiguriert ist, um eine Ausgangsspannung der Ladungspumpe zu regeln, wobei die Ladungspumpe mindestens einen Ladungstransferschalter einschließt, der Folgendes umfasst: eine CMOS-Struktur; einen ersten Transistor, der an der CMOS-Struktur bereitgestellt ist; und eine Schaltung, die angeordnet ist, um eine Spannung an einen Massekontakt des ersten Transistors als Reaktion auf eine Beziehung zwischen einer Spannung an einem ersten Anschluss des ersten Transistors und einer Spannung an einem zweiten Anschluss des ersten Transistors anzulegen.
Beispiel 22: Vorrichtung gemäß Beispiel 21, wobei die Regelschleife eine negative Rückkopplungsschleife umfasst, die konfiguriert ist, um die Ausgangsspannung der Ladungspumpe durch Steuern eines Pumpsignals als Reaktion darauf zu regeln, worauf die Ladungspumpe konfiguriert ist zu arbeiten.
Beispiel 23: Vorrichtung gemäß einem der Beispiele 21 und 22, wobei die Ladungspumpe mindestens eine Ladungspumpenzelle umfasst und der Regelkreis konfiguriert ist, um die Ausgangsspannung der mindestens einen Ladungspumpenzelle durch Steuern eines Pumpsignals als Reaktion darauf zu regeln, worauf die mindestens eine Ladungspumpenzelle konfiguriert ist zu arbeiten.
Beispiel 24: Vorrichtung gemäß einem der Beispiele 21 bis 23, wobei die Regelschleife konfiguriert ist, um das Pumpsignal zumindest teilweise als Reaktion auf eine beobachtete Ausgangsspannung der mindestens einen Ladungspumpenzelle zu steuern.
Beispiel 25: Vorrichtung gemäß einem der Beispiele 21 bis 24, wobei die Regelschleife konfiguriert ist, um das Pumpsignal zumindest teilweise als Reaktion auf eine beobachtete Ausgangsspannung der Ladungspumpe zu steuern.
Beispiel 26: Vorrichtung gemäß einem der Beispiele 21 bis 25, wobei die Ladungspumpe zwei oder mehr Ladungspumpenzellen umfasst und die Regelschleife zwei oder mehr negative Rückkopplungsschleifen umfasst, die einzeln konfiguriert sind, um jeweilige Ausgangsspannungen der zwei oder mehr Ladungspumpenzellen durch Steuern von Pumpsignalen als Reaktion darauf zu regeln, worauf die zwei oder mehr Ladungspumpenzellen konfiguriert sind zu arbeiten.
Beispiel 27: Vorrichtung gemäß einem der Beispiele 21 bis 26, wobei die Regelschleife konfiguriert ist, um das Pumpsignal zumindest teilweise als Reaktion auf Zustände von Ausgangsspannungen jeweiliger der zwei oder mehr Ladungspumpenzellen zu steuern.

Die Merkmale der verschiedenen hierin beschriebenen Beispiele schließen sich nicht gegenseitig aus und können in verschiedenen Kombinationen und Umsetzungen vorliegen, selbst wenn solche Kombinationen oder Umsetzungen hierin nicht ausdrücklich beschrieben sind, ohne vom Schutzumfang der Offenbarung abzuweichen. Vielmehr werden einem Fachmann, ohne vom Schutzumfang der Offenbarung abzuweichen, Variationen, Modifikationen und andere Implementierungen des hierin beschriebenen in den Sinn kommen. Daher ist die Erfindung nicht nur durch die vorhergehende veranschaulichende Beschreibung, sondern nur durch die folgenden Ansprüche und gesetzliche Äquivalente davon zu definieren.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

US 63/026435 [0001]

Claims

Vorrichtung, umfassend: eine CMOS-Struktur; einen ersten Transistor, der an der CMOS-Struktur bereitgestellt ist; und eine Schaltung, die angeordnet ist, um eine Abschirmspannung an einen Massekontakt des ersten Transistors zumindest teilweise als Reaktion auf eine Beziehung zwischen einer Spannung an einem ersten Anschluss des ersten Transistors und einer Spannung an einem zweiten Anschluss des ersten Transistors anzulegen.
Vorrichtung nach Anspruch 1, wobei die Schaltung konfiguriert ist, um die Abschirmspannung anzulegen, die einen niedrigeren Spannungspegel aufweist, der durch die Spannung am ersten Anschluss auftritt, und einen Spannungspegel, der durch die Spannung am zweiten Anschluss auftritt, aufweist.
Vorrichtung nach Anspruch 1, wobei die Schaltung einen zweiten Transistor umfasst, der an der CMOS-Struktur bereitgestellt ist, und einen dritten Transistor, der an der CMOS-Struktur bereitgestellt ist.
Vorrichtung nach Anspruch 3, wobei der zweite Transistor angeordnet ist, um sich zumindest teilweise als Reaktion auf die Spannung an dem zweiten Anschluss, die einen höheren Spannungspegel aufweist als ein Spannungspegel, der durch die Spannung am ersten Anschluss auftritt, einzuschalten, und sich zumindest teilweise als Reaktion auf die Spannung an dem ersten Anschluss, die einen höheren Spannungspegel aufweist als der Spannungspegel, der durch die Spannung am zweiten Anschluss auftritt, auszuschalten.
Vorrichtung nach Anspruch 3, wobei der dritte Transistor angeordnet ist, um sich zumindest teilweise als Reaktion auf die Spannung an dem ersten Anschluss, die einen höheren Spannungspegel aufweist als ein Spannungspegel, der durch die Spannung am zweiten Anschluss auftritt, einzuschalten, und sich zumindest teilweise als Reaktion auf die Spannung an dem zweiten Anschluss, die einen höheren Spannungspegel aufweist als der Spannungspegel, der durch die Spannung am zweiten Anschluss auftritt, auszuschalten.
Vorrichtung nach Anspruch 3, wobei der erste und der zweite Anschluss des ersten Transistors ein Drain und eine Source des ersten Transistors sind.
Vorrichtung nach Anspruch 6, wobei ein Drain des zweiten Transistors und der Massekontakt des ersten Transistors elektrisch gekoppelt sind und ein Gate des zweiten Transistors und die Source des ersten Transistors elektrisch gekoppelt sind.
Vorrichtung nach Anspruch 3, wobei ein Drain des dritten Transistors und der Massekontakt des ersten Transistors elektrisch gekoppelt sind und ein Gate des dritten Transistors und der Drain des ersten Transistors elektrisch gekoppelt sind.
Vorrichtung nach Anspruch 3, wobei der zweite Transistor angeordnet ist, um zumindest teilweise als Reaktion auf eine Spannung an dem zweiten Anschluss, die einen höheren Spannungspegel aufweist als ein Spannungspegel, der durch eine Spannung am ersten Anschluss auftritt, einzuschalten, und zumindest teilweise als Reaktion auf die Spannung an dem ersten Anschluss, die einen höheren Spannungspegel aufweist als der Spannungspegel, der durch die Spannung am zweiten Anschluss auftritt, auszuschalten.
Vorrichtung nach Anspruch 3, wobei der dritte Transistor angeordnet ist, um zumindest teilweise als Reaktion auf eine Spannung an dem ersten Anschluss, die einen höheren Spannungspegel aufweist als ein Spannungspegel, der durch eine Spannung am zweiten Anschluss auftritt, einzuschalten, und zumindest teilweise als Reaktion auf die Spannung an dem zweiten Anschluss, die einen höheren Spannungspegel aufweist als der Spannungspegel, der durch die Spannung am ersten Anschluss auftritt, auszuschalten.
Vorrichtung nach Anspruch 1, wobei die CMOS-Struktur eine N-Wanne und ein P-Substrat umfasst und der Massekontakt elektrisch mit der N-Wanne gekoppelt ist.
Vorrichtung nach Anspruch 1, wobei die CMOS-Struktur eine P-Wanne, eine tiefe N-Wanne und ein P-Substrat umfasst und der Massekontakt elektrisch mit der P-Wanne und mit der tiefen N-Wanne gekoppelt ist.
Vorrichtung nach Anspruch 1, wobei die Schaltung konfiguriert ist, um die Abschirmspannung anzulegen, die einen höheren Spannungspegel aufweist, der durch die Spannung am ersten Anschluss auftritt, und einen Spannungspegel, der durch die Spannung am zweiten Anschluss auftritt, aufweist.
Verfahren, umfassend: Bereitstellen einer Eingangsspannung an einen Eingangsknoten einer Ladungspumpenzelle; und Anlegen einer Abschirmspannung an einen Massekontakt eines Ladungstransfertransistors zumindest teilweise als Reaktion auf eine Beziehung zwischen einer Spannung an einem ersten Anschluss des Ladungstransfertransistors und einer Spannung an einem zweiten Anschluss des Ladungstransfertransistors.
Verfahren nach Anspruch 14, umfassend: Anlegen der Abschirmspannung an den Massekontakt des Ladungstransfertransistors, der einen ersten Spannungspegel aufweist, der zumindest teilweise auf eine erste Beziehung zwischen der Spannung am ersten Anschluss des Ladungstransfertransistors und der Spannung am zweiten Anschluss des Ladungstransfertransistors reagiert, und Anlegen der Abschirmspannung an den Massekontakt des Ladungstransfertransistors, die einen zweiten Spannungspegel aufweist, der zumindest teilweise auf eine zweite Beziehung zwischen der Spannung am ersten Anschluss des Ladungstransfertransistors, der elektrisch mit dem Eingangsknoten der Ladungspumpenzelle gekoppelt ist, und der Spannung am zweiten Anschluss des Ladungstransfertransistors, der elektrisch mit einem internen Knoten der Ladungspumpenzelle gekoppelt ist, reagiert, wobei der erste Anschluss des Ladungstransfertransistors elektrisch mit dem internen Knoten der Ladungspumpenzelle gekoppelt ist, und wobei der zweite Anschluss des Ladungstransfertransistors elektrisch mit dem Eingangsknoten der Ladungspumpenzelle gekoppelt ist.
Verfahren nach Anspruch 15, umfassend: Beobachten der ersten Beziehung zumindest teilweise als Reaktion auf einen Spannungspegel, der durch die Spannung am ersten Anschluss der Ladungspumpenzelle auftritt, der niedriger als ein Spannungspegel ist, der durch die Spannung am zweiten Anschluss der Ladungspumpenzelle auftritt.
Verfahren nach Anspruch 15, umfassend: Beobachten der zweiten Beziehung zumindest teilweise als Reaktion auf einen Spannungspegel, der durch die Spannung am zweiten Anschluss der Ladungspumpenzelle auftritt, die niedriger als ein Spannungspegel ist, der durch die Spannung am ersten Anschluss der Ladungspumpenzelle auftritt.
Verfahren nach Anspruch 14, ferner umfassend: Anlegen der Abschirmspannung an den Massekontakt des Ladungstransfertransistors, der einen ersten Spannungspegel aufweist, der zumindest teilweise auf eine erste Beziehung zwischen einer Spannung am ersten Anschluss des Ladungstransfertransistors und einer Spannung an einem zweiten Anschluss des Ladungstransfertransistors reagiert, und Anlegen der Abschirmspannung an den Massekontakt des Ladungstransfertransistors, der einen zweiten Spannungspegel aufweist, der zumindest teilweise auf eine zweite Beziehung zwischen der Spannung am ersten Anschluss des Ladungstransfertransistors, der elektrisch mit einem Ausgangsknoten der Ladungspumpenzelle gekoppelt ist, und der Spannung am zweiten Anschluss des Ladungstransfertransistors, der elektrisch mit einem internen Knoten der Ladungspumpenzelle gekoppelt ist, reagiert, wobei der erste Anschluss des Ladungstransfertransistors elektrisch mit dem Ausgangsknoten der Ladungspumpenzelle gekoppelt ist, und wobei der zweite Anschluss des Ladungstransfertransistors elektrisch mit dem internen Knoten der Ladungspumpenzelle gekoppelt ist.
Verfahren nach Anspruch 18, umfassend: Beobachten der ersten Beziehung zumindest teilweise als Reaktion auf einen Spannungspegel, der durch die Spannung am zweiten Anschluss der Ladungspumpenzelle auftritt, der höher als ein Spannungspegel ist, der durch die Spannung am ersten Anschluss der Ladungspumpenzelle auftritt.
Verfahren nach Anspruch 18, umfassend: Beobachten der zweiten Beziehung zumindest teilweise als Reaktion auf einen Spannungspegel, der durch die Spannung am ersten Anschluss der Ladungspumpenzelle auftritt, der höher als ein Spannungspegel ist, der durch die Spannung am zweiten Anschluss der Ladungspumpenzelle auftritt.
Vorrichtung, umfassend: eine Ladungspumpe; und eine Regelschleife, die konfiguriert ist, um eine Ausgangsspannung der Ladungspumpe zu regeln, wobei die Ladungspumpe mindestens einen Ladungstransferschalter einschließt, der Folgendes umfasst: eine CMOS-Struktur; einen ersten Transistor, der an der CMOS-Struktur bereitgestellt ist; und eine Schaltung, die angeordnet ist, um eine Spannung an einen Massekontakt des ersten Transistors als Reaktion auf eine Beziehung zwischen einer Spannung an einem ersten Anschluss des ersten Transistors und einer Spannung an einem zweiten Anschluss des ersten Transistors anzulegen.
Vorrichtung nach Anspruch 21, wobei die Regelschleife eine negative Rückkopplungsschleife umfasst, die konfiguriert ist, um die Ausgangsspannung der Ladungspumpe durch Steuern eines Pumpsignals als Reaktion darauf zu regeln, worauf die Ladungspumpe konfiguriert ist zu arbeiten.
Vorrichtung nach Anspruch 21, wobei die Ladungspumpe mindestens eine Ladungspumpenzelle umfasst und der Regelkreis konfiguriert ist, um die Ausgangsspannung der mindestens einen Ladungspumpenzelle durch Steuern eines Pumpsignals als Reaktion darauf zu regeln, worauf die mindestens eine Ladungspumpenzelle konfiguriert ist zu arbeiten.
Vorrichtung nach Anspruch 23, wobei die Regelschleife konfiguriert ist, um das Pumpsignal zumindest teilweise als Reaktion auf eine beobachtete Ausgangsspannung der mindestens einen Ladungspumpenzelle zu steuern.
Vorrichtung nach Anspruch 23, wobei die Regelschleife konfiguriert ist, um das Pumpsignal, das zumindest teilweise auf eine beobachtete Ausgangsspannung der Ladungspumpe reagiert, zu steuern.
Vorrichtung nach Anspruch 21, wobei die Ladungspumpe zwei oder mehr Ladungspumpenzellen umfasst und die Regelschleife zwei oder mehr negative Rückkopplungsschleifen umfasst, die einzeln konfiguriert sind, um jeweilige Ausgangsspannungen der zwei oder mehr Ladungspumpenzellen durch Steuern von Pumpsignalen als Reaktion darauf zu regeln, worauf die zwei oder mehr Ladungspumpenzellen konfiguriert sind zu arbeiten.
Vorrichtung nach Anspruch 26, wobei die Regelschleife konfiguriert ist, um die Pumpsignale zumindest teilweise als Reaktion auf Zustände von Ausgangsspannungen jeweiliger der zwei oder mehr Ladungspumpenzellen zu steuern.