DE102017205651A1 - Vorrichtung und verfahren eines steigungsreglers und regelung der steigung von schaltleistungs-fets - Google Patents

Vorrichtung und verfahren eines steigungsreglers und regelung der steigung von schaltleistungs-fets Download PDF

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Abstract

In Zusammenfassung, eine Schaltschaltung mit einem hochseitigen (HS - high side) Schalter, der mit dem Ausgang gekoppelt ist, einem niedrigseitigen (LS - low side) Schalter, der einen MOSFET aufweist, der mit dem Ausgang gekoppelt ist, und einem Steigungsregler-Kern, der mit dem Gate des niedrigseitigen (LS) Schalters gekoppelt ist, konfiguriert zum Vorsehen von Steuersignalen an den Steigungsregler-Kern. Zusätzlich ein Verfahren zum Vorsehen eines Verfahrens einer Schaltschaltung mit den Schritten des ersten Schritts (a) Vorsehen einer Schaltung, die einen niedrigseitigen (LS - low side) Schalter, einen hochseitigen (HS - high side) Schalter und einen Steigungsregler aufweist, wobei der Steigungsregler einen schnellen Modus, einen Steigungsreglermodus und einen Haltemodus aufweist, des zweiten Schritts (b) Aktivieren des Steigungsreglers, des dritten Schritts (c) Wählen eines schnellen Modus oder eines Steigungsregelungsmodus, des vierten Schritts (d) Anwenden entweder eines schnellen Modus oder eines Steigungsregelungsmodus; des fünften Schritts (e) Evaluieren der Polarität des Signals, des sechsten Schritts (f) Umschalten von Signal hold_on, wenn das Gate niedrig ist, oder Umschalten von Signal hold_off, wenn das Gate hoch ist.

Description

  • HINTERGRUND
  • GEBIET
  • Die Offenbarung betrifft im Allgemeinen eine Vorrichtung und insbesondere eine Schaltung und ein Verfahren zum Regeln der Ausgangsspannungssteigung bzw. -neigung von Leistungs-MOSFETs davon.
  • BESCHREIBUNG DER VERWANDTEN TECHNIK
  • Aus einer Anwendungssicht ist einer der Hauptunterschiede zwischen DC-DC-Reglern und Klasse-D-Verstärkern die Isolation zwischen der Last und den Schaltausgängen. Eine Leistungsverwaltungseinheit (PMU - Power Management Unit) ist in den meisten Fällen in einem Abschirmgehäuse eingekapselt, das verhindert, dass die Ausgangsknoten an den Rest des Systems ausstrahlen, aber für eine Klasse-D wird die Last, die ein Lautsprecher oder ein Aktuator für eine haptische Rückkopplung sein kann, nicht notwendigerweise in der Nähe des Treibers angeordnet, daher muss der Klasse-D-Treiber einen EMI(Electromagnetic Interference)-Test gemäß einem spezifischen EMC(Electromagnetic Compatibility)-Standard bestehen. Ein Beispiel ist EN55022B - ein europäischer Standard, der Grenzwerte und Messverfahren für Funkstörungscharakteristiken von Informationstechnologieausrüstung festlegt.
  • 1 ist eine Darstellung eines elektrischen Felds versus Frequenz. Das emittierte elektrische Feld 120 in der Nähe des Empfängers wird genau bis zu 1 GHz gemessen; ein Bericht wird erzeugt, der die Messung mit einer spezifizierten Maske vergleicht, wie in 1 gezeigt. Das Emissionsspektrum des Verstärkers muss unterhalb der Maske mit einem klar definierten Abstand sein. 1 zeigt das elektrische Feld als eine Funktion der Frequenz 100. Das Signal von EN55011 (Klasse B) 110 ist als eine Funktion der Frequenz gezeigt und mit dem gemessenen Signal 120 verglichen.
  • Eine der üblichen Designtechniken zum Reduzieren dieses Typs von Emissionen besteht darin, das Ausgangsschalten des Treibers 200 zu verlangsamen, wie in 2 gezeigt. 2 zeigt ein Rechteckpulssignal 205 und ein trapezförmiges Pulssignal 210, wobei das trapezförmige Pulssignal definierte ansteigende und abfallende Anstiegsraten hat, die langsamer als die für das Rechteckpulssignal 205 sind.
  • 3 ist eine Darstellung von Ausgangsoberwellen versus Frequenz 300 für einen Rechteckpuls 310 und einen trapezförmigen Puls 320. 3 zeigt das Spektrum für die Pulswellenformen von 2. Wenn man sich das assoziierte Spektrum anschaut, das in 3 gezeigt wird, dämpfen die trapezförmigen Ausgangs-Oberwellen im Vergleich zur Frequenz viel früher - da umgekehrt proportional zu der Übergangszeit - und viel schneller (Dämpfen zweiter Ordnung anstelle Dämpfen erster Ordnung in dem Fall eines rein rechteckigen Signals). Zum Beispiel werden bei einer Steigung von 400 mV/ns die Störsignale um 40 dB gedämpft, wenn 1 GHz erreicht wird. Die Eckfrequenz für das Dämpfen zweiter Ordnung ist F c = S r π ⋅ P V D D
    Figure DE102017205651A1_0001
    wobei Sr die Anstiegsrate der Ausgangsspannung ist und PVDD die Leistungsstufe-Versorgungsspannung ist. Der andere große Vorteil, die Übergangsrate der Leistungsstufe zu steuern, ist die Reduzierung eines Leistungsversorgung-Überschwingens, was für eine EMI-Leistung vorteilhaft ist und den Teil auch zuverlässiger macht.
  • 4 zeigt einen ökonomischen Weg, eine begrenzte Ausgangsschaltrate zu implementieren. 4 ist ein Schaltungsschema einer Leistungs-Feldeffekttransistor( FET - Field Effect Transistor)-Schaltung 400, die ein Ausführungsbeispiel gemäß dem Stand der Technik darstellt, der den Erfindern bekannt ist. 4 wird versorgt durch Masse PVSS 401 und Leistungsversorgung VDD 402. Die Schaltung enthält einen hochseitigen (HS - high side) Schalter 440, einen niedrigseitigen (LS - low side) Schalter 430 und einen Induktor 450. Der Induktor ist mit der Ausgangsspannung Vo 445 verbunden. Eine Stromquelle-Schalter-Serienkombination 410 ist mit VDD 402 verbunden und liefert Strom an das niedrigseitige (LS) Schalter-Gate 435. Eine Stromquelle-Schalter-Serienkombination 420 ist mit PVSS 401 verbunden und liefert Strom an ein niedrigseitiges (LS) Schalter-Gate 435. Der Gate-Schaltstrom wird entweder durch programmierbare Widerstände oder Stromquellen begrenzt, die großen Cdg- und Cgs-Kapazitäten (LS ist ein Leistungs-FET, der bis zu einigen Ampere treibt) bestimmen das Maximum dVo/dt als ldac_on/Cdg für ein Einschalten 410 und ldac_off/Cdg für ein Ausschalten 420, wobei IDAC ein Strom-Analog-zu-Digital-Wandler ist.
  • Bei einer Implementierung des Schemas von 4 in einem realen Leistungs-FET 400 werden die Wellenformen erlangt, die in 5 gezeigt sind, wobei „Vg“, „Vo“ und die Ableitung des Ausgangs für ein Einschalten mit Strömen berichtet werden, die von 10 mA bis zu 2,5 A variieren.
  • 5 zeigt Ausgangscharakteristiken einer Leistungs-FET-Schaltung 500, die eine Schaltung gemäß dem Stand der Technik darstellt, der den Erfindern bekannt ist. 5 zeigt die Signale „Vg“ 510, „Vo“ 520 und den Gate-Strom 530. 5 zeigt deutlich, wie nichtlinear der Ausgang ist, die Steigung variiert von einem Maximum von 600 mV/ns bis zu 87 mV/ns während desselben Übergangs. Dies zeigt die inhärente Nichtlinearität der Vorrichtung. Die Cdg-Kapazität ist stark nichtlinear mit der Spannung und dem Drain-Strom. Auch wenn die Vorrichtung in den Triodenbereich eintritt, nimmt die Verstärkung der lokalen Schleife signifikant ab und die Kapazität, die zu laden ist, ist viel größer, was bedeutet, dass ein Beibehalten der Steigung erfordern würde, dass der Eingangsstrom auf kontrollierte Weise erhöht wird. In anderen Worten, der Eingangsstrom muss während des gesamten Übergangs angepasst werden, damit die Steigung konstant bleibt.
  • 6 ist ein Schaltungsschema eines Leistungs-FETs 600, das eine zweite Schaltung gemäß dem Stand der Technik darstellt, die dem Erfinder bekannt ist. Eine Möglichkeit, den Eingangsstrom derart anzupassen, dass die Ausgangssteigung konstant bleibt, ist in 6 dargestellt. Das Prinzip basiert auf einem Erzeugen einer internen Referenzrampe (Vramp), die die erwünschte Ausgangssteigung hat, dann passt eine lokale Regelschleife den Eingangsstrom derart an, dass der Fehler zwischen „Vo“ und „Vramp“ während des Übergangs sehr klein gehalten wird. Wenn PVDD 602 eine hohe Spannung ist (zum Beispiel größer als die Prozess-Gate-Durchschlagspannung), muss die Fehlerverstärker-Eingangsstufe ein Hochspannungs-Vollskalensignal tolerieren, während sie eine sehr hohe Bandbreite zeigt. Die Schaltung von 6 wird durch Masse PVSS 601 und eine Leistungsversorgung PVDD 602 versorgt. Die Schaltung enthält einen hochseitigen (HS) Schalter 640, einen niedrigseitigen (LS) Schalter 630 und einen Induktor 650. Der Induktor ist mit der Ausgangsspannung Vo 645 verbunden. Eine Stromquelle-Schalter-Serienkombination 610 ist mit PVDD 602 verbunden und liefert Strom an den niedrigseitigen (LS) Knoten über den Knoten Vramp 622, um als Eingang für den Fehlerverstärker 635 zu dienen. Eine Stromquelle-Schalter-Serienkombination 620 ist mit PVSS 601 verbunden und liefert auch Strom über den Knoten Vramp 622, um als Eingang zu dem Fehlerverstärker 635 zu dienen. Ein Kondensator Cramp 625 ist mit dem Vramp-Knoten 622 gekoppelt. Der Komparator 635 hat einen positiven Eingang, der mit der Ausgangsspannung Vo 645 gekoppelt ist, und einen negativen Eingang, der mit Vramp 622 verbunden ist. Der Ausgang des Komparators 635 ist mit dem Gate des niedrigseitigen (LS) Schalters 630 gekoppelt.
  • Eine der Hauptherausforderungen dieses Ansatzes ist der sehr schwierige Kompromiss zwischen der hohen Bandbreite des Fehlerverstärkers (EA), einer Schleifenstabilität und der Leerlaufleistungsspezifikation. Ein dynamisches Biasing kann verwendet werden, was bedeutet, dass der Verstärker nur dann Strom verbraucht, wenn ein Gate-Übergang erzeugt wird; dies erzeugt jedoch verschiedene Einstellungsprobleme, die unerwünschtes Ausgangsartefakte(zum Beispiel als einen unerwünschten Schritt oder eine unerwünschte Diskontinuität)-Verhalten vor dem tatsächlichen Übergang erzeugen könnten. Die Rampenerzeugungs-assoziierte HV-Schaltung tendiert auch dazu, einen Platz mit Pegelschiebern und Schutzschaltungen zu verbrauchen.
  • 7 ist ein Schaltungsschema 700 eines Leistungs-FETs, das eine Schaltung einer Variante des zweiten Ausführungsbeispiels gemäß dem Stand der Technik zeigt, der den Erfindern bekannt ist. Um den Fehlerverstärker (EA) aus dünneren Gate-Vorrichtungen und bei einer Niederspannungsversorgung herzustellen, besteht ein möglicher Ansatz darin, einen Super-Source-Folger von dem Ausgang zu verwenden, um das Signal zu der zweiten Stufe B0 zu befehlen. Der Vorteil ist, dass nur F0/I0 und der Rampengenerator HV-Komponenten sind, B0 ein Masse-bezogener Verstärker mit kleineren Vorrichtungen und potentiell geringerem Leistungsverbrauch ist. Ein Nachteil ist, dass die zusätzliche VNEG-Versorgung 703 unter PVSS 701 erforderlich ist, so dass FO die vollständige Quellenexkursion bis hinunter zu PVSS 701 beenden kann; auch der SSF (super source follower) verkompliziert die Stabilität des Systems weiter, da er einen zusätzlichen Knoten mit relativ hoher Impedanz zum Ansteuern von B0 hinzufügt.
  • 8 ist ein Schaltungsschema eines Leistungs-FETs, das eine Schaltung eines dritten Ausführungsbeispiels gemäß dem Stand der Technik zeigt, der den Erfindern bekannt ist. Ein interessanter Weg, um die Ausgangssteigung genauer zu steuern, ist in 8 gezeigt. Das Verfahren basiert auf einem Anwenden einer Miller-Integration über Cm, die Teil einer AC-Regelschleife ist, die durch Cm, EA und den Leistungs-FET gebildet wird. Im Gegensatz zu dem vorherigen Verfahren wird keine HV-Schaltung benötigt, und nur Cm muss HV-tolerant sein. Wenn jedoch die zu steuernde Übergangsrate relativ groß wird (zum Beispiel 500 mV/ns), ist das Gestalten eines EA mit hoher Bandbreite innerhalb eines vernünftigen Leistungsbudgets und ohne unerwünschte Schritte oder Diskontinuitäten in den Ausgängen zu erzeugen eine herausfordernde Aufgabe. Ein dynamisches Biasing erfordert wiederum komplexe Voreinstellungsschaltungen und viele Anpassungen. Eine Stabilität bei geringen Strömen und oft sehr schlecht definiertes kapazitives Laden ist ebenfalls eine große Herausforderung.
  • Zusammenfassend haben die Gate-Treiber-Vorrichtung und -Verfahren gemäß dem Stand der Technik Nachteile. Die Schaltungen erfordern eine Hochspannungs(HV - high voltage)-Schaltung. Diese Hochspannungsschaltungen erfordern eine signifikante Siliziumfläche und verbrauchen mehr Leistung, wodurch das Leistungsbudget erhöht wird. Diese Schaltungen haben eine unzuverlässige und ungenaue Ausgangssteigungssteuerung. Die Schaltungen begrenzen auch die Gate-Schaltgeschwindigkeit.
  • Ein neuer Betriebstyp, der wünschenswert ist, umfasst einen Betrieb, der eine zuverlässige und genaue Ausgangssteigungssteuerung für MOSFETs ermöglicht, die eine induktive (oder kapazitive) Last treiben. Eine Lösung, die ein schnelles Gate-Schalten ermöglicht, ist erwünscht. Eine Lösung, die keine Hochspannungsschaltung verwendet, mit geringerem Stromverbrauch und kleiner Fläche, ist erwünscht. Eine Schaltung und ein Herstellungsverfahren, die diese Anforderungen erfüllen, die keine signifikanten zusätzlichen Maskenebenen, zusätzliche Zykluszeit und Kosten einführen, sind erwünscht.
  • Das US-Patent 7,595,624 von Tateishi et al. beschreibt eine Steuerschaltung, die zumindest einen Leistungsschalter aktiviert und deaktiviert, um eine Spannung eines Schaltknotens zu steuern.
  • Das US-Patent 7,425,819 von Isobe zeigt einen Strommodus-Schaltregler, der eine Steigungskompensationsschaltung verwendet. Die Schaltung berücksichtigt automatisch unterschiedliche Induktorwerte und variierende Eingangsspannungen, um ein Steigungskompensationssignal zu erzeugen. Das Steigungskompensationssignal wird basierend auf dem Anstiegssignal erzeugt.
  • Die US-Patentanmeldung US 2006/0176031 von Forman et al. zeigt eine Schaltschaltung, die einen Ladeschalter umfasst, der konfiguriert ist, um mit einem Induktor verbunden zu werden, der konfiguriert ist, Steuersignale zu empfangen.
  • Das US-Patent 7,443,148 B2 von Weng, betitelt, zeigt einen Schaltregler, der eine variable Auszeit-Rückkopplungsregelschleife mit minimaler Einzeit verwendet.
  • ZUSAMMENFASSUNG
  • Es ist wünschenswert, eine Schaltung vorzusehen, die die Genauigkeit der Ausgangssteigung eines Schaltleistungs-FET garantiert.
  • Es ist wünschenswert, eine Steigungsreglerschaltung vorzusehen, die eine reduzierte Komplexität hat.
  • Es ist wünschenswert, eine Schaltleistungs-FET-Schaltung mit einer Immunität gegenüber Eingangs- oder Ausgangsversorgungsschienen-Schalt- und Kopplungstransienten vorzusehen.
  • Es ist wünschenswert, eine Schaltleistungs-FET-Schaltung und ein Verfahren vorzusehen, die/das widerstandsfähig ist gegenüber induktiven Versorgungs- und Masse-Verschiebungen.
  • Es ist wünschenswert, eine Schaltleistungs-FET-Schaltung mit einem niedrigen statischen Stromverbrauch und einem sehr niedrigen dynamischen Leistungsverbrauch vorzusehen.
  • Es ist wünschenswert, eine Schaltleistungs-FET-Steigungsreglerschaltung vorzusehen, die keine Fehlerverstärkung mit hoher Bandbreite erfordert.
  • Eine Hauptaufgabe der vorliegenden Offenbarung ist, ein Verfahren zum Schalten einer Schaltleistungs-FET-Schaltung mit ultraschnellem Betrieb, Immunität gegenüber Versorgungsschienenschalten und induktiven Masse-Verschiebungen und niedrigem Leistungsverbrauch vorzuschlagen.
  • Die obigen und andere Aufgaben werden durch eine Schaltschaltung gelöst, die aufweist einen hochseitigen (HS) Schalter, der mit einem Ausgang gekoppelt ist, einen niedrigseitigen (LS) Schalter mit einem Leistungs-FET gekoppelt mit dem Ausgang, einen Steigungsregler-Analogkern, der mit einem Gate des niedrigseitigen (LS) Schalters gekoppelt ist, wobei der Steigungsregler-Analogkern eine erste AC-Schleife und eine zweite AC-Schleife aufweist, wobei die erste AC-Schleife zwischen dem Ausgang und dem Gate verbunden ist, einen ersten Kondensator aufweist und konfiguriert ist zum Integrieren von Strom über den ersten Kondensator während einer Einschaltphase, und wobei die zweite AC-Schleife zwischen dem Ausgang und dem Gate verbunden ist, einen zweiten Kondensator aufweist und konfiguriert ist zum Integrieren von Strom über den zweiten Kondensator während einer Ausschaltphase.
  • Die obigen und andere Aufgaben werden auch durch ein Verfahren zum Vorsehen eines Verfahrens für eine Schaltschaltung gelöst, das die Schritte aufweist des ersten Schritts (a) Vorsehen einer Schaltung, die einen niedrigseitigen (LS) Schalter, einen hochseitigen (HS) Schalter und einen Steigungsregler aufweist, wobei der Steigungsregler einen Steigungsreglermodus aufweist, eines zweiten Schritts (b), wobei der Steigungsregler eine erste AC-Schleife aufweist, die mit einem Ausgang und einem Gate der Vorrichtung verbunden ist, für die eine Steigungsregelung erwünscht ist; und eines dritten Schritts (c) Vorsehen eines Stroms an die erste AC-Schleife, gesteuert durch einen ersten Idac, in dem Steigungsreglermodus.
  • Andere Vorteile sind für Fachleute offensichtlich.
  • Figurenliste
  • Die vorliegende Offenbarung und die entsprechenden Vorteile und Merkmale, die dadurch vorgesehen werden, sind am besten zu verstehen und schätzen bei Durchsicht der folgenden detaillierten Beschreibung der Offenbarung in Verbindung mit den folgenden Zeichnungen, in denen gleiche Bezugszeichen gleiche Elemente darstellen, wobei:
    • 1 eine Darstellung des elektrischen Felds versus Frequenz ist;
    • 2 eine Darstellung von Wellenformen eines Rechteckpulses und eines trapezförmigen Pulses ist;
    • 3 eine Darstellung von Ausgangsoberwellen versus Frequenz für einen Rechteckpuls und einen trapezförmigen Puls ist;
    • 4 ein Schaltungsschema einer Leistungs-FET-Schaltung ist, die ein Ausführungsbeispiel gemäß dem Stand der Technik darstellt, der den Erfindern bekannt ist;
    • 5 Ausgangscharakteristiken einer Leistungs-FET-Schaltung zeigt, die eine Schaltung gemäß dem Stand der Technik darstellt, der den Erfindern bekannt ist;
    • 6 ein Schaltungsschema eines Leistungs-FETs ist, das eine Schaltung eines zweiten Ausführungsbeispiels gemäß dem Stand der Technik darstellt, der den Erfindern bekannt ist;
    • 7 ein Schaltungsschema eines Leistungs-FETs ist, das eine Schaltung einer Variante des zweiten Ausführungsbeispiels gemäß dem Stand der Technik darstellt, der den Erfindern bekannt ist;
    • 8 ein Schaltungsschema eines Leistungs-FETs ist, das eine Schaltung eines dritten Ausführungsbeispiels gemäß dem Stand der Technik darstellt, der den Erfindern bekannt ist;
    • 9 eine Schaltung ist, die ein Diagramm auf hohem Niveau eines Steigungsregler-Analogkerns gemäß einem ersten Ausführungsbeispiel der Offenbarung hervorhebt;
    • 10 eine Schaltung gemäß einem ersten Ausführungsbeispiel der Offenbarung ist;
    • 11 ein Diagramm der schaltungstypischen Wellenformen eines geregelten Steigungs-Einschaltens gemäß einem ersten Ausführungsbeispiel ist;
    • 12 ein Diagramm der schaltungstypischen Wellenform des Gate-Stroms gemäß einem ersten Ausführungsbeispiel ist;
    • 13 ein Diagramm der schaltungstypischen Wellenformen eines geregelten Steigungs-Ausschaltens gemäß einem ersten Ausführungsbeispiel ist;
    • 14 ein Diagramm des Schaltungsausgangssignals bei einem niedrigseitigen Einschalten über Prozessecken gemäß einem ersten Ausführungsbeispiel ist;
    • 15 ein Diagramm des Schaltungsausgangssignals bei einem niedrigseitigen Ausschalten über Prozessecken gemäß einem ersten Ausführungsbeispiel ist;
    • 16 eine Schaltung gemäß einem zweiten Ausführungsbeispiel der Offenbarung ist; und
    • 17 ein Zeitdiagramm gemäß einem ersten Ausführungsbeispiel der Offenbarung ist; und
    • 18 ein Verfahren zum Betrieb einer Schaltung gemäß einem ersten Ausführungsbeispiel der Offenbarung ist.
  • DETAILLIERTE BESCHREIBUNG
  • 9 ist eine Schaltung 900, die ein Diagramm auf hohem Niveau eines Steigungsreglers für eine Schaltleistungs-FET-Schaltung gemäß einem ersten Ausführungsbeispiel der Offenbarung darstellt, einschließlich einer Leistungsversorgung PVDD 902 und Masse PVSS 901. Die Schaltleistungs-FET-Schaltung der Offenbarung kann zum Beispiel an einem Ausgangsknoten eines Klasse-D-Verstärkers oder eines DC-DC-Schaltreglers verwendet werden. Der hochseitige Schalter 940 ist elektrisch mit PVDD 902 und dem Ausgang Vo verbunden und der niedrigseitige Schalter 930 ist mit PVSS 901 verbunden. Der Steigungsregler-Analogkern 920 hat die Steuersignaleingänge slw_on 905, slw_off 906, fst_on 907, fst_off 908, hld_on 909, hld_910 sowie Spannungsreferenzen (VREF) 915 und IDACs 917. Der Ausgang des Steigungsregler-Kerns 920 ist die Ausgangsspannung Vo und die Gate-Spannung Vg. Die Ausgangsspannung ist mit dem Induktor 950 gekoppelt und die Gate-Spannung Vg ist mit dem Leistungs-MOSFET LS 930 gekoppelt. Der Steigungsregler für den niedrigseitigen Leistungs-FET (siehe 9) empfängt logische Steuersignale von einer Zustandsmaschine (FSM - Finite State Machine), die entscheidet, ob das Gate in einen schnellen Modus (unter Verwendung der Signale fst_on/fst_off) oder in einen Steigungsregelungsmodus (unter Verwendung der Signale slw_on/slw_off) geschaltet werden soll. Sobald der Übergang beendet ist, wird zwischen einem anderen Paar von Steuersignalen (hld_on/hld_off) geschaltet, abhängig von der Polarität, um das Gate entweder in einem niedrigen Zustand oder in einem hohen Zustand zu halten. Das Signal x-on ist aktiv, wenn entweder die Signale slw_on oder fst_on aktiv sind und diese sind Steuersignale auf dem Vorwärtspfad. Das Signal x-off ist aktiv, wenn eines der Signale slw_off oder fst_off aktiv ist, und diese sind auch die Steuersignale für den Vorwärtspfad. Das Signal fet-off ist ein Statussignal, das erfasst, dass der FET effektiv ausgeschaltet wurde. Zusätzlich ist das Signal fet-on ein Statussignal, das erfasst, dass der FET eingeschaltet wurde. Eine Gate-Erfassungsschaltung, wie in der Technik bekannt ist, wird verwendet zum Erfassen des Status des Leistungs-FETs. Die Signale fet_off und fet_on werden von Gate-Sensoren erzeugt. Das Signal fet_off geht auf logisch hoch, wenn die Gate-Spannung nahe Null ist, und das Signal fet_on wechselt auf logisch hoch, wenn die Gate-Spannung nahe an VDD geht. Die FSM verwendet die Signale fet_off und fet_on als logische Eingänge, um ihre eigenen Zustandsübergänge zu steuern. Diese Signale fet-off und fet_on werden zurück an die FSM gegeben (als Eingänge), wo sie zur Bestimmung von Zustandsübergängen verwendet werden.
  • 10 ist eine Schaltung gemäß einem ersten Ausführungsbeispiel der Offenbarung. Die Schaltung 1000 zeigt Details des Steigungsregler-Analogkerns 920 und ist mit der Leistungsversorgung PVDD 1002 und Masse PVSS 1001 verbunden. Der hochseitige Schalter 1040 ist elektrisch mit PVDD 1002 und dem Ausgang Vo verbunden und der niedrigseitige Schalter 1030 ist mit PVSS 1001 verbunden. Der Drain des hochseitigen (HS) Schalters 1040 und der Drain des niedrigseitigen (LS) Schalters 1030 sind mit dem Induktor 1050 verbunden. Die in 10 gezeigte Schaltung wendet eine duale Integration an unter Verwendung von Kondensatoren Cm_on 1021 und Cm_off 1022 als Teil von zwei steuernden lokalen Schleifen. Eine erste AC-Schleife 1060 umfasst den „Ein“ -Zustand-Kondensator Cm_on 1021 sowie den Kondensator Cb_on, den Schalter S4 und den NMOS-Transistor M1 1019. Eine zweite AC-Schleife 1070 umfasst den „Aus“ -Zustand-Kondensator Cm_off 1022 sowie den Kondensator Cb_off 1018, den Schalter S5 und den NMOS-Transistor M2 1020.
  • Die Leistungsversorgung VDD 1004 ist mit dem Schalter S8 1012 gekoppelt. Die Masse PVSS 1001 ist mit dem Schalter S3 1011 gekoppelt. Der Schalter S3 1011 ist mit dem Schalter S1 gekoppelt und S1 ist mit der Stromquelle ldac_on 1010 gekoppelt. Der Schalter S8 1012 ist mit dem Schalter S7 gekoppelt, der mit der Stromquelle ldac_off 1020 gekoppelt ist. Der Schalter S2 1015 ist mit der Leistungsversorgung VDD 1004 gekoppelt. Der Schalter S6 1016 ist mit der Leistungsversorgung PVSS 1001 gekoppelt.
  • Eine Biasspannung VBN ist mit einem Schalter S4 1013 und dem Gate des Transistors M1 1019 und dem Kondensator Cb_on 1017 gekoppelt. Die Biasspannung VBP ist mit einem Schalter S5 1014 und dem Gate des Transistors M2 1020 und dem Kondensator Cb_off 1018 gekoppelt. Die Kondensatoren Cm_on 1021 und Cm_off 1022 sind mit der Ausgangsspannung 1045 Vo gekoppelt. VBN und VBP werden als Vor-Biasspannungen jeweils für die Kondensatoren Cb_on und Cb_off verwendet. Die erste AC-Schleife ist mit einer Einschaltphase assoziiert; sie wird von Cm_on, Cb_on und M1 gebildet. Die zweite AC-Schleife ist mit einer Ausschaltphase assoziiert, sie wird durch die gleiche Ausgangsvorrichtung Cm_off 1022, Cb_off 1018 und M2 1020 gebildet. VBN und VBP sind Spannungsreferenzen, die sich jeweils auf PVSS 1001 und VDD 1004 beziehen, und idealerweise sollten sie ein VGS-Abfall von den relevanten Versorgungen sein.
  • 11 ist ein Diagramm der schaltungstypischen Wellenformen eines geregelten Steigungs-Einschaltens gemäß einem ersten Ausführungsbeispiel. Die Signale bestehen aus slw_on 1101, fet_on 1102, VHa 1103, VHb 1104, VLa 1105, VLb 1106, Gate-Spannung Vg 1107, Ausgangsspannung Vo 1108 und Gate-Strom Ig 1109. Wenn die Vorrichtung ausgeschaltet ist, ist der Schalter S4 geschlossen und Cb_on kann einen positiven VBN-Abfall akkumulieren, um als Spannungsquelle während der nächsten Einschaltphase zu wirken. Ähnlich wird, wenn die Vorrichtung eingeschaltet wird, der Schalter S5 geschlossen und Cb_off kann einen negativen VBP-Abfall akkumulieren, um als eine Spannungsquelle während der nächsten Ausschaltphase zu wirken. Es ist anzumerken, dass VHa und VHb sowohl als Integrationsknoten während des Übergangs und als Ladeknoten der geschalteten Kondensatoren wirken. Zu jeder Zeit ist nur ein Idac aktiviert, wobei Strom integriert wird über entweder Cm_on während eines Einschaltens oder Cm_off während eines Ausschaltens, wobei die zwei Integrationskondensatoren in einer verschachtelten Weise arbeiten. Der steigungsgesteuerte Einschaltübergang wird durch „slw_on“ initiiert, Ig repräsentiert den FET-Eingangsstrom, „Vo“ repräsentiert den geregelten Ausgang. S1, S5 und S8 sind geschlossen, der Übergang endet, nachdem „fet_on“ bestätigt wurde. Man beachte die glatte und kontrollierte Steigung der Ausgangsspannung 1108 während des in 11 gezeigten Übergangs.
  • 12 ist ein Diagramm der schaltungstypischen Wellenform des Gate-Stroms 1210 (ebenfalls in 11 als 1108 gezeigt) gemäß einem ersten Ausführungsbeispiel. 11 und 12 zeigen die breite Variation des Gate-Stroms während des Übergangs. In dem Triodenbereich und vor dem letzten Stromanstieg nach „fet_on“ springt der Strom von einigen mA auf fast 18mA.
  • 13 ist ein Diagramm der schaltungstypischen Wellenformen eines geregelten Steigungsausschaltens gemäß dem ersten Ausführungsbeispiel. Die Signale 1300 bestehen aus slw_off 1301, fet_off 1302, VHa 1303, VHb 1304, VLa 1306, VLb 1305, Gate-Spannung Vg 1308, Ausgangsspannung Vo 1307 und Gate-Strom Ig 1309. Der steigungsgesteuerte Ausschaltübergang wird initiiert durch „slw_off“, Ig repräsentiert den FET-Eingangsstrom, „Vo“ repräsentiert den geregelten Ausgang. S3, S4 und S7 sind geschlossen; der Übergang endet, nachdem „fet_off“ bestätigt wurde.
  • 14 ist ein Diagramm der Schaltungsausgangsspannung bei einem niedrigseitigen Einschalten über Prozessecken 1400 gemäß einem ersten Ausführungsbeispiel. Die gezeigten Ausgangswellenformen haben unterschiedliche Steigungen 1V/ns 1410, 200mV/ns 1420 und 100mV/ns 1430. Die programmierbaren Stromquellen Idac_on und Idac_off werden verwendet, um die gezeigten variablen Ausgangsspannungssteigungen zu erzeugen.
  • 15 ist ein Diagramm der Schaltungsausgangsspannung bei einem niedrigseitigen Ausschalten über Prozessecken gemäß einem ersten Ausführungsbeispiel. Die Signale sind bei 1V/ns 1510, 200mV/ns 1520 und 100mV/ns 1530.
  • 16 ist eine Schaltung gemäß einem zweiten Ausführungsbeispiel der Offenbarung. 16 ist ein Schaltungsschema mit nur einem Integrationsknoten und einem Kondensator Cm 1621, das die Details des Steigungsregler-Analogkerns von 9 darstellt. Die Leistungsschienen umfassen die Leistungsversorgung VDD 1603 und PVDD 1602 und die Masse PVSS 1601. Der hochseitige (HS) Schalter 1640 ist elektrisch mit PVDD 1602 und dem Ausgang Vo 1604 verbunden und der niedrigseitige (LS) Schalter 1630 ist mit PVSS 1601 verbunden. Die Source des hochseitigen (HS) Schalters 1640 und der Drain des niedrigseitigen (LS) Schalters 1630 sind mit dem Induktor 1650 gekoppelt. Die Stromquelle Idac_on und der slw_on S1 Schalter 1605 und der fst_on Schalter S2 1615 sind mit VDD 1603 gekoppelt. Die Stromquelle Idac_off und der slw_off Schalter S7 1606 und der fst_off Schalter S6 1616 sind mit PVSS 1601 gekoppelt. Der x_on Schalter S3 1607 schaltet zwischen VSS und dem Kondensator CM 1621. Der x_off Schalter S8 1608 schaltet zwischen VDD und dem Kondensator CM 1621. Der Kondensator Cb_on 1617 und der Kondensator Cb_off 1618 sind mit den Gates des NMOS-Transistors M1 1619 bzw. des PMOS-Transistors M2 1620 gekoppelt. Im Gegensatz dazu wendet die offenbarte Schaltung, die in 10 gezeigt wird, eine duale Integration an unter Verwendung der Kondensatoren Cm_on 1021 und Cm_off 1022 als Teil von zwei steuernden lokalen Schleifen.
  • Ein Beispiel der Schaltsequenz für das Ausführungsbeispiel mit dem einzelnen Integrationsknoten von 16 wird nachfolgend beschrieben.
  • Die Schaltsequenz ist wie folgt:
    • • In dem Leistungs-FET-aus-Zustand wird der Kondensator Cb_on von VBN-VSS geladen, da der Schalter S4 geschlossen ist und der Schalter S3 geschaltet wird zur Verbindung mit VSS. Der Hld_off Schalter S9 ist geschlossen, um den Leistungs-FET in einem Aus-Zustand zu halten.
    • • Wenn ein langsames Einschalten angefordert wird (slw_on = 1), wird der Kondensator Cb_off auf VDD-VBP vorgeladen, da der Schalter S8 umgeschaltet wird, um mit VDD zu verbinden, und der Schalter S5 wird geschlossen. Auch der Schalter S1 wird geschlossen, um zu ermöglichen, dass idac-on-Strom in den Kondensator Cm fließt. Am Ende der Einschaltphase wird der hld_on Schalter S10 geschlossen, um den Ein-Zustand beizubehalten.
    • • Wenn ein langsames Ausschalten angefordert wird (slw_off = 1), wird der Kondensator Cb_on auf VBN-VSS vorgeladen, da der Schalter S3 umgeschaltet wird, um mit VSS zu verbinden, und S4 wird geschlossen. Auch der Schalter S7 wird geschlossen, um zu ermöglichen, dass idac-off-Strom in den Kondensator Cm fließt. Am Ende der Ausschaltphase wird der hld_off Schalter S9 geschlossen, um den Aus-Zustand beizubehalten.
  • 17 zeigt ein Zeitdiagramm 1700 gemäß einem ersten Ausführungsbeispiel der Offenbarung. Signale, die in dem Zeitdiagramm 1700 gezeigt sind, sind Ausgangsspannung Vo 1710, Gate-Spannung Vg 1720, Ein-Zustände slw_on 1730 und hld_on 1740 sowie Aus-Zustände hld_off 1755 und slw_off 1750. Zeitsignale sind auch für die Spannungszustände VLa 1760, VLb 1765, VHa 1770, VHb 1775, und Biasspannungen VBP 1780 und VBN 1785 gezeigt. Wie zu sehen ist, werden die „langsamen“ Ein- und Ausschaltsignale initiiert, wodurch sich die Ausgangsspannung Vo mit einer geregelten Steigung ändert. Sobald die Änderung der Ausgangsspannung abgeschlossen ist, wird das „Halte“ -Signal initiiert und der Schalter wird bis zu dem nächsten Übergang in der gleichen Position wie der „langsam“-Schalter gehalten.
  • 18 ist ein Verfahren für einen Betrieb einer Schaltung gemäß einem ersten Ausführungsbeispiel der Offenbarung. Ein Verfahren einer Schaltung, aufweisend die Schritte eines ersten Schritts 1810 (a) Vorsehen einer Schaltung, die einen niedrigseitigen (LS) Schalter, einen hochseitigen (HS) Schalter und einen Steigungsregler aufweist, wobei der Steigungsregler einen Steigungsreglermodus aufweist, eines zweiten Schritts 1820 (b), wobei der Steigungsregler eine erste AC-Schleife aufweist, die mit einem Ausgang und einem Gate der Vorrichtung verbunden ist, für die eine Steigungsregelung erwünscht ist; und, eines dritten Schritts 1830 (c) Vorsehen eines Stroms an die erste AC-Schleife, gesteuert von einem ersten Idac, in einem Steigungsreglermodus.
  • Es ist offensichtlich, dass die Offenbarung entweder mit einem hochseitigen (HS) oder niedrigseitigen (LS) Schalter mit einem geeigneten MOS-Typ und geeigneten Polaritäten verwendet werden kann. Zum Beispiel ist offensichtlich, dass die Aufgabe der Offenbarung erreicht werden kann, um die Ausgangssteigung einer PMOS-Vorrichtung für den hochseitigen (HS) Schalter zu regeln.
  • Es sollte angemerkt werden, dass die Beschreibung und die Zeichnungen lediglich die Prinzipien der vorgeschlagenen Verfahren und Systeme darstellen. Es ist somit offensichtlich, dass Fachleute verschiedene Anordnungen entwickeln können, die, obwohl hier nicht explizit beschrieben oder gezeigt, die Prinzipien der Erfindung verkörpern und in ihrem Sinn und Umfang enthalten sind. Darüber hinaus sollen alle hier angeführten Beispiele ausdrücklich nur für pädagogische Zwecke sein, um dem Leser das Verständnis der Prinzipien der vorgeschlagenen Verfahren und Systeme und der Konzepte, die von den Erfindern beigetragen wurden zur Weiterentwicklung des Standes der Technik, zu erleichtern und sollen als ohne Beschränkung auf solche speziell genannten Beispiele und Bedingungen angesehen werden. Darüber hinaus sollen alle hier enthaltenen Aussagen, die Prinzipien, Aspekte und Ausführungsbeispiele der Erfindung wiedergeben, sowie spezifische Beispiele davon, Äquivalente davon umfassen.
  • Andere Vorteile werden von Fachleuten erkannt werden. Die obige detaillierte Beschreibung der Offenbarung und der darin beschriebenen Beispiele wurde zum Zweck der Veranschaulichung und Beschreibung präsentiert. Während die Prinzipien der Offenbarung oben in Verbindung mit einer spezifischen Vorrichtung beschrieben wurden, ist offensichtlich, dass diese Beschreibung nur auf beispielhafte Weise und nicht als eine Beschränkung des Umfangs der Offenbarung gemacht wird.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
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    • US 7425819 [0016]
    • US 2006/0176031 [0017]
    • US 7443148 B2 [0018]

Claims (21)

  1. Beansprucht wird:
  2. Eine Schaltschaltung, die aufweist: einen hochseitigen (HS - high side) Schalter, der mit einem Ausgang gekoppelt ist; einen niedrigseitigen (LS - low side) Schalter, der einen Leistungs-FET aufweist, der mit dem Ausgang gekoppelt ist; einen Steigungsregler-Analogkern, der mit einem Gate des niedrigseitigen (LS) Schalters gekoppelt ist, wobei der Steigungsregler-Analogkern eine erste AC-Schleife und eine zweite AC-Schleife aufweist; wobei die erste AC-Schleife zwischen dem Ausgang und dem Gate verbunden ist, einen ersten Kondensator aufweist und konfiguriert ist zum Integrieren von Strom über den ersten Kondensator während einer Einschaltphase; und wobei die zweite AC-Schleife zwischen dem Ausgang und dem Gate verbunden ist, einen zweiten Kondensator aufweist und konfiguriert ist zum Integrieren von Strom über den zweiten Kondensator während einer Ausschaltphase.
  3. Die Schaltschaltung gemäß Anspruch 1, die weiter einen schnellen Modus aufweist, der durch Verbinden einer der ersten oder zweiten AC-Schleifen mit einer Leistungs- oder Masseschiene erreicht wird.
  4. Die Schaltschaltung gemäß Anspruch 1 oder 2, die weiter einen Steigungsregelungsmodus aufweist, der durch Verbinden jeder der ersten und zweiten AC-Schleifen mit ersten beziehungsweise zweiten Strom-Digital-zu-Analog-Wandlern in verschachtelter Weise erreicht wird.
  5. Die Schaltschaltung gemäß einem vorhergehenden Anspruch, die weiter einen Haltesteuermodus aufweist, der durch Verbinden des Gates mit Leistungs- oder Masseschienen erreicht wird, nachdem die Einschaltphase oder die Ausschaltphase abgeschlossen ist.
  6. Die Schaltschaltung gemäß einem vorhergehenden Anspruch, wobei die erste AC-Schleife weiter eine NMOS-Vorrichtung aufweist, deren Source mit dem Gate des niedrigseitigen Schalters verbunden ist, deren Drain mit einer Leistungsschiene verbunden ist und deren Gate mit einem Eingangsschalter verbunden ist.
  7. Die Schaltschaltung gemäß Anspruch 5, die weiter einen zweiten Kondensator aufweist, der zwischen dem Gate der NMOS-Vorrichtung und dem ersten Kondensator verbunden ist, und wobei der Eingangsschalter mit einer Spannungsreferenz verbunden ist.
  8. Die Schaltschaltung gemäß einem vorhergehenden Anspruch, wobei die zweite AC-Schleife weiter eine PMOS-Vorrichtung aufweist, deren Drain mit dem Gate des niedrigseitigen Schalters verbunden ist, deren Source mit einer Masseschiene verbunden ist und deren Gate mit einem Eingangsschalter verbunden ist.
  9. Die Schaltschaltung gemäß Anspruch 7, die weiter einen zweiten Kondensator aufweist, der zwischen dem Gate der PMOS-Vorrichtung und dem ersten Kondensator verbunden ist, und wobei der Eingangsschalter mit einer Spannungsreferenz verbunden ist.
  10. Eine Schaltschaltung, die aufweist: einen hochseitigen (HS - high side) Schalter, der mit einem Ausgang gekoppelt ist; einen niedrigseitigen (LS - low side) Schalter, der einen Leistungs-FET aufweist, der mit dem Ausgang gekoppelt ist; einen Steigungsregler-Analogkern, der mit einem Gate des niedrigseitigen (LS) Schalters gekoppelt ist, wobei der Steigungsregler-Analogkern eine erste AC-Schleife aufweist; und wobei die AC-Schleife zwischen dem Ausgang und dem Gate verbunden ist, einen Kondensator aufweist und konfiguriert ist zum Integrieren von Strom über den Kondensator während einer Einschaltphase.
  11. Die Schaltschaltung gemäß Anspruch 9, die weiter einen schnellen Modus aufweist, der durch Verbinden der AC-Schleife mit einer Leistungs- oder Masseschiene erreicht wird.
  12. Die Schaltschaltung gemäß Anspruch 9 oder 10, die weiter einen Steigungsregelungsmodus aufweist, der durch Verbinden der AC-Schleife durch Verbinden jeder der ersten und zweiten AC-Schleifen mit ersten beziehungsweise zweiten Strom-Digital-zu-Analog-Wandlern in verschachtelter Weise erreicht wird.
  13. Die Schaltschaltung gemäß einem der Ansprüche 9 bis 11, die weiter einen Haltesteuermodus aufweist, der durch Verbinden des Gates des niedrigseitigen (LS) Schalters mit Leistungs- oder Masseschienen erreicht wird, nachdem die Einschaltphase oder die Ausschaltphase abgeschlossen ist.
  14. Die Schaltschaltung gemäß einem der Ansprüche 9 bis 12, die weiter einen MOS aufweist, dessen Gate elektrisch mit einem negativen Biasspannungssignal VBN gekoppelt ist und dessen Drain mit dem Gate des niedrigseitigen (LS) Schalters verbunden ist.
  15. Die Schaltschaltung gemäß einem der Ansprüche 9 bis 13, die weiter einen MOS aufweist, dessen Gate elektrisch mit einem positiven Biasspannungssignal VBP gekoppelt ist und dessen Drain mit dem Gate des niedrigseitigen (LS) Schalters verbunden ist.
  16. Die Schaltschaltung gemäß einem der Ansprüche 9 bis 14, die eine Zustandsmaschine (FSM - Finite State Machine) aufweist, die logische Steuersignale empfängt, die entscheidet, ob das Gate in den schnellen Modus oder in den Steigungsregelungsmodus geschaltet werden soll.
  17. Ein Verfahren einer Schaltschaltung, das die Schritte aufweist: (a) Vorsehen einer Schaltung, die einen niedrigseitigen (LS - low side) Schalter, einen hochseitigen (HS - high side) Schalter und einen Steigungsregler aufweist, wobei der Steigungsregler einen Steigungsreglermodus aufweist; (b) wobei der Steigungsregler eine erste AC-Schleife aufweist, die mit einem Ausgang und einem Gate der Vorrichtung verbunden ist, für die eine Steigungsregelung erwünscht ist; und (c) Vorsehen eines Stroms an die erste AC-Schleife, gesteuert von einem ersten Idac, in dem Steigungsreglermodus.
  18. Das Verfahren einer Schaltschaltung gemäß Anspruch 16, wobei der Steigungsregler weiter aufweist eine zweite AC-Schleife, die mit einem Ausgang und einem Gate der Vorrichtung verbunden ist, für die eine Steigungsregelung erwünscht ist; und Vorsehen eines Stroms an die zweite AC-Schleife, gesteuert von einem zweiten Idac, in dem Steigungsreglermodus.
  19. Das Verfahren einer Schaltschaltung gemäß Anspruch 16 oder 17, wobei der Steigungsregler weiter einen schnellen Modus aufweist.
  20. Das Verfahren einer Schaltschaltung gemäß Anspruch 18, wobei der Steigungsregler weiter einen Haltemodus aufweist.
  21. Das Verfahren einer Schaltschaltung gemäß einem der Ansprüche 18 oder 19, wobei der Steigungsregler weiter aufweist Wählen eines schnellen Modus oder eines Steigungsregelungsmodus; Anwenden entweder eines schnellen Modus oder eines Steigungsregelungsmodus; Evaluieren der Polarität des Signals; und Umschalten von Signal hold_on, wenn das Gate niedrig ist, oder Umschalten von Signal hold_off, wenn das Gate hoch ist.
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