DE102017121387A1

DE102017121387A1 - Multiplexer-Verzerrungsaufhebung

Info

Publication number: DE102017121387A1
Application number: DE102017121387.2A
Authority: DE
Inventors: Christopher Peter Hurrell; Rares Andrei Bodnar; Pasquale Delizia
Original assignee: Analog Devices Global ULC
Current assignee: Analog Devices International ULC
Priority date: 2016-09-15
Filing date: 2017-09-14
Publication date: 2018-03-15
Anticipated expiration: 2037-09-15
Also published as: US10020068B2; DE102017121387B4; CN107835017A; US20180075925A1; CN107835017B

Abstract

Eine Verzerrung in einer kombinierten Abtast-und-Halte-Schaltung und Multiplexer kann reduziert werden, indem die Abtast-und-Halte-Schaltung und der Multiplexer in Haupt- und Kompensationssignalkanäle aufgeteilt werden und das Gesamtfehlersignal, das während einer Erfassungsphase über sowohl die Schalter des Multiplexers als auch die Eingangsschalter der Abtast-und-Halte-Stufe auftritt, als ein einzelnes Fehlersignal, das kompensiert werden muss, in Betracht gezogen wird. Diese Kompensation wird dann erzielt, indem bewirkt wird, dass die gleichen Fehlerspannungen in sowohl den Haupt- als auch den Kompensationskanälen der vollständigen MUX- und Abtast-und-Halte-Schaltung induziert werden, so dass veranlasst wird, dass sich Fehler aufheben, wodurch die Leistung der Stufe verbessert wird.

Description

Gebiet der Offenbarung
Die vorliegende Offenbarung betrifft Techniken zum Reduzieren oder Aufheben einer Verzerrung, die in ein Signal durch Komponenten eines Multiplexers, der zum Multiplexen mehrerer Eingangssignale in eine andere Schaltung agiert, eingeführt wird.
Hintergrund der Offenbarung
Analog-Digital-Umsetzern (ADCs) geht häufig ein Multiplexer (MUX) voraus, um zu ermöglichen, dass analoge Signale von mehreren unterschiedlichen Signalkanälen oder -leitungen in den ADC zur Abtastung und Digitalumsetzung gemultiplext werden. Die nichtlineare Kapazität der Aus-Kanäle im MUX (häufig so viele wie 15 oder 31) sowie die Verzerrung aufgrund eines nichtlinearen Ein-Widerstands der Schalter im MUX des Kanals, der gegenwärtig eingeschaltet ist, können eine wesentliche Verzerrungsquelle sein. In dieser letztgenannten Hinsicht werden die MUX-Schalter jedes MUX-Kanals, wenn mit einem ADC integriert, üblicherweise die Form von Übertragungsgates (transmission gates) („TG”) annehmen, die einen PMOS-Transistor parallel mit einem NMOS-Transistor aufweisen.
Im Gebrauch, wenn eine „hohe” Eingangsspannung (Vin nahe Vdd) an den Schalter angelegt wird, ist wenig Gate-Source-Spannung (Vgs) über den NMOS-Transistor vorhanden und er ist weitgehend ausgeschaltet. Unter solchen Umständen gibt es jedoch eine gute Gate-Source-Spannung über den PMOS-Transistor und er leitet vollständig. Umgekehrt, wenn eine niedrige (Vin nahe Vss) Eingangsspannung angelegt wird, gibt es wenig Vgs über die PMOS-Vorrichtung und sie ist ausgeschaltet, aber umgekehrt wird die NMOS-Vorrichtung hart nach Ein angesteuert.
Wenn die Eingangsspannung jedoch im Mittelbereich liegt, können beide Transistoren leiten, aber nicht zu ihrem niedrigsten Impedanzzustand. Infolgedessen kann sich die Impedanz des TG-Schalters an ihrem größten „Ein”-Wert („Ron”) befinden. Diese nichtlineare Ron-Charakteristik führt zu einer Verzerrung im Signal, das den Ein-Kanal des MUX zum ADC durchläuft, wobei außerdem eine weitere Verzerrung durch parasitäre Kapazitäten der MUX-Kanäle eingeführt wird.
Kurzdarstellung der Offenbarung
Eine Verzerrung in einer kombinierten Abtast-und-Halte-Schaltung (die als eine Eingangsstufe zu einem ADC verwendet werden kann) und Multiplexer kann reduziert werden, indem Haupt- und Kompensationssignalkanäle eingesetzt werden und das Gesamtfehlersignal, das während einer Signalerfassung über sowohl die Schalter des Multiplexers als auch die Eingangsschalter der Abtast-und-Halte-Stufe auftritt, als ein einzelnes Fehlersignal, das kompensiert werden muss, in Betracht gezogen wird. Diese Kompensation wird dann erzielt, indem die Schalter im Kompensationskanal bezüglich der Eigenschaften der Schalter im Hauptkanal angepasst werden (zum Beispiel durch ein Skalieren der Breiten und/oder eine Parallel-/Reihenverbindung), so dass die Gesamtfehlerladung in den Haupt- und Kompensationskanal-Abtastkondensatoren die gleiche ist. Somit kann veranlasst werden, dass sich Fehlerspannungen, die sowohl in der MUX- als auch der Abtast-und-Halte-Schaltung induziert werden, aufheben, wodurch die Leistung der Stufe verbessert wird. Zusätzlich dazu kann in einer zugehörigen Technik auch eine Verzerrung aufgrund der Aus-Kapazität von Schaltern im MUX durch das Hinzufügen einer zusätzlichen kapazitiven Last zum Kompensationskanal kompensiert werden, wobei die zusätzliche Last zusätzliche Fehlerspannungen einführt, die die durch die parasitären Aus-Kapazitäten der Schalter eingeführten Fehlerspannungen aufheben. Zusätzliche Verzerrungsreduzierungstechniken sind auch beschrieben.
Angesichts des Obigen legt ein Beispiel der vorliegenden Offenbarung aus einem Aspekt eine Abtastschaltung zum Abtasten von Signalen aus mehreren Eingängen dar. Die Abtastschaltung weist eine Abtast-und-Halte-Stufe auf, die Haupt- und Kompensationskanäle aufweist, wobei die Haupt- und Kompensationskanäle jeweilige Haupt- und Kompensationseingangsschalter dahin und jeweilige Haupt- und Kompensationskanal-Abtastkondensatoren beinhalten. Ein Multiplexer, der mehrere Eingangsknoten und mehrere Hauptschalter aufweist, ist auch bereitgestellt, wobei die Hauptschalter Signale im Hauptkanal der Abtast-und-Halte-Stufe steuern. Ein oder mehrere Kompensationsschalter sind auch enthalten, wobei der eine oder die mehreren Kompensationsschalter Signale im Kompensationskanal der Abtast-und-Halte-Stufe steuert bzw. steuern. Entsprechende jeweilige Eigenschaften der Haupt- und Kompensationsschalter in der kombinierten MUX- und Abtast-und-Halte-Schaltung sind derart konfiguriert, dass die gleichen Gesamtfehlerladungen in den Haupt- und Kompensationskanal-Abtastkondensatoren erzeugt werden. Wenn die Abtastkondensatoren die gleichen Fehlerladungen aufweisen, können dann die Fehler durch eine geeignete Verarbeitung der jeweiligen Signale reduziert werden.
Die Fehlerladungen können sich zum Beispiel im Betrieb im Wesentlichen gegenseitig aufheben. Daher kann, um eine derartige Aufhebung zu erhalten, die Schaltung bei einem Beispiel ferner eine Differenzschaltung aufweisen, die im Gebrauch zum Empfangen eines ersten Fehlersignals, das die Gesamtfehlerladung im Hauptkanal-Abtastkondensator angibt, und eines zweiten Fehlersignals, das die Gesamtfehlerladung im Kompensationskanal-Abtastkondensator angibt, eingerichtet ist. Die Differenzschaltung subtrahiert dann eines des ersten oder zweiten Fehlersignals vom anderen, um ein im Wesentlichen fehlerfreies Ausgangssignal zu erzeugen.
Um einen Ausgleich der Fehlerladungen in den Haupt- und Kompensationskanälen zu erhalten, sind bei manchen Beispielen die entsprechenden jeweiligen Eigenschaften der Haupt- und Kompensationsschalter in der kombinierten MUX- und Abtast-und-Halte-Schaltung derart ausgelegt, dass die jeweiligen Eigenschaften in Abhängigkeit von einem ersten vorbestimmten Verhältnis zueinander in Beziehung stehen. Beispielsweise kann das erste vorbestimmte Verhältnis bei manchen Beispielen eins der folgenden sein:

i) die Anzahl von Kompensationskanälen K in der Abtast-und-Halte-Stufe zur Anzahl von Hauptkanälen J in der Abtast-und-Halte-Stufe oder
ii) der Gesamtwert des Abtastkondensators K im Hauptkanal zum Gesamtwert des Abtastkondensators J im Kompensationskondensator.

Bei anderen Beispielen weisen die Schalter Transistoren auf und die entsprechenden jeweiligen Eigenschaften sind die Transistorbreiten oder in dem Fall, bei dem eine Reihen- und/oder Parallelanordnung von Schaltern eingesetzt wird, die effektive Breite, wobei die Breiten oder effektiven Breiten der jeweiligen Transistoren, die die Kompensationsschalter in der Abtast-und-Halte-Stufe und im Multiplexer bilden, bezüglich der jeweiligen Transistoren, die die Hauptschalter in der Abtast-und-Halte-Stufe und im Multiplexer bilden, um das erste vorbestimmte Verhältnis skaliert sind.
Bei einem Beispiel werden die jeweiligen Haupt- und Kompensationseingangsschalter in der Abtast-und-Halte-Stufe und die jeweiligen Haupt- und Kompensationseingangsschalter im Multiplexer aus jeweiligen Arrays von Schaltern gebildet. Bei einem weiteren Beispiel sind die Arrays von Schaltern Arrays von Transistoren, wobei die Anzahl von Transistoren in den Arrays so ausgewählt wird, dass sie eine vorbestimmte Beziehung erfüllt, die zu einer Aufhebung der Verzerrung aufgrund eines Ein-Widerstands der Transistoren führt.
Bei einem Ausführungsbeispiel ist ein zweiter Multiplexer bereitgestellt, der zum Schalten von Signalen von den mehreren Eingangsknoten in den Kompensationskanal eingerichtet ist, und die Kompensationsschalter bilden einen Teil des zweiten Multiplexers. Bei diesem Beispiel können die Haupt- und Kompensationsschalter in der kombinierten MUX- und Abtast-und-Halte-Schaltung so konfiguriert sein, dass sie das folgende Kriterium erfüllen: ( J / K)²·( E / F + A / B·J) = G / H + C / D·K wobei:
J die Anzahl von Hauptkanälen in der Abtast-und-Halte-Stufe ist;
K die Anzahl von Kompensationskanälen in der Abtast-und-Halte-Stufe ist;
F und E die Anzahlen von Zeilen bzw. Spalten in den Arrays von Transistoren sind, die die Haupt-Mengen von Schaltern im Multiplexer bilden;
H und G die Anzahlen von Zeilen bzw. Spalten in den Arrays von Transistoren sind, die die Kompensations-Mengen von Schaltern im Multiplexer bilden;
B und A die Anzahlen von Zeilen bzw. Spalten in den Arrays von Transistoren sind, die die Haupt-Mengen von Eingangsschaltern in der Abtast-und-Halte-Stufe bilden; und
D und C die Anzahlen von Zeilen bzw. Spalten in den Arrays von Transistoren sind, die die Kompensations-Mengen von Eingangsschaltern in der Abtast-und-Halte-Stufe bilden.
Bei einem anderen Beispiel schalten die Kompensationsschalter Signale vom Ausgang des Multiplexers in den Kompensationskanal der Abtast-und-Halte-Stufe. Bei diesem Beispiel können die Haupt- und Kompensationsschalter in der kombinierten MUX- und Abtast-und-Halte-Schaltung so konfiguriert sein, dass sie das folgende Kriterium erfüllen: ( J / K)²·( E / F + A / B·J) – E / F = G / H + C / D·K wobei:
J die Anzahl von Hauptkanälen in der Abtast-und-Halte-Stufe ist;
K die Anzahl von Kompensationskanälen in der Abtast-und-Halte-Stufe ist;
F und E die Anzahlen von Zeilen bzw. Spalten in den Arrays von Transistoren sind, die die Haupt-Mengen von Schaltern im Multiplexer bilden;
H und G die Anzahlen von Zeilen bzw. Spalten in den Arrays von Transistoren sind, die die Kompensations-Mengen von Schaltern im Multiplexer bilden;
B und A die Anzahlen von Zeilen bzw. Spalten in den Arrays von Transistoren sind, die die Haupt-Mengen von Eingangsschaltern in der Abtast-und-Halte-Stufe bilden; und
D und C die Anzahlen von Zeilen bzw. Spalten in den Arrays von Transistoren sind, die die Kompensations-Mengen von Eingangsschaltern in der Abtast-und-Halte-Stufe bilden.
Des Weiteren sind bei einem anderen Beispiel die Arrays von Schaltern Arrays von Transistoren, wobei die Anzahl von Transistoren in den Arrays so ausgewählt wird, dass sie eine vorbestimmte Beziehung erfüllt, die zu einer Aufhebung einer Verzerrung aufgrund von Stromflüssen in eine parasitäre Kapazität zwischen jeweiligen Gates und Kanälen der Transistoren führt.
Ausführlicher gesagt, kann bei diesem Beispiel ein zweiter Multiplexer dazu konfiguriert sein, Signale von den mehreren Eingangsknoten in den Kompensationskanal zu schalten. Die Kompensationsschalter bilden einen Teil des zweiten Multiplexers und die Haupt- und Kompensationsschalter in der kombinierten MUX- und Abtast-und-Halte-Schaltung sind so konfiguriert, dass sie das folgende Kriterium erfüllen:
wobei:
J die Anzahl von Hauptkanälen in der Abtast-und-Halte-Stufe ist;
K die Anzahl von Kompensationskanälen in der Abtast-und-Halte-Stufe ist;
F und E die Anzahlen von Zeilen bzw. Spalten in den Arrays von Transistoren sind, die die Haupt-Mengen von Schaltern im Multiplexer bilden;
H und G die Anzahlen von Zeilen bzw. Spalten in den Arrays von Transistoren sind, die die Kompensations-Mengen von Schaltern im Multiplexer bilden;
B und A die Anzahlen von Zeilen bzw. Spalten in den Arrays von Transistoren sind, die die Haupt-Mengen von Eingangsschaltern in der Abtast-und-Halte-Stufe bilden; und
D und C die Anzahlen von Zeilen bzw. Spalten in den Arrays von Transistoren sind, die die Kompensations-Mengen von Eingangsschaltern in der Abtast-und-Halte-Stufe bilden.
Alternativ dazu schalten die Kompensationsschalter bei einem anderen Beispiel Signale vom Ausgang des Multiplexers in den Kompensationskanal der Abtast-und-Halte-Stufe. Bei diesem Beispiel sind die Haupt- und Kompensationsschalter in der kombinierten MUX- und Abtast-und-Halte-Schaltung so konfiguriert, dass sie das folgende Kriterium erfüllen:
wobei:
J die Anzahl von Hauptkanälen in der Abtast-und-Halte-Stufe ist;
K die Anzahl von Kompensationskanälen in der Abtast-und-Halte-Stufe ist;
F und E die Anzahlen von Zeilen bzw. Spalten in den Arrays von Transistoren sind, die die Haupt-Mengen von Schaltern im Multiplexer bilden;
H und G die Anzahlen von Zeilen bzw. Spalten in den Arrays von Transistoren sind, die die Kompensations-Mengen von Schaltern im Multiplexer bilden;
B und A die Anzahlen von Zeilen bzw. Spalten in den Arrays von Transistoren sind, die die Haupt-Mengen von Eingangsschaltern in der Abtast-und-Halte-Stufe bilden; und
D und C die Anzahlen von Zeilen bzw. Spalten in den Arrays von Transistoren sind, die die Kompensations-Mengen von Eingangsschaltern in der Abtast-und-Halte-Stufe bilden.
Bei einem weiteren Beispiel kann eine kapazitive Last am Ausgang des einen oder der mehreren Kompensationsschalter oder anderweitig im Kompensationskanal eingeschlossen sein, wobei die kapazitive Last einen derartigen Wert besitzt, dass die kapazitive Last im Gebrauch zusätzliche Fehlerspannungen einführt, die Fehlerspannungen aufheben, die aus in ausgeschalteten Schaltern im Multiplexer entstehenden parasitären Kapazitäten entstehen.
Bei einem Beispiel kann die kapazitive Last ein oder mehrere Transistoren sein, der bzw. die auf Aus vorgespannt ist bzw. sind. Bei einem derartigen Beispiel kann die Transistorbreite dazu ausgelegt sein, die gewünschte kapazitive Last zu ergeben, oder alternativ dazu können L Transistoren mit einheitlicher Breite W parallel bereitgestellt sein, um die gewünschte Last zu ergeben.
Bei einem Beispiel, bei dem eine kapazitive Last bereitgestellt ist, kann ein zweiter Multiplexer eingeschlossen sein, der zum Schalten von Signalen von den mehreren Eingangsknoten in den Kompensationskanal eingerichtet ist, wobei die Kompensationsschalter einen Teil des zweiten Multiplexers bilden. Bei diesem Beispiel können der erste und der zweite Multiplexer als eine Eingangsstufe zu einer Abtast-und-Halte-Stufe mit J Haupt- und K Kompensationskanälen verwendet werden, wobei die Breite L dann durch Folgendes gegeben ist: L = (M – 1)·H·( J / K· E / G – 1) wobei:
E die Anzahlen von Spalten in einem Array von Transistoren ist, die die Haupt-Mengen von Schaltern im Multiplexer bilden;
H und G die Anzahlen von Zeilen bzw. Spalten in Arrays von Transistoren sind, die die Kompensations-Mengen von Schaltern bilden; und
M die Anzahl von Multiplexerkanälen ist.
Bei einem anderen Beispiel, bei dem eine kapazitive Last bereitgestellt ist, kann bzw. können der eine oder die mehreren Kompensationsschalter den Ausgang des Multiplexers als einen Eingang darin empfangen, wobei der Multiplexer und die Kompensationsschalter dann als eine Eingangsstufe zu einer Abtast-und-Halte-Stufe mit J Haupt- und K Kompensationskanälen verwendet werden. In diesem Fall ist die Breite L dann durch Folgendes gegeben: L = (M – 1)·( J / K – 1)E/( G / H – ( E / F)( J / K – 1)) wobei:
E die Anzahlen von Spalten in einem Array von Transistoren ist, die die Haupt-Mengen von Schaltern im Multiplexer bilden;
H und G die Anzahlen von Zeilen bzw. Spalten in Arrays von Transistoren sind, die die Kompensations-Mengen von Schaltern bilden; und
M die Anzahl von Multiplexerkanälen ist.
Von einem anderen Aspekt stellt ein anderes Beispiel der vorliegenden Offenbarung eine Multiplex-Eingangsstufe bereit, die einen Multiplexer aufweist, der mehrere Eingangsknoten und mehrere Hauptschalter, die zum Schalten eines an den Eingangsknoten dargelegten Signals zu einem ersten Signalkanal eingerichtet sind, aufweist. Des Weiteren sind ein oder mehrere Kompensationsschalter bereitgestellt, wobei der eine oder die mehreren Kompensationsschalter so eingerichtet sind, dass sie ein darin eingegebenes Signal zu einem zweiten Signalkanal schalten. Der zweite Signalkanal weist eine kapazitive Last mit einem derartigen Wert darauf auf, dass die kapazitive Last im Gebrauch zusätzliche Fehlerspannungen in Signale auf dem zweiten Signalkanal einführt, die zum Aufheben von Fehlerspannungen auf dem ersten Signalkanal verwendet werden können, die aus in ausgeschalteten Schaltern im Multiplexer entstehenden parasitären Kapazitäten entstehen.
Bei einem Beispiel ist die kapazitive Last ein oder mehrere Transistoren, der bzw. die auf Aus vorgespannt ist bzw. sind, und der kapazitive Wert kann durch die Transistorbreite, die dazu ausgelegt ist, die gewünschte kapazitive Last zu ergeben, festgelegt werden. Bei einem Beispiel kann dies erzielt werden, indem L Transistoren mit einheitlicher Breite W parallel bereitgestellt werden, um die gewünschte Last zu ergeben.
Bei einem Beispiel kann ferner ein zweiter Multiplexer enthalten sein, der zum Schalten von Signalen von den mehreren Eingangsknoten in den zweiten Kanal eingerichtet ist, wobei die Kompensationsschalter einen Teil des zweiten Multiplexers bilden. Bei diesem Beispiel können der erste und der zweite Multiplexer als eine Eingangsstufe in eine Abtast-und-Halte-Stufe mit J ersten und K zweiten Kanälen verwendet werden, wobei die Breite L dann durch Folgendes gegeben ist: L = (M – 1)·H·( J / K· E / G – 1) wobei:
E die Anzahlen von Spalten in einem Array von Transistoren ist, die die Haupt-Mengen von Schaltern im Multiplexer bilden;
H und G die Anzahlen von Zeilen bzw. Spalten in Arrays von Transistoren sind, die die Kompensations-Mengen von Schaltern bilden; und
M die Anzahl von Multiplexerkanälen ist.
Bei einem alternativen oder zusätzlichen Beispiel empfängt bzw. empfangen der eine oder die mehreren Kompensationsschalter den Ausgang des Multiplexers als einen Eingang darin, wobei der Multiplexer und die Kompensationsschalter dann als eine Eingangsstufe zu einer Abtast-und-Halte-Stufe mit J ersten und K zweiten Kanälen verwendet werden, wobei die Breite L dann durch Folgendes gegeben ist: L = (M – 1)·( J / K – 1)E/( G / H – ( E / F)( J / K – 1)) wobei:
E die Anzahlen von Spalten in einem Array von Transistoren ist, die die Haupt-Mengen von Schaltern im Multiplexer bilden;
H und G die Anzahlen von Zeilen bzw. Spalten in Arrays von Transistoren sind, die die Kompensations-Mengen von Schaltern bilden; und
M die Anzahl von Multiplexerkanälen ist.
Von einem anderen Aspekt stellt ein Beispiel auch ein Verfahren zum Abtasten von Signalen aus mehreren Eingangsknoten bereit, das Folgendes aufweist: Multiplexen von Signalen aus mehreren Eingangsknoten zu einer Abtast-und-Halte-Schaltungsstufe über mehrere Multiplexerschalter, wobei die Abtast-und-Halte-Stufe Haupt- und Kompensationskanäle aufweist, die Haupt- und Kompensationskanäle jeweilige Haupt- und Kompensationseingangsschalter dahin und jeweilige Haupt- und Kompensationskanal-Abtastkondensatoren beinhalten; in der Abtast-und-Halte-Stufe, Schalten, über die Haupt- und Kompensationseingangsschalter, von Eingangssignalen auf die Haupt- und Kompensationskanal-Abtastkondensatoren zur Abtastung; und Abtasten der Eingangssignale von den Haupt- und Kompensationskanal-Abtastkondensatoren; wobei entsprechende jeweilige Eigenschaften der Multiplexerschalter und der Haupt- und Kompensationseingangsschalter in der kombinierten MUX- und Abtast-und-Halte-Schaltung derart konfiguriert sind, dass die gleichen Gesamtfehlerladungen in den Haupt- und Kompensationskanal-Abtastkondensatoren erzeugt werden.
Weitere Merkmale, Ausführungsbeispiele und Vorteile der vorliegenden Offenbarung werden aus der folgenden Beschreibung und den angehängten Ansprüchen ersichtlich.
Kurze Beschreibung der Zeichnungen
Beispiele der vorliegenden Offenbarung werden jetzt unter Bezugnahme auf die begleitenden Zeichnungen beschrieben, wobei sich gleiche Bezugszahlen auf gleiche Teile beziehen und wobei:
1 ein Diagramm ist, das eine MUX- und Abtast-und-Halte(S/H)-Anordnung des Stands der Technik veranschaulicht;
2 ein Schaltplan ist, der eine Abtast-und-Halte-Schaltung des Stands der Technik veranschaulicht;
3 ein Schaltplan einer typischen Übertragungsgate(„TG”)-Struktur ist;
4 ein Graph des Ron-Widerstands als Funktion von Vin der TG-Struktur von 3 ist;
5 ein Diagramm eines ersten Beispiels der vorliegenden Offenbarung ist, bei dem eine Verzerrung aufgrund eines Ein-Widerstands in einer gemultiplexten Abtast-und-Halte-Schaltung reduziert wird, indem der Multiplexer in separate Haupt- und Kompensationskanäle aufgeteilt wird;
6 ein Schaltplan einer Multiplexer- und Abtast-und-Halte-Schaltung des ersten Beispiels ist;
7 ein Schaltplan eines zweiten Beispiels einer Multiplexer- und Abtast-und-Halte-Schaltung ist;
8 ein Schaltplan eines verallgemeinerten Beispiels einer MUX-und-S/H gemäß einem verallgemeinerten Beispiel der vorliegenden Offenbarung ist;
9 ein Diagramm eines dritten Beispiels der vorliegenden Offenbarung ist, bei dem eine Verzerrung aus nichtlinearen Kapazitäten in ausgeschalteten Kanälen in einem MUX durch das Bereitstellen einer kapazitiven Kompensationslast kompensiert wird;
10 ein Schaltplan eines MUX gemäß dem dritten Beispiel ist, bei dem eine Kompensationskapazität eingeschlossen ist;
11 ein Diagramm ist, das beispielhafte Übertragungsgate-Strukturen darstellt;
12 ein Diagramm ist, das äquivalente Schaltungen zu den beispielhaften Übertragungsgate-Strukturen von 11 darstellt;
13 ein Diagramm eines weiteren Beispiels der vorliegenden Offenbarung ist;
14 ein ausführlicherer Schaltplan des Beispiels von 13 ist;
15 ein Diagramm eines noch weiteren Beispiels der vorliegenden Offenbarung ist;
16 ein ausführlicherer Schaltplan des Beispiels von 14 ist;
17 ein Diagramm eines weiteren Beispiels der vorliegenden Offenbarung ist.
Ausführliche Beschreibung
Mehrere Ausführungsbeispiele werden im Folgenden ausführlich beschrieben, die eine Verzerrung in einer MUX-Eingangsstufe zu einer Abtast-und-Halte-Schaltung reduzieren, indem entweder die Verzerrung im MUX, die aus einem Einschalt-Widerstand entsteht, oder die parasitäre Kapazität von ausgeschalteten MUX-Kanälen oder die parasitäre Kapazität, die FET-Vorrichtungen inhärent ist, angesprochen wird.
Bei einem Beispiel wird eine Verzerrung, die durch einen Einschalt-Widerstand eingeführt wird, angesprochen, indem eine Abtast-und-Halte-Schaltung bereitgestellt wird, die in Haupt- und Kompensationskanäle aufgeteilt ist, wie im Hintergrund der Offenbarung beschrieben, und die mit einem MUX an deren Eingang ausgestattet ist, der selbst in Haupt- und Kompensationskanäle aufgeteilt ist, die den Haupt- und Kompensationskanälen der Abtast-und-Halte-Schaltung entsprechen. Die Vorrichtungsbreiten (und/oder Reihen-/Parallelverbindung) von Schaltern, die den Kompensationskanal in der kombinierten MUX- und Abtast-und-Halte-Schaltung bilden, sind bezüglich der des Hauptkanals skaliert, so dass die Gesamtfehlerladung in den Haupt- und Kompensationskanal-Abtastkondensatoren die gleiche ist. Somit können Fehlerspannungen, die durch einen Ein-Widerstand der Vorrichtungen in der kombinierten MUX- und Abtast-und-Halte-Schaltung bewirkt werden, auf eine ähnliche Art und Weise wie die Aufhebung des durch den Ein-Widerstand induzierten Fehlers in nur der Abtast-und-Halte-Schaltung aufgehoben werden. Mit derartigen Maßnahmen kann die Gesamtverzerrung in der kombinierten MUX- und S/H-Schaltung reduziert werden, bei einem Beispiel um so viel wie 17 dB.
Bei einem anderen Beispiel kann eine Verzerrung, die durch eine nichtlineare Kapazität in den Aus-Kanälen des MUX eingeführt wird, kompensiert werden. Dies kann erzielt werden, indem der MUX wiederum in Haupt- und Kompensationskanäle wie im ersten Beispiel aufgeteilt wird (und daher für einen Ein-Widerstand mit zweckmäßig skalierten Schaltvorrichtungen im MUX kompensiert wird) und dann eine zusätzliche kapazitive Last an den Ausgang des Kompensationskanal-MUX hinzugefügt wird. Das Bereitstellen der zusätzlichen kapazitiven Last erzeugt Fehlerladungen im Abtastkondensator einer verbundenen Abtast-und-Halte-Schaltung, die jegliche Fehlerladungen, die aus nichtlinearen Kapazitäten in den Aus-Kanälen des MUX entstehen, aufheben. Eine zusätzliche Reduktion um 18-dB der Verzerrung ist durch das Verwenden einer derartigen Technik erhalten worden.
Bei einem weiteren Beispiel kann der Fehler, der aus Spannungsfehlern über eingeschalteten Schaltern entsteht, die aus in parasitäre Kapazitäten von Schaltgates und Back-Gates fließenden Strömen entstehen, kompensiert werden. Dies wird wiederum erzielt, indem Arrays von Vorrichtungen, die die Schalter der MUX- und Abtast-und-Halte-Schaltung bilden, so eingerichtet werden, dass die Kompensations- und Hauptkanal-Fehlerspannungen im Verhältnis der Anzahl von Kompensationskanälen zur Anzahl von Hauptkanälen oder des Werts der Kompensations- zu den Haupt-Abtastkondensatoren skalieren. Somit werden weitere Reduktionen der Verzerrung erhalten.
Als Varianten der obigen Anordnungen wird, anstelle des Bereitstellens einer Gesamtmenge von MUX-Schaltern für den Kompensationskanal, die in der Lage sind, alle mehreren Eingänge in den Kompensationskanal zu schalten, eine einzelne Menge von Kompensationsschaltern, die einem einzelnen MUX-Kanal entsprechen, für den Kompensationskanal bereitgestellt, die mit dem Ausgang des Hauptkanal-MUX verbunden sind. Der Hauptkanal-MUX schaltet daher die mehreren Eingänge in die Menge von Kompensationsschaltern sowie seinen eigenen Ausgang, wodurch die Notwendigkeit für einen Gesamt-Kompensationskanal-MUX beseitigt wird. Die Menge von Kompensationsschaltern, die immer eingeschaltet sind, kombiniert jedoch mit den Vorrichtungen des Kompensationskanals auf die gleiche Art und Weise wie oben beschrieben, wo ein Gesamt-Kompensations-MUX bereitgestellt ist, um Fehlerspannungen für den Kompensationskanal zu erzeugen, die von den Hauptkanal-Fehlerspannungen subtrahiert werden können, um Fehlersignale darin aufzuheben.
Die gleiche Änderung (d. h. das Ersetzen des Komp-Kanal-MUX mit einer einzelnen Menge von Schaltern, die mit dem Ausgang des Hauptkanal-MUX verbunden sind) kann auch mit den anderen oben beschriebenen Beispielen des Reduzierens der Verzerrung, die durch eine nichtlineare Kapazität in den Aus-Kanälen des MUX eingeführt wird, und des Reduzierens von Fehlern, die aus parasitären Kapazitäten von Schaltgates und Back-Gates entstehen, verwendet werden.
Jetzt mit Bezug auf spezifischere zu beschreibende Beispiele veranschaulichen die 1 bis 4 ausführlicher den Kontext der zu beschreibenden Ausführungsbeispiele. In dieser Hinsicht stellt 1 eine Anordnung dar, bei der ein Multiplexer (nachfolgend zu MUX abgekürzt) 2 eine Anzahl von Signaleingangsleitungen 3 empfängt und interne Schalter aufweist, die ermöglichen, dass jede Eingangsleitung mit einer einzelnen Ausgangsleitung 9 verbunden wird, die in eine Abtast-und-Halte-Schaltung 5 eingespeist wird. Die Abtast-und-Halte-Schaltung 5 ist eine Art, bei der eine Verzerrung, die aus dem nichtlinearen Ein-Widerstand von Schaltern in der Schaltung 5 während einer Erfassungsphase entsteht, größtenteils durch die Bereitstellung eines Haupt-Abtast-und-Halte-Kanals 6 und eines Kompensations(Komp)-Abtast-und-Halte-Kanals 8 aufgehoben werden kann. Diese Anordnung wird im Folgenden unter Bezugnahme auf 2 weiter beschrieben.
2 stellt die Abtast-und-Halte-Schaltung 5 dar, die zum Beispiel die Eingangsstufe zu einem ADC sein kann und zum Bereitstellen einer Verzerrungsaufhebung des Einschalt-Widerstands der Schalter S1 und S6 ausgelegt ist. In dieser Hinsicht weist in diesem Beispiel der Schalter S1 3 NMOS-Transistoren mit jeweils der gleichen Breite W auf, die parallel geschaltet sind, wohingegen der Schalter S6 3 NMOS-Transistoren (wiederum jeweils mit Breite W) aufweist, die in Reihe geschaltet sind. Es ist zu beachten, dass es in diesem Beispiel 9 Instanzen des Hauptkanals und nur eine Instanz des Komp-Kanals gibt.
Während der Erfassung sind die Schalter S1 und S6 eingeschaltet, die Referenzschalter S2, S3, S7 und S8 sind ausgeschaltet und die Abtastschalter S4 und S10 auf der rechten Seite [RHS] sind eingeschaltet, während S5 und S9 ausgeschaltet sind. Der Fall, bei dem ein ADC-Eingang Vinp mit einer sinusförmigen Spannung angesteuert wird, soll in Betracht gezogen werden. Die rechte Seite von C1 und C2 wird im Wesentlichen bei null Volt bleiben, während die linke Seite [LHS] von C1 und C2 im Wesentlichen bei der ADC-Eingangsspannung, d. h. der sinusförmigen Spannung Vinp, sein wird.
Um das Eingangssignal Vinp auf den Hauptkanälen abzutasten, nur einen einzelnen Kanal in Betracht gezogen, muss dann Strom durch den Eingangsschalter S1 fließen, um den Abtastkondensator C1 zu laden, wobei dieser Strom zu einer kleinen (nichtlinearen) Spannung Vs über den Eingangsschalter S1 aufgrund des finiten (und nichtlinearen) Widerstands der Vorrichtung führt. Auf dem Komp-Kanal, der einen Kondensator mit der gleichen Größe wie in jedem der Hauptkanäle aufweist, wird fast der gleiche Strom in den und aus dem Kondensator C2 wie in jedem der Hauptkanäle fließen. In diesem Fall fließt der Strom jedoch durch 3 Serien-NMOS-Vorrichtungen, die den Schalter S6 bilden, anstatt durch die 3 Parallel-NMOS-Vorrichtungen, die den Schalter S1 bilden. Da die NMOS-Vorrichtungen in ihrem linearen Betriebsbereich arbeiten, wird die über den Komp-LHS-Schalter ausgebildete Spannung 9 Mal größer als über jeden der Haupt-LHS-Schalter sein, d. h. Vs6 = 9·Vs1.
Mit Bezug auf die Abtastkondensatoren C1 und C2 in den Haupt- und Komp-Kanälen ist die Gesamtladung Qmain und Qcomp in den Haupt- und Komp-Kondensatoren (unter der Annahme, dass es 9 Hauptkanäle gibt) durch Folgendes gegeben: Q_Main = 9C·(Vinp – Vs) Q_Main = 9C·Vinp – C·9Vs Q_Comp = C·(Vinp – 9Vs) Q_Comp = C·Vinp – C·9Vs
Während der Umsetzungsphase wird der Komp-Kanal durch S9 zum negativen Eingang des Komparators durchgeschaltet, während der Hauptkanal durch S5 zum positiven Eingang des Komparators durchgeschaltet wird. Dies bewirkt, dass die Ladung im Komp-Kanal von der im Hauptkanal subtrahiert wird, so dass die Netto-Ladung Qnet im Eingangskondensatorarray Q_main – Q_comp ist, d. h. Q_net = Q_Main – Q_Comp Q_net = 9C·Vinp – C·9Vs – [C·Vinp – C·9Vs] Q_net = 9C·Vinp – C·9Vs – C·Vinp + C·9Vs Q_net = 8C·Vinp
Wie aus dem obigen gesehen wird, ist der Fehlerterm Vs, der aus dem Einschalt-Widerstand der Abtastschalter S1 und S6 entsteht, auf Kosten einer Reduktion in der abgetasteten Signalladung von 9C·Vinp auf 8C·Vinp aufgehoben worden. Die spezifische Anordnung von 3 Parallel- und 3 Reihen-Vorrichtungen in den Haupt- und Komp-Kanälen soll gewährleisten, dass ein Strom, der in das Gate oder die Wanne der Eingangsvorrichtungen fließt, keine zusätzlichen Fehler bewirkt.
Daher kann eine Verzerrung, die aus einem nichtlinearen Einschalt-Widerstand in der Abtast-und-Halte-Schaltung 4 entsteht, durch das Bereitstellen von separaten Haupt- und Kompensationskanälen zusammen mit einer Auswahl der Anzahl von Vorrichtungen, die die Abtastschalter in den Kanälen aufweisen, kompensiert werden, um eine Aufhebung der Einschalt-Spannung Vs, die über die Abtastschalter während der Erfassungsphase erzeugt wird, zu ergeben, wenn ein Strom vom abgetasteten Knoten in die Halte-Kondensatoren als Reaktion auf eine sich verändernde Eingangsspannung fließt.
Wie in der Einführung der Offenbarung erwähnt, geht ADCs häufig ein Multiplexer (MUX) voraus, so dass ermöglicht wird, dass mehrere Signalkanäle einer nach dem anderen in den ADC zur Umsetzung geschaltet werden können. Die nichtlineare Kapazität der Aus-Kanäle im MUX (häufig so viele wie 15 oder 31) sowie die Verzerrung aufgrund eines nichtlinearen Ein-Widerstands der Schalter im MUX des Kanals, der gegenwärtig eingeschaltet ist, können eine wesentliche Verzerrungsquelle sein. In dieser letztgenannten Hinsicht werden die MUX-Schalter jedes MUX-Kanals, wenn sie mit einem ADC integriert sind, der Übertragungsgate-LHS-Abtastschalter einsetzt, üblicherweise auch die Form von Übertragungsgates, wie etwa die in 3 dargestellten, annehmen.
Der Übertragungsgate(„TG”)-Schalter in 3, allgemein mit 30 bezeichnet, weist einen PMOS-Transistor 32 parallel mit einem NMOS-Transistor 34. Wenn gewünscht wird, den Schalter leitend zu machen, wird das Gate des PMOS-Transistors 32 zu 0 V (Vss) gebracht, wohingegen das Gate des NMOS-Transistors 34 zu einer geeigneten Ansteuerspannung gebracht wird, wie etwa einer positiven Versorgungsspannung Vdd.
Im Gebrauch sollten die Spannungen am Eingangsknoten 2 und am Ausgangsknoten 36 idealerweise im Wesentlichen die gleichen sein, da das TG als ein Schalter agiert und es daher wenig Spannungsabfall aufweisen sollte. Daher, wenn eine „hohe” Eingangsspannung (Vin nahe an Vdd) an den Schalter angelegt wird, ist wenig Gate-Source-Spannung (Vgs) über den NMOS-Transistor 34 vorhanden und er ist weitgehend ausgeschaltet. Unter solchen Umständen gibt es jedoch eine gute Gate-Source-Spannung über den PMOS-Transistor 32 und er leitet vollständig. Umgekehrt, wenn eine niedrige (Vin nahe Vss) Eingangsspannung angelegt wird, gibt es wenig Vgs über die PMOS-Vorrichtung und sie ist ausgeschaltet, aber umgekehrt wird die NMOS-Vorrichtung 34 hart nach Ein angesteuert.
Wenn die Eingangsspannung jedoch im Mittelbereich liegt, können beide Transistoren leiten, aber nicht zu ihrem niedrigsten Impedanzzustand. Infolgedessen kann sich die Impedanz des TG-Schalters an ihrem größten „Ein”-Wert befinden. Dieses Problem tritt am häufigsten auf, wenn die Versorgungsspannung niedrig ist, das heißt nur wenige Volt beträgt. 4 veranschaulicht schematisch eine Variation eines Ein-Widerstands „Ron” als Funktion der Eingangsspannung Vin für einen TG-Schalter, aus der gesehen werden kann, dass der Ron bei mittelwertigen Pegeln von Vin höher und bei höheren und niedrigeren Pegeln an beiden Seiten niedriger ist. Wie oben erwähnt, führt diese nichtlineare Ron-Charakteristik zu einer Verzerrung im Signal, das den Ein-Kanal des MUX zur Abtast-und-Halte-Schaltung 4 durchläuft, wobei außerdem eine weitere Verzerrung durch parasitäre Kapazitäten der MUX-Kanäle eingeführt wird. Ein Ansprechen von einem oder beiden dieser Verzerrungsmechanismen würde die MUX- und die assoziierte ADC-Leistung verbessern.
5 veranschaulicht daher ein Ausführungsbeispiel, das einen Ron-Fehler in einer kombinierten MUX- und Abtast-und-Halte-Schaltung aufhebt oder reduziert. Bei diesem Beispiel weist eine Abtast-und-Halte-Schaltung 56 (die Teil eines ADC sein kann) einen Hauptschaltungskanal 562 und einen Kompensationsschaltungskanal 564 auf. Um eine Leistungsverbesserung durch eine Kompensation für den Multiplexer-Ron zu ergeben, sind anstelle eines einzelnen Multiplexers 2, der zum Multiplexen von Eingangssignalen in die Abtast-und-Halte-Schaltung verwendet wird, jeweilige Multiplexer 52 und 54 bereitgestellt, die den separaten Haupt- und Komp-Kanälen 562 und 564 entsprechen. Die Eingänge zu den jeweiligen Multiplexern sind in eine gemeinsame Menge von gemultiplexten Eingängen 3 zusammengefasst, so dass das gleiche Eingangssignal auf einem der Eingangskanäle 3 zur gleichen Zeit zu den gleichen jeweiligen Eingängen der jeweiligen Multiplexer 52 und 54 eingespeist wird. Wie weiter unten beschrieben, sind die Kanalschalter der Haupt- und Komp-Multiplexerkanäle bezüglich zueinander gemäß dem gleichen Verhältnis (K/J) als die an den Eingangsschaltern der Haupt- und Komp-Kanäle der Abtast-und-Halte-Schaltung angewendete Skalierung skaliert. Falls somit zum Beispiel der Eingangsschalter der Hauptkanäle eine Breite W besitzt (oder eine Reihen-/Parallelkombination von Schaltern mit effektiver Breite W aufweist) und der Eingangsschalter des Kompensationskanals eine Breite (W·K/J) besitzt, wobei K die Anzahl von Kompensationskanälen ist und J die Anzahl von Hauptkanälen ist, dann sollten die Schalter im Multiplexer für die jeweiligen Haupt- und Komp-Kanäle um die gleichen Faktoren skalieren. Somit skaliert die Gesamtfehlerspannung über die Kompensations- und Hauptkanäle der kombinierten MUX- und Abtast-und-Halte-Schaltung um das Verhältnis J/K und die Ron-Verzerrung in den Multiplexerschaltern kann auch kompensiert werden.
6 stellt das Konzept ausführlicher dar, das an einer Kombination eines ADC und eines MUX angewendet wird. Hier empfängt ein MUX 62, der aus M Kanälen besteht (obwohl zur Klarheit nur 1 beschrieben wird), ein Eingangssignal Vinp (wiederum gibt es M Eingangssignale, eins für jede MUX-Instanz), das zu separaten Haupt- und Komp-Eingangsschaltern S11 bzw. S12 eingespeist wird, wobei die Schalter in dieser Instanz als einzelne FETs dargestellt sind, beide mit Breite W, die um einen gemeinsamen Skalierungsfaktor I skaliert ist, wobei der Komp-Kanalschalter zusätzlich um einen zweiten Skalierungsfaktor K/J skaliert ist, der eine Kompensation des MUX-Fehlers ermöglicht, wie weiter unten erläutert wird.
Den Hauptkanal 64 betrachtend, können hier J Instanzen des Hauptkanals bereitgestellt sein, wobei jede Instanz einen Eingangsschalter S1 mit Breite W aufweist, der durch einen FET gebildet wird. Der Ausgangsknoten dieses FET ist mit einer ersten Platte eines Kondensators C1 mit Kapazität C verbunden, wobei derselbe Knoten auch über die Schalter S2 und S3 während einer Umsetzungsphase mit zwei Spannungsreferenzquellen Vrefn bzw. Vrefp verbunden werden kann. Die zweite Platte des Kondensators C1 kann über den Schalter S5 während einer Umsetzungsphase zu einem ersten Eingang eines Komparators 68 geschaltet werden oder durch einen zweiten Schalter S4 während einer Erfassungsphase zu einer lokalen Masse geschaltet werden. Die Schalter S4 und S5 arbeiten in Gegenphase zueinander, d. h., wenn S4 eingeschaltet ist, ist S5 ausgeschaltet und umgekehrt.
Mit Bezug auf den Komp-Kanal 66 können hier K Instanzen des Komp-Kanals bereitgestellt sein, wobei jede Instanz im Wesentlichen die gleiche Form wie die Schaltung der Hauptkanäle aufweist, aber bei der die Eingangsschalterbreite proportional skaliert ist, um den gewünschten Fehlerkompensationseffekt zu ergeben. Das heißt, jede Instanz weist einen Eingangsschalter S6 mit Breite W auf, die um einen Koeffizienten K/J skaliert ist, wobei K die Anzahl von Komp-Kanälen ist und J die Anzahl von Hauptkanälen ist; der Schalter S6 wird daher durch einen FET mit Breite W·K/J gebildet. Der Ausgangsknoten dieses FET ist mit einer ersten Platte eines Kondensators C2 mit Kapazität C verbunden, wobei derselbe Knoten auch über die Schalter S7 und S8 mit zwei Spannungsreferenzquellen Vrefn bzw. Vrefp verbunden werden kann. Die zweite Platte des Kondensators C2 kann über den Schalter S10 zu einem zweiten Eingang des Komparators 68 geschaltet werden oder durch einen zweiten Schalter S9 zu einer lokalen Masse geschaltet werden. Die Schalter S9 und S10 arbeiten in Gegenphase zueinander, d. h., wenn S9 eingeschaltet ist, ist S10 ausgeschaltet und umgekehrt.
Es ist zu beachten, dass die Haupt- und Komp-Kanäle in der obigen Anordnung jetzt nur am MUX-Eingang kombinieren. Die LHS-Schalter in jedem Kanal (d. h. S1 und S11 für den Hauptkanal und S6 und S12 für den Komp-Kanal) bestehen nicht notwendigerweise aus individuellen Instanzen, sondern können als eine einzelne Vorrichtung angesehen werden, bei der die Breiten skaliert sind, um zu gewährleisten, dass die Fehlerspannung über die Eingangsschalter in den Haupt- und Komp-Kanälen im Verhältnis K/J skalieren, so dass sich die Ladungsfehler im Eingangskondensatorarray während der Umsetzungsphase aufheben. Um zu gewährleisten, dass sich auch die Fehlerspannungen über S11 und S12 im MUX aufheben, werden diese Vorrichtungen auch im gleichen Verhältnis skaliert. Eine beliebige Skalierung um I, wie im MUX dargestellt, ist auch zulässig, abhängig von den MUX-Schaltercharakteristiken und unter der Annahme, dass die gleiche Skalierung I an sowohl den Haupt- als auch den Komp-MUX-Kanalschaltern angewendet wird. Es ist möglich, dass bei manchen Beispielen möglicherweise Anpassungen der Breiten von diesen Verhältnissen vorgenommen werden müssen, um Fehler zu berücksichtigen, die entstehen, wenn keine zweckmäßig ins Verhältnis gesetzte Instanzen identischer Vorrichtungen in allen Schaltern verwendet werden.
Mit der obigen Anordnung und jetzt unter Berücksichtigung der Einschalt-Spannung Vs, die durch den kombinierten Ron-Widerstand der Schalter S1 und S11 in sowohl der Abtast-und-Halte-Schaltung als auch dem MUX beim Kanaleinschalten erzeugt wird, ist dann die Ladung, die im Kondensator C1 der Hauptkanäle entsteht, durch Folgendes gegeben: Q_Main = J·C·(Vinp – Vs) Q_Main = J·C·Vinp – J·C·Vs
Den Komp-Kanal betrachtend, ergeben der MUX-Schalter S12 und der Komp-Kanal-Eingangsschalter S6 beim Einschalten eine Einschalt-Spannung mit J/KVs über ihren kombinierten Ron und daher ist die Ladung, die im Kondensator C2 der Komp-Kanäle entsteht, durch Folgendes gegeben: Q_comp = K·C·(Vinp – J/K·Vs) Q_comp = K·C·Vinp – J·C·Vs
Um für die Fehlerspannung Vs zu kompensieren, können dann die jeweiligen Ladungen auf den Haupt- und Komp-Kanal-Kondensatoren über S5 bzw. S10 zu den jeweiligen Eingängen eines Komparators geschaltet werden, der agiert, um im Endeffekt die Komp-Ladung von der Hauptladung zu subtrahieren, d. h. Q_net = J·C·Vinp – J·C·Vs – (K·C·Vinp – J·C·Vs) Q_net = (J – k)·C·Vinp
Daraus kann ersehen werden (vgl. Qnet), dass die Netto-Fehlerladung, die Vs-Terme in den Haupt- und Komp-Kanälen ergibt, aufgehoben wurde. Das heißt, die Verzerrung, die aus dem kombinierten Einschalt-Widerstand von sowohl den Schaltern in der Abtast-und-Halte-Schaltung als auch im MUX für jeden Kanal entsteht, kann durch eine Skalierung der MUX-Schalterbreiten, so dass diese proportional zu denen der Eingangsschalter der gleichen jeweiligen Kanäle der Abtast-und-Halte-Schaltung sind, und durch ein Subtrahieren des Ausgangs der Kompensationskanäle von denen der Hauptkanäle in einem Komparator kompensiert und entfernt werden.
Die oben beschriebene 6 veranschaulicht ein einfaches Beispiel, bei dem die Schalter S11, S1 und S12 und S6 als aus einzelnen Vorrichtungen gebildet dargestellt sind, aber dieses Beispiel kann verallgemeinert werden, um zu ermöglichen, dass die MUX-Schalter S11 und S12 und die Schalter S1 und S6 der Abtast-und-Halte-Schaltung jeweilige Arrays von Schaltern aufweisen, wie etwa zum Beispiel die Arrays, die in zuvor beschriebenen Strukturen verwendet werden. 8 stellt ein derartiges verallgemeinertes Beispiel eines kombinierten MUX mit Schaltern, die aus mehreren Instanzen identischer Vorrichtungen bestehen, dar.
In 8 sind die MUX-Schalter S11 und S12 durch jeweilige Arrays von Vorrichtungen repräsentiert, wobei S11 durch ein Array von Vorrichtungen mit F Zeilen von Reihenschaltern und E Spalten von Parallelschaltern gebildet wird und S12 durch ein Array von Vorrichtungen mit H Zeilen und G Spalten von Schaltern gebildet wird. Gleichermaßen werden die Schalter S1 und S6 der Abtast-und-Halte-Schaltung auch aus jeweiligen Arrays gebildet, wobei S1 D Zeilen und A Spalten von Vorrichtungen aufweist und S6 aus D Zeilen und C Spalten von Vorrichtungen gebildet wird. Alle Parameter A, B, C, D, E, F, G und H sind ganzzahlige reelle Zahlen. Die anderen Elemente der Schaltung und insbesondere die Elemente der Abtast-und-Halte-Schaltung und der Komparator verbleiben wie unter Bezugnahme auf 6 dargestellt und beschrieben.
Um die Auswirkung dieser verallgemeinerten Anordnung in Betracht zu ziehen, soll I der Strom sein, der in sowohl den C1- als auch den C2-Kondensator fließt, und es soll angenommen werden, dass jeder Schalter einen Widerstand R besitzt. Dann ist die Spannung Vmain über die Haupt-MUX- und ADC-Schalter S11[F, E] und S1[B, A] durch Folgendes gegeben: – Vmain = I· A / B·R + J·I· E / F·R
Gleichermaßen ist für den Komp-Kanal die Spannung Vcomp über die Komp-Kanal-MUX- und ADC-Eingangsschalter S12[H, G] und S6[D, C] durch Folgendes gegeben: VComp = I· C / D·R + K·I· G / H·R
Damit sich die Verzerrungskomponenten aufheben, wie im vorangegangenen Beispiel dargestellt, muss Vcomp einen Faktor J/K größer als Vmain sein, wobei J/K das Verhältnis der Anzahl von Hauptkanälen zur Anzahl von Komp-Kanälen ist. Ein Kombinieren der obigen Gleichungen für Vmain und Vcomp in diesem Verhältnis ergibt: – Vcomp = J/K(Vmain)
Ein Substituieren für Vmain und Vcomp und ein Durcharbeiten ergibt das folgende Ergebnis: ( J / K)²·( E / F + A / B·J) = G / H + C / D·K Gleichung 1
Das heißt, unter der Voraussetzung, dass Werte für jeden der Parameter A, B, C, D, E, F, G, H, J, und K ausgewählt werden, die die obige Gleichung erfüllen, dann kann die Verzerrung, die aus einem Einschalt-Widerstand resultiert, in sowohl den MUX- als auch den Abtast-und-Halte-Schaltern zur gleichen Zeit kompensiert werden. Um die Gleichung zu lösen, werden für manche Elemente Werte ausgewählt, von denen bekannt ist, dass sie gute technische Ergebnisse liefern, und die verbleibenden Parameter können dann gefunden werden. Wie zum Beispiel in 2 dargestellt, kann S1 durch ein Parallel-Array von Schaltern gebildet werden, was A = 1 und B = 3 ergeben würde, wohingegen S6 aus einem Reihen-Array von Schaltern gebildet werden kann, was C = 3 und D = 1 ergeben würde. Beispielhafte Werte für jeden der Parameter sind später gegeben.
In dieser Analyse sind die Breiten und Längen der Vorrichtungen im MUX und ADC gleich gehalten worden, dies ist jedoch keine Notwendigkeit und in anderen Beispielen können die Breite W und die Längen L der Vorrichtungen variiert werden, wobei W und L in der obigen Analyse eingeschlossen werden, indem angenommen wird, dass der Schaltwiderstand R für eine Vorrichtung, die in ihrem linearen Bereich arbeitet, proportional zu L/W ist. Allgemein wird die beste Vorrichtungsabgleichung erzielt, indem Instanzen identischer Vorrichtungen verwendet werden, und aus diesem Grund ist es nicht als notwendig erachtet worden, die Analyse darauf zu erweitern, dass sie den Gebrauch von Vorrichtungen mit variablen Breiten und Längen einschließt.
Eine Variante dieses ersten Beispiels ist in den 13 und 14 dargestellt. Hier, wie oben, weist eine Abtast-und-Halte-Schaltung 56 (die Teil eines ADC sein kann) einen Hauptschaltungskanal 562 und einen Kompensationsschaltungskanal 564 auf. In diesem Beispiel ist ein einzelner Multiplexer 52 als ein Eingang zur Abtast-und-Halte-Schaltung bereitgestellt, bei dem eine Menge von Eingangsanschlüssen 3 zu einem einzelnen Ausgang geschaltet ist. Der Ausgang des Multiplexers wird in den Hauptschaltungskanal 562 in der Abtast-und-Halte-Schaltung und in diesem Beispiel über eine Menge von Kompensationsschaltern 132 auch zum Kompensationsschaltungskanal 564 eingespeist. Die Menge von Kompensationsschaltern ist das Äquivalent einer Einzelkanalmenge von Multiplexerschaltern, d. h. der Multiplexerschalter für einen der Multiplexerkanäle, und kann im Betrieb immer eingeschaltet sein. Der Zweck der Menge von Kompensationsschaltern 132 besteht wiederum darin, eine zusätzliche Fehlerspannung in den Kompensationskanal einzuführen, um für einen zusätzlichen Ron-Fehler zu kompensieren, der durch den Multiplexer 52 in den Hauptkanal eingeführt wird, aber anstatt einen vollständigen Kompensationsmultiplexer zu benötigen, da der Eingang in die Kompensationsschalter 132 selbst durch den Hauptkanalmultiplexer 52 (622 in 14) gemultiplext wird, wird dann keine Multiplex-Funktionalität benötigt, und alles, was benötigt wird, ist ein einzelner Schalter, der den gegenwärtig eingeschalteten Multiplexerschalter nachahmt, so dass die Haupt- und Komp-Kanäle zweckmäßig skalierte Fehler aufweisen.
14 veranschaulicht das Konzept in etwas mehr Detail, wo gesehen werden kann, dass der Hauptkanal einen Multiplexer mit M Kanälen aufweist, wobei jeder Kanal ein Schalterarray mit F Zeilen mal E Spalten von Transistorschaltern aufweist, wobei jeder Transistor die gleiche Breite W besitzt. Der Ausgang des Multiplexers wird in die Hauptkanal-Abtast-und-Halte-Schaltung 64 und auch in ein einzelnes Kompensationsarray von Schaltern 132 mit H Zeilen und G Spalten eingespeist, das am Eingang der Kompensationskanal-Abtast-und-Halte-Schaltung 66 bereitgestellt ist. Wenn 14 mit der oben beschriebenen 8 verglichen wird, wird gesehen, dass die einzelne Menge von Schaltern 132 die Notwendigkeit für einen vollständigen Kompensations-MUX ersetzt und daher die Komponentenanzahl und daher der Chip-Platz reduziert wird.
Hinsichtlich der Art und Weise, wie diese Variante funktioniert, ist der Betrieb im Wesentlichen der gleiche wie im zuvor beschriebenen Beispiel, insofern, dass Vcomp weiterhin einen Faktor J/K größer als Vmain sein muss, wobei J/K das Verhältnis der Anzahl von Hauptkanälen zur Anzahl von Komp-Kanälen ist, um die Fehlerkomponenten in sowohl den Haupt- als auch den Komp-Kanälen aufzuheben. Um der Änderung in Verbindungen und der Tatsache, dass nur eine einzelne Menge von Kompensationsschaltern bereitgestellt ist (d. h. nur die eines einzelnen Kanals, in Form des H-mal-G-Arrays der Transistoren 132), entgegenzukommen, wird die obige Gleichung 1) folgendermaßen angepasst: ( J / K)²·( E / F + A / B·J) – E / F = G / H + C / D·K Gleichung 1'
Wiederum sind beispielhafte Werte für jeden der Parameter später gegeben.
Jetzt wird ein anderes Ausführungsbeispiel beschrieben, das für die Aufhebung eines Fehlers, der aus einer nichtlinearen Kapazität an MUX-Ausgängen entsteht, besteht.
Genauer gesagt, geht eine andere Verzerrungsfehlerquelle in einer MUX-Eingangsstufe zu einer Abtast--und-Halte-Schaltung aus nichtlinearen parasitären Kapazitäten der Aus-Kanäle eines MUX hervor. In dieser Hinsicht wird ein MUX zu einer beliebigen Zeit, wenn er im Betrieb ist, typischerweise einen einzelnen „Ein”-Kanal, der der Kanal ist, der von einem der mehreren Eingänge zum Ausgang durchgeschaltet wird, und mehrere „Aus”-Kanäle, die der Rest der MUX-Kanäle sind, die gegenwärtig nicht zum Ausgang durchgeschaltet werden, aufweisen. Wie in 9 dargestellt, führen diese „Aus”-Kanäle nichtlineare parasitäre Kapazitäten Coff_main und Coff_comp (92, 94) an den jeweiligen Ausgängen der Haupt- und Komp-Kanäle ein. Während der Erfassung bewirkt ein Strom, der durch den MUX fließt, um Coff_main und Coff_comp (92, 94) zu einer sich ändernden MUX-Eingangsspannung zu laden, eine kleine aber potenziell erhebliche Fehlerspannung über den MUX.
Um dieses Problem anzusprechen, wird bei dem gegenwärtigen Beispiel eine zusätzliche kapazitive Last Coff2 96 zum MUX-Kompensationskanalausgang hinzugefügt. Die Größe von Coff2 wird so ausgewählt, dass die Fehlerladungen, die in den Schaltern der Haupt- und Komp-Kanäle aufgrund der parasitären Kapazität der ausgeschalteten MUX-Vorrichtungen entstehen, aufgehoben werden können, wodurch eine jegliche Verzerrung, die durch die parasitäre Kapazität des MUX-Aus-Kanals eingeführt wird, reduziert wird. In dieser Hinsicht sollte der Wert von Coff2, um diesen Effekt zu erzielen, wieder in Abhängigkeit vom Verhältnis der Anzahl von Hauptkanälen J zur Anzahl von Kompensationskanälen K ausgewählt werden.
Ausführlicher gesagt, stellt 10 die Mux_main- und Mux_comp-Kanäle von 8 erweitert dar, um die Ein-Kanäle und Aus-Kanäle separat (unter erneutem Aufruf der zuvor bezüglich 3 beschriebenen T-Gate-Struktur) darzustellen. Damit die Spannungen über den Komp-MUX und den Haupt-MUX im Verhältnis J/K skalieren, müssen die Ströme, die in der parasitären Kapazität der Aus-Vorrichtungen am Ausgang der MUXs fließen, berücksichtigt werden. Für diese richtige Skalierung muss bzw. müssen eine oder mehrere zusätzliche ausgeschaltete Lastvorrichtungen S13 (oder parasitäre Kapazitäten) an den Ausgang des Komp-MUX hinzugefügt werden. Das heißt, durch das Hinzufügen der zusätzlichen Lastvorrichtungen S13 am Ausgang der Komp-Kanäle kann die zusätzliche parasitäre Kapazität, die durch diese Vorrichtungen repräsentiert wird, zum Kompensieren der parasitären Kapazitäten der Aus-Vorrichtungen im MUX verwendet werden.
Um das Obige zu veranschaulichen, soll der Strom, der in jede einzelne ausgeschaltete MUX-Vorrichtung fließt, Ip sein, dann sind die Ströme, die in sowohl die ausgeschalteten MUX-Schalter als auch die zusätzliche Vorrichtung S13 fließen, Im, Ic1 bzw. Ic2, durch Folgendes gegeben: – Im = (M – 1)·F·Ip Ic1 = (M – 1)·H·Ip Ic2 = L·Ip
Wenn der Widerstand jedes Schalters gleich R ist, dann sind die Spannungen über die Haupt- und Komp-MUX-Kanäle Vm und Vc: – Vm = Im· E / F·R Vc = (Ic1 + Ic2)· G / H ·R, unter der Annahme, dass Ic = Ic1 + Ic2
und Vc / Vm = J / K
Ein Substituieren der Ausdrücke für Im, Ic1 und Ic2 in die für Vm und Vc und nach L gemäß dem Verhältnis Vc/Vm = J/K auflösend, ergibt: L = (M – 1)·H·( J / K· E / G – 1) Gleichung 2
Wobei L die Anzahl von ausgeschalteten Parallelvorrichtungen mit Breite W der hinzugefügten Kompensationsvorrichtung S13 ist. Daher wird eine entsprechende Größenbestimmung von S13 gewährleisten, dass der Spannungsabfall über die Haupt- und Komp-MUXs Fehlerladungen im Abtastkondensator erzeugen wird, die sich während der Umsetzung aufheben werden. Das Hinzufügen von S13 hat in einer Simulation eine Verbesserung von 18 dB in einer Verzerrung von 102 dB bis 120 dB im Vergleich dazu, dass sie nicht hinzugefügt wird, gezeigt. Wenn die gesamte Verzerrungsaufhebung deaktiviert ist, d. h. überhaupt kein Fehler in den MUX-Schaltern kompensiert wird, degradiert die Verzerrung zu 85 dB (25 kHz 5 V-Spitze-zu-Spitze-Signal). Obwohl die optimale Stelle zum Hinzufügen von ausgeschalteten Vorrichtungen (oder einer zusätzlichen Kapazität) am Komp-MUX-Ausgang ist, kann diese zusätzliche Kapazität mit einem geeigneten Abgleich ihres Werts irgendwo entlang des Kompensationspfads hinzugefügt werden.
Hinsichtlich beispielhafter Werte für die Parameter in der obigen Gleichung 2 werden spezifische beispielhafte Wertmengen später dargelegt.
Wie mit dem obigen ersten Beispiel verzichtet eine Variante dieses zweiten Beispiels auf einen vollständigen Komp-Kanalmultiplexer zugunsten von nur einer einzelnen Menge von Kompensationsschaltern, die mit dem Ausgang des Hauptkanalmultiplexers verbunden sind, wie in den 15 und 16 dargestellt. Hier ist anstelle des oben beschriebenen Kompensations-MUX eine einzelne Menge von Kompensationsschaltern 132 bereitgestellt, die mit dem Ausgang des Hauptkanal-MUX verbunden sind. Diese Kompensationsschalter sind immer eingeschaltet und daher wird es keine „Aus”-Kanäle in der Kompensationsmenge von Schaltern 132 zum Einführen einer parasitären Kapazität geben. Der Eingang zur Kompensationsmenge von Schaltern 132 ist jedoch vom Ausgang des Hauptkanal-MUX 52, der Aus-Kanäle besitzt, die eine parasitäre Kapazität führen. Die Auswirkungen dieser parasitären Kapazität im Hauptkanal-MUX werden daher durch die Verbindung der Kompensationsmenge von Schaltern 132 mit dem Ausgang des MUX 52 in den Kompensationskanal importiert, so dass in der Tat letztendlich doch eine zusätzliche Kompensationskapazität Coff2 144 benötigt wird (siehe 15). Wie in 16 dargestellt, kann diese zusätzliche Kompensationskapazität durch L ausgeschaltete Transistorvorrichtungen S13 bereitgestellt werden, die jeweils die gleiche Breite W wie die Vorrichtungen, die das Kompensationsarray von Schaltern 132 bilden, aufweisen.
Mit dieser Änderung wird die obige Gleichung 2 wie folgt:
Gleichung 2 wird L = (M – 1)·( J / K – 1)E/( G / H – ( E / F)( J / K – 1)) Gleichung 2'
Beispielhafte Parameterwertlösungsmengen, die das Obige erfüllen, sind später gegeben.
Ein weiteres Ausführungsbeispiel, das die Aufhebung eines Fehlers, der aus Strömen entsteht, die in Schaltgates und Back-Gates fließen, bereitstellt, wird jetzt beschrieben.
Insbesondere ermöglicht dieses Beispiel einen Fehler, der aus Stromflüssen in die parasitäre Kapazität, die zwischen dem Gate und dem Kanal vorhanden ist, entsteht, wenn eine Schaltvorrichtung (wie etwa die Schalter S11 und S12 im MUX und/oder die Schalter S1 und S6 in der Abtast-und-Halte-Schaltung). Dies wird wiederum durch Parameter der Schaltung erzielt, die so ausgewählt werden, dass Fehler, die durch die parasitären Kapazitäten zwischen dem Gate und dem Kanal beim Einschalten eingeführt werden, aufgehoben werden können.
Ausführlicher stellt 11 einen, zwei und drei Schalter (S1, S2 und S3) in Reihe (112; 114; 116) dar. Bei allen drei Beispielen wird das Back-Gate (die Wanne) durch Vin (durch S1-3) angesteuert. Es gibt eine Kapazität, die mit sowohl dem Source-Drain (S/D) als auch Kanalbereichen zum Back-Gate assoziiert ist. In dem Fall, bei dem die Vorrichtungen völlig eingeschaltet sind, wird die Back-Gate-Spannung die S/D-Diffusion und Kanalspannungen genau verfolgen und daher wird sehr wenig Strom in diese Kapazitäten fließen (im Fall von entweder eines DC- oder eines Dynamikeingangs). Aus diesem Grund werden diese Kapazitäten in der vorliegenden Besprechung ignoriert. Die Gates sind jedoch höchstwahrscheinlich an eine feste Spannung gebunden.
Im Fall eines Dynamikeingangs wird sich die Spannung zwischen dem Kanal und dem Gate jeder Vorrichtung ändern und ein Strom wird in die Gate-Kapazität fließen. Diese Kapazität ist in den in 12 dargestellten äquivalenten Schaltungen als Cg_ch dargestellt. Da die Spannung über die Schalter nahezu Vin ist, wird fast der gleiche Strom Ig_ch in jede Kapazität Cg_ch fließen. Im Fall eines einzelnen Schalters fließt Ic1 nur durch R1, was eine Spannung über den Schalter von Ig_ch·Rds/2 erzeugt. Im Fall von 3 Schaltern in Reihe fließt der in zum Beispiel C7 fließende Strom durch 5 Widerstände R7–11, was eine Spannung über den Schalter von Ig_ch·5Rds/2 ergibt. Die resultierende Spannung über die 3 Schalter aufgrund der Ströme, die in alle Gate-Kapazitäten fließen, ist durch Folgendes gegeben: – V1 = 1·Ich_g·Rds/2 V2 = 4·Ich_g·Rds/2 V3 = 9·Ich_g·Rds/2
Allgemein kann gezeigt werden, indem die Summe einer geometrischen Reihe in Betracht gezogen wird, dass die Spannung über N Reihenschalter durch Folgendes gegeben ist: – Vswitch = N²·Ig_ch·Rds/2
Wiederum mit Bezug auf 8 gibt es E Reihenschalter im Haupt-MUX (S11) und A Reihenschalter im Haupt-ADC (S1). Die Spannung Vmux und Vadc über die MUX- und ADC-Reihenschalter aufgrund deren eigenen Gate-Kapazitäten ist daher durch Folgendes gegeben: – Vmux_main = E²·Ig_ch·Rds/2 Vadc_main = A²·Ig_ch· Rds / 2
Es ist auch notwendig, die Spannung Vmux_adc in Betracht zu ziehen, die über den MUX (d. h. über S11) aufgrund des Stroms, der durch den MUX zum Ansteuern der Gate-Kapazitäten der Schalter im ADC fließt, entsteht. Dies ist durch Folgendes gegeben: – Vmux_(adc_main) = J·(A·B)·Ig_ch·(E/F)·Rds
Die Gesamtfehlerspannung über die Schalter im Hauptkanal ist dann durch die Summe dieser drei Fehler gegeben, d. h. Vmain = Vadc_main + Vmux_main + Vmux_(adc_main)
Ähnliche Ausdrücke können für die Kompensationskanalfehlerspannungen wie folgt hergeleitet werden: Vmux_comp = G²·Ig_ch·Rds/2 Vadc_comp = C²·Ig_ch· Rds / 2 Vmux_(adc_comp) = K·(C·D)·Ig_ch·(G/H)·Rds
Und Aufsummieren von diesen, um den Gesamt-Komp-Kanalfehler zu ergeben: Vcomp = Vadc_comp + Vmux_comp + Vmux_(adc_comp)
Damit sich diese Fehler in den Haupt- und Kompensationspfaden aufheben, müssen dann die Kompensations- und Hauptkanalfehlerspannungen wie zuvor auch im Verhältnis J/K skalieren, d. h. Vcomp = J/K(Vmain)
Ein Substituieren und ein Durcharbeiten ergibt die folgende resultierende Beziehung, die dann erfüllt werden muss, um die Aufhebung von Fehlern, die aus einem in Gate-Kapazitäten fließenden Strom entstehen, zu ermöglichen.
Das heißt, Werte sollten für die Parameter A, B, C, D, E, F, G, H, K und J ausgewählt werden, die die obige Bedingung erfüllen, um Fehler, die aus Gate-Kapazitäten entstehen, aufzuheben. In dieser Hinsicht sind die Breiten der Vorrichtungen im MUX und im ADC gleich belassen worden, dies ist jedoch keine Notwendigkeit und unterschiedliche Breiten können für unterschiedliche Schalter mit einer entsprechenden zweckmäßigen Skalierung der obigen Koeffizienten verwendet werden. In der Praxis wird erwartet, dass technische Werte für manche dieser Werte substituiert werden würden, wie zuvor besprochen, wobei der Rest dann aufgelöst werden würde.
Wiederum, wie mit den obigen ersten und zweiten Beispielen, verzichtet eine Variante dieses dritten Beispiels auf einen vollständigen Komp-Kanalmultiplexer zugunsten von nur einer einzelnen Menge von Kompensationsschaltern, die mit dem Ausgang des Hauptkanalmultiplexers verbunden sind, wie in den 15 und 16 dargestellt. Das Anwenden der obigen Analyse bezüglich der parasitären Gate-Kanal-Kapazitäten aber mit dem Ermöglichen dieses Unterschied in der Verbindung bedeutet, dass die obige Gleichung 3 Folgendes wird:
wobei beispielhafte Werte für die Parameter A bis K, die das Obige ergeben, im Folgenden besprochen werden.
Als eine Nebenbemerkung oder ein Zusatz zu den Ausführungsbeispielen stellt 7 auch ein weiteres Beispiel eines kombinierten MUX und ADC dar, aber in diesem Fall ist jeder Kanal des MUX als ein T-Schalter mit einem Knoten zwischen dem MUX-Eingang und -Ausgang, der zu einer AC-Masse geschaltet werden kann, konstruiert. Dies ist eine Technik zum Reduzieren einer Kopplung zwischen dem MUX-Eingang von ausgeschalteten Kanälen und dem MUX-Ausgang.
Mehrere beispielhafte Parameterwertmengen, die die obigen Gleichungen der Ausführungsbeispiele erfüllen, werden jetzt beschrieben.

Ausführlicher gesagt, gibt die folgende Tabelle beispielhafte Werte, die die obigen Gleichungen 1 bis 3 und 1' bis 3' erfüllen. In dieser Hinsicht bilden die Gleichungen 1 bis 3 eine erste Menge simultaner Gleichungen bezüglich der ersten Variante jedes oben beschriebenen Beispiels, wohingegen die Gleichungen 1' bis 3' eine zweite Menge simultaner Gleichungen für die zweite beschriebene Variante jedes Beispiels repräsentieren. Zwei beispielhafte Lösungsmengen sind dann gegeben, um zu veranschaulichen, dass es mehrere Lösungsmengen gibt, die verwendet werden können, wobei eine erste beispielhafte Lösungsmenge „Beispiel 1” für den Fall gefunden wird, bei dem M = 16 ist (d. h., es 16 MUX-Kanäle gibt), und die zweite beispielhafte Lösungsmenge „Beispiel 2” für den Fall gefunden wird, bei dem M = 8 ist (d. h., es 8 MUX-Kanäle gibt).

	Erste Variante – Gl. 1–3	Zweite Variante – Gl. 1'–3'	Erste Variante – Gl. 1–3	Zweite Variante – Gl. 1'–3'
	Beispiel 1	Beispiel 1	Beispiel 2	Beispiel 2
Anzahl von MUX-Kanälen (M)	16	16	8	8
J	36	36	16	16
K	4	4	1	1
A	1	1	1	1
B	6	6	8	8
C	3	3	4	4
D	2	2	2	2
E	2	2	2	2
F	27	26 oder 27 (26,7 oder 27,0)	64	64 oder 65 (65,5, 63,8)
G	6	6	8	8
H	1	1	1	1
L	30	44 (44,4)	21	28 (27,8)

In der ersten Variante (unter Verwendung der Gl. 1–3) berechnen sich die Parameterwerte als ganzzahlige Werte. Bei der zweiten Variante (unter Verwendung der Gl. 1'–3') werden jedoch gelegentlich nicht ganzzahlige Lösungen aus manchen Parametern erhalten. Beispielsweise ergibt Gleichung 1' für die zweite Variante, Beispiel 1 oben einen Wert für F von 26,7, während Gleichung 3' einen Wert von 27,0 ergibt. In der Praxis funktioniert ein Wert von entweder 26 oder 27 sehr gut. Es ist zu beachten, dass, außer für L, sich die Werte für die erste und die zweite Variante sehr ähneln.
Zusammengefasst sind daher mehrere unterschiedliche Fehlerkompensationsmechanismen beschrieben, die für Verzerrungen in einer kombinierten MUX- und Abtast-und-Halte-Schaltung kompensieren können. Erstens kann eine Verzerrung, die aus dem Ein-Widerstand Ron der kombinierten MUX-Schalter und Eingangsschalter der Abtast-und-Halte-Schaltung resultiert, kompensiert werden, indem die Breiten (oder effektiven Breiten von Reihen-/Parallelvorrichtungen) der Schalter der MUX- und Abtast-und-Halte-Schaltung in den Komp- und Hauptkanälen um ein Verhältnis skaliert werden, das gleich dem Verhältnis der Größe der Komp- zu den Haupt-Abtastkondensatoren ist, was in den beschriebenen Beispielen die Anzahl von Kompensationskanälen K zur Anzahl von Hauptkanälen J ist.
Zweitens kann auch eine Verzerrung, die aus der parasitären Kapazität von Aus-Kanälen im MUX entsteht, kompensiert werden. Dies wird erzielt, indem eine zusätzliche kapazitive Last zu einem Knoten im Komp-Kanal, wie etwa dem MUX-Ausgang, hinzugefügt wird, was in der Praxis durch einen zusätzlichen Schalter mit einer ersten Breite L umgesetzt werden kann, wobei der Schalter auf Aus vorgespannt ist und die Breite L des Schalters eine Funktion des Verhältnisses der Anzahl von Hauptkanälen J zu Komp-Kanälen K ist. Die zusätzliche kapazitive Last, die durch den ausgeschalteten Schalter repräsentiert wird, führt zusätzliche Fehlerladungen in die MUX-Schaltung ein, die die Fehlerladungen, die aus der parasitären Kapazität der Aus-Kanäle resultieren, aufheben können, wodurch die Verzerrung entfernt wird.
Eine dritte Technik bezieht sich auf ein Aufheben einer Verzerrung, die in den Schaltern selbst entsteht. In einem derartigen Fall entsteht eine parasitäre Kapazität zwischen dem Gate und dem Kanal jedes FET, die während einer Erfassung ein Laden zu einer sich verändernden (dynamischen) Eingangsspannung erfordert, was zu kleinen Strömen, die durch die Schalter fließen, und sich daraus ergebenden Schaltfehlerspannungen führt. Um dieses Problem anzusprechen, können Werte für eine Anzahl von Schaltparametern einschließlich der Anzahl von Vorrichtungen in den Arrays von Schaltern und der Anzahl von Haupt- und Komp-Kanälen ausgewählt werden, damit bewirkt wird, dass sich diese Verzerrung aufhebt.
Verschiedene unerhebliche Modifikationen können an den oben beschriebenen Beispielen vorgenommen werden, um weitere Beispiele bereitzustellen. Beispielsweise kann bei einem weiteren Beispiel ein Lade(anstelle eines Abtast)-Kondensator C3 (172) auf den Kompensationskanal hinzugefügt werden, wie in 17 dargestellt. Falls dieser zum Beispiel die gleiche Größe wie der Abtastkondensator besitzt, könnte dann die Schaltimpedanz vom Eingang der Kompensationskanal-Abtast-und-Halte-Schaltung auf den Kompensationskanal-Abtastkondensator halbiert werden. Dies ist eine andere Art und Weise, wie die Fehlerspannungen zweckmäßig skaliert werden können.
Zusätzlich dazu, als eine andere beispielhafte Modifikation, werden in den obigen Beispielen die Fehlerspannungen von den Haupt- und Kompensationskanal-Abtastkondensatoren in einen Komparator eingespeist, wo sie voneinander subtrahiert werden, um eine Fehleraufhebung bereitzustellen. Ein Komparator ist eine Form einer Differenzschaltung, die eine Differenz zwischen zwei Eingangssignalen findet. Bei anderen Beispielen kann der Komparator durch eine andere Art von Differenzschaltung ersetzt werden, wie etwa zum Beispiel einen Differenzverstärker oder dergleichen.
Bei einer weiteren Modifikation, um ein weiteres Beispiel bereitzustellen, werden bei anderen Beispielen, anstelle des Bereitstellens von spezifischen Eingangskompensationsschaltern S12, wie in den oben beschriebenen Beispielen verwendet, die Kompensationsschalter S12 mit den Eingangsschaltern S6 des Kompensationskanals der Abtast-und-Halte-Schaltung kombiniert, zum Beispiel, indem die Breite erhöht oder eine andere Eigenschaft oder Charakteristik der Abtast-und-Halte-Kompensationskanal-Eingangsschalter S6 anderweitig modifiziert wird. Der resultierende modifizierte Schalter S6 sollte den äquivalenten Effekt wie die ursprünglichen Schalter S12 und S6 hinsichtlich dessen bereitstellen, dass bewirkt wird, dass Kompensationsfehler im Kompensationskanal erzeugt werden, um im Hauptkanal erzeugte Einschaltfehler aufzuheben.
Verschiedene weitere Modifikationen, ob durch ein Hinzufügen, Entfernen oder eine Substitution, können an den oben erwähnten Beispielen vorgenommen werden, um weitere Beispiele bereitzustellen, wobei beabsichtigt ist, dass jede und alle von diesen durch die angehängten Ansprüche umschlossen werden.

Claims

Abtastschaltung zum Abtasten von Signalen aus mehreren Eingängen, aufweisend: eine Abtast-und-Halte-Stufe, die Haupt- und Kompensationskanäle aufweist, wobei die Haupt- und Kompensationskanäle jeweilige Haupt- und Kompensationseingangsschalter zu diesen und jeweilige Haupt- und Kompensationskanal-Abtastkondensatoren beinhalten; einen Multiplexer, der mehrere Eingangsknoten und mehrere Hauptschalter aufweist, wobei die Hauptschalter Signale im Hauptkanal der Abtast-und-Halte-Stufe steuern; und einen oder mehrere Kompensationsschalter, wobei der eine oder die mehreren Kompensationsschalter Signale im Kompensationskanal der Abtast-und-Halte-Stufe steuern; wobei entsprechende jeweilige Eigenschaften der Haupt- und Kompensationsschalter in der kombinierten MUX- und Abtast-und-Halte-Schaltung derart konfiguriert sind, dass die gleichen Gesamtfehlerladungen in den Haupt- und Kompensationskanal-Abtastkondensatoren erzeugt werden.
Abtastschaltung nach Anspruch 1, die derart konfiguriert ist, dass sich die Fehlerladungen im Gebrauch im Wesentlichen gegenseitig aufheben.
Abtastschaltung nach Anspruch 2, die ferner eine Differenzschaltung aufweist, die zum Empfangen eines ersten Fehlersignals, das die Gesamtfehlerladung im Hauptkanal-Abtastkondensator angibt, und eines zweiten Fehlersignals, das die Gesamtfehlerladung im Kompensationskanal-Abtastkondensator angibt, und zum Subtrahieren des ersten oder des zweiten Fehlersignals vom anderen konfiguriert ist, um ein im Wesentlichen fehlerfreies Ausgangssignal zu erzeugen.
Abtastschaltung nach einem der Ansprüche 1 bis 3, wobei die entsprechenden jeweiligen Eigenschaften der Haupt- und Kompensationsschalter in der kombinierten MUX- und Abtast-und-Halte-Schaltung derart konfiguriert sind, dass die jeweiligen Eigenschaften in Abhängigkeit von einem ersten vorbestimmten Verhältnis zueinander in Beziehung stehen.
Abtastschaltung nach Anspruch 4, wobei das erste vorbestimmte Verhältnis eins der folgenden ist: i) die Anzahl von Kompensationskanälen K in der Abtast-und-Halte-Stufe zur Anzahl von Hauptkanälen J in der Abtast-und-Halte-Stufe oder ii) der Gesamtwert des Abtastkondensators K im Hauptkanal zum Gesamtwert des Abtastkondensators J im Kompensationskondensator.
Abtastschaltung nach einem der Ansprüche 1 bis 4, wobei die Schalter Transistoren aufweisenund die entsprechenden jeweiligen Eigenschaften die Transistorbreiten oder im Fall, bei dem eine Reihen- und/oder Parallelanordnung von Schaltern eingesetzt wird, die effektive Breite sind, wobei die Breiten oder effektiven Breiten der jeweiligen Transistoren, die die Kompensationsschalter in der Abtast-und-Halte-Stufe und im Multiplexer bilden, bezüglich der jeweiligen Transistoren, die die Hauptschalter in der Abtast-und-Halte-Stufe und im Multiplexer bilden, um das erste vorbestimmte Verhältnis skaliert werden.
Abtastschaltung nach einem der Ansprüche 1 bis 6, wobei der eine oder die mehreren Kompensationsschalter bereitgestellt ist bzw. sind, indem Schalter, die schon im Kompensationspfad der Abtast-und-Halte-Stufe bereitgestellt sind, konfiguriert werden.
Abtastschaltung nach einem der Ansprüche 1 bis 6, wobei die jeweiligen Haupt- und Kompensationseingangsschalter in der Abtast-und-Halte-Stufe und die jeweiligen Haupt- und Kompensationseingangsschalter im Multiplexer aus jeweiligen Arrays von Schaltern gebildet werden.
Abtastschaltung nach Anspruch 8, wobei die Arrays von Schaltern Arrays von Transistoren sind, wobei die Anzahl von Transistoren in den Arrays so ausgewählt wird, dass sie eine vorbestimmte Beziehung zur Aufhebung der Verzerrung aufgrund eines Ein-Widerstands der Transistoren erfüllt.
Abtastschaltung nach Anspruch 8, wobei die Arrays von Schaltern Arrays von Transistoren sind, wobei die Anzahl von Transistoren in den Arrays so ausgewählt wird, dass sie eine vorbestimmte Beziehung zur Aufhebung der Verzerrung aufgrund von Stromflüssen in eine parasitäre Kapazität zwischen jeweiligen Gates und Kanälen der Transistoren erfüllt.
Abtastschaltung nach einem der Ansprüche 1 bis 10, die ferner eine kapazitive Last am Ausgang des einen oder der mehreren Kompensationsschalter oder anderweitig im Kompensationskanal aufweist, wobei die kapazitive Last einen derartigen Wert besitzt, dass die kapazitive Last im Gebrauch zusätzliche Fehlerspannungen einführt, die Fehlerspannungen aufheben, die aus in ausgeschalteten Schaltern im Multiplexer entstehenden parasitären Kapazitäten entstehen.
Abtastschaltung nach Anspruch 11, wobei die kapazitive Last ein oder mehrere Transistoren ist, der bzw. die auf Aus vorgespannt sind.
Abtastschaltung nach Anspruch 12, wobei die Transistorbreite dazu ausgelegt ist, die gewünschte kapazitive Last zu ergeben.
Abtastschaltung nach Anspruch 12 oder 13, wobei L Transistoren parallel bereitgestellt sind, um die gewünschte Last zu ergeben.
Multiplex-Eingangsstufe zum Multiplexen mehrerer Signale zu mindestens einem Ausgang, aufweisend: einen Multiplexer, der mehrere Eingangsknoten und mehrere Hauptschalter, die zum Schalten eines an den Eingangsknoten dargelegten Signals zu einem ersten Signalkanal eingerichtet sind, aufweist; und mindestens einen Kompensationsschalter, wobei der mindestens eine Kompensationsschalter so eingerichtet ist, dass er ein darin eingegebenes Signal zu einem zweiten Signalkanal schaltet; wobei der zweite Signalkanal eine kapazitive Last mit einem derartigen Wert darauf aufweist, dass die kapazitive Last im Gebrauch zusätzliche Fehlerspannungen einführt, die Fehlerspannungen, die aus in ausgeschalteten Schaltern im Multiplexer entstehenden parasitären Kapazitäten entstehen, aufheben.
Multiplexer nach Anspruch 15, wobei die Schalter im Multiplexer Übertragungsgates sind.
Multiplexer nach Anspruch 15 oder 16, wobei die kapazitive Last ein oder mehrere Transistoren ist, der bzw. die auf Aus vorgespannt sind.
Multiplexer nach Anspruch 17, wobei die Transistorbreite dazu ausgelegt ist, die gewünschte kapazitive Last zu ergeben.
Multiplexer nach einem der Ansprüche 15 bis 18, wobei L Transistoren parallel bereitgestellt sind, um die gewünschte Last zu ergeben.
Verfahren zum Abtasten von Signalen aus mehreren Eingangsknoten, aufweisend: Multiplexen von Signalen aus mehreren Eingangsknoten zu einer Abtast-und-Halte-Schaltungsstufe über mehrere Multiplexerschalter, wobei die Abtast-und-Halte-Stufe Haupt- und Kompensationskanäle aufweist, wobei die Haupt- und Kompensationskanäle jeweilige Haupt- und Kompensationseingangsschalter dahin und jeweilige Haupt- und Kompensationskanal-Abtastkondensatoren beinhalten; in der Abtast-und-Halte-Stufe, Schalten, über die Haupt- und Kompensationseingangsschalter, von Eingangssignalen auf die Haupt- und Kompensationskanal-Abtastkondensatoren zum Abtasten; und Abtasten der Eingangssignale von den Haupt- und Kompensationskanal-Abtastkondensatoren, wobei entsprechende jeweilige Eigenschaften der Multiplexerschalter und der Haupt- und Kompensationseingangsschalter in der kombinierten MUX- und Abtast-und-Halte-Schaltung derart konfiguriert sind, dass die gleichen Gesamtfehlerladungen in den Haupt- und Kompensationskanal-Abtastkondensatoren erzeugt werden.