DE102013110408B4

DE102013110408B4 - Abtastschaltung, Verfahren zum Reduzieren von Verzerrung in einer Abtastschaltung und ein Analog-Digital-Umsetzer mit einer solchen Abtastschaltung

Info

Publication number: DE102013110408B4
Application number: DE102013110408.8A
Authority: DE
Inventors: Christopher Peter Hurrell; Roberto MAURINO
Original assignee: Analog Devices Inc
Current assignee: Analog Devices Inc
Priority date: 2012-09-21
Filing date: 2013-09-20
Publication date: 2021-10-14
Anticipated expiration: 2033-09-21
Also published as: US8816887B2; DE102013110408A1; US20140085117A1; CN103684461B; CN103684461A

Abstract

Abtastschaltung, umfassend:einen Eingangsknoten (82) mit einem einzigen Spannungssignal;einen ersten Signalweg (80), der einen ersten Abtastkondensator (90) und einen ersten Signalwegschalter (92) an einem Signalweg zwischen dem Eingangsknoten (82) und einer ersten Platte des ersten Abtastkondensators umfasst (90);einen zweiten Signalweg, der einen zweiten Abtastkondensator (100) und einen zweiten Signalwegschalter (102) an einem Signalweg zwischen dem Eingangsknoten (82) und einer erste Platte des zweiten Abtastkondensators (100) umfasst, undeine Signalverarbeitungsschaltung (110) zum Bilden einer Differenz zwischen einem Signal, das auf den ersten Abtastkondensator von dem einzigen Spannungssignal abgetastet wird, und einem Signal, das auf den zweiten Abtastkondensator von dem einzigen Spannungssignal abgetastet wird,wobei der erste Signalweg ferner einen zweiten Schalter (94) aufweist, zum selektiven Verbinden der ersten Platte des ersten Abtastkondensators mit Masse oder einer Vorspannung oder einer Bezugsspannung, und einen dritten Schalter (96), zum Verbinden einer zweiten Platte des ersten Abtastkondensators mit Masse oder einer Vorspannung, undwobei der zweite Signalweg ferner einen zweiten Schalter (104) aufweist, zum selektiven Verbinden der ersten Platte des zweiten Abtastkondensators (100) mit Masse oder einer Vorspannung oder einer Bezugsspannung, und einen dritten Schalter (106) zum Verbinden einer zweiten Platte des zweiten Abtastkondensators mit Masse oder einer Vorspannung.

Description

GEBIET DER ERFINDUNG
Die Erfindung betrifft eine verbesserte Abtastschaltung, ein Verfahren zum Reduzieren von Verzerrung, die durch eine Abtastschaltung entsteht, und einen Analog-Digital-Umsetzer mit einer verbesserten Abtastschaltung.
HINTERGRUND
In Abtast- und Halteschaltungen ist es allgemein wünschenswert, einen elektrisch betätigten Schalter bereitzustellen, der theoretisch zwischen einem Zustand hoher Impedanz (aus) und einem Zustand niedriger Impedanz (ein) umschaltet.
Eine Schalttechnik, die zur Verwendung in Präzisionswandlern geeignet ist, ist eine „Übertragungs-Gate“-Anordnung. Eine solche Konfiguration erfolgt jedoch mithilfe von Feldeffekttransistoren, deren Drain-Source-Widerstand R_DSon mit der Eingangsspannung an einem Eingangsanschluss des Übertragungs-Gate variiert. Im Zusammenhang einer Abtastschaltung umfassend ein Übertragungs-Gate, das in Reihe mit einem Abtastkondensator geschaltet ist, variiert daher der Reihenwiderstand des Übertragungs-Gate mit der Eingangsspannung, was eine Quelle von Verzerrungen bildet, die die harmonische Verzerrungsleistung der Abtastschaltung insgesamt sowie nachfolgender oder zugehöriger Vorrichtungen wie etwa Analog-Digital-Umsetzer beeinträchtigen.
Der „Ein“-Widerstand der FETs, die das Übertragungs-Gate bilden, kann durch breiteres Ausbilden der Transistoren reduziert werden. Dies erhöht jedoch den Wert parasitischer Kapazitäten im Zusammenhang mit den Transistorschaltern, die selbst nichtlinear sind, was zu einer Erhöhung der Verzerrung aus einem sekundären Verzerrungsmechanismus führt, der sich aus einer Wechselwirkung zwischen der Nicht-Null-Impedanz einer Signalquelle, die die Abtastschaltung antreibt (unabhängig davon, ob der Betrieb der Abtastschaltung ein Betrieb des „Abtastens und Haltens“ oder des „Verfolgens und Haltens“ ist), und dieser erhöhten nichtlinearen Kapazität ergibt.
US 2004/0160351 A1 zeigt eine Analog-Digital-Wandlerschaltung (ADC) offenbart, die eine vollständig differentielle Referenzspannungsquelle enthält. Die Referenzspannungsquelle enthält eine programmierbare Stromquelle, die einen programmierten Strom durch einen Widerstand treiben kann, um eine anfängliche Referenzspannung zu erzeugen. Die anfängliche Referenzspannung wird während eines ersten Abtastzeitintervalls über ein kapazitives Netzwerk abgetastet. Das kapazitive Netzwerk ist mit einem Differenzeingang eines Volldifferenzverstärkers gekoppelt und wird während eines zweiten Ausgangszeitintervalls an einem Differenzausgang des Differenzverstärkers gehalten. Eine Ausgangskopplung zwischen dem Differenzausgang und dem Differenzeingang des Differenzverstärkers dient zur Aufrechterhaltung der Stabilität der Ausgangsspannung während des Ausgangszeitintervalls.
US 5,689,201 zeigt eine Track-and-Hold-Schaltung, die das Negativ des Eingangssignals nutzt, um die Nachführung des Eingangssignals während des Track-Modus zu verbessern. Durch Anlegen des Negativs des Eingangssignals an einen Verstärkerknoten, mit dem das Ausgangssignal gekoppelt ist, wird das Ausgangssignal gezwungen, dem Eingangssignal in Größe und Polarität zu folgen.
DE 602 04 749 T2 zeigt eine Abtast- und Halteschaltung, die Spannungsschwankungen an den Eingangsanschlüssen, die virtuelle Massen sind, eines Differenzverstärkers in Abhängigkeit von der Frequenz der Eingangssignale unterdrücken kann. Während des Abtastbetriebs ist eine serielle Schaltung, die aus einem Kondensator C1, an den eine positivseitige Eingangsspannung ViP angelegt wird, und einem NMOS-Transistor Q4, der immer eingeschaltet ist, besteht, mit einem Eingangsanschluss INP einer Differenzverstärkerschaltung 2 verbunden.
DE 10 2004 025577 A1 zeigt ein Verfahren zur Unterdrückung von geradzahligen harmonischen Verzerrungen, die in einem nichtlinearen Element auftreten, wird ein Signal vor dem Durchlaufen des nichtlinearen Elements mit einer Pseudozufallsrauschfolge verknüpft und damit gespreizt. Nach dem Durchlaufen des nichtlinearen Elements wird das Signal erneut mit der Pseudozufallsrauschfolge verknüpft. Das Signal wird also entspreizt, während die harmonischen Elemente gerader Ordnung dagegen wieder gespreizt werden und als breitbandiges Rauschen verbleiben.
US 2006/0082479 A1 zeigt ein System und Verfahren zur Korrektur der Ausgangsverzerrung eines Analog-Digital-Wandlers.
Aufgabe der vorliegenden Erfindung ist es, die im Stand der Technik bekannten Nachteile zumindest teilweise zu überwinden und eine Abtastschaltung und ein Verfahren mit fehlerkompensierender Konfiguration der Abtastkondensatoren und Schalter bereitzustellen.
KURZDARSTELLUNG DER ERFINDUNG
Gemäß einem ersten Aspekt der vorliegenden Erfindung wird eine Abtastschaltung mit den Merkmalen des Patentanspruchs 1 bereitgestellt.
In einer Ausführungsform der Erfindung weisen der erste und der zweite Kondensator ungleiche Kapazitäten auf, und/oder die Schalter sind derart hergestellt, dass sie ungleiche Einschaltwiderstände aufweisen. Dies erzeugt Fehler ungleicher Größe aufgrund des Einschaltwiderstands der Schalter. Mit einer geeigneten Auswahl von Komponentenwerten kann der Fehler geschätzt werden, oder die Fehler im ersten und zweiten Kanal können derart ausgebildet werden, dass sie einander im Wesentlichen aufheben.
Ein Abtastkondensator kann als eine Summe aus mehreren Kondensatoren gebildet werden. Die mehreren Kondensatoren können jeweiligen Schaltern zugeordnet sein, derart, dass sie in verschiedene Kombinationen miteinander hinein geschaltet und wieder daraus heraus geschaltet werden können, beispielsweise als Teil einer Umsetzung mit sukzessiver Annäherung.
Vorteilhafterweise werden die Schalter durch Feldeffekttransistoren gebildet. Der erste Schalter kann aus wenigstens einem NMOS-Transistor gebildet sein, der einen NMOS-Schalter bildet, der parallel mit wenigstens einem PMOS-Transistor geschaltet ist, der einen PMOS-Schalter bildet.
Ebenso kann der zweite Schalter aus wenigstens einem NMOS-Transistor gebildet sein, der einen NMOS-Schalter bildet, der parallel mit wenigstens einem PMOS-Transistor geschaltet ist, der einen PMOS-Schalter bildet.
In einer Ausführungsform umfasst der NMOS-Schalter im ersten Schalter parallel verbundene NMOS-Transistoren, während der NMOS-Schalter im zweiten Schalter in Reihe verbundene NMOS-Transistoren umfasst. Die Schalter können auch jeweils parallel und in Reihe verbundene PMOS-Transistoren umfassen.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren zum Korrigieren von Spannungsfehlern in einem Abtastnetzwerk mit den Merkmalen des Patentanspruchs 22 bereitgestellt.
Figurenliste
Die Erfindung soll nun ausschließlich durch nicht einschränkende Beispiele unter Bezugnahme auf die begleitenden Figuren beschrieben werden; es zeigen:

1 ein Schaltbild einer Abtast- und Halteschaltung des Stands der Technik;
2 ein weiteres Schaltbild einer Abtast- und Halteschaltung des Stands der Technik;
3 ein Schaltbild eines Übertragungs-Gate-Schalters;
4 einen Graph, der zeigt, wie die Impedanz des Übertragungs-Gate-Schalters aus 3 mit der Eingangsspannung an einem Eingangsknoten des Schalters variiert, wenn sich der Schalter in einem „Ein“-Zustand befindet;
5 ein Schaltbild, das Impedanzen im Zusammenhang mit einem Abtastkondensator in der Abtast- und Halteschaltung aus 2 zeigt;
6 ein Schema, das den Stromfluss für einen ersten und zweiten Abtastkondensator zeigt, die mit einem gemeinsamen Abtastknoten verbunden sind;
7 ein Stromliniendiagramm einer Abtastschaltung, die eine Ausführungsform der vorliegenden Erfindung bildet;
8 die Schaltung aus 7 in einer Ladungsübertragungskonfiguration;
9 einen Querschnitt durch einen Feldeffekttransistor, der theoretisch das Vorhandensein von parasitischen Kondensatoren angibt;
10 eine Draufsicht auf Transistoren, die Teil eines Übertragungs-Gate gemäß einem Aspekt der Erfindung bilden;
11 eine Äquivalenzschaltung für die Anordnung aus 10;
12 eine Draufsicht auf Transistoren, die Teil eines weiteren Übertragungs-Gate gemäß einem Aspekt der Erfindung bilden;
13 eine Äquivalenzschaltung für die Anordnung aus 12;
14a und 14b weitere Schalterkonfigurationen zum Kompensieren parasitischer Kapazität;
15 ein Schaltbild für eine Abtastschaltung, die eine weitere Ausführungsform der Erfindung bildet;
16a und 16b äquivalente Instantiierungen einer Abtastschaltung;
17 einen Graphen, der eine simulierte Frequenz einer Frequenzantwort für die Schaltung aus 7 im Vergleich zu derjenigen aus 2 gegenüberstellt;
18 ein Schaltbild eines SAR-Umsetzers, der eine Abtastschaltung gemäß der vorliegenden Erfindung aufweist;
19 eine Tabelle, die die relativen Gewichtungen der 8 höchstwertigen Bits eines SAR-Umsetzers zeigt;
20 ein Schaltbild eines Pipeline-ADC mit einer Abtastschaltung gemäß der vorliegenden Erfindung;
21 eine Tabelle, die Kondensatorgewichtungen für Vier-Bit-Umsetzungen innerhalb einer einzelnen Stufe der Pipeline zeigt;
22 ein Schaltbild für einen Delta-Sigma-ADC, der eine Eingangsschaltung gemäß der vorliegenden Erfindung aufweist; und
23 ein Schaltbild einer digitalen Ausführungsform der vorliegenden Erfindung.

BESCHREIBUNG VON AUSFÜHRUNGSBEISPIELEN DER ERFINDUNG
Die vorliegende Erfindung befasst sich mit Verzerrungsmechanismen, die beim Betrieb von Abtast- und Halteschaltungen auftreten. In Anbetracht dessen folgt nun eine Übersicht über häufig benutzte Abtastschaltungen, um die Mängel solcher Schaltungen erörtern zu können.
1 zeigt eine bekannte Abtastungsstufe zur Verwendung beim Abtasten eines Signals und beim Bereitstellen desselben an eine nachfolgende Schaltung wie etwa einen Digital-Analog-Umsetzer.
Ein abzutastendes Signal V_in wird an einen Eingangsknoten 2 der Abtastschaltung aus 1 geleitet. Der Eingangsknoten 2 ist über einen ersten Abtastschalter 6 mit einer ersten Platte eines Abtastkondensators 4 verbunden. Eine zweite Platte des Abtastkondensators ist mit einer Bezugsspannung verbunden, beispielsweise einer Signalmasse oder einer Gleichtaktspannung V_cm.
Während einer Abtastphase ist der erste Abtastschalter 6 geschlossen (niedrige Impedanz), so dass die Eingangsspannung V_in am Abtastkondensator 4 erscheint.
Während einer Haltephase wird der erste Abtastschalter 6 in einen Zustand der hohen Impedanz versetzt, um die am Abtastkondensator 4 gespeicherte Spannung „einzufrieren“ oder zu halten.
Die im Zusammenhang mit Abtastschaltungen dieses Typs verwendete Terminologie kann unterschiedlich sein. Einige Fachleute können die Begriffe „abtasten und halten“ (sample and hold) benutzen, andere dagegen die Begriffe „verfolgen und halten“ (track and hold). In dieser Terminologie kann der erste Abtastschalter 6 nur für eine kurze Zeit auf eine niedrige Impedanz gesetzt werden, woraus sich der Gedanke einer nahezu sofortigen Abtastung der Spannung am Eingangsknoten 2 auf den Abtastkondensator 6 ergibt. Dies entspricht einem „Abtast- und Haltebetrieb“. In einer alternativen Betriebsart kann der erste Abtastschalter für eine längere Zeit in einen Zustand niedriger Impedanz versetzt werden, woraus sich der Gedanke ergibt, dass die Spannung am Abtastkondensator 6 die Spannung am Eingangsknoten verfolgt, also ein „Verfolgungs- und Haltebetrieb“.
Wieder andere Fachleute können die Begriffe „erfassen und abtasten“ (acquisition and sample) benutzen. Hierbei bezeichnet der Erfassungsteil die Zeit, in der sich der erste Abtastschalter in einem Zustand niedriger Impedanz befindet, und der Abtastungsteil bezeichnet den Moment, in dem das Signal auf dem Abtastkondensator abgetastet (gemäß der vorstehend beschriebenen Terminologie gehalten) wird, derart, dass die Spannung an diesem „eingefroren“ wird.
Aufgrund einer möglichen begrifflichen Verwirrung wird „erfassen“ hier allgemein benutzt, um die Zeit zu beschreiben, wenn sich der erste Schalter in einem Zustand niedriger Impedanz befindet, während „halten“ allgemein benutzt wird, um zu beschreiben, dass das Signal am Abtastkondensator erfasst wurde und der erste Schalter (oder ein ähnlicher in Reihe verbundener Schalter) in einen Zustand hoher Impedanz versetzt wurde.
Die am Abtastkondensator 4 gespeicherte Ladung kann auf einen weiteren Kondensator 10 eines Ladungsübertragungsverstärkers 12 übertragen werden. In einer einfachen Version eines Ladungsübertragungsverstärkers 12 ist der weitere Kondensator 10 im Rückführkreis eines Betriebsverstärkers 14 angeordnet, der derart konfiguriert ist, dass ein Eingangsknoten 20 des Betriebsverstärkers 14 als eine virtuelle Masse dient. Ein Kurzschlussschalter 16 ist parallel zu dem weiteren Kondensator 10 angeordnet, um den Kondensator 10 in Vorbereitung auf den Erhalt von Ladung vom Abtastkondensator 4 zu entladen.
Zwischen der ersten Platte des Abtastkondensators 4 und dem Knoten 20 des Ladungsübertragungsverstärkers 12 ist ein Übertragungsschalter 18 vorgesehen. Während der Ladungsübertragung wird der Kurzschlussschalter 16 geöffnet, woraufhin der Übertragungsschalter 18 geschlossen wird. Ladung vom Abtastkondensator 4 fließt zu der vom Betriebsverstärker 14 geschaffenen virtuellen Masse, und auf diese Weise wird die Ladung im weiteren Kondensator 10 gespeichert.
Es ist zu erkennen, dass die Anordnung aus 1 eine Umkehrwirkung aufweist, derart, dass sich eine Ausgangsspannung Vout ergibt aus: $V_{o u t} = V_{i n} \times \frac{- C_{1}}{C_{2}}$
wobei
C₁ die Kapazität des Abtastkondensators 4 ist; und
C₂ die Kapazität des weiteren Kondensators 10 ist.
Ein Problem dieser Schaltung ist, dass die Schalter 6 und 18 jeweils nichtlineare Kapazitäten aufweisen. Nach der Abtastphase wird daher die Ladung, die im Abtastkondensator gespeichert ist, durch Ladung verstärkt, die in nichtlinearen parasitischen Kapazitäten im Zusammenhang mit den Schaltern 6 und 18 gespeichert ist. Diese nichtlinearen Kapazitäten variieren als eine Funktion der Spannung, die auf den Abtastkondensator 4 abgetastet wird.
Wenn gleichermaßen eine Ladung auf den weiteren Kondensator 10 übertragen wird, befindet sich der Kurzschlussschalter 16 in einem Zustand hoher Impedanz, so dass die nichtlinearen parasitischen Kapazitäten im Zusammenhang mit diesem Schalter in ähnlicher Weise parallel mit dem weiteren Kondensator 10 erscheinen und als eine Funktion von Vout variieren. Die Verstärkung der Schaltung variiert somit als eine nichtlineare Funktion der Eingangsspannung. Variationen der Verstärkung in Bezug auf die Eingangsspannung verursachen harmonische Verzerrung.
Bisweilen ist eine Umkehrverstärkung nicht erwünscht, und es muss eine Swap-Schaltung um den Abtastkondensator herum angeordnet werden, um diese zu verhindern. Eine solche Schaltung ist in 2 gezeigt.
Die Schaltung aus 2 gleicht der aus 1, mit der Ausnahme, dass eine zusätzliche Schaltung vorgesehen ist, um ein wirksames „Umdrehen“ des Abtastkondensators 4 zwischen der Erfassungs- und der Abtastphase zu ermöglichen. Zu diesem Zweck wird ein zweiter Abtastschalter 8 zwischen der zweiten Platte des Abtastkondensators 4 und der Masse angeordnet. Der Übertragungsschalter 18 ist nicht mehr mit der ersten Platte des Abtastkondensators verbunden, und stattdessen ist ein äquivalenter Übertragungsschalter 18' zwischen der zweiten Platte des Abtastkondensators und dem Umkehreingang des Verstärkers 14 verbunden. Außerdem ist ein zweiter Übertragungsschalter 20 zwischen der ersten Platte des Abtastkondensators 4 und der Masse vorgesehen.
Diese Anordnung ist eine wesentliche Verbesserung gegenüber der Schaltung aus 1, da die Schalter 20, 8 und 18 bei bekannten Spannungen arbeiten (d. h. ein Anschluss ist mit der Masse verbunden). Auf diese Weise ist ihre Gleichstromleistung besser als die der Schaltung aus 1. Aufgrund der Nicht-Null-Impedanz von Schalter 6 zeigen jedoch beim Betrieb mit Wechselstromsignalen beide Schaltungen Fehler. Dabei ist nicht nur die Schaltimpedanz nicht null, sondern sie ist auch nicht konstant, wie weiter unten erörtert werden soll, was eine effektive Verstärkung verursacht, die mit der Eingangsspannung variiert, was der Fachmann als Verzerrungsquelle erkennen wird.
Die Schalter 6, 8, 18', 20 und 16 werden in der Praxis durch FETs implementiert. Beispielsweise kann bei einem Analog-Digital-Umsetzer zugelassen werden, dass der Eingang V_in einen gültigen Eingangsbereich aufweist, der im Wesentlichen „von Schiene zu Schiene“ reicht, was bedeutet, dass er den gesamten Stromversorgungsbereich des Analog-Digital-Umsetzers umspannen kann. Da es notwendig ist, dass der Eingangsschalter 6 über einen solch breiten Bereich zuverlässig arbeitet, kann ein Übertragungs-Gate (transmission gate) oder „TG“-Schalter benutzt werden, wie in 3 gezeigt.
Der „TG“-Schalter mit dem allgemeinen Bezugszeichen 30 umfasst in 3 einen PMOS-Transistor 32, der parallel mit einem NMOS-Transistor 34 geschaltet ist. Wenn der Schalter leiten soll, wird das Gate des PMOS-Transistors 32 auf 0V (V_ss) gebracht, während das Gate des NMOS-Transistors 34 auf eine geeignete Antriebsspannung gebracht wird, etwa die positive Versorgungsspannung Vdd.
Da der Abtastkondensator 4 mit einem Ausgangsknoten 36 des TG-Schalters verbunden ist, ist die Spannung an den Knoten 2 und 36 im Gebrauch im Wesentlichen gleich. Wenn also eine „hohe“ Eingangsspannung (V_in nahe Vdd) an den Schalter angelegt wird, liegt kaum Gate-Source-Spannung am NMOS-Transistor 34 an, und er ist im Wesentlichen ausgeschaltet. Unter diesen Umständen liegt jedoch eine gute Gate-Source-Spannung am PMOS-Transistor 32 an, und er ist vollständig leitend. Wenn umgekehrt eine niedrige (V_in nahe V_ss) Eingangsspannung angelegt wird, liegt kaum VGS an der PMOS-Vorrichtung an, und sie ist ausgeschaltet, während umgekehrt die NMOS-Vorrichtung 34 voll angetrieben wird.
Wenn allerdings die Eingangsspannung im mittleren Bereich liegt, können beide Transistoren leiten, aber nicht bis zu ihrem niedrigsten Impedanzzustand. Die Impedanz des TG-Schalters kann daher auf ihrem höchsten „Ein“-Wert sein. Dieses Problem zeigt sich besonders dann, wenn die Versorgungsspannung gering ist, wie etwa einige wenige Volt.
4 zeigt schematisch eine Variation eines Widerstands „R‟_on‟gegenüber einer Eingangsspannung V_in für einen TG-Schalter.
Zurückkehrend zu 1 oder 2 kann die Abtastschaltung während der Erfassungsphase umgestaltet werden, wie in 5 gezeigt, wobei die Schalter in ihrem Ein-Zustand als Widerstand R_on1 und R_on2 dargestellt sind.
Beim Aufladen des Abtastkondensators 4 kann ein Strom fließen, der zu einem jeweiligen Zeitpunkt einen Wert I aufweisen kann. Daraus ist zu erkennen, dass die Spannung am Knoten 40 zwischen der zweiten Platte des Abtastkondensators 4 und dem zweiten Abtastschalter 8 stets in der Nähe von oder bei 0 V ist, wenn R_on2 klein ist (etwa nur einige Ohm oder einige Dutzend Ohm) und I klein ist, da auch der Abtastkondensator relativ klein ist (einige Dutzend pF), um keinen großen Strom vom Eingang V_in aufzunehmen. So kann der zweite Abtastschalter zuverlässig auf einen minimalen Widerstandswert geschaltet werden, weshalb davon ausgegangen werden kann, dass der Widerstand des zweiten Abtastschalters 8 zu V_in invariant ist.
Die Spannung am Knoten 42 zwischen dem ersten Schalter 6 und der ersten Platte des Abtastkondensators 4 ist im Wesentlichen V_in, weshalb der Widerstand des ersten Abtastschalters über einen breiten Bereich variieren kann (den in 4 gezeigten Bereich), so dass die abgefallene Spannung am Abtastschalter von IR_on1 eine Funktion von V_in ist und als eine Fehlerspannung E1 betrachtet werden kann, wobei $E 1 = I * R_{on} 1 (V_{in})$

wobei I = Aufladungsstrom an den Abtastkondensator
R_on1(Vi_n) der Widerstand von R_on1 des Schalters 6 ist, der als eine Funktion von V_in variiert.
Auf diese Weise kann eine kleine, aber unbekannte Fehlerspannung E1 vorliegen.
Eine annähernde Berechnung der Ausgangsspannung Vout der Abtastschaltung aus
1, 2 und 5 ist möglich durch $V_{o} = V_{in} * \frac{\frac{1}{SC} + R_{on} 2}{\frac{1}{SC} + R_{on} 2 + R_{on} 1 (V_{in})}$
Wobei $S = J .2 . π .F$

J der imaginäre Operator ist
F die Frequenz in Hz ist
C die Kapazität des Abtastkondensators ist.

V₀ ist gleich V_in multipliziert mit einem nicht-konstanten Term, der mit V_in variiert, weshalb Vout verzerrt wird. In Simulationen, in denen die Abtastschaltung von einer Source mit einer Ausgangsimpedanz von 200 Ω betrieben wird, der Abtastkondensator eine Kapazität von 27 pF aufweist, die PMOS-Vorrichtung 144 µ / 0,5 µ war, die NMOS Vorrichtung 95 µ / 0,5 µ war (NMOS-Vorrichtungen sind aufgrund der größeren Trägermobilität leitfähiger), ergaben eine geschätzte harmonische Gesamtverzerrung (HGV) von -77 dB (andere Vorrichtungsparameter müssen nicht festgelegt werden, und die oben stehenden Parameter sind so angegeben, dass Beispiele der HGV-Verbesserung erörtert werden können).
Aus der vorstehenden Erörterung wird deutlich, dass mehrere Verzerrungsmechanismen vorliegen, die die Verstärkung der Abtast- und Halteschaltungen aus 1 und 2 beeinflussen.
Die Anmelderin hat erkannt, dass der unbekannte Fehler E1 geschätzt und/oder entfernt werden kann, indem ein zweiter Kanal gefertigt wird, der als ein Kompensationskanal mit einem Kompensationskanal-Abtastkondensator 64, wie in 6 gezeigt, mit einer Kapazität Csc betrachtet werden kann. Im Gegensatz dazu weist die Kapazität im Haupt- oder primären Messkanal aus 1, 2 und 5 eine Kapazität Csp auf. Das Bereitstellen eines Kompensationskanals kann es auch ermöglichen, dass einige der auf parasitische nichtlineare Kapazitäten zurückgehenden Fehler reduziert werden.
In einer Ausführungsform der Erfindung ist die Kapazität Csp des Abtastkondensators 4 des Primärkanals N Mal größer als die Kapazität Csc des Abtastkondensators 64 des Kompensationskanals, wobei N>1.
Der Kompensationskanal weist einen ersten und einen zweiten Abtastschalter auf, die äquivalent zu Schalter 6 und 8 aus 2 sind.
Nur zu Zwecken der Darstellung der Erfindung wird in 6 nur der Ein-Widerstand des ersten Abtastschalters 66 des Kompensationskanals in 6 dargestellt und hier berücksichtigt. Er hat einen Wert R_on1_c =M*R_on1p, wobei R_on1p der Ein-Widerstand des Schalters 6 ist und R_on1c der Widerstand von Schalter 66 ist. Dies kann erreicht werden, indem die Transistoren des Schalters 6 M Mal breiter als die des Schalters 66 ausgebildet werden, während die Kanallängen beibehalten werden.
Indem die Kondensatoren 4 und 64 des Hauptkanals und des Kompensationskanals jeweils eine unterschiedliche Größe aufweisen, sind auch die Ströme, die in den Kanälen fließen, um die jeweiligen Abtastkondensatoren aufzuladen, unterschiedlich. Dies führt zu ungleichen Spannungsabfällen an den Schaltern. Die Kondensatoren laden sich auf nahezu gleiche Spannungen auf, und es ist vernünftig, anzunehmen, dass das Stromverhältnis dem Verhältnis der Kondensatoren folgt. Daher kann der Fehler in den Kanälen geschätzt werden, wie nun erörtert werden soll.
Wenn bei Betrachtung der Komponente der Fehlerspannung aufgrund des Stromflusses die Kapazität des Hauptkanalkondensators 4 das N-fache der Kapazität des Kompensationskanals ist, ist der Stromfluss I_p im Hauptkanal NI_c oder alternativ $I_{c} = \frac{I_{p}}{N},$

wobei I_c der Stromfluss im Kompensationskanal ist.
Wenn der Widerstand von R_on1_c M*R_on1_p ist, können die Fehler verglichen werden als ${El}_{p} = I_{p} * R_{on} l_{p}$
$E 1_{c} = I_{p} * \frac{M}{N} \times R_{o n} 1_{p}$
Auf diese Weise stehen die Fehlerspannungen in einem bekannten Verhältnis, das durch die Schaltungsparameter M und N bestimmt wird, miteinander in Beziehung.
Es folgt auch, dass die Spannung V₁ am ersten Abtastkondensator 4 $V_{1} = V_{in} - (I_{p} * R_{on} 1_{p})$
ist und die Spannung V₂ am Abtastkondensator 64 im Kompensationskanal $V_{2} = V_{in} - (I_{p} * R_{on} 1_{p}) \frac{M}{N}$
Obwohl die Spannungen V₁ und V₂ nahezu gleich sind, da die Fehler sehr klein sind, ist es möglich, sie zu verarbeiten, um den Fehler zu entfernen oder eben zu schätzen.
Dies kann entweder in der analogen oder der digitalen Domäne geschehen. Die Verarbeitung in der analogen Domäne kann durch eine modifizierte Abtast- und Übertragungsschaltung durchgeführt werden, wie in 7 gezeigt. Auf diese Weise lässt sich die Verarbeitung relativ kostengünstig ohne einen wesentlichen Anstieg der Anzahl an Komponenten implementieren.
Die Schaltung aus 7 ist eine Differenzialeingangsabtastschaltung, die einen ersten Signalerfassungs- und -haltekanal, der allgemein mit dem Bezugszeichen 80 versehen ist, und einen zweiten Erfassungs- und Haltesignalkanal umfasst, der allgemein mit dem Bezugszeichen 120 versehen ist.
Der erste Signalkanal 80 empfängt einen ersten Eingang V_inP an einem Eingangsknoten 82. Der erste Eingang wird an einen ersten Signalweg bereitgestellt, der als ein Primärweg dient, der allgemein mit dem Bezugszeichen 84 versehen ist, und an einen zweiten Signalweg, der als ein Kompensationsweg dient, der der allgemein mit dem Bezugszeichen 86 versehen ist.
Der Primärweg umfasst einen ersten Abtastkondensator 90, der einem Schaltnetzwerk zugeordnet ist, das Folgendes umfasst: einen ersten Schalter 92 zwischen einer ersten Platte des Abtastkondensators 90 und dem Eingangsknoten 82; einen zweiten Schalter 94 zwischen der ersten Platte des Abtastkondensators 90 und einer lokalen Masse oder Vorspannung (die eine Gleichtaktspannung aufweisen kann); einen dritten Schalter 96 zwischen einer zweiten Platte des Abtastkondensators 90 und der lokalen Masse; und einen vierten Schalter 98 zwischen der zweiten Platte des Abtastkondensators und einem nicht umkehrenden Eingang des Ladungsübertragungsverstärkers 110. Der erste Schalter ist vorzugsweise ein Übertragungs-Gate, wie es unter Bezugnahme auf 3 beschrieben wurde, da dieses eine verbesserte Kennlinie für Ron gegenüber V_in aufweist als ein einzelner FET-Schalter. Die Schalter 94 und 96 dienen lediglich dazu, die eine oder die andere Platte des Kondensators mit einer vorhersagbaren Bezugsspannung wie etwa 0 V zu verbinden und können als einzelne FET-Schalter implementiert sein. Ebenso kann auch der vierte Schalter 98 als einzelner Transistor implementiert sein, da seine Source durch eine virtuelle Masse, die durch den Verstärker 110 gebildet wird, geerdet ist.
Der Kompensationskanal 86 umfasst Folgendes: einen zweiten Abtastkondensator 100 in Kombination mit einem Schaltnetzwerk, das einen fünften Schalter 102 zwischen dem Eingangsknoten 82 und einer ersten Platte des zweiten Abtastkondensators 100 umfasst; einen sechsten Schalter 104 zwischen der ersten Platte des zweiten Abtastkondensators 100 und der lokalen Masse; einen siebten Schalter 106 zwischen einer zweiten Platte des zweiten Abtastkondensators 100 und der lokalen Masse und einen achten Schalter 108 zwischen der zweiten Platte des zweiten Abtastkondensators 100 und dem Umkehreingang des Ladungsübertragungsverstärkers. Der fünfte Schalter dient als ein Transistorschalter des zweiten Signalwegs und kann wieder als ein Übertragungs-Gate ausgebildet sein.
Der Ladungsübertragungsverstärker 110 ist ein Differentialverstärker mit einem ersten Ausgang 112. Ein erster Ladungsübertragungskondensator 114 ist zwischen dem ersten Ausgang 112 und dem nicht umkehrenden Eingang des Verstärkers 110 verbunden. Ein Kurzschlussschalter 115 ist parallel mit dem ersten Ladungsübertragungskondensator 114 vorgesehen.
Der Verstärker 110 weist außerdem einen zweiten Ausgang 116 auf. Ein zweiter Ladungsübertragungskondensator 118 ist zwischen dem zweiten Ausgang 116 und dem nicht umkehrenden Eingang des Verstärkers 110 verbunden. Ein Kurzschlussschalter 119 ist parallel mit dem ersten Kondensator 118 vorgesehen.
An dieser Stelle ist anzumerken, dass die Ausgangsspannung von der Menge der Ladung abhängt, die von den Abtastkondensatoren 90 und 100 übertragen wird. Obwohl also an den Kondensatoren 90 und 100 im Wesentlichen dieselbe Spannung V_inp nach der Abtastphase anliegt, und solange sie unterschiedliche Kapazitäten aufweisen, um sicherzustellen, dass die abgetastete Ladungsgröße den Ausgang des Verstärkers 110 nicht aufhebt, repräsentieren sie und sind sie proportional zur Eingangsspannung (mit Ausnahme der hierin beschriebenen Fehlerquellen). Dasselbe gilt für V_inn, weshalb die Ausgangsspannung Vinp - V_inn repräsentiert.
Der zweite Erfassungs- und Haltekanal 120 ist ein Spiegelbild des ersten Erfassungs- und Haltekanals 80 und muss nicht weiter beschrieben werden.
Während einer Erfassungsphase, wie in 7 gezeigt, ist der erste Schalter 92 geschlossen, der zweite Schalter 94 ist offen, der dritte Schalter 96 ist geschlossen, der vierte Schalter 98 ist offen, der fünfte Schalter 102 ist geschlossen, der sechste Schalter 104 ist offen, der siebte Schalter 106 ist geschlossen, der achte Schalter 108 ist offen und der Kurzschlussschalter 115 ist geschlossen.
Die entsprechenden Schalter im zweiten Erfassungs- und Haltekanal 120 befinden sich in entsprechenden Zuständen.
Wird nun die Menge an Ladung betrachtet, die an die weiteren Kondensatoren 114 und 118 übertragen wird, ist der Primärkanal des ersten Erfassungs- und Haltekanals $(V_{in} p - I_{p} \cdot R_{onp}) \cdot C$
wobei R_onp der Schaltwiderstand des ersten Schalters 92 ist und C die Kapazität des Abtastkondensators 90 ist.
Die Ladung vom Kompensationskanal des ersten Kanals ist $- (V_{i n} p - I_{p} \cdot R_{o n p} \cdot \frac{M}{N}) \frac{C}{N}$
Ladung, die vom Primärkanal des zweiten Erfassungs- und Haltekanals übertragen wird, ist $- (V_{in} p - I_{N} R_{onn}) C$
wobei R_onn der Schaltwiderstand des ersten Schalters 92 ist, der hinsichtlich seiner Funktion äquivalent zum Schalter 92 des ersten Erfassungs- und Haltekanals ist.
Ladung, die vom Kompensationskanal des zweiten Abtast- und Haltekanals übertragen wird, ist $+ (V_{i n} n - I_{n} \cdot R_{o n n} \cdot \frac{M}{N}) \frac{C}{N}$
Wird nur die Ladung berücksichtigt, die aufgrund von Fehlerspannungen übertragen wird, so gilt:
Die Fehlerladung vom ersten Erfassungs- und Haltekanal ist $(- I_{p} \cdot R_{o n} + I_{p} \cdot R_{o n p} \cdot \frac{M}{N^{2}}) C$
Die Fehlerladung vom zweiten Abtast- und Haltekanal ist $(I_{n} \cdot R_{o n} - I_{n} \cdot R_{o n n} \cdot \frac{M}{N^{2}}) C$
wobei I_p der Strom im ersten Kanal ist und In der Strom im zweiten Kanal ist. Es ist zu erkennen, dass in den Kanälen die Fehlerladung aufgehoben wird, wenn M = N².
Dabei ist die Ladung vom Signal:

Im ersten Kanal

V_{p} C - V_{p} \frac{C}{N}

- V_{n} C + V_{n} \frac{C}{N}

(V_{p} - V_{n}) (1 - \frac{1}{N}) \cdot C

(1 - \frac{1}{N})

Die Schaltungskonfiguration für die Ladungsübertragung ist in 8 gezeigt, wobei alle Schalter, die geschlossen waren, geöffnet sind, während alle Schalter, die offen waren, geschlossen sind, und zwar in nicht brückender Weise.
Die Kompensation des Schaltwiderstands kann somit in der analogen Domäne durchgeführt werden, indem die Kompensationskanäle in die Abtast- und Übertragungsschaltung aufgenommen werden, die bereits in einem Abtastnetzwerk instantiiert wurde.
In Ausführungsformen der Erfindung ist es möglich, dass die Kapazität der Transistoren in den TG-Schaltern im Vergleich zur Kapazität des oder der Abtastkondensatoren nicht vernachlässigbar sind. Daraus ergeben sich zum Laden oder Entladen dieser parasitischen Komponenten erforderliche Ströme, aus denen sich wiederum kleine zusätzliche Fehlerspannungen E2 ergeben.
Obwohl die Schaltung in 7 als eine vollständig differenzielle Schaltung dargestellt ist, kann auch eine Version mit einem Ende gefertigt werden, indem der Eingang des zweiten Abtast- und Haltekanals mit der Masse verbunden wird, oder indem der zweite Abtast- und Haltekanal ganz fortgelassen wird.
Ferner können die Kondensatoren in einer Ausführungsform derart ausgewählt werden, dass der erste und der zweite Abtastkondensator die gleiche Größe aufweisen, derart, dass die Fehlerspannung aufgrund des Schaltwiderstands berechnet wird, was dazu benutzt werden kann, eine Korrektur zu erzeugen oder anzuwenden.
9 ist ein Querschnitt durch einen Feldeffekttransistor, der zur Erörterung des Beitrags parasitischer Komponenten dienen soll. Der Transistor aus 9 umfasst eine dotierte Region 140, die ein Drain bildet, eine dotierte Region 142, die eine Source bildet, und einen Kanal 144, der sich zwischen dem Drain und der Source in einer Region unter einem Gate 146 erstreckt. Zur Einfachheit wird angenommen, dass die parasitische Kapazität zwischen dem Drain und dem Vorrichtungskörper die gleiche ist wie die Kapazität zwischen der Source und dem Vorrichtungskörper und als Cds dargestellt werden kann.
Die Kapazität zwischen dem Kanal 144 und dem Substrat, in dem der Transistor gebildet ist, und zwischen dem Kanal und der Gate-Elektrode, die zum Kanal benachbart, aber von diesem isoliert ist, kann dargestellt werden als C_ch. Aus Gründen der Einfachzeit kann die Kanalkapazität jedoch gleichmäßig zwischen Drain und Source verteilt sein.
Diese Kapazitäten können die effektiven Kapazitätsverhältnisse zwischen dem ersten und zweiten Signalweg ändern.
Eine Möglichkeit, dem entgegenzuwirken, ist das Schätzen der zusätzlichen Kapazität mittels Modellierung und das gezielte Verändern des Verhältnisses der Abtastkondensatoren, um eine Aufhebung bereitzustellen. Ein solcher Ansatz bewirkt möglicherweise keine Skalierung zwischen unterschiedlichen Vorrichtungsgeometrien, weshalb bei einer Änderung der Geometrie unter Umständen jede Korrektur ab initio berechnet werden muss.
Dieses Problem lässt sich jedoch durch eine geeignete Schalterauslegung abmildern oder vermeiden.
Die Erfinder haben erkannt, dass es möglich ist, die parasitischen Kapazitäten derart zu beeinflussen, dass sie im Wesentlichen kompensiert werden, indem die Transistoren als gemeinsame Kanalvorrichtungen ausgebildet werden.
Die Hauptkanaltransistoren, z. B. die des ersten Signalwegs, können vorteilhaft als parallele Transistoren mit einem gemeinsamen Kanal ausgebildet werden. So kann beispielsweise der PMOS-Transistor 32 des TG-Schalters (3), der zum Bilden des Schalters benutzt wird, durch zwei parallele Transistoren gebildet werden, die aber ein gemeinsames Drain oder eine gemeinsame Source aufweisen, wie in 10 gezeigt. Die Draindiffusion, die zum Ausbilden der Vorrichtungen genutzt wird, ist daher beiden Transistoren gemeinsam.
11 zeigt eine Äquivalenzschaltung für eine solche Vorrichtung und den parasitischen Strom P, der nur durch die parasitischen Kondensatoren fließt.
Die parasitischen Kapazitäten des Zwei-Streifen-Schalters (parallele Transistoren) aus 10 sind als C_p1 und C_p2 dargestellt. Die Kapazitäten C_p1werden direkt vom Eingangsknoten aufgeladen und führen daher nicht zu dem zusätzlichen Fehler E2, obwohl sie auch weiterhin eine zusätzliche kapazitive Last am Eingang darstellen.
Die parasitische Kapazität C_p2 erhält ihren Strom durch beide Transistoren, was hier durch einen Widerstand R_Ch dargestellt ist, um den Widerstand des leitenden Kanals zwischen dem Drain und der Source der einzelnen Transistoren anzuzeigen.
Die Kapazität C_p2 kann mit den individuellen parasitischen Kapazitäten eines Transistors in Zusammenhang stehen, wie in 9 gezeigt, $C_{p 2} = C_{d s} + (2 * \frac{1}{2} C_{c h})$
und die zusätzliche Fehlerspannung E2 aufgrund des Stroms P, der zum Laden von C_p2 benötigt wird, ist $E 2_{(m a i n)} = \frac{1}{2} \cdot P \cdot R_{c h}$
Um diesen Fehler E2 im Kompensationskanal zu reduzieren und vorzugsweise zu minimieren, sollte eine Skalierung im selben Verhältnis wie dem Verhältnis N erfolgen, mit dem die Kondensatoren skaliert sind.
Ein Weg, dies zu erreichen, besteht darin, die Schalter im Kompensationskanal als parallele Kombination von Gruppen in Reihe verbundener Vorrichtungen auszubilden.
Eine solche Anordnung ist in 12 gezeigt.
Hier sind P-Regionen 150, 152, 154, 156 und 158 auf der Oberfläche eines Substrats in einer Reihe angeordnet. Die Regionen 150 und 152 weisen ein zwischen ihnen ausgebildetes Gate auf und wirken zusammen, um einen PMOS-FET zu bilden. Die Regionen 152 und 154 wirken ebenfalls zusammen, um einen zweiten PMOS-FET zu bilden, der in Reihe mit dem ersten FET geschaltet ist. Ebenso wirken die Regionen 154 und 156 zusammen, um einen FET zu bilden, und auch die Regionen 156 und 158. Auf diese Weise sind vier FETs in Serie ausgebildet, die gemeinsame dotierte Regionen nutzen. Die Regionen 150 und 158 sind miteinander verbunden, um gemeinsam verbundene Source-Anschlüsse zu bilden, und die Region 154 dient als gemeinsames Drain.
13 zeigt eine Äquivalenzschaltung, die Kanalwiderstände und parasitische Kapazitäten C_p1, C_p2 und C_p3 aufweist.
Eine Betrachtung der Struktur der Vorrichtung in Verbindung mit 9 zeigt, dass $C_{p 2} = C_{p 3} und dies ist gleich C_{d s} + (2 * \frac{1}{2} C_{c h})$
Dies ist derselbe parasitische Wert, der sich auch für C_p2 in 11 ergeben hat. Eine Betrachtung der Stromflüsse macht jedoch deutlich, dass sich der Fehler E2, der aus dem Stromfluss zum Aufladen der parasitischen Kapazitäten C_p2 und C_p3 resultiert, aus $\begin{array}{l} E 2 (Kompensationskanal) = \frac{3}{2} P \cdot R_{c h} + \frac{1}{2} P \cdot R_{c h} \\ = 2 {PR}_{ch} \end{array}$
ergibt.
E2 im Kompensationskanal ist damit vier Mal größer als E2 im Hauptkanal, was einen idealen Wert für N von 4 ergibt.
Es können mehr Vorrichtungen, d. h. 3, 4 oder mehr, in Reihe und parallel angeordnet werden, wie oben beschrieben, um ideale Werte für N von 9 bzw. 16 zu liefern.
14a und 14b zeigen jeweils schematisch einen Haupt- bzw. Kompensationskanaleingangsschalter für den Fall, dass N = 9 und die Auswirkung parasitischer Kapazitäten, wie sie vorstehend in Bezug auf 10 bis 13 beschrieben wurden, minimiert wurden, indem Transistoren mit gemeinsamen implantierten Regionen ausgebildet werden. Eine einfache Analyse zeigt, dass bei den Vorrichtungen mit den Breiten und Streifen (d. h. der Anzahl von Vorrichtungen mit einem gemeinsamen Kanal, die in der Figur dargestellt sind), die Impedanz am Kompensationskanal neun Mal höher ist als am Hauptkanal. Im Allgemeinen sind $\sqrt{N}$
solcher Vorrichtungen parallel im Hauptkanal angeordnet, und $\sqrt{N}$
Vorrichtungen sind im Kompensationskanal in Reihe angeordnet.
15 zeigt eine Abwandlung der Abtastschaltung, wobei eine zusätzliche kapazitive Last, die als Kondensator 170 implementiert ist, hinzugefügt wurde, um die Ladung am Schalter 102 während der Abtastung zu erhöhen. Wenn also der Kondensator 170 derart ausgewählt wird, dass die kapazitive Gesamtlast im Kompensationskanal nun die gleiche ist wie im Hauptkanal, muss der Schalter 102 nun nur noch derart bemessen werden, dass er einen Ein-Widerstand aufweist, der N Mal größer als der von Schalter 92 ist. Wenn also der Kondensator 100 einen Wert von 1C aufweist und der Kondensator 90 einen Wert von NC, dann weist der Kondensator 170 in diesem Beispiel einen Wert von (N - 1)C auf. Der zusätzliche Kondensator 170 kann derart ausgewählt werden, dass er andere Werte aufweist, und die Transistoren im Schalter 102 können nach Bedarf skaliert werden.
Für Hersteller von Halbleiterschaltungen ist es häufig praktisch, mit Komponenten zu arbeiten, die eine Einheitsgröße aufweisen. So kann bei einem Hersteller beispielsweise ein Prozess vorliegen, wobei Kondensatoren in Blöcken von C oder Vielfachen davon ausgebildet werden. Dies bedeutet, dass die tatsächlich implementierten Schaltungen von den zuvor hierin erörterten Schaltungen abweichen können. Dies soll unter Bezugnahme auf 16a und 16b erörtert werden.
16a zeigt in vereinfachter Form die Eingangsstufe für die Schaltung aus 7 für N = 8 und M = 64. Wenn der Einheitsschalter einen nominellen Wert von R und die Einheitskondensatoren einen nominellen Wert von C aufweisen, kann der Abtastschalter im Primärkanal als ein idealer Schalter dargestellt werden, der in Reihe mit einem Widerstand R geschaltet ist, wie von Block 182 umschlossen. Der Kondensator im Primärkanal 183 weist einen Wert von 8C auf. Der Kondensator 184 im Kompensationskanal weist einen Wert von C auf und der Abtastschalter im Kompensationskanal kann durch einen idealen Schalter 187 in Reihe mit einem Widerstand mit einem Wert von 64R dargestellt werden, wie durch Block 185 gezeigt.
Die Schaltung kann wie in 16b gefertigt werden, wobei der Kondensator 183 als 8 parallele Einheitskondensatoren 190-1 bis 190-8 ausgebildet wird. Da die Kondensatoren parallel sind, summieren sich die Kapazitäten auf 8C. Jeder Kondensator 190-1 bis 190-8 kann einen jeweiligen Schalter 192-1 bis 192-8 aufweisen. Diese Schalter sind parallel miteinander geschaltet, und ihr äquivalenter Widerstand muss gleich R sein. Daraus folgt, dass jeder Schalter einen äquivalenten Widerstand von 8R aufweisen sollte.
17 zeigt eine simulierte Fourier-Transformierte der Leistung der Abtast- und Halteschaltung aus 7 sowohl mit als auch ohne Einbeziehung des Kompensationskanals. In 7 ist der Übertragungs-Gate-Schalter als eine 144 Mikrometer mal 0,5 Mikrometer große PMOS-Vorrichtung parallel mit einer 95 Mikrometer mal 0,5 Mikrometer großen NMOS-Vorrichtung simuliert, die von einer Source mit einer Impedanz von 200 Ohm angetrieben wird und einen 27-pF-Abtastkondensator antreibt. Die unkompensierte Simulation ist durch die Linie 200 dargestellt, und die kompensierte Simulation durch die Linie 202. In der Simulation hat die Kompensation die harmonische Gesamtverzerrung von - 77 Dezibel auf -107 Dezibel verbessert. Ein Artefakt dieser Verbesserung besteht darin, dass der Übertragungs-Gate-Schalter für einen HGV-Sollwert aus kleineren Transistoren hergestellt werden kann. Kleiner bedeutet in diesem Zusammenhang wesentlich kleiner, und Übertragungs-Gate-Schalter der Anmelderin des Stands der Technik beinhalten PMOS-Transistoren mit einer Größe von 3.000 Mikrometern mal 0,6 Mikrometern und NMOS mit einer Größe von 1.000 mal 0,6 Mikrometern.
18 zeigt einen SAR-Umsetzer, der eine Ausführungsform der Erfindung bildet. Nur ein erster Kanal 220 der Abtastschaltung ist im Detail gezeigt und er umfasst einen mit 222 bezeichneten Primär- oder Hauptweg und einen mit 224 bezeichneten zweiten oder Kompensationsweg. Es ist ein äquivalenter zweiter Kanal vorgesehen, der ein Spiegelbild des ersten Kanals ist.
Der Primärweg umfasst einen ersten bis N-ten Kondensator und Schalterblöcke P1 bis PN. Der Kompensationsweg umfasst einen äquivalenten Kondensator und Schalterblöcke S1 bis SN, die eine ähnliche interne Anordnung aufweisen, bei denen aber die Kondensatorwerte und Schaltwiderstände in Bezug aufeinander skaliert wurden.
Nun soll die Struktur des ersten Kondensators und Schalterblocks beschrieben werden. Der Block P1 umfasst einen Kondensator 230 mit einer ersten Platte 232 und einer zweiten Platte 234. Der Kondensator 230 ist fünf Schaltern 240, 242, 244, 246 und 248 zugeordnet. Ein erster dieser Schalter 240 dient als ein erster Abtastschalter, um die erste Platte 232 des Kondensators 230 mit einem nicht umkehrenden Eingangsknoten 250 zu verbinden. Ein zweiter Schalter 242 ist betriebsfähig, um die erste Platte 232 mit einer ersten Bezugsspannung Vrefp zu verbinden, und ein dritter Schalter 244 ist betriebsfähig, um die erste Platte 232 mit einer zweiten Bezugsspannung Vrefn zu verbinden.
Der vierte Schalter 246 ist betriebsfähig, um die zweite Platte 234 des Kondensators 230 mit der Masse zu verbinden, und der fünfte Schalter ist betriebsfähig, um die zweite Platte des Kondensators 230 mit einem Ausgangsknoten 255 zu verbinden, mit dem der nicht umkehrende Eingang eines Komparators 256 verbunden ist.
Die „Gewichtungen“ oder Größen des Kondensators in den einzelnen Blöcken sind skaliert. Normalerweise wäre dies eine binäre Gewichtung, wobei der Kondensator von Block P1 die doppelte Kapazität des Kondensators von Block P2, die vierfache Kapazität des Kondensators von Block P3 usw. aufweisen würde.
Bei Einbeziehung der Kondensatorblöcke S1 bis SN in den Kompensationsweg muss dies jedoch modifiziert werden, da der fünfte Schalter der Kondensatorblöcke S1 bis SN mit einem weiteren Ausgangsknoten 257 verbunden ist, der mit dem umkehrenden Eingang des Komparators 256 verbunden ist.
Im Gebrauch wird das Signal bei der Abtastung vom nicht umkehrenden Eingangsknoten 250 auf die Kondensatoren der Blöcke P1 bis PN im Primärweg und die Kondensatoren der Blöcke S1 bis SN im sekundären oder Kompensationsweg abgetastet. Werden jedoch nur die Blöcke P1 und S1 betrachtet, wird die von S1 abgetastete Ladung letztlich von der von P1 abgetasteten Ladung subtrahiert (aufgrund ihrer jeweiligen Verbindung zum Komparator 256), sobald der sukzessive Annäherungsroutinen-Umsetzungsprozess startet.
Daher müssen die relativen Gewichtungen der Summe von Kapazitäten der Blöcke P1 und S1 in Bezug auf die relativen Gewichtungen oder Größen der Summe der Kapazitäten der Blöcke P2 und S2 skaliert werden usw.
In dieser Ausführungsform wird angenommen, dass nur 8 Kondensatoren an der Abtastung des Eingangssignals beteiligt sind, beispielsweise deshalb, weil der SAR-Umsetzer unter Verwendung eines segmentierten geschalteten Kondensatorarrays ausgebildet ist, das, wie Fachleute wissen, die Skalierungsanforderungen zwischen dem höchstwertigen Bit-Kondensator und dem niedrigstwertigen Bit-Kondensator reduziert.
19 ist eine Tabelle, die relative Kondensatorwerte für ein relativ einfaches geschaltetes Kondensatorarray zeigt, wie es in 18 gezeigt ist. Aus Gründen der Einfachheit wird angenommen, dass das Primärarray acht Stufen P1 bis P8 aufweist. P8 stellt in diesem Beispiel das niedrigstwertige Bit dar, weshalb angenommen werden kann, dass es eine Kapazität von C aufweist. Daher sollte die Stufe P7 einen Wert 2C aufweisen, P6 einen Wert 4C usw. Allerdings wissen Fachleute auf dem Gebiet der Auslegung von SAR Analog-Digital-Umsetzern auch, dass sich die Leistung durch das Einbeziehen zusätzlicher Bits oder Gewichtungen im Umsetzer verbessern lässt, da diese die Möglichkeit der Erholung im Falle einer fehlerhaften Bit-Versuchsentscheidung bietet. Daher erhalten P5 und P4 beide die gleiche nominelle Gewichtung 8C, und die Zweierpotenz-Gewichtungsfolge setzt sich fort bis PN = 1, für die eine Gewichtung von 64C zu erwarten ist.
Die Kondensatoren im Kompensationskanal stellen jedoch eine Ladung bereit, die letztlich vom äquivalenten Kondensator des Primärkanals subtrahiert werden.
Zuvor wurde gezeigt, dass der Fehler, der sich aus dem endlichen Schaltwiderstand ergibt, vollständig aufgehoben werden kann, wenn M = N².
Wahlweise kann auch eine Einschränkung auf ganzzahlige Lösungen erfolgen und N = 16 gewählt werden.
In einem ersten Durchlauf sollten die Kondensatoren in den Kanälen S1 bis S8 daher ein Sechzehntel des entsprechenden Kanals P1 bis P8 sein.
Dies würde Folgendes ergeben: S1 = 4, S2 = 2, S3 = 1, S4 = S5 = 1/2, S6 = 1/4, S7 = 1/8, S8 = 1/16. Einige dieser Kondensatoren sind jedoch relativ klein, und auch der vom Nicht-Null-Schaltwiderstand eingebrachte Fehler wird relativ klein. Daher können diese Gewichtungen ignoriert werden, oder besser, die nicht ganzzahligen Werte (die zusammen nahezu 1 ergeben) können zu einigen der Kondensatoren mit signifikanterem Wert hinzu addiert werden, in diesem Fall zu S4 und S5, damit beide 1C werden.
Diese auf die Kompensationskanalkondensatoren abgetasteten Werte werden letztlich von dem Signal am entsprechenden Hauptkanalkondensator subtrahiert. Dies würde die Skalierung zwischen benachbarten Stufen von Grundzahl = 2 auf eine Grundzahl kleiner als zwei reduzieren. Tatsächlich ist des akzeptabel, da Umsetzer mit Grundzahl <2 als eine Technik zum Einbringen einer Fehlerkorrektur in SAR-Umsetzer bekannt sind. Die Skalierung mit Zweierpotenz zwischen benachbarten Stufen kann jedoch erneut eingebracht werden, indem der Wert des Kompensationskanalkondensators zum Wert des entsprechenden Kondensators im Hauptkanal hinzu addiert wird. Stufe P1 wird somit 64 + 4 = 68C, so dass unter Berücksichtigung der Subtraktion von 4C vom Kompensationskanal die effektive Nettogewichtung der ersten Stufe P1 - S1 = 64C ist. Ebenso weist Stufe P2 einen Wert von 32 + 2 = 34C auf, derart, dass die Nettogewichtung der zweiten Stufe P2 - S2 = 32 ist. Ebenso gilt P3 - S3 = 16, P4 -S4 = 8, und für das redundante Bit P5 - S5 auch = 8. Die Kompensationskondensatoren für die Stufen 6 bis 8 wurden in diesem Beispiel nicht gebildet, weshalb die Stufen S6 bis S8 in der erwarteten Zweierpotenz 4,2,1 skaliert sind.
Es ist auch zu erkennen, dass durch übergroße Werte der Kondensatoren in den Blöcken S4 und S5 die Summe der Kondensatoren in den Blöcken S4 und S5, die Summe der Kapazität im Kompensationskanal von 9C mit 16 zur Summe der Kapazität im Hauptkanal von 144C skaliert wird. Ferner kann die Dämpfung des Signals an den Komparatoreingängen reduziert werden, wenn die Schalter für die Kompensationskondensatoren in den Blöcken S1 bis SN als die Bitversuche eingestellt werden und die Umsetzung gemäß der Schalterauswahl der entsprechenden Blöcke P1 bis PN des Primärkanals erfolgt.
20 zeigt ein Beispiel der ersten Stufe eines Pipeline-Umsetzers, der das hierin beschriebene Schaltwiderstandkompensationsverfahren benutzt, und wobei die relativen Werte zwischen dem oder den Kondensatoren im Primärkanal und dem oder den Kondensatoren im Kompensationskanal für jede Umsetzerstufe derart ausgewählt wurden, dass N = 9. Auf der ersten Stufe des Pipeline-Umsetzers wird der Wert eines Kondensators 280 im Primärkanal daher derart ausgewählt, dass er das Neunfache des Wertes des Kondensators 282 im Kompensationskanal beträgt. Eine einzelne Stufe eines Pipeline-Umsetzers kann mehrere Bits umsetzen. In diesem Beispiel kann die Stufe 4 Bits auf einmal umsetzen, weshalb es sich beim Primärkanalkondensator 280 tatsächlich um 4 parallel geschaltete Kondensatoren handelt, wie dargestellt durch „<4:1>“, wobei jeder Kondensator einen jeweiligen Eingangsschalter aufweist, was wiederum durch die Schreibweise „<4:1>“ dargestellt wird. Jeder der Schalter V_refp und V_refn kann für jeden der Kondensatoren 280 in Reaktion auf den ADC (Analog-Digital-Wandler) 286 unabhängig betrieben werden.
Der Kompensationskanal ist ähnlich konfiguriert.
Wie zuvor sind die Gewichtungen im Kompensationskanal jeweils in einer Zweierpotenzfolge 8, 4, 2, 1C vom höchstwertigen Bit bis zum niedrigstwertigen Bit innerhalb der Stufe skaliert. Die Skalierung zwischen den Kondensatorgrößen im Kompensationskanal und die korrekte Nettoskalierung zwischen den einzelnen Vier-Bit-Werten in der Pipeline können für N = 9 erreicht werden, indem die Gewichtungen der Kondensatoren im Primärkanal jeweils als 64 + 8, 32 + 4, 16 + 2, 8 + 1 festgelegt werden, derart, dass jeder Kondensator im Primärkanal die neunfache Größe des entsprechenden Kondensators im Kompensationskanal aufweist, und, wie in 21 gezeigt, die Nettogewichtungsfolge binär mit 64C, 32C, 16C und 8C vom höchstwertigen Bit bis zum niedrigstwertigen Bit innerhalb der Stufe gewichtet wird.
Der Verstärker 284 dient dazu, einen Rest zu bilden, der eine Differenz zwischen dem Analogwert am Eingang des Umsetzers und der bislang vom ADC hergeleiteten digitalen Annäherung des Eingangswerts zur Präsentation an die nächste Stufe der Pipeline darstellt.
22 gleicht in vielerlei Hinsicht dem Pipeline-Beispiel aus 20, mit der Ausnahme, dass der Verstärker 284 in einen Integrator 290 verwandelt wurde und der Umsetzer ADC1 an den Ausgang des Schleifenfilters 292 bewegt wurde, um einen Delta-Sigma-ADC zu bilden. Ansonsten folgt die relative Skalierung zwischen den Kondensatoren und den Widerständen der Schalter den zuvor erörterten Folgen.
In den bisher erörterten Ausführungsformen erfolgte die Subtraktion des Signals im Kompensationskanal von dem Signal im Hauptkanal durch einen Analogsubtraktor auf Grundlage eines Betriebsverstärkers oder eines Komparators. Die Erfindung kann jedoch auch in der digitalen Domäne implementiert werden. Im Beispiel aus 23 sind zwei ADCs 320 und 322 ausgebildet. Der ADC 320 wird durch einen Abtastschalter 324 mit einem Widerstand R Ohm und einen Kondensator 326 dargestellt. Der zweite ADC 322 dient als der Kompensationskanal, wie durch einen Abtastschalter 328 und einen Abtastkondensator 330 dargestellt.
Der Widerstand 328 und der Kondensator 330 sind gemäß den vorliegenden Lehren mit M und N skaliert. Sobald die ADCs 320 und 322 ihre jeweilige Umsetzung abgeschlossen haben, wird das Ergebnis des ADC 322 im Kompensationskanal durch M/N geteilt und vom Ausgang des ADC 320 des Primärkanals subtrahiert. Die Berechnung kann durch eine Verarbeitungseinheit durchgeführt werden, die für andere Berechnungen vorgesehen sein kann, oder sie kann von einer dedizierten Hardware wie etwa dem Teiler 340 und dem Subtraktor 342 aus 23 durchgeführt werden.
In alternativen Ausführungsformen können die Kondensatorwerte in den einzelnen ADC gleich sein, aber die Widerstände können variiert werden, indem ungleiche Abtastschalter gefertigt werden, die mit M skaliert werden. Unter diesen Umständen und anhand einiger Annahmen zur Art des Eingangssignals kann der Kondensator in einem Zeit-Multiplex-Verfahren benutzt werden, wobei die Schalter den ersten und zweiten Signalweg bereitstellen.
Auf diese Weise ist es möglich, die Verzerrung in einer Abtastschaltung und in einem ADC zu reduzieren.
Die vorliegenden Ansprüche sind in einer Form mit einer einzigen Abhängigkeit verfasst, um den Anforderungen für die Einreichung beim US-amerikanischen Patentamt zu genügen. Allgemein versteht es sich jedoch, dass jeder Anspruch von einem beliebigen vorangehenden Anspruch desselben Typs abhängig sein kann, es sei denn, dies ist offensichtlich technisch unmöglich.

Claims

Abtastschaltung, umfassend: einen Eingangsknoten (82) mit einem einzigen Spannungssignal; einen ersten Signalweg (80), der einen ersten Abtastkondensator (90) und einen ersten Signalwegschalter (92) an einem Signalweg zwischen dem Eingangsknoten (82) und einer ersten Platte des ersten Abtastkondensators umfasst (90); einen zweiten Signalweg, der einen zweiten Abtastkondensator (100) und einen zweiten Signalwegschalter (102) an einem Signalweg zwischen dem Eingangsknoten (82) und einer erste Platte des zweiten Abtastkondensators (100) umfasst, und eine Signalverarbeitungsschaltung (110) zum Bilden einer Differenz zwischen einem Signal, das auf den ersten Abtastkondensator von dem einzigen Spannungssignal abgetastet wird, und einem Signal, das auf den zweiten Abtastkondensator von dem einzigen Spannungssignal abgetastet wird, wobei der erste Signalweg ferner einen zweiten Schalter (94) aufweist, zum selektiven Verbinden der ersten Platte des ersten Abtastkondensators mit Masse oder einer Vorspannung oder einer Bezugsspannung, und einen dritten Schalter (96), zum Verbinden einer zweiten Platte des ersten Abtastkondensators mit Masse oder einer Vorspannung, und wobei der zweite Signalweg ferner einen zweiten Schalter (104) aufweist, zum selektiven Verbinden der ersten Platte des zweiten Abtastkondensators (100) mit Masse oder einer Vorspannung oder einer Bezugsspannung, und einen dritten Schalter (106) zum Verbinden einer zweiten Platte des zweiten Abtastkondensators mit Masse oder einer Vorspannung.
Abtastschaltung nach Anspruch 1, wobei die Kapazität des ersten Abtastkondensators (90) von der Kapazität des zweiten Abtastkondensators (100) abweicht.
Abtastschaltung nach Anspruch 1 oder 2, wobei die Kapazität des ersten Abtastkondensators (90) das N-fache der Kapazität des zweiten Abtastkondensators (100) beträgt, die Impedanz des zweiten Schalters (102) das M-fache der Impedanz des ersten Schalters (92) beträgt, und wobei M im Wesentlichen gleich N² ist.
Abtastschaltung nach Anspruch 3, wobei der erste und der zweite Schalter aus Transistoren gebildet sind, und beim Vergleich von Seitenverhältnissen der Breite geteilt durch die Länge der Transistoren des ersten und zweiten Schalters der oder jeder Transistor im ersten Schalter ein Seitenverhältnis aufweist, das um das M-fache größer als der oder jeder Transistor im zweiten Schalter ist.
Abtastschaltung nach einem der vorherigen Ansprüche, wobei der erste und der zweite Schalter Übertragungs-Gate-Schalter sind.
Abtastschaltung nach einem der vorherigen Ansprüche, wobei der erste Signalweg ferner einen vierten Schalter (98) zum Verbinden der zweiten Platte des ersten Abtastkondensators mit einem Addiereingang der Signalverarbeitungsschaltung (110) aufweist.
Abtastschaltung nach Anspruch 6, wobei der zweite Signalweg ferner einen vierten Schalter (108) zum Verbinden der zweiten Platte des zweiten Abtastkondensators mit einem Subtraktionseingang der Signalverarbeitungsschaltung aufweist.
Abtastschaltung nach Anspruch 6 oder 7, wobei der zweite Schalter (94) betriebsfähig ist, um die erste Platte des ersten Abtastkondensators mit Bezugsspannungen zu verbinden, die als Teil einer Analog-Digital-Umsetzung benutzt werden, oder wobei wenigstens ein zusätzlicher Schalter vorgesehen ist, um die erste Platte des ersten Abtastkondensators mit der Bezugsspannung oder einer weiteren Bezugsspannung zu verbinden, die als Teil einer Analog-Digital-Umsetzung benutzt wird.
Abtastschaltung nach einem der vorherigen Ansprüche, wobei die Verarbeitungsschaltung (110) ein Betriebsverstärker oder ein Komparator ist.
Abtastschaltung nach Anspruch 1, wobei die Kapazität des ersten Abtastkondensators gleich der Kapazität des zweiten Abtastkondensators ist, und die Signalverarbeitungsschaltung eine Schätzung der Fehlerspannung ausgibt.
Abtastschaltung nach einem der Ansprüche 1 bis 10, wobei der erste Schalter wenigstens zwei NMOS-Transistoren umfasst, die parallel verbunden sind und eine gemeinsame Drain- oder Source-Region aufweisen.
Abtastschaltung nach einem der Ansprüche 1 bis 10, wobei der erste Schalter wenigstens zwei PMOS-Transistoren umfasst, die parallel verbunden sind und eine gemeinsame Drain- oder Source-Region aufweisen.
Abtastschaltung nach einem der Ansprüche 1 bis 10, wobei der zweite Schalter wenigstens zwei Feldeffekttransistoren umfasst, die in Reihe verbunden sind und eine gemeinsame dotierte Region aufweisen, die als ein Drain für einen der in Reihe verbundenen Transistoren und eine Source für einen zweiten der in Reihe verbundenen Transistoren dient.
Abtastschaltung nach einem der Ansprüche 1 bis 10, wobei der zweite Schalter zwei oder mehr Banken von in Reihe verbundenen Transistoren umfasst, wobei ein Transistor der ersten Bank von Transistoren und ein Transistor der zweiten Bank von Transistoren eine gemeinsame Drain- oder Source-Region aufweisen.
Abtastschaltung nach einem der vorherigen Ansprüche, ferner umfassend eine zusätzliche kapazitive Last, die zwischen einer Masse, einer Vorspannung oder einer Versorgungsspannung und der ersten Platte des zweiten Abtastkondensators verbunden ist, um den Strom zu erhöhen, der durch den zweiten Signalwegschalter fließt.
Abtastschaltung nach einem der vorherigen Ansprüche, wobei der erste Abtastkondensator einer von mehreren Abtastkondensatoren in einem ersten Array von Kondensatoren ist, und der erste Signalwegschalter einer von mehreren Schaltern ist, die jeweiligen Kondensatoren zugeordnet sind.
Abtastschaltung nach Anspruch 16, wobei der zweite Abtastkondensator einer von mehreren Kondensatoren in einem zweiten Array von Kondensatoren ist, und der zweite Signalwegschalter einer von mehreren Schaltern ist, die jeweiligen der Kondensatoren im zweiten Array zugeordnet sind.
Abtastschaltung nach Anspruch 17, wobei die mehreren Kondensatoren im ersten und zweiten Array in Bezug aufeinander derart abgemessen sind, dass eine zusätzliche Kapazität zu den Kondensatoren des ersten Arrays hinzugefügt wird, um die Kapazität des zweiten Arrays zu kompensieren, derart, dass eine im Voraus festgelegte Folge von Bit-Versuchswerten erlangt wird, wenn das erste und das zweite Array in einem Analog-Digital-Umsetzer benutzt werden.
Abtastschaltung nach Anspruch 3, wobei die Signale, die auf den ersten und zweiten Abtastkondensator abgetastet werden, in einen ersten und zweiten Digitalwert umgesetzt werden, und der zweite Digitalwert skaliert und vom ersten Digitalwert subtrahiert wird.
Analog-Digital-Umsetzer, der wenigstens eine Abtastschaltung nach Anspruch 1 aufweist.
Analog-Digital-Umsetzer nach Anspruch 20, wobei der Analog-Digital-Umsetzer ein SAR-Umsetzer, ein Umsetzer mit Pipeline, ein Delta-Sigma-Umsetzer oder eine Kombination davon ist.
Verfahren zum Korrigieren von Spannungsfehlern in einem Abtastnetzwerk, das die Abtastschaltung nach einem der Ansprüche 1 bis 19 umfasst, wobei das Verfahren umfasst: Bilden von zwei Abtastnetzwerken, wobei Kapazitäten und/oder Schaltwiderstände zwischen einem Netzwerk und dem anderen derart variieren, dass ungleiche Abtastfehler beim Abtasten eines einzigen Spannungssignals auftreten, und Verarbeiten der ungleichen Fehler, um den Abtastfehler zu schätzen oder aus einem Abtastergebnis zu entfernen.
Verfahren nach Anspruch 22, wobei das erste Netzwerk einen ersten Abtastkondensator mit einer Kapazität von C aufweist, das zweite Netzwerk einen zweiten Abtastkondensator C mit einer Kapazität von $\frac{C}{N}$
aufweist, ein Schaltwiderstand in der Reihe mit der Kapazität des ersten Netzwerks R ist, der Schaltwiderstand eines Schalters in Reihe mit der Kapazität des zweiten Netzwerks im Wesentlichen MR ist, und M im Wesentlichen gleich N² ist.
Verfahren nach Anspruch 22, wobei das Verarbeiten ein Subtrahieren des Ausgangs vom zweiten Abtastnetzwerk von dem Ausgang des ersten Abtastnetzwerks umfasst.
Verfahren nach Anspruch 22, wobei die Signale, die auf den ersten und zweiten Abtastkondensator abgetastet werden, in einen ersten und zweiten Digitalwert umgesetzt werden, und der zweite Digitalwert skaliert und vom ersten Digitalwert subtrahiert wird.