CN107968653A - 一种降低开关电容电路非线性误差的时钟优化电路 - Google Patents

Abstract

本发明属于电子技术领域，提供了一种降低开关电容电路非线性误差的时钟优化电路。所述时钟优化电路包括：根据第一时钟信号、第一反馈信号Y、第二反馈信号以及第二时钟信号生成第一沟道电荷的第一开关电容电路；根据第三时钟信号以及第四时钟信号生成第二沟道电荷的第二开关电容电路；用于根据第五时钟信号和第六时钟信号消除非线性误差电荷的时序优化单元；用于对所述时序优化单元生成的电压信号进行放大的信号放大单元；用于根据所述信号放大单元生成的电压放大信号生成所述第一反馈信号Y和所述第二反馈信号的反馈单元；通过本发明有效地解决了现有的开关电容电路中的非线性误差较大、对电容值的检测精度较低的问题。

Description

一种降低开关电容电路非线性误差的时钟优化电路

技术领域

本发明属于电子技术领域，尤其涉及一种降低开关电容电路非线性误差的时钟优化电路。

背景技术

电容数字转换器是一种用于将连续的电容信号转换为离散的数字信号的器件，现有技术通常采用下极板采样方法来实现单端电路与各种应用设备的连接；其中所述下极板采样方法是指将一种电容数字转换器中的电容器的下极板连接放大器的输出端，而将上极板连接到虚地端节点，利用适当的开关通断时序来得到离散的数字信号。

因此现有的开关电容电路至少存在以下问题：该开关电容电路中下极板开关动作所引起的电荷注入误差以及时序馈通误差与电容数字转换器的数字输出以及感应电容器的容值相联系，当该感应电容器的容值在一个比较宽的范围内变化时，电荷注入误差与时序馈通误差不再具有线性关系，会产生较大的非线性误差，从而现有技术无法实现对于电容数字转换器中电容值的精确测量。

发明内容

本发明提供一种降低开关电容电路非线性误差的时钟优化电路和方法，旨在解决现有技术中存在的非线性误差较大以及对电容数字转换器中电容值的检测具有较大误差的问题。

本发明第一方面提供一种降低开关电容电路非线性误差的时钟优化电路，包括：

输入端接基准电压信号V_ref，并根据第一时钟信号第一反馈信号Y、第二反馈信号以及第二时钟信号生成第一沟道电荷的第一开关电容电路；

输入端接基准电压信号V_ref，并根据第三时钟信号以及第四时钟信号生成第二沟道电荷的第二开关电容电路；

与所述第一开关电容电路的输出端以及所述第二开关电容电路的输出端连接，用于根据第五时钟信号和第六时钟信号消除非线性误差电荷的时序优化单元；

与所述时序优化单元连接，用于对所述时序优化单元生成的电压信号进行放大的信号放大单元；

与所述信号放大单元连接，用于根据所述信号放大单元生成的电压放大信号生成所述第一反馈信号Y和所述第二反馈信号的反馈单元。

进一步地，还包括，

用于生成第一参考时钟信号和第二参考时钟信号的时钟信号产生电路；

若所述时钟优化电路处于测量阶段，所述第一时钟信号所述第一反馈信号Y、所述第二反馈信号所述第二时钟信号所述第三时钟信号所述第四时钟信号所述第一参考时钟信号以及所述第二参考时钟信号满足以下公式：

若所述时钟优化电路处于校正阶段，所述第三时钟信号为非有效电平，所述第一时钟信号所述第一反馈信号Y、所述第二反馈信号所述第二时钟信号所述第四时钟信号所述第一参考时钟信号以及所述第二参考时钟信号满足以下公式：

进一步地，所述第五时钟信号的相位和所述第六时钟信号的相位交错。

进一步地，所述第一反馈信号Y和所述第二反馈信号相位相反。

进一步地，所述第一开关电容电路包括：第一CMOS管、第二CMOS管以及基准电容；

所述第一CMOS管的漏极接所述基准电压信号V_ref，所述第一CMOS管的源极以及所述第二CMOS管的漏极接所述基准电容的第一端，所述第二CMOS管的源极接共模电压，所述第一CMOS管的栅极接所述第一时钟信号所述第二CMOS管的栅极接所述第二时钟信号所述基准电容的第二端为所述第一开关电容电路的输出端。

进一步地，所述第二开关电容电路包括：第三CMOS管、第四CMOS管以及采样电容；

所述第三CMOS管的漏极接基准电压信号V_ref，所述第三CMOS管的源极以及所述第四CMOS管的漏极接所述采样电容的第一端，所述第四CMOS管的源极接共模电压，所述第三CMOS管的栅极接所述第三时钟信号所述第四CMOS管的栅极接所述第四时钟信号所述采样电容的第二端为所述第二开关电容电路的输出端。

进一步地，所述时序优化单元包括第五CMOS管以及第六CMOS管；

所述第五CMOS管的漏极以及所述第六CMOS管的漏极接所述第一开关电容电路的输出端以及所述第二开关电容电路的输出端，所述第五CMOS管的源极接共模电压，所述第五CMOS管的栅极接所述第五时钟信号所述第六CMOS管的栅极接所述第六时钟信号所述第六CMOS管的源极为所述时序优化单元的输出端。

进一步地，所述信号放大单元包括：运算放大器和反馈电容；

所述运算放大器的反相输入端与所述时序优化单元连接，所述反馈电容连接所述运算放大器的反相输入端与所述运算放大器的输出端之间，所述运算放大器的同相输入端接共模电压，所述运算放大器的输出端为所述信号放大单元的输出端。

进一步地，所述反馈单元包括：比较器以及触发器；

所述比较器的同相输入端与所述信号放大单元连接，所述比较器的反相输入端接共模电压，所述比较器的输出端与所述触发器的D输入端连接，所述触发器的C输入端为触发信号输入端，所述触发器的Q0输出端输出所述第一反馈信号Y和Q1输出端输出所述第二反馈信号

本发明相对于现有技术所取得的有益技术效果为：在上述时钟优化电路中，由于第一开关电容电路所对应的时钟信号和第二开关电容电路所对应的时钟信号并不完全相同，导致第一沟道电荷与第二沟道电荷并不相等，由此引入了非线性误差；而时序优化单元根据第五时钟信号和第六时钟信号平衡了由于第一沟道电荷以及第二沟道电荷所引起的时钟馈通误差与电荷注入误差，消除了开关电容电路中的非线性误差，提高了对于电容数字转换器中电容值的检测精度；从而解决了现有技术无法消除非线性误差，以及对电容数字转换器中电容值检测精度较低的问题。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种时钟优化电路的结构示意图；

图2是本发明实施例提供的一种时钟优化电路的电路结构图；

图3是本发明实施例提供的一种时钟信号的周期图；

图4是本发明实施例提供的另一种时钟优化电路的电路结构图；

图5是本发明实施例提供的一种时钟优化电路的等效电路图；

图6是本发明实施例提供的另一种时钟优化电路的等效电路图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

图1示出了本发明实施例提供的时钟优化电路的结构示意图，为了便于说明，仅示出了与本发明实施例相关的部分，详述如下：

如图1所示，该时钟优化电路10包括第一开关电容电路101、第二开关电容电路102、时序优化单元103、信号放大单元104以及反馈单元105。

其中第一开关电容电路101的输入端接基准电压信号V_ref，并根据第一时钟信号第一反馈信号Y、第二反馈信号以及第二时钟信号生成第一沟道电荷；具体的，当第一开关电容电路101中的CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)管导通或者关断时，第一开关电容电路101中电容在充放电过程中会产生电荷的转移现象，从而形成了第一沟道电荷。

第二开关电容电路102的输入端接基准电压信号V_ref，并根据第三时钟信号以及第四时钟信号生成第二沟道电荷；时序优化单元103与第一开关电容电路101的输出端以及第二开关电容电路102的输出端连接，时序优化单元103根据第五时钟信号和第六时钟信号消除非线性误差电荷；具体的，由于控制第一开关电容电路101中CMOS管通断的时钟信号，包括第一时钟信号第一反馈信号Y、第二反馈信号以及第二时钟信号与控制第二开关电容电路102中CMOS管通断的时钟信号，包括第三时钟信号以及第四时钟信号这两者时钟信号并不相同；即第一开关电容电路101生成的第一沟道电荷与第二开关电容电路102生成的第二沟道电荷并不相等，由此引起了非线性误差电荷；通过第五时钟信号和第六时钟信号控制时序优化单元103中CMOS管的导通或者关断可避免由于第一沟道电荷与第二沟道电荷所引起的不均衡误差电荷。

信号放大单元104与时序优化单元103连接，信号放大单元104能够对于时序优化单元103生成的电压信号进行放大；反馈单元105与信号放大单元104连接，反馈单元105根据信号放大单元104生成的电压放大信号生成第一反馈信号Y和第二反馈信号通过第一反馈信号Y和第二反馈信号可间接地控制时钟优化电路10中CMOS管的导通或者关断，从而进一步地降低时钟优化电路10的电容值检测误差。

具体的，时钟优化电路10还包括时钟信号产生电路，该时钟信号产生电路能够生成第一参考时钟信号和第二参考时钟信号

若时钟优化电路10处于测量阶段，第一时钟信号第一反馈信号Y、第二反馈信号第二时钟信号第三时钟信号第四时钟信号第一参考时钟信号以及第二参考时钟信号满足以下公式：

上式中，符号“·”代表时钟信号的逻辑与运算，如表示输出第一反馈信号Y与第二参考时钟信号的逻辑与运算结果，同理表示输出第二反馈信号与第二参考时钟信号的逻辑与运算结果；所述“+”表示时钟信号的逻辑或运算；需要指出的是，在逻辑与运算中只有当输入的两个信号都为高电平时，逻辑与运算输出的结果才为高电平；而在逻辑或运算中输入的两个信号中至少存在一个高电平信号，逻辑或运算结果就为高电平。

若时钟优化电路10处于校正阶段，第三时钟信号为非有效电平，该第三时钟信号用于使相对应的CMOS管处于关断状态，第一时钟信号第一反馈信号Y、第二反馈信号第二时钟信号第四时钟信号第一参考时钟信号以及第二参考时钟信号满足以下公式：

具体的，第五时钟信号的相位和第六时钟信号的相位交错。

具体的，由反馈单元105生成的第一反馈信号Y和第二反馈信号相位相反。

需要说明的是，上述测量阶段是指时钟优化电路10对于电容值进行初步检测的阶段；而上述的校正阶段是指时钟优化电路10对于所检测得到的电容数字转换器中电容值进行误差校正输出的阶段。

具体的，图2示出了本发明实施例提供的时钟优化电路10的电路结构图，详述如下：

如图2所示，第一开关电容电路101包括：第一CMOS管Q1、第二CMOS管Q2以及基准电容C_s2；其中第一CMOS管Q1的漏极接所述基准电压信号V_ref，第一CMOS管Q1的源极以及第二CMOS管Q2的漏极接基准电容C_s2的第一端，第二CMOS管Q2的源极接共模电压V_cm，第一CMOS管Q1的栅极接第一时钟信号第二CMOS管Q2的栅极接第二时钟信号基准电容C_s2的第二端为第一开关电容电路101的输出端。

具体的，通过第一时钟信号输入到第一CMOS管Q1的栅极，即可控制第一CMOS管Q1的导通或者通断；通过第二时钟信号输入到第二CMOS管Q2的栅极，即可控制第二CMOS管Q2导通与关断；当第一CMOS管Q1或者第二CMOS管Q2导通或者关断时，第一开关电容电路101中的运行电流就会对基准电容C_s2充电或者放电，从而形成如上所述的第一沟道电荷。

具体的，第二开关电容电路102包括：第三CMOS管Q3、第四CMOS管Q4以及采样电容C_s1；其中第三CMOS管Q3的漏极接基准电压信号V_ref，第三CMOS管Q3的源极以及第四CMOS管Q4的漏极接采样电容C_s1的第一端，第四CMOS管Q4的源极接共模电压，第三CMOS管Q3的栅极接第三时钟信号第四CMOS管Q4的栅极接第四时钟信号采样电容C_s1的第二端为第二开关电容电路102的输出端。

具体的，时序优化单元103包括第五CMOS管Q5以及第六CMOS管Q6；第五CMOS管Q5的漏极以及第六CMOS管Q6的漏极接第一开关电容电路101的输出端以及第二开关电容电路102的输出端，第五CMOS管Q5的源极接共模电压V_cm，第五CMOS管Q5的栅极接第五时钟信号第六CMOS管Q6的栅极接第六时钟信号第六CMOS管Q6的源极为时序优化单元103的输出端。

具体的，当第一开关电容电路101生成的第一沟道电荷与第二开关电容电路102生成的第二沟道电荷同时注入到时序优化单元103中，通过采用适当的第五时钟信号控制第五CMOS管Q5通断，以及通过采用适当的第六时钟信号控制第六CMOS管Q6通断即可平衡第一沟道电荷与第二沟道电荷的不均衡误差电荷。

具体的，信号放大单元104包括运算放大器A1和反馈电容C_f；运算放大器A1的反相输入端与时序优化单元101连接，反馈电容C_f连接运算放大器A1的反相输入端与运算放大器A1的输出端之间，运算放大器A1的同相输入端接共模电压V_cm，运算放大器A1的输出端为信号放大单元104的输出端。

具体的，运算放大器A1的反相输入端接收信号放大单元104生成的电压放大信号，并根据运算放大器A1的反相输入端输入电压与同相输入端输入电压之间的电压差生成电压放大信号。

具体的，反馈单元105包括：比较器Cmp以及触发器DFF；比较器Cmp的同相输入端与信号放大单元104连接，比较器Cmp的反相输入端接共模电压V_cm，比较器Cmp的输出端与触发器DFF的D输入端连接，触发器DFF的C输入端为触发信号输入端，触发器DFF的Q0输出端输出第一反馈信号Y和Q1输出端输出第二反馈信号

需要说明的是，触发器DFF的C输入端为触发信号输入端，用于输入触发器DFF的第一触发信号优选的，其中触发器DFF的Q0输出端输出的第一反馈信号Y和Q1输出端输出第二反馈信号可作为第一开关电容电路101中CMOS管通断的控制信号，从而通过反馈控制来调节时钟优化电路10对于电容数字转换器中的电容值检测结果，提高了对于电容值检测的精度。

为了更好地说明本发明实施例，下面结合图1-2来说明本发明实施例提供的时钟优化电路10工作原理：

在时钟优化电路10中，由于采样电容C_s1和基准电容C_s2的电容值是固定的，若时钟优化电路10处于工作状态，线路中的电荷从采样电容C_s1和基准电容C_s2流向反馈电容C_f时，随着反馈电容C_f两极板之间的电荷逐渐增加，则反馈电容C_f两极板的电势差也不断增加，此时从采样电容C_s1和基准电容C_s2流向反馈电容C_f的电荷平均值逐渐减少直至趋于零；若该时钟优化电路10中时钟信号周期为N，在一个时钟信号周期N内，从采样电容C_s1转移到反馈电容C_f的电荷总量为-N C_s1V_ref，从基准电容C_s2转移到反馈电容C_f的电荷总量为nC_s2V_ref，此处的n为时钟优化电路10中反馈单元105生成的第一反馈信号Y为高电平的个数。

由于从采样电容C_s1和基准电容C_s2流向反馈电容C_f的电荷平均值逐渐减少直至趋于零，可得：

-N C_s1V_ref+nC_s2V_ref＝0(8)

对上式进行化简，最后可得到采样电容C_s1和基准电容C_s2的比值Y_ave,m：

通过以上推导过程可知，该时钟优化电路10利用了各个电容之间的电荷转移关系从而实现了对于电容值的精确检测。

然而上述时钟优化电路10对电容的电容值进行检测的过程中，开关电容电路中的各个CMOS管需要经常进行导通或者关断；当CMOS管导通或者关断时，CMOS管的栅极-源极或者栅极-漏极之间存在的重叠电容会导致开关电容电路产生相应的时钟馈通误差。以N沟道MOS管为例，N沟道MOS管由于重叠电容所引起的电荷Q_cf可由公式(10)来表示，其中公式(10)为：

Q_cf＝-C_ov1,r(l)(V_DD-V_in) (10)

上式中，C_ov1,r(l)是栅极-源极或者栅极-漏极之间的重叠电容，V_in是CMOS管的输入电压，而V_DD为CMOS管中时钟信号的高电平电压。

同时，电荷注入现象也是引起开关电容电路中非线性误差的一个主要因素，当CMOS管工作在线性区时的沟道电荷Q_cj为：

Q_cj＝-WLC_OX(V_GS-V_TH)＝-WLC_OX(V_DD-V_in-V_TH) (11)

在式(11)中，W、L分别是CMOS管的宽度和长度，V_GS为栅极-源极电压，V_TH是CMOS管的阀值电压，C_OX为CMOS管的单位面积氧化层电容值。

可选的，图3示出了如上所述的第一参考时钟信号第二参考时钟信号第五时钟信号以及第六时钟信号的周期图；如图3所示，第一参考时钟信号第二参考时钟信号第五时钟信号以及第六时钟信号呈周期性分布。

在本实施例中，为了更好地说明本发明所公开的时钟优化电路10对电容数字转换器中电容值的测量过程，本文将采用两种不同的时钟信号同时应用在时钟优化电路10中，分别对电容数字转换器中电容值进行测量，再将两种时钟信号所测量得到的电容值结果进行比较，进而得出两种时钟信号在电容值检测过程中的优劣性。具体的，第一种时钟信号为现有的任意一种时钟信号，而第二种时钟信号为本发明所采用的时钟信号，具体如下：

第一种时钟信号：如图4所示，图4示出了在第一种时钟信号的控制下时钟优化电路10的电路结构图，结合图3和图4；其中第五CMOS管Q5的栅极接第五时钟信号第六CMOS管Q6的栅极接第六时钟信号第三CMOS管Q3的栅极接第一参考时钟信号第四CMOS管Q4的栅极接第二参考时钟信号其中第五时钟信号第六时钟信号第一参考时钟信号以及第二参考时钟信号的周期如图3所示，第二CMOS管Q2的栅极接接第一参考时钟信号触发器DFF的C输入端接第五时钟信号第一CMOS管Q1的栅极接第八时钟信号其中第八时钟信号

下面结合图3-图4来说明，当第五CMOS管Q5和第六CMOS管Q6在时钟信号不同的相位周期内，时钟馈通误差与电荷注入误差的具体产生过程如下：

1、当第五时钟信号从0变为1时，结合图3(a)，此时将图4中的示出的时钟优化电路10等效为图5，如图5所示；此时，第五CMOS管Q5的栅极接入高电平并导通，节点V_x的电压为0伏，CMOS管栅极-漏极之间的重叠电容C_ov1,l、C_ov2,l和栅极-源极之间的C_ov1,r、C_ov2,r并未产生任何时钟馈通误差，同理，第五CMOS管Q5也并未在此过程中产生任何电荷注入误差。

当第五时钟信号为高电平时，节点V_x的电压变为0伏，基准电容C_s2和寄生电容C_px被放电到0伏，基准电容C_s2被充电到-V_ref，CMOS管的重叠电容C_ov1,l、C_ov2,l被充电至-V_DD。

2、当第五时钟信号从1变为0时，第五CMOS管Q5关断，由于时钟馈通，电荷被重新分配，根据电荷守恒定律可得到：

通过上式(12)可得出，部分误差电荷将会在接下来的积分周期内被转移到反馈电容C_f的。误差电荷在该积分过程中会存在两种情况，分别为触发器DFF的Q0输出端的第一反馈信号Y为0或者1时，则：

如果Y＝1，基准电容C_s2上的误差电荷将会和采样电容C_s1及寄生电容C_px上的误差电荷一起被转移到反馈电容C_f上。则被转移到反馈电容C_f上的实际误差电荷Q_{Err,cf_b|Y＝1}为：

Q_{Err,cf_b|Y＝1}＝((V_X-V_ref)·C_s1+V_X·C_s2+V_X·C_px)-(-V_ref·C_s1+0·C_s2+0·C_px)

＝-V_DD·C_ov1,l (13)

如果Y＝0，则只有采样电容C_s1及寄生电容C_px上的误差电荷一起被转移到反馈电容C_f上，而基准电容C_s2上的误差电荷不会被转移。则此时转移到反馈电容C_f上实际误差电荷Q_{Err,cf_b|Y＝0}为：

下面重点分析第五CMOS管Q5的电荷注入误差，当第五CMOS管Q5关断时，注入节点V_x的误差电荷数量为：

αQ_cj,1＝-α(WLC_OX)₁(V_DD-V_TH1) (15)

上式(15)中，α为[0，1]之间的任意整数，并且α表示注入到节点V_x误差电荷的部分，(WLC_OX)₁为第五CMOS管Q5的宽度、长度以及单位面积氧化层电容值，V_TH1为第五CMOS管Q5的阀值电压，上式(15)为相关参数的复变函数，例如各端点的阻抗、时钟信号的转换时间等，因此注入节点V_x的误差电荷数量还会使得节点V_x的值区别于地，其值可公式(16)计算得到：

参照以上对于时钟馈通误差部分的分析过程，实际被转移到反馈电容C_f上的实际误差电荷同样与第一反馈信号Y有关。

当Y＝1时，由于电荷注入而被转移到反馈电容C_f上的实际误差电荷Q_{Err,cf_b|Y＝1}为：

Q_{Err,cj_b|Y＝1}＝α(WLC_OX)₁(V_DD-V_TH1) (17)

当Y＝0时，由于电荷注入而被转移到反馈电容C_f上的实际误差电荷Q_{Err,cj_b|Y＝0}为：

3、当第六时钟信号从0变为1时，结合图3(b)，此时可将图4中的示出的时钟优化电路10等效为图6，如图6所示；此时第六时钟信号为高电平，由于第一CMOS管Q1的栅极接第八时钟信号根据图3(b)中第六时钟信号与第二参考时钟信号的相位周期图，第二参考时钟信号也近似为高电平，则可得出第八时钟信号即第一CMOS管Q1的栅极接第八时钟信号可近似的等于第一反馈信号Y，则此时第一CMOS管Q1的栅极接第一反馈信号Y；具体的，当第六时钟信号为高电平，第六CMOS管Q6导通，节点V_x的被连接到节点V_Z上，此处的节点V_Z即运算放大器A1的虚地端，并且V_Z＝0，当第六CMOS管Q6在积分过程中导通时，在图6中，所有CMOS管的栅极-漏极之间的重叠电容和栅极-源极之间的重叠电容上的误差电荷都会转移到反馈电容C_f上；此时无论第一反馈信号Y为1还是0，第六CMOS管Q6上的两个重叠电容C_ov2,r、C_ov2,r因为时钟馈通而转移到反馈电容C_f上的误差电荷Q_{Err,cf_c}为：

Q_{Err,cf_c}＝+V_DD·(C_ov2,l+C_ov2,r) (19)

由于电荷注入与时钟馈通对误差电荷会产生同样的影响，因此第六CMOS管Q6中由于电荷注入而转移到反馈电容C_f上误差电荷Q_{Err,cj_c}为：

Q_{Err,cj_c}＝-Q_cj,2＝(WLC_OX)₂(V_DD-V_TH2) (20)

在上式(20)中，(WLC_OX)₂为第六CMOS管Q6的宽度、长度以及单位面积氧化层电容值，V_TH2为第六CMOS管Q6的阀值电压。

4、当第六时钟信号从1变为0时，结合图6，从第六CMOS管Q6的栅极-漏极之间的重叠电容C_ov2,l到节点V_x的时钟馈通并不会转移到反馈电容C_f上，因此在反馈电容C_f上的误差电荷Q_{Err,cj_d}可由公式(21)表示为：

Q_{Err,cj_d}＝-V_DD·C_ov2,r (21)

下面分析当关断第六CMOS管Q6时产生的电荷注入误差，一部分沟道电荷转移到节点V_x，这部分电荷对于积分结果并没有过多的影响，然而其它部分的沟道电荷将会被转移到反馈电容C_f上；若β代表节点V_x的阻抗，且当触发器DFF的Q0输出端输出的第一反馈信号Y＝1或者Y＝0，β具有不同的值。在下面的公式(22)和公式(23)中可以计算出当Y＝1或者Y＝0时被转移到反馈电容C_f上的误差电荷为：

Q_{Err,cj_d|Y＝1}＝(1-β_Y＝1)Q_cj,2＝-(1-β_Y＝1)(WLC_ox)₂(V_DD-V_TH2) (22)

Q_{Err,cj_d|Y＝0}＝(1-β_Y＝0)Q_cj,2＝-(1-β_Y＝0)(WLC_ox)₂(V_DD-V_TH2) (23)

在上式(22)和(23)中，β_Y＝1表示当第一反馈信号Y＝1时β的取值；相应的，β_Y＝0表示当第一反馈信号Y＝0时，β的取值。

根据时钟优化电路10在不同时钟信号下的分析，结合公式(12)、公式(13)、公式(19)、公式(21)中由于时钟馈通所引起的误差电荷，依据电荷守恒定律，公式(8)被修正为下面的公式(24)。

-NC_s1V_ref+nC_s2V_ref+nQ_{Err,cf_b|Y＝1}+(N-n)Q_{Err,cf_b|Y＝0}+NQ_{Err,cf_c}+NQ_{Err,cf_d}＝0 (24)

则第一反馈信号Y输出的平均值Y_ave,cf由公式(25)计算得出：

上式(25)中的第一反馈信号Y输出的平均值Y_ave,cf即为时钟优化电路10输出值，通过式(25)可以看出，当采样电容C_s1的电容值发生变化时，由时钟馈通引起的误差会以一种非线性的形式影响到了时钟优化电路10输出值。

下面分析电荷注入误差所带来的非线性问题，同理，将公式(8)在此处修正为公式(26)，由于电荷注入影响到的时钟优化电路10输出值Y_ave,cj可由公式(27)计算得出。

-NC_s1V_ref+nC_s2V_ref+nQ_{Err,cj_b|Y＝1}+(N-n)Q_{Err,cf_b|Y＝0}+NQ_{Err,cj_c}+nQ_{Err,cf_d|Y＝1}+(N-n)Q_{Err,cf_d|Y＝0}＝0 (26)

从上述公式(27)可以看出，当CMOS管导通或者关断时，一部分沟道电荷注入或者流出了节点V_x，这部分沟道阻抗与节点V_x阻抗有较大的联系，当采样电容C_s1的电容值随着感应物理量的变化而发生变化时，节点V_x的阻抗也会随之发生改变，误差也会同样随之改变，从而导致误差电荷与时钟优化电路10的输出信号是相互关联的，并且在采样电容C_s1的电容值在大幅度变动时，这种误差电荷与时钟优化电路10的输出信号是相互关联性越紧密。

若将时钟馈通误差与电荷注入误差合并起来同时应用在时钟优化电路10中的情形，根据电荷守恒定律可推导出公式(28)，如下所示：

-NC_s1V_ref+nC_s2V_ref+nQ_{Err,cf_b|Y＝1}+(N-n)Q_{Err,cf_b|Y＝0}+N Q_{Err,cf_c}+N Q_{Err,cf_d}+nQ_{Err,cj_b|Y＝1}+(N-n)Q_{Err,cf_b|Y＝0}+NQ_{Err,cj_c}+nQ_{Err,cf_d|Y＝1}+(N-n)Q_{Err,cf_d|Y＝0}＝0 (28)

并且，时钟优化电路10的输出平均值Y_ave,m为：

通过上式(29)可得，当采样电容C_s1的电容值发生变化时，由时钟馈通和电荷注入引起的误差电荷会以一种非线性的方式影响时钟优化电路10的输出结果。

通过以上所述的第一种时钟信号应用在时钟优化电路10中的分析过程，现有技术并没有对时钟信号的周期进行优化操作；当CMOS管在通断时无法消除时序馈通误差以及电荷注入误差，并且由此产生了非线性误差，从而导致时钟优化电路10对于电容数字转换器中电容值的检测存在较大的误差。

第二种时钟信号：结合图2以及图3中所示出的本发明所采用的时钟信号；相比于第一种时钟信号，当第二种时钟信号应用在时钟优化电路10中时，时钟优化电路10中的工作过程被拆分为两个阶段：测量阶段和校正阶段。

具体的，若时钟优化电路10处于测量阶段，结合图2所示出了时钟优化电路10在测量阶段的电路结构图，如图2所示，此时第一CMOS管Q1的栅极外接的第一时钟信号第二CMOS管Q2的栅极外接的第二时钟信号第三CMOS管Q3的栅极接第三时钟信号以及第四CMOS管Q4的栅极外接的第四时钟信号满足上述公式(1)、(2)、(3)以及(4)。

其中第二CMOS管Q2的栅极所连接的第二时钟信号与第一种时钟信号下的第二CMOS管Q2控制方式相比，即相当于向第二CMOS管Q2的栅极增加了一个额外的时钟信号基准电容C_s2上的误差电荷将会在每个时钟周期内被转移到反馈电容C_f上，此时无论Y为1还是0，上述公式(12)和公式(13)中的时钟馈通误差可以合并为Q_{Err,cf_b,m}，其中：

Q_{Err,cf_b,m}＝((V_X-V_ref)·C_s1+V_X·C_s2+V_X·C_px)-(-V_ref·C_s1+0·C_s2+0·C_px)＝-V_DD·C_ov1,l (30)

与此类似，上述公式(17)和公式(18)中的电荷注入误差可合并为Q_{Err,cj_b,m}，其中：

Q_{Err,cj_b,m}＝((V_X-V_ref)·C_s1+V_X·C_s2+V_X·C_px)-(-V_ref·C_s1+0·C_s2+0·C_px)＝-α(WLC_OX)₁(V_DD-V_TH1)＝α_mQ_cj,1 (31)

此外，第六时钟信号由1变为0时，无论Y＝1还是Y＝0，节点V_x的阻抗都是相同的，其值为(C_s1+C_s2+C_px)。此时上述公式(22)和公式(23)所表示的电荷注入误差可合并为Q_{Err,cj_d,m}，其中：

Q_{Err,cj_d,m}＝(1-β_m)Q_cj,2＝(1-β_m)(WLC_ox)₂(V_DD-V_TH2) (32)

上式(31)和(32)中，α_m与β_m分别表示注入节点V_x的部分沟道电荷。

当采样电容C_s1的电容值发生变化时，节点V_x的阻抗也会随之发生改变，根据电荷守恒定律，可得到以下公式(33)；

-NC_s1V_ref+nC_s2V_ref+NQ_{Err,cf_b,m}+NQ_{Err,cf_c,m}+NQ_{Err,cf_d,m}+NQ_{Err,cj_b,m}+NQ_{Err,cj_c,m}+NQ_{Err,cj_d,m}＝0 (33)

其中，

在上式(34)中，f_α,m(C_s1)是指时钟优化电路10在测量阶段注入到节点V_x误差电荷的比例，其中f_α,m(C_s1)∈[0,1]；若f_α,m(C_s1)的值为0，则表示没有误差电荷注入到节点V_x，若f_α,m(C_s1)的值为1，则说明误差电荷全部注入到了节点V_x；根据上式(34)，时钟优化电路10在测量阶段的输出平均值Y_ave,m可修正为：

上述输出平均值Y_ave,m的表达式可拆分成三项，其中第一项为通过该时钟优化电路10期望得到的采样电容C_s1与基准电容C_s2与的比值；第二项是与时钟馈通相关的误差项；第三项是与电荷注入相关的误差项。需要说明的是，在公式(35)中，时钟信号的高电平电压V_DD、栅极-漏极的重叠电容C_ov1,l、C_ov2,l、基准电压信号V_ref以及基准电容C_s2都是常数；因此，上式中由时钟馈通引起的误差仅仅是在测量阶段的输出值中引起的一个固定值失调；若采用尺寸相同的第五CMOS管Q5、第六CMOS管Q6，则这两个CMOS管的栅极-漏极之间的重叠电容大致相等，此时公式(35)中第二项由时钟馈通引起的误差项可以忽略不计。然而，对于公式(35)中由电荷注入引起的误差是与采样电容C_s1相关的，尤其当采样电容C_s1的电容值在一个比较大的范围内变化时，时钟优化电路10在测量阶段的输出平均值Y_ave,m就会产生一个较大的非线性误差。

若时钟优化电路10处于校正阶段时，图2示出了本发明实施例所提供的时钟优化电路10的电路结构图，此时第一CMOS管Q1的栅极外接的第一时钟信号第二CMOS管Q2的栅极外接的第二时钟信号以及第四CMOS管Q4的栅极外接的第四时钟信号满足上述公式(5)、(6)以及(7)，由于第三CMOS管Q3的栅极外接非有效电平，即第三CMOS管Q3一直处于截止状态。

如图2所示，采样电容C_s1的部分误差电荷被注入到了反馈电容C_f中；当Y为1或者0的时候，幅值为：C_s1V_ref和C_s1V_ref的误差电荷将分别在每个时钟周期内被转移到反馈电容C_f，类比上述分析过程，在校正阶段电荷守恒表达式如下式(36)所示：

nC_s2V_ref-(N-n)C_s2V_ref+NQ_{Err,cf_b,c}+NQ_{Err,cf_c,c}+NQ_{Err,cf_d,c}+NQ_{Err,cj_b,c}+NQ_{Err,cj_c,c}+NQ_{Err,cj_d,c}＝0 (36)

其中，

在上式(37)中，f_α,c(C_s1)是指时钟优化电路10在校正阶段注入到节点V_x误差电荷的比例，其中f_α,c(C_s1)∈[0,1]；此时，时钟优化电路10在校正阶段的输出平均值Y_ave,c可修正为：

在时钟优化电路10中，采样电容C_s1和基准电容C_s2的电容值在测量阶段不会改变，结合时钟优化电路10在测量阶段与校正阶段的输出平均值Y_ave,c的表达式，若第五CMOS管Q5和第六CMOS管Q6在导通或者关断时，即误差电荷产生的时刻，测量阶段和校正阶段中时钟优化电路10的电路结构完全一样。因此可以得出下式(39)和(40)。

结合公式(35)、(38)、(39)以及(40)，通过时钟优化电路10检测得到的采样电容C_s1和基准电容C_s2的比值，该比值可由测量阶段和校正阶段的输出平均值表示为如下公式：

基于上式(41)可知，通过测量阶段和校正阶段的输出平均值消除了在时钟优化电路10中由于电荷注入误差与时序馈通误差所导致非线性误差，实现了对于电容值的精确检测。

结合上述实例，在本发明实施例所提供的时钟优化电路中，在时钟优化电路中的CMOS管中采用了优化的时钟信号，有效地消除了在CMOS管通断时由于时序馈通以及电荷注入所导致的非线性误差；相比于传统的下极板采样方法，该时钟优化电路提高了电容数字转换器的线性度，降低了对于电容值的检测误差；从而解决了现有技术中由于时序馈通以及电荷注入存在较大非线性误差、检测得到的电容值精度不高的问题。

需要说明的是,在本文中，诸如第一和第二之类的关系术语仅仅用来将一个实体与另一个实体区分开来，而不一定要求或者暗示这些实体之间存在任何这种实际的关系或者顺序。而且术语“包括”、“包含”或者任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的产品或者结构所固有的要素。在没有更多限制的情况下，由语句“包括……”或者“包含……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的要素。此外，在本文中，“大于”、“小于”、“超过”等理解为不包括本数；“以上”、“以下”、“以内”等理解为包括本数。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种降低开关电容电路非线性误差的时钟优化电路，其特征在于，包括：

输入端接基准电压信号V_ref，并根据第一时钟信号第一反馈信号Y、第二反馈信号以及第二时钟信号生成第一沟道电荷的第一开关电容电路；

输入端接基准电压信号V_ref，并根据第三时钟信号以及第四时钟信号生成第二沟道电荷的第二开关电容电路；

与所述第一开关电容电路的输出端以及所述第二开关电容电路的输出端连接，用于根据第五时钟信号和第六时钟信号消除非线性误差电荷的时序优化单元；

与所述时序优化单元连接，用于对所述时序优化单元生成的电压信号进行放大的信号放大单元；

与所述信号放大单元连接，用于根据所述信号放大单元生成的电压放大信号生成所述第一反馈信号Y和所述第二反馈信号的反馈单元。

2.根据权利要求1所述的时钟优化电路，其特征在于，还包括，

用于生成第一参考时钟信号和第二参考时钟信号的时钟信号产生电路；

若所述时钟优化电路处于测量阶段，所述第一时钟信号所述第一反馈信号Y、所述第二反馈信号所述第二时钟信号所述第三时钟信号所述第四时钟信号所述第一参考时钟信号以及所述第二参考时钟信号满足以下公式：

若所述时钟优化电路处于校正阶段，所述第三时钟信号为非有效电平，所述第一时钟信号所述第一反馈信号Y、所述第二反馈信号所述第二时钟信号所述第四时钟信号所述第一参考时钟信号以及所述第二参考时钟信号满足以下公式：

3.根据权利要求1或2所述的时钟优化电路，其特征在于，所述第五时钟信号的相位和所述第六时钟信号的相位交错。

4.根据权利要求1或2所述的时钟优化电路，其特征在于，所述第一反馈信号Y和所述第二反馈信号相位相反。

5.根据权利要求1所述的时钟优化电路，其特征在于，所述第一开关电容电路包括：第一CMOS管、第二CMOS管以及基准电容；

所述第一CMOS管的漏极接所述基准电压信号V_ref，所述第一CMOS管的源极以及所述第二CMOS管的漏极接所述基准电容的第一端，所述第二CMOS管的源极接共模电压，所述第一CMOS管的栅极接所述第一时钟信号所述第二CMOS管的栅极接所述第二时钟信号所述基准电容的第二端为所述第一开关电容电路的输出端。

6.根据权利要求1所述的时钟优化电路，其特征在于，所述第二开关电容电路包括：第三CMOS管、第四CMOS管以及采样电容；

所述第三CMOS管的漏极接基准电压信号V_ref，所述第三CMOS管的源极以及所述第四CMOS管的漏极接所述采样电容的第一端，所述第四CMOS管的源极接共模电压，所述第三CMOS管的栅极接所述第三时钟信号所述第四CMOS管的栅极接所述第四时钟信号所述采样电容的第二端为所述第二开关电容电路的输出端。

7.根据权利要求1所述的时钟优化电路，其特征在于，所述时序优化单元包括第五CMOS管以及第六CMOS管；

所述第五CMOS管的漏极以及所述第六CMOS管的漏极接所述第一开关电容电路的输出端以及所述第二开关电容电路的输出端，所述第五CMOS管的源极接共模电压，所述第五CMOS管的栅极接所述第五时钟信号所述第六CMOS管的栅极接所述第六时钟信号所述第六CMOS管的源极为所述时序优化单元的输出端。

8.根据权利要求1所述的时钟优化电路，其特征在于，所述信号放大单元包括：运算放大器和反馈电容；

所述运算放大器的反相输入端与所述时序优化单元连接，所述反馈电容连接所述运算放大器的反相输入端与所述运算放大器的输出端之间，所述运算放大器的同相输入端接共模电压，所述运算放大器的输出端为所述信号放大单元的输出端。

9.根据权利要求1所述的时钟优化电路，其特征在于，所述反馈单元包括：比较器以及触发器；

所述比较器的同相输入端与所述信号放大单元连接，所述比较器的反相输入端接共模电压，所述比较器的输出端与所述触发器的D输入端连接，所述触发器的C输入端为触发信号输入端，所述触发器的Q0输出端输出所述第一反馈信号Y和Q1输出端输出所述第二反馈信号