CN201887738U - 一种高线性度cmos自举采样开关 - Google Patents

Abstract

本实用新型提供了一种应用于模数转换器的高线性度CMOS自举开关电路，高线性度CMOS自举开关的导通电阻只与电源电压、MOS管载流子迁移率、单位面积栅氧化层电容、MOS管宽长比和MOS管衬偏电压为0时阈值电压有关，在开关导通时的过驱动电压为两倍电源电压。与现有的基本栅压自举开关相比，本实用新型高线性度CMOS自举开关有更好的线性度和更小的导通电阻，具有更快的采样速度，可以采样更高频的信号，非常适合与应用于高速高精度模数转换器中。

Description

一种高线性度CMOS自举采样开关

技术领域

本实用新型涉及一种比较器电路，尤其涉及模数转换器的一种高线性度CMOS自举采样开关。

背景技术

对于ADC电路的实现，需要用到大量的数据采样开关。作为ADC系统与外界的接口，采样开关的性能优劣直接决定了ADC所接收到的信号纯度和真实性。对于CMOS工艺，采样开关一般通过MOS管来实现。高线性度的CMOS开关可以极大程度上抑制采样时间不确定、时钟馈通和电荷注入等非线性误差。

图1a、图1b所示为两个简单的采样保持电路，它们包括一个开关和一个电容。其中，Vin为输入信号，MOS管M1(或开关S1)为采样开关，C为保持电容，Vout为采样保持电路的输出信号。CK为采样控制时钟信号，其高电平为电源电压AVDD，低电平为AGND。

在采样阶段，CK为高电平，M1导通，Vin对电容C充电，Vout跟踪输入信号，随Vin变化而变化；在保持阶段，CK为低电平，M1截至，C将保持采样结束时刻的电压值Vin，从而完成一次采样过程。由于MOS开关具有的非理想因素，对采样电路在速度和精度上产生影响。

当电路处于采样期间时，晶体管M1导通，且工作在线性区，可以将MOS管M1视作一个阻值为Ron电阻，其大小为：

$\mathrm{Ron}=\frac{1}{u_n{C}_{\mathrm{ox}}\frac{W}{L}[V_g-V_{\mathrm{in}}-V_{\mathrm{th}}]}$

$=\frac{1}{u_n{C}_{\mathrm{ox}}\frac{W}{L}[V_g-V_{\mathrm{in}}-V_{\mathrm{th}0}-{\mathrm{\γ}}_n(\sqrt{|2{\mathrm{\Φ}}_f+V_{\mathrm{SB}}|}-\sqrt{\left|2{\mathrm{\Φ}}_f\right|})]}---\left(1\right)$

可见，Ron是一个与输入信号V_in和衬底偏置电压V_SB相关的非线性电阻。MOS开关的非线性导通电阻不但会产生热噪声，而且引入的非线性误差、相移误差制约着采样保持电路的带宽和性噪比的提高，也限制了信号的输入范围，尤其是采样开关，对整体电路系统的性能有着重要的影响。

MOS开关的导通电阻对采样保持电路会引入三个方面的误差源。第一个误差源是由于输入开关的导通电阻和采样电容组成的RC网络的有限带宽引入。当MOS开关导通的时候，导通电阻和开关的尺寸以及栅源电压有关，在采样时，开关的导通电阻和采样电容就构成了一个RC网络，限制了带宽。随着电源电压的降低，MOS管的过驱电压下降，促使MOS管导通电阻进一步增大，从而增加电路的RC时间常数，这将会直接导致采样保持电路输入带宽和“跟 踪”输入信号能力的降低，从而严重影响电路的采样功能。采样RC网络的-3dB频率是：

$f_{-3\mathrm{dB}}=\frac{1}{2\mathrm{\π}}\frac{1}{R_{\mathrm{on}}{C}_s}=\frac{1}{2\mathrm{\π}}\frac{u_n{C}_{\mathrm{ox}}\frac{W}{L}(V_{\mathrm{gs}}-V_{\mathrm{th}})}{C_s}---\left(2\right)$

第二个是开关导通电阻产生的热噪声。热噪声从频谱上来说，基本上类似理想的白噪声。MOS开关的导通电阻产生的热噪声通过电容耦合到电路的输入端成为等效噪声的主要部分。对于处于线性区的MOS管而言，其热噪声主要来源于沟道电阻。采样开关引入噪声的方差与采样电容Cs成反比，即K_BT/Cs(K_B是Blotzman常数，T是热力学温度，Cs是采样电容)，所以通常把这个噪声叫做KT/C噪声。所累积的热噪声的功率只与电容大小有关，而与电阻的大小无关，因此要减小开关的KT/C噪声，就必须增加采样电容的大小。

第三个误差源是由于采样开关的非线性导通电阻所引入的。在图2中，Ron两端的电压随输入电压不断变化，根据电压分配关系，Cs上保持的电压也会有非线性的失真。

对于中频采样应用的高速高精度ADC来说，ADC的精度要求、速度要求和有效输入信号带宽要求特别严格。因此应该尽量减小导通电阻Ron，增大采样带宽，同时尽量增加置Ron的线性度来减小采样过程的失真误差。

根据表达式(2)，对于采用固定尺寸的采样电容，为了减小导通电阻，在其中MOS管载流子迁移率u和单位面积栅氧化层电容Cox不变的情况下，增加MOS开关宽长比W/L和MOS管的过驱动电压Vgs-阈值电压Vth可以减小导通电阻阻值。由于增加MOS开关宽长比W/L会增大MOS开关的各个寄生电容，影响高频特性，因此增加MOS开关宽长比W/L的效果是有限的。MOS管的源极电压为输入电压随着输入变化而变化，栅极电压如果为恒定值(比如电源电压VDD)，则Vgs将会随着输入信号而变化。若忽略衬偏效应，认为阈值电压Vth为常数，则Vgs的变化会引起导通电阻的变化并使采样网络线性度降低。

通过采用栅压自举开关可以很大程度上解决Vgs随着输入信号而变化的问题，如图3所示。其连接关系如下：MOS管M1、M2的源极分别接电源电压和地，漏极分别接电容C1的上下极板节点2和节点1，栅极分别接节点G和时钟CK。MOS管M5的源极、栅极、漏极分别接到节点2、CK、节点G，衬底和源极短接。MOS管M4、M7的漏极和MOS管M6的漏极接在一起，称为节点4。MOS管M4的栅极、源极分别接到电源电压和节点G。MOS管M7的栅极、源极分别接到CK和电源电压。MOS管M6的栅极、源极分别接到时钟CK和地电压。MOS管M3的源极、栅极、漏极分别接到节点1、节点G和信号输入节点Vin。开关MOS管Ms的源极、漏极分别接输入节点Vin、输出节点Vout，栅极接节点G。

在图3中，基本栅压自举开关的工作受时钟CK控制。时钟CK为高电平 时，MOS管M2、M6导通，MOS管M7截至，M4导通，使得MOS管M1也导通；电路通过MOS管M1和M2对电容C1充电，使得电容C1两端的电压接近电源电压VDD，从而在电容C1上存储了VDD×C1的电量。当时钟CK从高变低时，MOS管M2、M6截止，MOS管M7导通，M4导通；电源通过MOS管M4、M7对结点G的对地寄生电容充电，使得结点G电压升高，MOS管M1截止，M5、M3导通；输入信号通过MOS管M3抬升电容C1下极板电压直到其值等于输入电压Vin；由于电容C1上存储的电荷在时钟CK变化过程中没有放电回路，存储在其上的电荷保持不变，电容C1上极板的电压就会同步上升，直到其值等于VDD+Vin，开关管Ms栅源电压为电源电压VDD。

根据式(1)，此时导通电阻为：

$\mathrm{Ron}=\frac{1}{u_n{C}_{\mathrm{ox}}\frac{W}{L}[V_{\mathrm{dd}}-V_{\mathrm{th}0}-{\mathrm{\γ}}_n(\sqrt{|2{\mathrm{\Φ}}_f+V_{\mathrm{SB}}|}-\sqrt{\left|2{\mathrm{\Φ}}_f\right|})]}---\left(3\right)$

可以看出与(1)式相比，Ron变为一个与输入信号Vin无关，而仅与衬底偏置电压V_SB相关的非线性电阻，线性度得到了很大的提高。

图4所示为基本栅压自举开关电路的瞬态仿真波形图。在CK为高电平时，开关管Ms栅压信号Vg为低电平，开关管Ms关断截止，输出信号Vout保持不变；在CK为低电平时，开关管Ms栅压信号Vg跟随输入信号Vin并保持栅源电压为Vgs＝VDD不变，开关管Ms导通，输出信号Vout跟随输入信号Vin。符合前面的理论分析。

若要进一步提高图3所示栅压自举开关的线性度，与衬底偏置电压V_SB相关的非线性特性必须被消除；若要进一步减小图3所示栅压自举开关的导通电阻，可以进一步提高开关管Ms栅源电压。

发明内容

本实用新型的目的是克服现有技术中存在的不足，提供一种高线性度CMOS自举采样开关，可以极大程度上抑制采样时间不确定、时钟馈通和电荷注入等非线性误差。

按照本实用新型提供的技术方案，所述高线性度CMOS自举采样开关电路包括：第一PMOS管、第二NMOS管的源极分别接电源电压和地电压，漏极分别与第一电容的上下极板相接于第二节点和第一节点，栅极分别接第三节点和时钟；第五PMOS管的源极、栅极、漏极和衬底分别接到第二节点、时钟、第三节点和第二节点；第四NMOS管、第七PMOS管的漏极和第六NMOS管的漏极相接于第四节点；第四NMOS管的栅极、源极分别接到电源电压和第三节点；第七PMOS管的栅极、源极分别接到时钟和电源电压；第六NMOS管的栅极、源极分别接到时钟和地电压；第三NMOS管的源极、栅极、漏极分别接到第一节点、第三节点和信号输入节点；第零开关NMOS管的源极、漏极、栅极分别接输入节点、输出节点、第三节点；

第八NMOS管(M8)的漏极、栅极、源极分别接到第二电容的底极板、 时钟和地电压；第九PMOS管的漏极与第二电容的上极板相接于第五节点，第九PMOS管栅极、源极分别接到第三节点和电源电压；第十NMOS管的漏极、栅极、源极分别接到第五节点、第三节点和第一节点；第十一NMOS管的漏极、栅极、源极分别接到第零开关NMOS管的衬底、第三节点和输入节点；第十二NMOS管的漏极、栅极、源极分别接到第零开关NMOS管的衬底、时钟CK和地电压；其中第一PMOS管、第七PMOS管和第九PMOS管的衬底均接电源电压；第零NMOS管为深N阱NMOS管。

本实用新型的优点是：其导通电阻只与电源电压、MOS管载流子迁移率、单位面积栅氧化层电容、MOS管宽长比和MOS管衬偏电压为0时阈值电压有关，在开关导通时的过驱动电压为2倍电源电压。与现有的基本栅压自举开关相比，本实用新型高线性度CMOS自举开关有更好的线性度和更小的导通电阻，具有更快的采样速度，可以采样更高频的信号，非常适合与应用于高速高精度模数转换器中。

附图说明

图1a、图1b为两种简单采样保持电路；

图2为简单采样保持电路采样时刻等效原理图；

图3为基本栅压自举采样开关电路原理图；

图4为基本栅压自举采样开关电路瞬态仿真波形图；

图5为本实用新型高线性度CMOS自举采样开关电路原理图；

图6a是基本栅压自举开关采样结果频谱图，图6b是本实用新型自举开关采样结果频谱图；

图7为本实用新型在电荷耦合采样保持电路中的应用原理图；

图8为本实用新型在开关电容采样保持电路中的应用原理图。

具体实施方式

下面将结合附图对本实用新型优选实施方案进行详细说明。

本实用新型高线性度CMOS自举采样开关电路如图5所示，其对图3所示基本栅压自举开关的主要改进是：保持图3所示的传统自举开关的连接方式不变，增加了一个由MOS管M8、M9、M10和电容C2构成的自举支路，进一步提高了开关管的栅源电压，减小了导通电阻；增加了一个由MOS管M11和M12构成的采样MOS开关管衬底电压却换电路，消除了衬底偏置电压V_SB相关的非线性特性，提高了线性度。

图5所示本实用新型高线性度CMOS自举采样开关电路的连接关系如下：第一MOS管M1、第二MOS管M2的源极分别接电源电压和地电压，漏极分别接第一电容C1的上下极板于第二节点2和第一节点1，栅极分别接第三节点G和时钟CK。第五MOS管M5的源极、栅极、漏极和衬底分别接到第二节点2、时钟CK、第三节点G和第二节点2。第四MOS管M4、第七MOS管M7的漏极和第六MOS管M6的漏极相接于第四节点4。第四MOS管M4的栅极、源极分别接到电源电压和第三节点G。第七MOS管M7的栅极、源极分别接到时钟CK和电源电压。第六MOS管M6的栅极、源极分别接到时钟CK和地 电压。第三MOS管M3的源极、栅极、漏极分别接到第一节点1、第三节点G和信号输入节点Vin。第零开关MOS管Ms的源极、漏极分别接输入节点Vin、输出节点Vout，栅极接第三节点G。

第八MOS管M8的漏极、栅极、源极分别接到第二电容C2的底极板、时钟CK和地电压。第九MOS管M9的漏极与第二电容C2的上极板相接于第五节点5，M9栅极、源极分别接到第三节点G和电源电压。第十MOS管M10的漏极、栅极、源极分别接到第五节点5、第三节点G和第一节点1。

第十一MOS管M11的漏极、栅极、源极分别接到第零开关MOS管Ms的衬底、第三节点G和输入节点Vin。第十二MOS管M12的漏极、栅极、源极分别接到第零开关MOS管Ms的衬底、时钟CK和地电压。

其中第一MOS管、第五MOS管、第七MOS管和第九MOS管为PMOS管，除第五第MOS管外，其余PMOS管的衬底均接电源电压；第零MOS管为深N阱NMOS管，其余MOS管均为普通NMOS管。

图5中所示本实用新型高线性度CMOS自举开关的工作原理如下：

当时钟CK为高电平时，MOS管M2、M6、M8导通，MOS管M7截止，M4导通，使得MOS管M1、M9也导通；电路通过MOS管M1、M2和M8、M9分别对电容C1、C2充电，使得电容C1、C2两端的电压都接近电源电压VDD，从而在电容C1、C2上都存储了VDD×C1(C1＝C2)的电量；MOS管M11截止，M12导通，采样开关MOS管Ms截止，采样开关MOS管Ms衬底接地。

当时钟CK从高变低时MOS管M2、M6、M8截止，MOS管M7导通，M4导通，电源通过MOS管M7、M4对结点G的对地寄生电容充电，使得结点G电压升高，MOS管M1、M9截止，M10导通，使得电容C2的上极板接到电容C1的下极板，电容C1、C2串联，M5、M3导通，输入信号通过MOS管M3抬升电容C1下极板电压直到其值等于输入电压Vin，由于电容C1、C2上存储的电荷在时钟CK变化过程中没有放电回路，存储在其上的电荷保持不变，电容C1上极板的电压就会同步上升，直到其值等于2VDD+Vin，开关管Ms栅源电压为电源电压2VDD；MOS管M12截止，M11导通，采样开关MOS管Ms截止，采样开关MOS管Ms衬底接输入节点Vin，这样MOS管Ms的衬偏电压对其阈值电压的影响被消除(V_SB＝0)。

根据式(3)，此时导通电阻为：

$\mathrm{Ron}=\frac{1}{u_n{C}_{\mathrm{ox}}\frac{W}{L}[{2V}_{\mathrm{dd}}-V_{\mathrm{th}0}-{\mathrm{\γ}}_n(\sqrt{|{2\mathrm{\Φ}}_f+V_{\mathrm{SB}}|}-\sqrt{\left|2{\mathrm{\Φ}}_f\right|})]}$

(4)

$\underset{\‾}{\underset{\‾}{V_{\mathrm{SB}}=0}}\frac{1}{u_n{C}_{\mathrm{ox}}\frac{W}{L}[{2V}_{\mathrm{dd}}-V_{\mathrm{th}0}]}$

比较式(3)和式(4)，可以看出本实用新型所示的高线性度CMOS自举开关 的导通电阻Ron只与电源电压VDD、MOS管载流子迁移率u、单位面积栅氧化层电容Cox、MOS管宽长比W/L和MOS管衬偏电压为0时阈值电压V_th0有关。并且在工艺参数及MOS管宽长比W/L相同的情况下，本实用新型所示的高线性度CMOS自举开关的过驱动电压(开关导通时第零MOS管的过驱动电压)为2倍VDD，导通电阻Ron小于图3所示的基本自举开关，因此对于相同的采样电路由更小的时间常数，更快的采样速度，可以采样更高频的信号。因此，本实用新型提出的高线性度CMOS自举开关有更好的线性度和更小的导通电阻。

将图5所示本实用新型高线性度CMOS自举开关和图3所示基本自举开关分别作为采样开关应用于图1a、图1b所示采样电路进行仿真，仿真条件、输入信号和采样信号保持不变。图5所示本实用新型高线性度CMOS自举开关和图3所示基本自举开关对应的MOS管取相同的尺寸，图5所示本实用新型高线性度CMOS自举开关中两个电容值均为图3所示基本自举开关的一半。对两种开关采样结果做FFT频谱分析得到输出频谱，如图6a、图6b所示。可以看出本实用新型提出的高线性度CMOS自举开关的SFDR(无杂散动态范围)为116.7dB，比基本自举开关的101.5dB高了约15dB，说明本实用新型提出的双自举开关比传统的白举开关有更好的线性度，符合前面的理论分析。

图7所示为本实用新型在电荷耦合采样保持电路中的应用。电荷耦合采样保持电路通常应用于电荷耦合流水线模数转换器中，用于将输入差分电压信号转换为输入差分电荷包信号。图7所示电荷耦合采样保持电路的组成包括：电荷传输控制开关Kcth、通用MOS开关Kth、通用MOS开关Kbs、本实用新型所示的高线性度CMOS自举开关Kts(71和72)、采样电容Cs和控制电路工作的时钟。这里以最简单的采样和保持两相时钟说明电路的工作原理，实际电路的工作控制时钟将复杂得多。在采样时钟相位有效时，输入电压信号通过采样开关Kts输入，将输入电压Vinp和Vinn连接到采样电容的顶极板，采样电容的底板通过开关Kbs连接到共模电压Vcmi，输入电压就以一定量电荷的形式存储在采样电容上；保持时钟相位有效时，采样电容的顶极板通过开关Kth连接到共模电压Vcmi，采样电容的底极板通过电荷传输控制开关将前半时钟相位采样得到的电荷包传输给第一级子级流水线电路，完成采样保持功能。

图8所示为本实用新型在现有经常使用的基于开关电容技术的采样保持电路中的应用。该采样保持电路由开关83～88，电容89、810，运算放大器811经电路连接构成，其中采样开关83和84为本实用新型所示的高线性度CMOS自举开关。前半时钟相位有效时，输入共模电压通过开关85、86与运放811的输入端连接，并同时连接电容89、810的顶极板，输入信号通过开关83、84输入，将电荷存储在电容89、810上；开关85、86比开关83、84提早关断，使得电容89、810的顶极板悬空，这样可以消除MOS开关固有的电荷注入和时钟馈通效应。后半时钟相位有效时，开关83～86断开，电容89、810通过导通的开关87、88将底极板翻转至运放811的输出端，从而进行信号的保持处理。该采样保持电路的工作需要使用运算放大器的负反馈来保证电路精度和速度。

Claims (1)

1.一种高线性度CMOS自举采样开关电路，其特征是包括：第一PMOS管(M1)、第NMOS管(M2)的源极分别接电源电压和地电压，漏极分别与第一电容(C1)的上下极板相接于第二节点(2)和第一节点(1)，栅极分别接第三节点(G)和时钟(CK)；第五PMOS管(M5)的源极、栅极、漏极和衬底分别接到第二节点(2)、时钟(CK)、第三节点(G)和第二节点(2)；第四NMOS管(M4)、第七PMOS管(M7)的漏极和第六NMOS管(M6)的漏极相接于第四节点(4)；第四NMOS管(M4)的栅极、源极分别接到电源电压和第三节点(G)；第七PMOS管(M7)的栅极、源极分别接到时钟(CK)和电源电压；第六NMOS管(M6)的栅极、源极分别接到时钟(CK)和地电压；第三NMOS管(M3)的源极、栅极、漏极分别接到第一节点(1)、第三节点(G)和信号输入节点(Vin)；第零开关NMOS管(Ms)的源极、漏极、栅极分别接输入节点(Vin)、输出节点(Vout)、第三节点(G)；

第八NMOS管(M8)的漏极、栅极、源极分别接到第二电容(C2)的底极板、时钟(CK)和地电压；第九PMOS管(M9)的漏极与第二电容(C2)的上极板相接于第五节点(5)，第九PMOS管(M9)栅极、源极分别接到第三节点(G)和电源电压；第十NMOS管(M10)的漏极、栅极、源极分别接到第五节点(5)、第三节点(G)和第一节点(1)；

第十一NMOS管(M11)的漏极、栅极、源极分别接到第零开关NMOS管(Ms)的衬底、第三节点(G)和输入节点(Vin)；第十NMOS管(M12)的漏极、栅极、源极分别接到第零开关NMOS管(Ms)的衬底、时钟CK和地电压；

其中第一PMOS管(M1)、第七PMOS管(M7)和第九PMOS管(M9)的衬底均接电源电压；第零NMOS管(Ms)为深N阱NMOS管。

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