CN113014259A - 一种采样开关电路及模数转换器 - Google Patents

Abstract

本申请公开了一种采样开关电路及模数转换器，该采样开关电路包括：自举开关模块和高速跟随模块，自举开关模块的输入端为采样开关电路的输入端，输入电压信号，输出端与高速跟随模块的输入端相连，高速跟随模块的输出端为采样开关电路的输出端，自举开关模块用于周期性地对其输入端输入的电压信号进行采样和保持；高速跟随模块用于降低自举开关模块的驱动电阻，并对自举开关模块的输出端输出的电压信号进行放大，输出采样结果，从而提高采样开关电路的响应速度和驱动能力，进而提高采样开关电路的信号处理速率，即提高采样开关电路的采样速率，以实现其对25Gsps以上信号的采样和保持，进而使得模数转换器实现25Gsps以上的采样速率。

Description

一种采样开关电路及模数转换器

技术领域

本申请涉及信息处理领域，尤其涉及一种采样开关电路及模数转换器。

背景技术

面向5G的50Gbps/100Gbps数据传输，需要25Gsps以上采样速率的模数转换器，而模数转化器要实现25Gsps以上的采样速率，采样开关电路则是其难点。采样开关电路作为模数转换器的第一级，其导通与关断受采样时钟信号的控制，采样开关电路在导通时采集输入信号，之后在一段时间内关断，保持采样结果，以便于模数转换器中采样开关电路的后级电路根据其输出的采样结果实现对输入信号的转换。

由于采样开关电路的采样速率及精度对整体模数转换器有着十分重要的影响，如果采样开关电路引入误差和失真，则会影响到最终模数转换器的转换精度，同时，采样开关电路的采样速率决定着模数转换器处理信号的整体速率，因此，模数转化器要想实现25Gsps以上的采样速率，需要其采样开关电路能够对25Gsps以上信号进行采样和保持，然而，目前模数转换器中采样开关电路的采样速率主要集中在1Gsps，面向25Gsps以上信号的采样开关电路的设计与应用还方兴未艾。

发明内容

为解决上述技术问题，本申请实施例提供了一种采样开关电路及模数转换器，以提高模数转换器中采样开关电路的采样速率，从而实现其对25Gsps以上信号的采样和保持，进而使得模数转换器实现25Gsps以上的采样速率。

为解决上述问题，本申请实施例提供了如下技术方案：

一种采样开关电路，包括：自举开关模块和高速跟随模块，所述自举开关模块的输入端为所述采样开关电路的输入端，输入电压信号，输出端与所述高速跟随模块的输入端相连，所述高速跟随模块的输出端为所述采样开关电路的输出端；其中，

所述自举开关模块用于周期性地对其输入端输入的电压信号进行采样和保持；

所述高速跟随模块用于降低所述自举开关模块的驱动电阻，并对所述自举开关模块的输出端输出的电压信号进行放大，输出采样结果。

可选的，所述自举开关模块包括：第一开关管、第一电容、第一控制开关电路、第二控制开关电路、第三控制开关电路、第四控制开关电路和第五控制开关电路，其中，

所述第一开关管的第一端为所述自举开关模块的输入端，输入电压信号，并通过所述第一控制开关电路与所述第一电容的第一端相连，第二端为所述自举开关模块的输出端，控制端通过所述第二控制开关电路接地，并通过所述第三控制开关电路与所述第一电容的第二端相连；

所述第一电容的第一端还通过所述第四控制开关电路接地，第二端还通过所述第五控制开关电路与所述采样开关电路的电源电压输入端相连，输入电源电压；

其中，所述第一控制开关电路和所述第三控制开关电路的导通状态相同，且与所述第二控制开关电路、所述第四控制开关电路以及所述第五控制开关电路的导通状态互补，以使得当所述第二控制开关电路、所述第四控制开关电路以及所述第五控制开关电路导通，所述第一控制开关电路和所述第三控制开关电路关断时，所述第一电容的第二端与其第一端的电压差被充电至预设电压；当所述第一控制开关电路和所述第三控制开关电路导通，所述第二控制开关电路、所述第四控制开关电路以及所述第五控制开关电路关断时，所述第一开关管的控制端与其第一端的电压差被稳定在所述预设电压。

可选的，所述第一控制开关电路包括：

第二开关管，所述第二开关管的第一端与所述第一电容的第一端相连，第二端与所述第一开关管的第一端相连，控制端与所述第一开关管的控制端相连；

所述第二控制开关电路包括：

第三开关管，所述第三开关管的第一端与所述第一开关管的控制端相连，控制端与所述采样开关电路的电源电压输入端相连；

第四开关管，所述第四开关管的第一端接地，第二端与所述第三开关管的第二端相连，控制端输入第一时钟信号；

所述第三控制开关电路包括：

第五开关管，所述第五开关管的第一端与所述第一电容的第二端相连，第二端与所述第一开关管的控制端相连；

位于所述第五开关管的控制端与所述采样开关电路的电源电压输入端之间的第一子控制开关电路，以及位于所述第五开关管的控制端与所述第一电容的第一端之间的第二子控制开关电路，其中，所述第一子控制开关电路的导通状态与所述第二子控制开关电路的导通状态互补，且与所述第二控制开关电路的导通状态相同；

所述第四控制开关电路包括：

第六开关管，所述第六开关管的第一端接地，第二端与所述第一电容的第一端相连，控制端输入所述第一时钟信号；

所述第五控制开关电路包括：

第七开关管，所述第七开关管的第一端与所述采样开关电路的电源电压输入端相连，第二端与所述第一电容的第二端相连，控制端与所述第一开关管的控制端相连。

可选的，所述第一子控制开关电路包括：

第八开关管，所述第八开关管的第一端与所述采样开关电路的电源电压输入端相连，第二端与所述第五开关管的控制端相连，控制端输入第二时钟信号，所述第二时钟信号为所述第一时钟信号的反向信号；

所述第二子控制开关电路包括：

第九开关管，所述第九开关管的第一端与所述第一电容的第一端相连，第二端与所述第五开关管的控制端相连，控制端与所述第八开关管的控制端相连；

第十开关管，所述第十开关管的第一端与所述第九开关管的第一端相连，第二端与所述第九开关管的第二端相连，控制端与所述第一开关管的控制端相连。

可选的，所述高速跟随模块包括：第十一开关管、第十二开关管、第十三开关管和第一电阻，其中，

所述第十一开关管的第一端与所述采样开关电路的电源电压输入端相连，输入电源电压，第二端与所述第十二开关管的第一端相连，控制端通过所述第一电阻与所述第十三开关管的控制端相连；

所述第十二开关管的控制端与所述自举开关模块的输出端相连；

所述第十三开关管的第一端接地，第二端与所述第十二开关管的第二端相连，控制端输入控制电压；

其中，所述第十二开关管的第一端为所述高速跟随模块的输出端，输出采样结果。

可选的，所述第十一开关管的宽长比大于所述第十二开关管的宽长比及所述第十三开关管的宽长比。

可选的，所述高速跟随模块还包括：

第二电容，所述第二电容的第一端与所述第十一开关管的控制端相连，第二端与所述第十二开关管的第二端相连。

一种模数转换器，包括上述任一项所述的采样开关电路。

与现有技术相比，上述技术方案具有以下优点：

本申请实施例所提供的采样开关电路，通过在所述自举开关模块的输出端引入所述高速跟随模块，一方面降低所述自举开关模块的驱动电阻，从而提高所述自举开关模块的响应速度，即提高所述采样开关电路的响应速度，另一方面对所述自举开关模块输出的电压信号进行放大输出，使得所述采样开关电路可以向其后一级电路提供大的驱动电流，从而提高所述采样开关电路的驱动能力，进而通过提高所述采样开关电路的响应速度和驱动能力，来提高所述采样开关电路的信号处理速率，即提高所述采样开关电路的采样速率，以实现其对25Gsps以上信号的采样和保持，进而使得模数转换器实现25Gsps以上的采样速率。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为单个MOS管作为采样开关电路的结构示意图；

图2为本申请一个实施例所提供的采样开关电路的结构示意图；

图3为本申请另一实施例所提供的采样开关电路中，自举开关模块的电路结构示意图；

图4为本申请又一个实施例所提供的采样开关电路中，自举开关模块的电路结构示意图；

图5为本申请再一个实施例所提供的采样开关电路中，自举开关模块的电路结构示意图；

图6为本申请又一个实施例所提供的采样开关电路的电路结构示意图；

图7为本申请再一个实施例所提供的采样开关电路中，高速跟随模块的电路结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。

其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

正如背景技术部分所述，目前模数转换器中采样开关电路的采样速率主要集中在1Gsps，面向25Gsps以上信号的采样开关电路的设计与应用还方兴未艾。

发明人研究发现，现有模数转换器中采样开关电路主要采用的是传统开关，例如，单个MOS管或由NMOS管和PMOS管并联而成的互补开关，下面以单个MOS管为例进行说明。图1给出了单个MOS管作为采样开关电路的结构示意图，其中，开关SW01和开关SW02受采样时钟信号的控制，采样开关管Q0为NMOS管。当开关SW01闭合、开关SW02关断时，采样开关管Q0的栅极通过闭合的开关SW01连接电源电压Vdd，使得采样开关管Q0的栅极电压为高电位，控制采样开关管Q0导通，此时，采样开关电路处于采样周期，采样开关管Q0的源极对输入电压信号Vin进行采样，其漏极输出的电压信号Vout随着输入电压信号Vin的变化而变化，由于采样开关管Q0的栅极电压为Vdd，源极电压为Vin，因此，采样开关管Q0的栅极与源极之间的电压差为Vdd-Vin；当开关SW02闭合、开关SW01关断时，采样开关管Q0的栅极通过闭合的开关SW02接地，使得采样开关管Q0的栅极电压为0V，即为低电位，控制采样开关管Q0关断，此时，采样开关电路处于保持周期，采样开关管Q0与输入电压信号Vin断开，其输出的电压信号Vout保持为上一次采样周期结束时输入电压信号Vin的值，并一直保持到下一次采样周期的到来。然而，由于上述传统开关的信号处理速率较低，而且其输出端又直接与模数转换器中采样开关电路的后一级电路连接，因此，上述传统开关很难向其后一级电路提供大的驱动电流，从而大大限制了采样开关电路的采样速率。

另外，当上述采样开关电路处于采样周期时，其采样开关管Q0的栅极与源极之间的电压差为Vdd-Vin，随着输入电压信号Vin的变化而变化，使得采样开关管Q0的导通电阻与输入电压信号Vin不成正比，从而造成谐波失真，采样效果差。

有鉴于此，本申请实施例提供了一种采样开关电路，如图2所示，该采样开关电路包括：自举开关模块10和高速跟随模块20，所述自举开关模块10的输入端为所述采样开关电路的输入端，输入电压信号Vin，输出端与所述高速跟随模块20的输入端相连，输出电压信号Vs，所述高速跟随模块20的输出端为所述采样开关电路的输出端；其中，

所述自举开关模块10用于周期性地对其输入端输入的电压信号Vin进行采样和保持；

所述高速跟随模块20用于降低所述自举开关模块10的驱动电阻，并对所述自举开关模块10的输出端输出的电压信号Vs进行放大，输出采样结果Vout。

需要说明的是，在本申请实施例中，当所述采样开关电路处于采样周期时，所述自举开关模块10对其输入端输入的电压信号Vin进行采样，并经其输出端向所述高速跟随模块20输出电压信号Vs，此时，所述自举开关模块10的输出端输出的电压信号Vs随着其输入端输入的电压信号Vin的变化而变化；所述高速跟随模块20一方面通过降低所述自举开关模块10的驱动电阻，提高所述自举开关模块的响应速度，从而提高所述采样开关电路的响应速度，另一方面通过对所述自举开关模块10输出的电压信号Vs进行放大输出，使得所述高速跟随模块20的输出端输出的电压信号Vout增大，从而使得所述采样开关电路可以向其后一级电路提供大的驱动电流，提高所述采样开关电路的驱动能力，进而通过提高所述采样开关电路的响应速度和驱动能力，来提高所述采样开关电路的信号处理速率，即提高所述采样开关电路的采样速率。

当所述采样开关电路处于保持周期时，所述自举开关模块10的输入端与输入电压信号Vin断开，其输出端输出的电压信号Vs保持为上一次采样周期结束时输出的电压信号Vs，所述高速跟随模块20基于所述自举开关模块10在上一次采样周期结束时输出的电压信号Vs，输出电压信号Vout，并一直保持到下一次采样周期的到来。

由此可见，本申请实施例所提供的采样开关电路，通过在所述自举开关模块10的输出端引入所述高速跟随模块20，降低所述自举开关模块10的驱动电阻，并对所述自举开关模块10输出的电压信号进行放大输出，从而提高所述采样开关电路的响应速度和驱动能力，进而提高所述采样开关电路的信号处理速率，即提高所述采样开关电路的采样速率，以实现其对25Gsps以上信号的采样和保持，进而使得模数转换器实现25Gsps以上的采样速率。

在上述实施例的基础上，在本申请的一个实施例中，如图3所示，所述自举开关模块10包括：第一开关管Q1、第一电容C1、第一控制开关电路S1、第二控制开关电路S2、第三控制开关电路S3、第四控制开关电路S4和第五控制开关电路S5，其中，

所述第一开关管Q1的第一端为所述自举开关模块10的输入端，输入电压信号Vin，并通过所述第一控制开关电路S1与所述第一电容C1的第一端相连，第二端为所述自举开关模块10的输出端，输出电压信号Vs，控制端通过所述第二控制开关电路S2接地，并通过所述第三控制开关电路S3与所述第一电容C1的第二端相连；

所述第一电容C1的第一端还通过所述第四控制开关电路S4接地，第二端还通过所述第五控制开关电路S5与所述采样开关电路的电源电压输入端相连，输入电源电压Vdd；

其中，所述第一控制开关电路S1和所述第三控制开关电路S3的导通状态相同，且与所述第二控制开关电路S2、所述第四控制开关电路S4以及所述第五控制开关电路S5的导通状态互补，以使得当所述第二控制开关电路S2、所述第四控制开关电路S4以及所述第五控制开关电路S5导通，所述第一控制开关电路S1和所述第三控制开关电路S3关断时，所述第一电容C1的第二端与其第一端的电压差被充电至预设电压；当所述第一控制开关电路S1和所述第三控制开关电路S3导通，所述第二控制开关电路S2、所述第四控制开关电路S4以及所述第五控制开关电路S5关断时，所述第一开关管Q1的控制端与其第一端的电压差被稳定在所述预设电压。

可选的，在本申请的一个实施例中，所述第一开关管Q1为NMOS管，此时，所述第一开关管Q1的第一端为源极，第二端为漏极，控制端为栅极。但本申请对此并不做限定，具体视情况而定。

需要说明的是，在本申请实施例中，所述第一开关管Q1为采样开关管。具体工作时，当所述第二控制开关电路S2、所述第四控制开关电路S4以及所述第五控制开关电路S5导通，所述第一控制开关电路S1和所述第三控制开关电路S3关断时，所述采样开关电路处于保持周期，此时，在所述自举开关模块10中，所述第一电容C1的第一端通过导通的所述第四控制开关电路S4接地，使得所述第一电容C1的第一端电压为低电位Vss，所述第一电容C1的第二端通过导通的所述第五控制开关电路S5与所述采样开关电路的电源电压输入端相连，使得所述第一电容C1的第二端电压被充电至高电位Vdd，从而使得所述第一电容C1的第二端与其第一端的电压差被充电至所述预设电压，具体的，所述预设电压为Vdd-Vss，即所述第一电容C1的第二端与其第一端的电压差被充电至Vdd-Vss。

此时，所述第一开关管Q1的控制端通过导通的所述第二控制开关电路S2接地，使得所述第一开关管Q1的控制端电压为低电位Vss，控制所述第一开关管Q1关断，所述第一开关管Q1与输入电压信号Vin断开，所述自举开关模块10的输出端，即所述第一开关管Q1的第二端，输出的电压信号Vs保持为上一次采样周期结束时输出的电压信号Vs。

当所述第一控制开关电路S1和所述第三控制开关电路S3导通，所述第二控制开关电路S2、所述第四控制开关电路S4以及所述第五控制开关电路S5关断时，所述采样开关电路处于采样周期，此时，在所述自举开关模块10中，所述第一开关管Q1的第一端输入电压信号Vin，由于所述第一开关管Q1的第一端通过导通的所述第一控制开关电路S1与所述第一电容C1的第一端相连，因此，所述第一电容C1的第一端电压也为Vin；由于充电电容的电平移位效果，因此，所述第一电容C1的第二端电压变为Vin+(Vdd-Vss)，又由于所述第一电容C1的第二端通过导通的所述第三控制开关电路S3与所述第一开关管Q1的控制端相连，因此，所述第一开关管Q1的控制端电压也变为Vin+(Vdd-Vss)，从而使得所述第一开关管Q1的控制端与其第一端的电压差被稳定在所述预设电压，即稳定为Vdd-Vss。

此时，所述自举开关模块10通过所述第一开关管Q1的第一端对输入电压信号Vin进行采样，并通过所述第一开关管Q1的第二端向所述高速跟随模块20输出电压信号Vs，其输出的电压信号Vs随着其输入电压信号Vin的变化而变化。

由此可见，当所述采样开关电路处于采样周期时，所述自举开关模块10通过所述第一开关管Q1的第一端、所述第一控制开关电路S1、所述第一电容C1的第一端及其第二端、所述第三控制开关电路S3以及所述第一开关管Q1的控制端构成环路，使得所述第一电容C1的两端在上一次保持周期时存储的电压差(即所述预设电压Vdd-Vss)直接作用于所述第一开关管Q1的控制端，从而将所述第一开关管Q1的控制端与其第一端的电压差稳定在所述预设电压Vdd-Vss，这样一方面使得所述第一开关管Q1的控制端电压自举，提高所述第一开关管Q1的导通能力，另一方面还使得所述第一开关管Q1的控制端与其第一端的电压差不会随输入电压信号Vin的变化而变化，从而使得其导通电阻也不随输入电压信号Vin的变化而变化，进而可以减小谐波失真，提高所述采样开关电路的线性度，改善采样效果。

在上述实施例的基础上，在本申请的一个实施例中，如图4所示，

所述第一控制开关电路S1包括：

第二开关管Q2，所述第二开关管Q2的第一端与所述第一电容C1的第一端相连，第二端与所述第一开关管Q1的第一端相连，控制端与所述第一开关管Q1的控制端相连；

所述第二控制开关电路S2包括：

第三开关管Q3，所述第三开关管Q3的第一端与所述第一开关管Q1的控制端相连，控制端与所述采样开关电路的电源电压输入端相连，

第四开关管Q4，所述第四开关管Q4的第一端接地，第二端与所述第三开关管Q3的第二端相连，控制端输入第一时钟信号Clk_n；

所述第三控制开关电路S3包括：

第五开关管Q5，所述第五开关管Q5的第一端与所述第一电容C1的第二端相连，第二端与所述第一开关管Q1的控制端相连；

位于所述第五开关管Q5的控制端与所述采样开关电路的电源电压输入端之间的第一子控制开关电路S31，以及位于所述第五开关管Q5的控制端与所述第一电容C1的第一端之间的第二子控制开关电路S32，其中，所述第一子控制开关电路S31的导通状态与所述第二子控制开关电路S32的导通状态互补，且与所述第二控制开关电路S2的导通状态相同；

所述第四控制开关电路S4包括：

第六开关管Q6，所述第六开关管Q6的第一端接地，第二端与所述第一电容C1的第一端相连，控制端输入所述第一时钟信号Clk_n；

所述第五控制开关电路S5包括：

第七开关管Q7，所述第七开关管Q7的第一端与所述采样开关电路的电源电压输入端相连，第二端与所述第一电容C1的第二端相连，控制端与所述第一开关管Q1的控制端相连。

可选的，在本申请的一个实施例中，所述第一开关管Q1、所述第二开关管Q2、所述第三开关管Q3、所述第四开关管Q4以及所述第六开关管Q6均为NMOS管，所述第五开关管Q5和所述第七开关管Q7均为PMOS管，此时，上述各开关管的第一端为源极，第二端为漏极，控制端为栅极。但本申请对此并不做限定，具体视情况而定。

下面以所述第一开关管Q1、所述第二开关管Q2、所述第三开关管Q3、所述第四开关管Q4以及所述第六开关管Q6均为NMOS管，所述第五开关管Q5和所述第七开关管Q7均为PMOS管为例，对所述自举开关模块10的工作过程进行说明。

具体工作时，当所述第一时钟信号Clk_n为高电平时，控制所述第六开关管Q6导通，从而使得所述第四控制开关电路S4导通；同时，处于高电平的所述第一时钟信号Clk_n还控制所述第四开关管Q4导通，且由于所述第三开关管Q3的控制端直接与电源电压Vdd相连，因此，所述第三开关管Q3的控制端电压为高电位Vdd，控制所述第三开关管Q3也导通，从而使得所述第二控制开关电路S2导通；此时，所述第一开关管Q1的控制端通过导通的所述第三开关管Q3和所述第四开关管Q4接地，使得所述第一开关管Q1的控制端电压为低电位Vss，控制所述第一开关管Q1关断，即所述第一开关管Q1与输入电压信号Vin断开；由于所述第七开关管Q7的控制端与所述第一开关管Q1的控制端相连，因此，所述第七开关管Q7的控制端电压也为低电位Vss，控制所述第七开关管Q7导通，从而使得所述第五控制开关电路S5导通；由于所述第二开关管Q2的控制端也与所述第一开关管Q1的控制端相连，因此，所述第二开关管Q2的控制端电压也低电位Vss，控制所述第二开关管Q2关断，从而使得所述第一控制开关电路S1关断；由于所述第一子控制开关电路S31的导通状态与所述第二子控制开关电路S32的导通状态互补，且与所述第二控制开关电路S2的导通状态相同，因此，所述第一子控制开关电路S31导通，所述第二子控制开关电路S32关断，所述第五开关管Q5的控制端通过导通的所述第一子控制开关电路S31连接电源电压Vdd，使得所述第五开关管Q5的控制端电压为高电位Vdd，控制所述第五开关管Q5关断，从而使得所述第三控制开关电路S3关断。

综上，当所述第一时钟信号Clk_n为高电平时，所述第二控制开关电路S2、所述第四控制开关电路S4以及所述第五控制开关电路S5导通，所述第一控制开关电路S1和所述第三控制开关电路S3关断，所述采样开关电路处于保持周期，此时，在所述自举开关模块10中，所述第一电容C1的第一端接地，第二端连接电源电压Vdd，从而使得所述第一电容C1两端的电压差被充电至所述预设电压Vdd-Vss；而所述第一开关管Q1关断，与输入电压信号Vin断开，所述自举开关模块10的输出端，即所述第一开关管Q1的第二端，输出的电压信号Vs保持为上一次采样周期结束时输出的电压信号Vs。

当所述第一时钟信号Clk_n为低电平时，控制所述第六开关管Q6关断，从而使得所述第四控制开关电路S4关断；同时，处于低电平的所述第一时钟信号Clk_n还控制所述第四开关管Q4关断，由于所述第四开关管Q4关断，因此，所述第三开关管Q3也关断，从而使得所述第二控制开关电路S2关断；由于所述第一子控制开关电路S31的导通状态与所述第二子控制开关电路S32的导通状态互补，且与所述第二控制开关电路S2的导通状态相同，因此，所述第一子控制开关电路S31关断，所述第二子控制开关电路S32导通，所述第五开关管Q5的控制端通过导通的所述第二子控制开关电路S32与所述第一电容C1的第一端相连，又由于所述第一电容C1的第一端电压在上次所述第一时钟信号Clk_n为高电平时处于低电位Vss，因此，此时所述第五开关管Q5的控制端电压也为低电位Vss，控制所述第五开关管Q5导通，从而使得所述第三控制开关电路S3导通；由于所述第一开关管Q1的控制端通过导通的所述第五开关管Q5与所述第一电容C1的第二端相连，且所述第一电容C1的第二端电压在上次所述第一时钟信号Clk_n为高电平时处于高电位Vdd，因此，此时所述第一开关管Q1的控制端电压为高电位Vdd，控制所述第一开关管Q1导通；由于所述第二开关管Q2的控制端与所述第一开关管Q1的控制端相连，因此，所述第二开关管Q2的控制端电压也为高电位Vdd，控制所述第二开关管Q2导通，从而使得所述第一控制开关电路S1导通；由于所述第七开关管Q7的控制端也与所述第一开关管Q1的控制端相连，因此，此时所述第七开关管Q7的控制端电压也为高电位Vdd，控制所述第七开关管Q7关断，从而使得所述第五控制开关电路S5关断。

综上，当所述第一时钟信号Clk_n为低电平时，所述第一控制开关电路S1和所述第三控制开关电路S3导通，所述第二控制开关电路S2、所述第四控制开关电路S4以及所述第五控制开关电路S5关断，所述采样开关电路处于采样周期，此时，在所述自举开关模块10中，所述第一开关管Q1的第一端、所述第一控制开关电路S1、所述第一电容C1的第一端及其第二端、所述第三控制开关电路S3以及所述第一开关管Q1的控制端构成环路，所述第一开关管Q1的第一端电压和所述第一电容C1的第一端电压均为输入电压信号Vin，由于充电电容的电平移位效果，因此，所述第一电容C1的第二端电压变为Vin+(Vdd-Vss)，从而使得所述第一开关管Q1的控制端电压也变为Vin+(Vdd-Vss)，进而使得所述第一开关管Q1的控制端与其第一端的电压差被稳定在所述预设电压Vdd-Vss，此时，所述自举开关模块10通过所述第一开关管Q1的第一端对输入电压信号Vin进行采样，并通过所述第一开关管Q1的第二端向所述高速跟随模块20输出电压信号Vs，且其输出的电压信号Vs随着其输入电压信号Vin的变化而变化。

在上述实施例的基础上，在本申请的一个实施例中，如图5所示，所述第一子控制开关电路S31包括：

第八开关管Q8，所述第八开关管Q8的第一端与所述采样开关电路的电源电压输入端相连，第二端与所述第五开关管Q5的控制端相连，控制端输入第二时钟信号Clk，所述第二时钟信号Clk为所述第一时钟信号Clk_n的反向信号；

所述第二子控制开关电路S32包括：

第九开关管Q9，所述第九开关管Q9的第一端与所述第一电容C1的第一端相连，第二端与所述第五开关管Q5的控制端相连，控制端与所述第八开关管Q8的控制端相连，输入所述第二时钟信号Clk；

第十开关管Q10，所述第十开关管Q10的第一端与所述第九开关管Q9的第一端相连，第二端与所述第九开关管Q9的第二端相连，控制端与所述第一开关管Q1的控制端相连。

需要说明的是，在本申请实施例中，由于所述第一子控制开关电路S31的导通状态与所述第二子控制开关电路S32的导通状态互补，且均受所述第二时钟信号Clk的控制，因此，所述第九开关管Q9的类型与所述第十开关管Q10的类型相同，且均与所述第八开关管Q8的类型相反。

可选的，在本申请的一个实施例中，所述第八开关管Q8为PMOS管，所述第九开关管Q9和所述第十开关管Q10均为NMOS管，此时，上述各开关管的第一端为源极，第二端为漏极，第三端为栅极。但本申请对此并不做限定，具体视情况而定。

下面以所述第八开关管Q8为PMOS管，所述第九开关管Q9和所述第十开关管Q10均为NMOS管，且所述第一开关管Q1、所述第二开关管Q2、所述第三开关管Q3、所述第四开关管Q4以及所述第六开关管Q6均为NMOS管，所述第五开关管Q5和所述第七开关管Q7均为PMOS管为例，对所述第三控制开关电路S3的工作过程进行说明。

具体的，当所述第一时钟信号Clk_n为高电平时，由于所述第二时钟信号Clk为所述第一时钟信号Clk_n的反向信号，因此，所述第二时钟信号Clk为低电平，控制所述第八开关管Q8导通，从而使得所述第一子控制开关电路S31导通；同时，处于低电平的所述第二时钟信号Clk还控制所述第九开关管Q9关断；另外，所述第十开关管Q10的控制端与所述第一开关管Q1的控制端相连，由前述实施例已知，由于此时所述第一开关管Q1的控制端通过导通的所述第三开关管Q3和所述第四开关管Q4接地，使得所述第一开关管Q1的控制端电压为低电位Vss，因此，所述第十开关管Q10的控制端电压也为低电位Vss，控制所述第十开关管Q10也关断，从而使得所述第二子控制开关电路S32关断。此时，所述第五开关管Q5的控制端通过导通的所述第一子控制开关电路S31连接电源电压Vdd，使得所述第五开关管Q5的控制端电压为高电位Vdd，控制所述第五开关管Q5关断，从而使得所述第三控制开关电路S3关断。

当所述第一时钟信号Clk_n为低电平时，所述第二时钟信号Clk为高电平，控制所述第八开关管Q8关断，从而使得所述第一子控制开关电路S31关断；同时，处于高电平的所述第二时钟信号Clk还控制所述第九开关管Q9导通，使得所述第五开关管Q5的控制端通过导通的所述第九开关管Q9与所述第一电容C1的第一端相连，由于所述第一电容C1的第一端电压在上次所述第一时钟信号Clk_n为高电平时处于低电位Vss，因此，此时所述第五开关管Q5的控制端电压也为低电位Vss，控制所述第五开关管Q5导通；另外，所述第十开关管Q10控制端与所述第一开关管Q1的控制端相连，所述第一开关管Q1的控制端又通过导通的所述第五开关管Q5与所述第一电容C1的第二端相连，且所述第一电容C1的第二端电压在上次所述第一时钟信号Clk_n为高电平时处于高电位Vdd，因此，此时所述第十开关管Q10的控制端电压也为高电位Vdd，控制所述第十开关管Q10导通，从而使得所述第五开关管Q5的控制端还可以通过导通的所述第十开关管Q10与所述第一电容C1的第一端相连，最终使得所述第二子控制开关电路S32导通，从而控制所述第三控制开关电路S3导通。

需要说明的是，在实际应用中，所述自举开关模块10在所述第一开关管Q1的第二端输出的电流来自于所述第一开关管Q1的第一端输入的电流，由于所述第一开关管Q1的第一端输入的电流受输入电压信号Vin的限制，因此，如果所述第一开关管Q1的第二端直接连接所述采样开关电路的后一级电路的话，一是所述第一开关管Q1的驱动电阻较大，二是所述第一开关管Q1很难向所述采样开关电路的后一级电路提供大的驱动电流，这将限制所述采样开关电路的采样速率。因此，本申请实施例所提供的采样开关电路，在所述自举开关模块10的输出端引入所述高速跟随模块20，用于降低所述第一开关管Q1的驱动电阻，以提高所述第一开关管Q1的响应速度，即提高所述采样开关电路的响应速度，并对所述第一开关管Q1的第二端输出的电压信号进行放大输出，以使得所述采样开关电路可以向其后一级电路提供大的驱动电流，提高所述采样开关电路的驱动能力，进而通过提高所述采样开关电路的响应速度和驱动能力，来提高所述采样开关电路的信号处理速率，即提高所述采样开关电路的采样速率。

具体的，在本申请的一个实施例中，如图6所示，所述高速跟随模块20包括：第十一开关管Q11、第十二开关管Q12、第十三开关管Q13和第一电阻R1，其中，

所述第十一开关管Q11的第一端与所述采样开关电路的电源电压输入端相连，输入电源电压Vdd，第二端与所述第十二开关管Q12的第一端相连，控制端通过所述第一电阻R1与所述第十三开关管Q13的控制端相连；

所述第十二开关管Q12的控制端与所述自举开关模块10的输出端相连；

所述第十三开关管Q13的第一端接地，第二端与所述第十二开关管Q12的第二端相连，控制端输入控制电压Vb；

其中，所述第十二开关管Q12的第一端为所述高速跟随模块20的输出端，即为所述采样开关电路的输出端，输出采样结果Vout。

可选的，在本申请的一个实施例中，所述第十一开关管Q11和所述第十二开关管Q12均为PMOS管，所述第十三开关管Q13为NMOS管，此时，上述各开关管的第一端为源极，第二端为漏极，控制端为栅极。但本申请对此并不做限定，具体视情况而定。

需要说明的是，在本申请实施例中，所述第十二开关管Q12的控制端与所述自举开关模块10的输出端相连，且所述第一开关管Q1的第二端为所述自举开关模块10的输出端，因此，所述第十二开关管Q12的控制端与所述第一开关管Q1的第二端相连，由于场效应晶体管的栅极基本不需要电流，即所述第十二开关管Q12的控制端基本不需要电流，因此，所述第一开关管Q1可以比较容易驱动所述第十二开关管Q12；另外，所述第十二开关管Q12作为放大器，具有较大的宽度，较小的电阻，从而降低所述第一开关管Q1的驱动电阻，提高所述第一开关管Q1的响应速度，进而提高所述自举开关模块10的响应速度，即提高所述采样开关电路的响应速度。

还需要说明的是，在本申请实施例中，对于所述第十二开关管Q12来说，其控制端与其第二端之间相当于一个大电容，而其第一端与其第二端之间相当于一个小电阻，所述第一开关管Q1的第二端输出的电压信号Vs对所述第十二开关管Q12的控制端与其第二端之间等效的大电容快速充放电，使得所述高速跟随模块20实现小电流输入，进而驱动所述第十二开关管Q12的第一端与其第二端之间等效的小电阻，并通过所述第十二开关管Q12的第一端向所述采样开关电路的后一级电路提供大的驱动电流，使得所述高速跟随模块20实现大电流输出，即最终使得所述高速跟随模块20实现小电流输入，大电流输出，从而提高所述采样开关电路的驱动能力。

由此可见，本申请实施例所提供的采样开关电路，通过在所述自举开关模块10的输出端引入所述高速跟随模块20，一方面降低所述自举开关模块10的驱动电阻，从而提高所述自举开关模块10的响应速度，即提高所述采样开关电路的响应速度，另一方面对所述自举开关模块10输出的电压信号Vs进行放大输出，使得所述采样开关电路可以向其后一级电路提供大的驱动电流，从而提高所述采样开关电路的驱动能力，进而通过提高所述采样开关电路的响应速度和驱动能力，来提高所述采样开关电路的信号处理速率，即提高所述采样开关电路的采样速率，以实现其对25Gsps以上信号的采样和保持，进而使得模数转换器实现25Gsps以上的采样速率。

需要说明的是，在上述实施例中，为保证所述第十二开关管Q12的第一端能够向所述采样开关电路的后一级电路提供大电流输出，需要所述第十一开关管Q11的电流流通能力大于所述第十二开关管Q12及所述第十三开关管Q13的电流流通能力，因此，在上述实施例的基础上，在本申请的一个实施例中，所述第十一开关管Q11的宽长比大于所述第十二开关管Q12的宽长比及所述第十三开关管Q13的宽长比，以使得电流从所述采样开关电路的电源电压输入端输入，流经所述第十一开关管Q11的第一端及其第二端、所述第十二开关管Q12的第一端及其第二端、所述第十三开关管Q13的第二端及其第一端到地的过程中，可以通过所述第十二开关管Q12的第一端向所述采样开关电路的后一级电路提供大电流输出。

还需要说明的是，在上述实施例中，当所述采样开关电路处于采样周期时，如果所述自举开关模块10输出的电压信号Vs随输入电压信号Vin的变化而变化的频率很高，就会使得流经所述第十二开关管Q12的电流变化很快，从而使得所述高速跟随模块20在所述第十二开关管Q12的第一端输出的电压信号Vout变化很快，进而造成所述采样开关电路输出的电压信号很不平稳，导致所述采样开关电路的后一级电路无法及时响应。

因此，在上述实施例的基础上，在本申请的一个实施例中，如图7所示，所述高速跟随模块20还包括：

第二电容C2，所述第二电容C2的第一端与所述第十一开关管Q11的控制端相连，第二端与所述第十二开关管Q12的第二端相连。

需要说明的是，在本申请实施例中，所述第二电容C2起到滤波的作用，以保证所述高速跟随模块20在所述第十二开关管Q12的第一端输出的电压信号Vout平稳。下面以所述第十一开关管Q11和所述第十二开关管Q12为PMOS管，所述第十三开关管Q13为NMOS管为例进行说明。

具体的，当所述自举开关模块10输出的电压信号Vs随输入电压信号Vin的变化快速减小时，所述第十二开关管Q12的控制端电压快速减小，从而使得流经所述第十二开关管Q12的电流快速增大，即流经所述第十三开关管Q13的电流也快速增大，此时，所述第十二开关管Q12快速增大的电流就会流入所述第二电容C2的第二端，从而保证流经所述第十二开关管Q12的电流平稳，进而保证所述第十二开关管Q12的第一端输出的电压信号Vout的平稳；当所述自举开关模块10输出的电压信号Vs随输入电压信号Vin的变化快速增大时，所述第十二开关管Q12的控制端电压快速增大，从而使得流经所述第十二开关管Q12的电流快速减小，即流经所述第十三开关管Q13的电流快速减小，此时，所述第十二开关管Q12快速减小的电流就可以通过所述第二电容C2的第二端得以补充，即所述第二电容C2的第二端向所述第十三开关管Q13的第二端流入电流，从而保证流经所述第十二开关管Q12的电流平稳，进而保证所述第十二开关管Q12的第一端输出的电压信号Vout的平稳。

此外，本申请实施例还提供了一种模数转换器，所述模数转换器包括上述任一实施例所提供的采样开关电路，其中，所述采样开关电路的具体工作过程已在上述各实施例中进行了详细地阐述，此处不再赘述。

综上，本申请实施例所提供的采样开关电路及模数转换器，包括：自举开关模块和高速跟随模块，所述自举开关模块的输入端为所述采样开关电路的输入端，输入电压信号，输出端与所述高速跟随模块的输入端相连，所述高速跟随模块的输出端为所述采样开关电路的输出端；其中，所述自举开关模块用于周期性地对其输入端输入的电压信号进行采样和保持；所述高速跟随模块一方面用于降低所述自举开关模块的驱动电阻，从而提高所述自举开关模块的响应速度，即提高所述采样开关电路的响应速度，另一方面用于对所述自举开关模块的输出端输出的电压信号进行放大，输出采样结果，使得所述采样开关电路可以向其后一级电路提供大的驱动电流，从而提高所述采样开关电路的驱动能力，进而通过提高所述采样开关电路的响应速度和驱动能力，来提高所述采样开关电路的信号处理速率，即提高所述采样开关电路的采样速率，以实现对25Gsps以上信号的采样和保持，进而使得模数转换器实现25Gsps以上的采样速率。

本说明书中各个部分采用并列和递进相结合的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，本说明书中各实施例中记载的特征可以相互替换或组合，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (8)

1.一种采样开关电路，其特征在于，包括：自举开关模块和高速跟随模块，所述自举开关模块的输入端为所述采样开关电路的输入端，输入电压信号，输出端与所述高速跟随模块的输入端相连，所述高速跟随模块的输出端为所述采样开关电路的输出端；其中，

所述自举开关模块用于周期性地对其输入端输入的电压信号进行采样和保持；

所述高速跟随模块用于降低所述自举开关模块的驱动电阻，并对所述自举开关模块的输出端输出的电压信号进行放大，输出采样结果。

2.根据权利要求1所述的采样开关电路，其特征在于，所述自举开关模块包括：第一开关管、第一电容、第一控制开关电路、第二控制开关电路、第三控制开关电路、第四控制开关电路和第五控制开关电路，其中，

所述第一开关管的第一端为所述自举开关模块的输入端，输入电压信号，并通过所述第一控制开关电路与所述第一电容的第一端相连，第二端为所述自举开关模块的输出端，控制端通过所述第二控制开关电路接地，并通过所述第三控制开关电路与所述第一电容的第二端相连；

所述第一电容的第一端还通过所述第四控制开关电路接地，第二端还通过所述第五控制开关电路与所述采样开关电路的电源电压输入端相连，输入电源电压；

其中，所述第一控制开关电路和所述第三控制开关电路的导通状态相同，且与所述第二控制开关电路、所述第四控制开关电路以及所述第五控制开关电路的导通状态互补，以使得当所述第二控制开关电路、所述第四控制开关电路以及所述第五控制开关电路导通，所述第一控制开关电路和所述第三控制开关电路关断时，所述第一电容的第二端与其第一端的电压差被充电至预设电压；当所述第一控制开关电路和所述第三控制开关电路导通，所述第二控制开关电路、所述第四控制开关电路以及所述第五控制开关电路关断时，所述第一开关管的控制端与其第一端的电压差被稳定在所述预设电压。

3.根据权利要求2所述的采样开关电路，其特征在于，

所述第一控制开关电路包括：

第二开关管，所述第二开关管的第一端与所述第一电容的第一端相连，第二端与所述第一开关管的第一端相连，控制端与所述第一开关管的控制端相连；

所述第二控制开关电路包括：

第三开关管，所述第三开关管的第一端与所述第一开关管的控制端相连，控制端与所述采样开关电路的电源电压输入端相连；

第四开关管，所述第四开关管的第一端接地，第二端与所述第三开关管的第二端相连，控制端输入第一时钟信号；

所述第三控制开关电路包括：

第五开关管，所述第五开关管的第一端与所述第一电容的第二端相连，第二端与所述第一开关管的控制端相连；

位于所述第五开关管的控制端与所述采样开关电路的电源电压输入端之间的第一子控制开关电路，以及位于所述第五开关管的控制端与所述第一电容的第一端之间的第二子控制开关电路，其中，所述第一子控制开关电路的导通状态与所述第二子控制开关电路的导通状态互补，且与所述第二控制开关电路的导通状态相同；

所述第四控制开关电路包括：

第六开关管，所述第六开关管的第一端接地，第二端与所述第一电容的第一端相连，控制端输入所述第一时钟信号；

所述第五控制开关电路包括：

第七开关管，所述第七开关管的第一端与所述采样开关电路的电源电压输入端相连，第二端与所述第一电容的第二端相连，控制端与所述第一开关管的控制端相连。

4.根据权利要求3所述的采样开关电路，其特征在于，

所述第一子控制开关电路包括：

第八开关管，所述第八开关管的第一端与所述采样开关电路的电源电压输入端相连，第二端与所述第五开关管的控制端相连，控制端输入第二时钟信号，所述第二时钟信号为所述第一时钟信号的反向信号；

所述第二子控制开关电路包括：

第九开关管，所述第九开关管的第一端与所述第一电容的第一端相连，第二端与所述第五开关管的控制端相连，控制端与所述第八开关管的控制端相连；

第十开关管，所述第十开关管的第一端与所述第九开关管的第一端相连，第二端与所述第九开关管的第二端相连，控制端与所述第一开关管的控制端相连。

5.根据权利要求1所述的采样开关电路，其特征在于，所述高速跟随模块包括：第十一开关管、第十二开关管、第十三开关管和第一电阻，其中，

所述第十一开关管的第一端与所述采样开关电路的电源电压输入端相连，输入电源电压，第二端与所述第十二开关管的第一端相连，控制端通过所述第一电阻与所述第十三开关管的控制端相连；

所述第十二开关管的控制端与所述自举开关模块的输出端相连；

所述第十三开关管的第一端接地，第二端与所述第十二开关管的第二端相连，控制端输入控制电压；

其中，所述第十二开关管的第一端为所述高速跟随模块的输出端，输出采样结果。

6.根据权利要求5所述的采样开关电路，其特征在于，所述第十一开关管的宽长比大于所述第十二开关管的宽长比及所述第十三开关管的宽长比。

7.根据权利要求5所述的采样开关电路，其特征在于，所述高速跟随模块还包括：

第二电容，所述第二电容的第一端与所述第十一开关管的控制端相连，第二端与所述第十二开关管的第二端相连。

8.一种模数转换器，其特征在于，包括权利要求1-7任一项所述的采样开关电路。

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